JPH06303767A - Power supply device - Google Patents
Power supply deviceInfo
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- JPH06303767A JPH06303767A JP8833793A JP8833793A JPH06303767A JP H06303767 A JPH06303767 A JP H06303767A JP 8833793 A JP8833793 A JP 8833793A JP 8833793 A JP8833793 A JP 8833793A JP H06303767 A JPH06303767 A JP H06303767A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スイッチング素子のス
イッチングにより直流入力電圧の電圧変換を行う電源装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply device for converting a DC input voltage by switching a switching element.
【０００２】[0002]
【従来の技術】スイッチング素子のスイッチングにより
直流電力変換（直流入力電圧の昇圧あるいは降圧）を行
う電源回路としては例えばチョッパ回路がある。このチ
ョッパ回路は図６に示す放電灯点灯装置などで用いられ
る。図６の放電灯点灯装置では、電源スイッチＳＷを介
して供給される直流電源Ｅの電圧を昇圧する昇圧型のチ
ョッパ回路１を用いており、このチョッパ回路１の負荷
としては、チョッパ回路１の出力電圧を電源として動作
して直流電力を高周波電力に変換するインバータ回路２
と、このインバータ回路２から供給される高周波電力で
点灯される放電灯ＬＡとを備えている。2. Description of the Related Art A chopper circuit is an example of a power supply circuit that performs DC power conversion (stepping up or stepping down a DC input voltage) by switching a switching element. This chopper circuit is used in the discharge lamp lighting device shown in FIG. The discharge lamp lighting device of FIG. 6 uses a step-up type chopper circuit 1 for stepping up the voltage of the DC power source E supplied via the power switch SW. The load of the chopper circuit 1 is that of the chopper circuit 1. An inverter circuit 2 that operates by using the output voltage as a power source and converts DC power into high frequency power
And a discharge lamp LA that is turned on by the high frequency power supplied from the inverter circuit 2.
【０００３】チョッパ回路１は、インダクタＬ1 、ダイ
オードＤ1 、コンデンサＣ1 及びＭＯＳＦＥＴからなる
スイッチング素子Ｑ1 とで構成してあり、インダクタＬ
1 としては２巻線構造のいわゆるオートトランスを用
い、夫々の巻線Ｌ11，Ｌ12の接続点と直流電源Ｅの負極
との間にスイッチング素子Ｑ1 を接続した構成になって
いる。The chopper circuit 1 is composed of an inductor L 1 , a diode D 1 , a capacitor C 1 and a switching element Q 1 composed of a MOSFET.
Using the so-called autotransformer second winding structure as 1, it has a configuration of connecting the switching element Q 1 between the connection point of the windings L 11, L 12 each negative electrode of the DC power source E.
【０００４】上記チョッパ回路１では、スイッチング素
子Ｑ1 のオン時に、直流電源Ｅからスイッチング素子Ｑ
1 を介して入力側の巻線Ｌ11に電流を流し、巻線Ｌ11に
エネルギを蓄積する。そして、スイッチング素子Ｑ1 の
オフ時に、巻線Ｌ11に蓄積されたエネルギに対応する電
力を、直流電源Ｅから供給される電力に加える形で、ダ
イオードＤ1 を介してコンデンサＣ1 に供給する。In the chopper circuit 1 described above, when the switching element Q 1 is turned on, the DC power source E switches the switching element Q 1.
A current is passed through the winding L 11 on the input side via 1 to store energy in the winding L 11 . Then, when the switching element Q 1 is turned off, the power corresponding to the energy stored in the winding L 11 is added to the power supplied from the DC power source E and is supplied to the capacitor C 1 via the diode D 1. .
【０００５】ここで、インダクタＬ1 では、スイッチン
グ素子Ｑ1 のオン時に蓄積されたエネルギにより巻線Ｌ
11の両端に発生する電圧を、この巻線Ｌ11の巻数とイン
ダクタＬ1 の巻数（巻線Ｌ11の巻数と出力側の巻線Ｌ12
の巻数とを加えた巻数）との比に応じた電圧まで昇圧す
る。このため、直流電源Ｅの電圧にインダクタＬ1 の昇
圧電圧を加えた電圧がコンデンサＣ1 に印加されて充電
される。上記動作をスイッチング素子Ｑ1 のオン，オフ
に応じて繰り返すことにより、コンデンサＣ1の両端に
昇圧した電圧を得る。Here, in the inductor L 1 , the winding L is caused by the energy accumulated when the switching element Q 1 is turned on.
The voltage generated across both ends of 11 is the number of turns of this winding L 11 and the number of turns of inductor L 1 (the number of turns of winding L 11 and the winding L 12 on the output side).
The number of turns is added to the number of turns and the voltage is boosted to a voltage according to the ratio. Therefore, the voltage obtained by adding the boosted voltage of the inductor L 1 to the voltage of the DC power source E is applied to the capacitor C 1 to be charged. By repeating the above operation according to the ON / OFF of the switching element Q 1 , a boosted voltage is obtained across the capacitor C 1 .
【０００６】上記チョッパ回路１のスイッチング素子Ｑ
1 のスイッチング制御は、三角波を発生する発振器４
と、チョッパ回路１の出力電圧を分圧する抵抗Ｒ1 ，Ｒ
2 と、これら抵抗Ｒ1 ，Ｒ2 による分圧電圧と発振器４
の出力とを比較するコンパレータＣＰ1 と、電源スイッ
チＳＷの投入時点から一定時間を計時するタイマ３とで
行う。つまり、図６の放電灯点灯装置では、上記構成と
チョッパ回路１とで電源装置が構成されている。なお、
チョッパ回路１の入力端間に接続されたコンデンサＣ2
は高周波カット用であり、チョッパ回路１のスイッチン
グ素子Ｑ1 のオン，オフにより発生する高周波成分が電
源に帰還されることを防止するためのものである。Switching element Q of the chopper circuit 1
The switching control of 1 is an oscillator 4 that generates a triangular wave.
And resistors R 1 and R for dividing the output voltage of the chopper circuit 1.
2 , the divided voltage by the resistors R 1 and R 2 and the oscillator 4
This is performed by a comparator CP 1 that compares the output of the power supply SW with a timer 3 that counts a fixed time from the time when the power switch SW is turned on. That is, in the discharge lamp lighting device of FIG. 6, the power supply device is configured by the above configuration and the chopper circuit 1. In addition,
A capacitor C 2 connected between the input terminals of the chopper circuit 1.
Is for high frequency cutting and is for preventing high frequency components generated by turning on and off the switching element Q 1 of the chopper circuit 1 from being fed back to the power supply.
【０００７】上記分圧抵抗Ｒ1 ，Ｒ2 は、チョッパ回路
１の出力電圧を検出するもので、コンパレータＣＰ1 で
この分圧抵抗Ｒ1 ，Ｒ2 の分圧電圧Ｓ1 と発振器４の出
力Ｓ 2 とを比較し、そのコンパレータＣＰ1 の出力Ｓ3
でチョッパ回路１のスイッチング素子Ｑ1 のオン，オフ
を制御する。いま、抵抗Ｒ1 ，Ｒ2 の分圧電圧Ｓ1 が上
昇すれば、発振器４の出力Ｓ2 が上記分圧電圧を越える
期間が短くなり、これによりコンパレータＣＰ1 の出力
Ｓ3がハイレベルである期間が短くなり、スイッチング
素子Ｑ1 のオンデューティが小さくなる。このようにス
イッチング素子Ｑ1 のオンデューティが小さくなると、
インダクタＬ1 （実際には巻線Ｌ11）に蓄積されるエネ
ルギが小さくなるので、チョッパ回路１の出力電圧が低
下する。The voltage dividing resistor R1, R2Is the chopper circuit
The output voltage of 1 is detected by the comparator CP1so
This voltage dividing resistor R1, R2Divided voltage S1And oscillator 4 output
Force S 2And the comparator CP1Output S3
And the switching element Q of the chopper circuit 11On, off
To control. Now the resistance R1, R2Divided voltage S1Is above
If it rises, the output S of the oscillator 42Exceeds the above divided voltage
The period is shortened, which makes the comparator CP1Output
S3Is high for a shorter period of time, switching
Element Q1On duty becomes smaller. Like this
Itching element Q1When the on-duty of becomes small,
Inductor L1(Actually winding L11) Energy accumulated in
The output voltage of the chopper circuit 1 is low because
Down.
【０００８】逆に、分圧電圧Ｓ1 が下降すれば、スイッ
チング素子Ｑ1 のオンデューティは大きくなる。このと
きには、インダクタＬ1 に蓄積されるエネルギが大きく
なり、チョッパ回路１の出力電圧が上昇する。以上の動
作により、スイッチング素子Ｑ1 のオンデューティを調
整して、チョッパ回路１の出力電圧を一定としている。
なお、スイッチング素子Ｑ1 の発振周波数は、発振器４
の発振周波数で決まる。On the contrary, if the divided voltage S 1 decreases, the on-duty of the switching element Q 1 increases. At this time, the energy stored in the inductor L 1 becomes large and the output voltage of the chopper circuit 1 rises. By the above operation, the on-duty of the switching element Q 1 is adjusted to make the output voltage of the chopper circuit 1 constant.
The oscillation frequency of the switching element Q 1 is the oscillator 4
Is determined by the oscillation frequency of.
【０００９】ところで、放電灯ＬＡは図７に示す特性を
持つ。つまり、始動時（電源投入時点から定常点灯に移
行するまでの過渡的な期間）には図中のＡ点に示すよう
に重い負荷となり、定常点灯時にはＢ点に示すように軽
くなる。この放電灯ＬＡの特性によりインバータ回路２
を含む負荷の特性も変化し、チョッパ回路１の効率に影
響を与える。The discharge lamp LA has the characteristics shown in FIG. That is, at the time of start-up (transitional period from power-on to transition to steady lighting), the load becomes heavy as indicated by point A in the figure, and becomes light as indicated by point B during steady lighting. Due to the characteristics of this discharge lamp LA, the inverter circuit 2
The characteristics of the load including is also changed, which affects the efficiency of the chopper circuit 1.
【００１０】図６の回路構成の電源回路の電力損失とス
イッチング周波数との関係を図８に示す。チョッパ回路
１の電力損失の周波数特性は、スイッチング損失Ｗ
floss1と実効値損失ＷRMSloss とを合成して得られるＷ
loss1 となる。ここで、負荷が重くなって実効値が増加
すると、チョッパ回路１の電力損失はＷloss2 と変化す
る。図７の場合に、最もチョッパ回路１の電力損失が小
さい周波数はｆ1 からｆ2に変化する。つまり、負荷の
状態によって最も電力損失の小さくなる最適周波数は変
化する。FIG. 8 shows the relationship between the power loss and the switching frequency of the power supply circuit having the circuit configuration of FIG. The frequency characteristic of the power loss of the chopper circuit 1 is the switching loss W.
W obtained by combining floss1 and effective value loss W RMSloss
It becomes loss1 . Here, when the load becomes heavy and the effective value increases, the power loss of the chopper circuit 1 changes to W loss2 . In the case of FIG. 7, the frequency with the smallest power loss of the chopper circuit 1 changes from f 1 to f 2 . That is, the optimum frequency with which the power loss becomes the smallest changes depending on the load state.
【００１１】そこで、図６の回路では上記タイマ３で始
動期間（電源スイッチＳＷの投入時から一定時間）を計
時させ、その出力Ｓ4 で発振器４の発振周波数を可変す
るようにしてある。具体的には、始動時の放電灯ＬＡが
重い負荷となるときには、タイマ３の出力Ｓ4 を図９
（ｄ）に示すようにハイレベルとし、スイッチング素子
Ｑ1 のスイッチング周波数を低くし、定常点灯時の放電
灯ＬＡが軽い負荷となるときには、出力Ｓ4 をローレベ
ルとし、スイッチング素子Ｑ1 のスイッチング周波数を
高くしている。つまりは、始動期（過渡期間）と定常点
灯期とでスイッチング素子Ｑ1 の周波数を変化させるこ
とで、始動時及び定常点灯時でともに低い損失で動作さ
せるようにしてある。In view of this, in the circuit shown in FIG. 6, the timer 3 measures the starting period (a fixed time after the power switch SW is turned on), and the oscillation frequency of the oscillator 4 is varied by the output S 4 . Specifically, when the discharge lamp LA has a heavy load at the time of starting, the output S 4 of the timer 3 is set to the value shown in FIG.
As shown in (d), when the switching element Q 1 is set to a high level and the switching frequency of the switching element Q 1 is lowered, and the discharge lamp LA at the time of steady lighting becomes a light load, the output S 4 is set to a low level to switch the switching element Q 1 . The frequency is high. That is, the frequency of the switching element Q 1 is changed during the starting period (transition period) and the steady lighting period so that the switching device Q 1 is operated with low loss both during the starting period and during the steady lighting period.
【００１２】ここで、図８において周波数が高くなった
場合に実効値損失ＷRMSloss が小さくなる理由について
説明する。この場合、単に周波数を変化させると、図１
０（ａ）に比べて同図（ｂ）の方がオフ期間が短くな
り、効率が高くなる。但し、周波数を変化させると、波
形自体が変化するため、電流の実効値が変化する。い
ま、周波数を高くしたとすると、図１１（ａ）のイの電
流波形が、同図（ｂ）に示すハの波形に変化する。この
とき、図１１（ｂ）の時間軸形を同図（ａ）の時間軸で
置き換えると、同図（ａ）中のロの電流波形で表すこと
ができる。ここで、図１１（ａ）のイ，ロの電流の実効
値ＩRMS1，ＩRMS2を求めると、Here, the reason why the effective loss W RMSloss becomes smaller when the frequency becomes higher in FIG. 8 will be described. In this case, if the frequency is simply changed,
The off period is shorter and the efficiency is higher in FIG. However, when the frequency is changed, the waveform itself changes, so that the effective value of the current changes. Now, assuming that the frequency is increased, the current waveform of B in FIG. 11A changes to the waveform of C shown in FIG. 11B. At this time, if the time axis shape of FIG. 11B is replaced with the time axis of FIG. 11A, it can be represented by the current waveform of B in FIG. 11A. Here, when the effective values I RMS1 and I RMS2 of the currents I and B in FIG. 11A are obtained,
【００１３】[0013]
【数１】 [Equation 1]
【００１４】つまり、周波数を高くすると、実効値が小
さくなる。これは、結果的には、実効値が小さくなるこ
とにより、実効ロスが小さくなることを意味する。この
点からも図８において周波数が高くなった場合に実効値
損失ＷRMSloss が小さくなる。That is, the effective value becomes smaller as the frequency becomes higher. This means that, as a result, the effective value becomes smaller and the effective loss becomes smaller. From this point as well, the effective value loss W RMSloss becomes smaller when the frequency becomes higher in FIG.
【００１５】[0015]
【発明が解決しようとする課題】ところで、上述のよう
に始動時だけ効率を良くする方法では、定常時に例えば
スローリクランプなどにより負荷が重くなる異常が発生
した場合、損失が増大し、部品の温度上昇を招くという
問題があった。つまりは、負荷状態により電源装置を効
率良く動作させることができないものであった。By the way, in the method of improving efficiency only at the time of starting as described above, if an abnormality occurs such that the load is heavy due to, for example, slow reclamping during steady state, the loss increases and the component There was a problem of causing a temperature rise. That is, the power supply device cannot be efficiently operated depending on the load state.
【００１６】本発明は上述の点に鑑みて為されたもので
あり、その目的とするところは、いかなる負荷状態であ
っても、最も効率の良い状態で動作する電源装置を提供
することにある。The present invention has been made in view of the above points, and an object thereof is to provide a power supply device which operates in the most efficient state under any load state. .
【００１７】[0017]
【課題を解決するための手段】本発明では、上記目的を
達成するために、スイッチング素子のスイッチングによ
り直流電力変換を行う電源回路と、この電源回路の出力
電圧を検出する出力電圧検出手段と、出力電圧検出手段
の出力に基づいてスイッチング素子のオンデューティを
制御して出力電圧を一定に保つ第１の制御手段と、スイ
ッチング素子のスイッチング周波数を制御すると共にス
イッチング周波数を可変制御自在な第２の制御手段と、
電源回路の入力電力を検出する入力電力検出手段と、電
源回路の出力電力を検出する出力電力検出手段と、夫々
の検出回路で検出された入出力電力からスイッチング素
子のスイッチング周期の数倍からなる周期毎に効率を演
算する効率演算手段と、上記効率演算手段で演算された
効率を上記周期の２倍期間記憶すると共に夫々の記憶期
間が上記周期に相当する期間ずらされた２個の記憶手段
と、夫々の記憶手段の記憶結果を効率演算手段の効率演
算期間に同期して比較して効率の変動を判別すると共
に、判別結果に応じて第２の制御手段で効率が良くなる
ようにスイッチング素子のスイッチング周波数を可変さ
せる効率変動判別手段とを備えている。In order to achieve the above object, the present invention provides a power supply circuit for converting DC power by switching a switching element, and output voltage detection means for detecting an output voltage of the power supply circuit. First control means for controlling the on-duty of the switching element based on the output of the output voltage detecting means to keep the output voltage constant, and second control means for controlling the switching frequency of the switching element and variably controlling the switching frequency. Control means,
The input power detection means for detecting the input power of the power supply circuit, the output power detection means for detecting the output power of the power supply circuit, and the input / output power detected by each detection circuit are several times the switching cycle of the switching element. Efficiency calculating means for calculating the efficiency for each cycle, and two storage means for storing the efficiency calculated by the efficiency calculating means for a period twice as long as the cycle and each storage period shifted for a period corresponding to the cycle. The storage results of the respective storage means are compared with each other in synchronization with the efficiency calculation period of the efficiency calculation means to discriminate the fluctuation of the efficiency, and the second control means switches so that the efficiency is improved according to the discrimination result. And an efficiency variation determination means for varying the switching frequency of the element.
【００１８】[0018]
【作用】本発明は、上述のように構成することにより、
前周期と現周期との効率の変化を判断し、効率が良くな
るようにスイッチング素子のスイッチング周波数を変化
させ、つまりは常に最も効率の良くなるようにスイッチ
ング素子のスイッチング周波数を変化させ、いかなる負
荷状態であっても、最も効率の良い状態で動作させる。The present invention has the above-mentioned configuration,
Judge the change in efficiency between the previous cycle and the current cycle and change the switching frequency of the switching element to improve the efficiency, that is, change the switching frequency of the switching element to maximize the efficiency at all times Even in the state, operate in the most efficient state.
【００１９】[0019]
【実施例】（実施例１）図１乃至図３に基づいて本発明
の一実施例を説明する。なお、本実施例の放電灯点灯装
置の基本回路部は図６回路と同じであるので、以下の説
明では本実施例の特徴とする点についてのみ説明する。(Embodiment 1) An embodiment of the present invention will be described with reference to FIGS. Since the basic circuit portion of the discharge lamp lighting device of the present embodiment is the same as the circuit of FIG. 6, only the characteristic features of the present embodiment will be described below.
【００２０】本実施例の放電灯点灯装置では、図１に示
すように、発振器１０と、この発振器１０の発振周波数
を分周する分周回路１１と、分周周波数に応じた三角波
信号を発生する三角波発生器１２と、チョッパ回路１の
入力電圧及び入力電流を検出する検出回路５1 と、チョ
ッパ回路１の出力電圧及び出力電流を検出する検出回路
５2 と、入力電圧及び入力電流を乗算して入力電力を算
出する乗算器６1 と、出力電圧及び出力電流を乗算して
出力電力を算出する乗算器６2 と、乗算器６1の出力を
一定期間（上記三角波発生器１２の２周期）積算すると
共にその積算値を一定期間（三角波発生器１２の１周
期）保持する積分回路７1 と、乗算器６2の出力を積分
回路７1 と同様に一定期間（２周期）積算すると共にそ
の積算値を一定期間（１周期）保持する積分回路７
2 と、積分回路７1 の出力（すなわち、入力電力値）を
積分回路７2 の出力（すなわち、出力電力値）で割って
効率を計算する割算器８と、割算器８で算出された効率
を一定周期（三角波発生器１２の６周期）毎に一定期間
（１／２周期）積分すると共にその積分値を一定期間
（７／２周期）保持する積分回路９1 と、積分回路９1
と同様に割算器８で算出された効率を一定周期（６周
期）毎に一定期間（１／２周期）積分すると共にその積
分値を一定期間（７／２周期）保持する動作を一定周期
（３周期）遅延して行う積分回路９2 と、積分回路
９1 ，９2 の夫々の出力を比較し積分回路９1 の出力が
大きい場合に出力がハイレベルとなるコンパレータＣＰ
2 と、積分回路９1 ，９2 の夫々の出力を比較し積分回
路９2 の出力が大きい場合に出力がハイレベルとなるコ
ンパレータＣＰ3 と、夫々のコンパレータＣＰ1 ，ＣＰ
2 の出力及び分周回路１１から与えられるタイミング信
号Ｓ11，ＳA ，ＳB に基づいて論理演算を行い効率の変
化状態を判別して分周回路１１の分周動作を制御する論
理演算部１３とで構成してある。In the discharge lamp lighting device of this embodiment, as shown in FIG. 1, an oscillator 10, a frequency dividing circuit 11 for dividing the oscillation frequency of the oscillator 10, and a triangular wave signal corresponding to the frequency dividing frequency are generated. The triangular wave generator 12, the detection circuit 5 1 for detecting the input voltage and the input current of the chopper circuit 1, the detection circuit 5 2 for detecting the output voltage and the output current of the chopper circuit 1, and the input voltage and the input current are multiplied. 2 and multiplier 61 to calculate the input power, a multiplier 6 2 for multiplying the output voltage and output current calculating an output power for a certain period the output of the multiplier 61 (in the triangular wave generator 12 The integration circuit 7 1 that accumulates the cycle) and holds the integrated value for a certain period (one cycle of the triangular wave generator 12) and the output of the multiplier 6 2 for a certain period (two cycles) like the integration circuit 7 1. Together with the accumulated value for a certain period (1 lap Period) holding integration circuit 7
2 and a divider 8 that calculates the efficiency by dividing the output of the integrator circuit 7 1 (that is, the input power value) by the output of the integrator circuit 7 2 (that is, the output power value). Integrating circuit 9 1 that integrates the efficiency for a constant period (6 cycles of triangular wave generator 12) for a constant period (1/2 period) and holds the integrated value for a constant period (7/2 period); 1
Similarly to the above, the efficiency calculated by the divider 8 is integrated every fixed cycle (6 cycles) for a fixed period (1/2 cycle), and the integrated value is held for a fixed period (7/2 cycle). (3 cycles) Delaying the integration circuit 9 2 and the outputs of the integration circuits 9 1 and 9 2 are compared, and when the output of the integration circuit 9 1 is large, the output becomes a high level comparator CP.
2 and the respective outputs of the integrator circuits 9 1 and 9 2 are compared, and when the output of the integrator circuit 9 2 is large, the comparator CP 3 whose output becomes high level, and the respective comparators CP 1 and CP
A logical operation unit for controlling the frequency dividing operation of the frequency dividing circuit 11 by performing a logical operation based on the output of 2 and the timing signals S 11 , S A and S B given from the frequency dividing circuit 11 to determine the change state of the efficiency. 13 and 13.
【００２１】ここで、検出回路５2 の出力電圧の検出
は、図６の分圧抵抗Ｒ1 ，Ｒ2 を用いて行い、出力電流
はカレントトランスＣＴ2 を用いて検出するようにして
あり、検出回路５1 では入力電圧を抵抗Ｒ3 ，Ｒ4 の分
圧電圧として検出し、入力電流をカレントトランスＣＴ
1 を用いて検出するようにしてある。論理演算部１３
は、コンパレータＣＰ2 の出力及びタイミング信号
Ｓ11，ＳBのアンドをとるアンドゲートＡＮＤ1 と、コ
ンパレータＣＰ3 の出力及びタイミング信号Ｓ11，ＳA
のアンドをとるアンドゲートＡＮＤ2 と、コンパレータ
ＣＰ 2 ，ＣＰ3 及びタイミング信号Ｓ11の反転信号との
ノアをとるノアゲートＮＯＲ 1 と、上記アンドゲートＡ
ＮＤ1 ，ＡＮＤ2 の出力のオアをとるオアゲートＯＲ 1
とで構成してある。Here, the detection circuit 52Output voltage detection
Is the voltage dividing resistor R in FIG.1, R2Output current
Is the current transformer CT2To detect using
Yes, detection circuit 51Then input voltage to resistance R3, RFourMinutes of
Detected as piezo voltage, input current is current transformer CT
1Is used for detection. Logical operation unit 13
Is the comparator CP2Output and timing signal
S11, SBAND gate that takes AND of1And
Computer CP3Output and timing signal S11, SA
AND gate that takes AND of2And the comparator
CP 2, CP3And timing signal S11With the inverted signal of
Noah Gate NOR that takes Noah 1And AND gate A above
ND1, AND2OR gate that takes the OR of the outputs of 1
It consists of and.
【００２２】この論理演算部１３に分周回路１１から与
えられるタイミング信号Ｓ11は、積分回路９1 ，９2 で
夫々積算した効率を保持する期間（７／２周期）の最初
の一定期間（１／２周期）にハイレベルとなる信号であ
り、タイミング信号ＳA は、積分回路９1 で積算した効
率を保持する期間（７／２周期）の最初の一定期間（１
／２周期）にハイレベルとなる信号であり、タイミング
信号ＳB は、積分回路９2 で積算した効率を保持する期
間（７／２周期）の最初の一定期間（１／２周期）にハ
イレベルとなる信号である。The timing signal S 11 given from the frequency dividing circuit 11 to the logical operation unit 13 is the first fixed period (7/2 cycle) of the period (7/2 cycle) in which the efficiency accumulated by the integrating circuits 9 1 and 9 2 is held. a signal is 1/2 cycle) to the high level, the timing signal S a, the first predetermined period of time (7/2 cycle) for holding the efficiency obtained by integrating in the integrating circuit 9 1 (1
The timing signal S B is high during the first constant period (1/2 cycle) of the period (7/2 cycle) in which the efficiency accumulated by the integrating circuit 9 2 is held. This is a level signal.
【００２３】チョッパ回路１のオンデューティの制御
は、図６回路と同様に、分圧抵抗Ｒ1，Ｒ2 で出力電圧
を分圧した出力Ｓ2 と、三角波発生器１２の出力Ｓ1 と
をコンパレータＣＰ1 で比較し、コンパレータＣＰ1 の
出力Ｓ3 を用いて行う。これにより、チョッパ回路１の
出力電圧は一定に制御される。次に、本実施例の特徴と
する構成に関する動作を説明する。入力電流を検出回路
５1 のカレントトランスＣＴ1 で検出し、入力電圧を分
圧抵抗Ｒ3 ，Ｒ4 の分圧電圧として検出し、検出された
入力電流と入力電圧とを乗算器６1 で掛けることにより
入力電力を算出する。また、出力電流を検出回路５1 の
カレントトランスＣＴ1 で検出し、出力電圧を分圧抵抗
Ｒ1 ，Ｒ2 の分圧電圧として検出し、出力電流と出力電
圧とを乗算器６2 で掛けることにより出力電力を算出す
る。The control of the on-duty of the chopper circuit 1 is performed by dividing the output S 2 obtained by dividing the output voltage by the voltage dividing resistors R 1 and R 2 and the output S 1 of the triangular wave generator 12 as in the circuit shown in FIG. compared with a comparator CP 1, it carried out using the output S 3 of the comparator CP 1. As a result, the output voltage of the chopper circuit 1 is controlled to be constant. Next, the operation relating to the characteristic configuration of this embodiment will be described. The input current is detected by the current transformer CT 1 of the detection circuit 5 1 , the input voltage is detected as the divided voltage of the voltage dividing resistors R 3 and R 4 , and the detected input current and input voltage are detected by the multiplier 6 1 . Input power is calculated by multiplying. Further, the output current is detected by the current transformer CT 1 of the detection circuit 5 1 , the output voltage is detected as the divided voltage of the voltage dividing resistors R 1 and R 2 , and the output current and the output voltage are multiplied by the multiplier 6 2 . To calculate the output power.
【００２４】積分回路７1 ，７2 には、図２（ｇ）に示
すように、三角波発生器１２の２周期がハイレベルで、
１周期がローレベルとなるタイミング信号Ｓ8 が分周回
路１１から与えられ、積分回路７1 ，７2 では分周回路
１１のタイミング信号Ｓ8 がハイレベルである２周期に
入力電力及び出力電力を夫々積算する。その積算値は分
周回路１１のタイミング信号Ｓ8 がローレベルである１
周期保持される。In the integrating circuits 7 1 and 7 2 , as shown in FIG. 2 (g), two cycles of the triangular wave generator 12 are at high level,
The timing signal S 8 whose one cycle becomes low level is given from the frequency divider circuit 11, and the integration circuits 7 1 and 7 2 input power and output power in two cycles where the timing signal S 8 of the frequency divider circuit 11 is high level. Are summed up respectively. The integrated value is 1 when the timing signal S 8 of the frequency dividing circuit 11 is at low level.
The cycle is retained.
【００２５】割算器８では、上記積分回路７1 ，７2 で
積算値を保持している期間に、夫々の出力ＳＥ1 ，ＳＥ
2 の割算（ＳＥ1 ／ＳＥ2 ）を行い、効率を算出する。
積分回路９1 には分周回路１１から図２（ｊ）に示すタ
イミング信号Ｓ9 が与えられ、積分回路９2 には同図
（ｋ）に示すタイミング信号Ｓ10が与えられる。ここ
で、タイミング信号Ｓ9 は三角波発生器１２の出力Ｓ1
の６周期毎に１／２周期だけハイレベルとなる信号であ
り、タイミング信号Ｓ10もタイミング信号Ｓ 9 と同様に
三角波発生器１２の出力Ｓ1 の６周期毎に１／２周期だ
けハイレベルとなる信号である。但し、タイミング信号
Ｓ9 ，Ｓ10とは３周期分だけずれてハイレベルとなる。In the divider 8, the integrating circuit 7 is used.1, 72so
While the accumulated value is being held, each output SE1, SE
2Division of (SE1/ SE2) And calculate the efficiency.
Integrating circuit 91From the frequency divider circuit 11 to the circuit shown in FIG.
Imming signal S9Is given, and the integration circuit 92In the figure
Timing signal S shown in (k)TenIs given. here
Then, the timing signal S9Is the output S of the triangular wave generator 121
Is a signal that becomes a high level for 1/2 cycle every 6 cycles of
Timing signal STenTiming signal S 9alike
Output S of triangular wave generator 121It is 1/2 cycle for every 6 cycles of
This is a high level signal. However, timing signal
S9, STenAnd are shifted by 3 cycles and become high level.
【００２６】積分回路９1 ，９2 では、図２（ｍ）に示
すように、タイミング信号Ｓ9 ，Ｓ 10がハイレベルであ
る期間、つまりは１／２周期に、割算器８の出力を積算
し、その後の７／２周期の間その積算値を保持する。つ
まりは、各積分回路９1 ，９ 2 は３周期毎の効率を保持
し、例えば積分回路９1 で積算を行った直後では、積分
回路９2 には３周期前の積算値が保持されていることに
なる。Integration circuit 91, 92Then, as shown in Fig. 2 (m)
Timing signal S9, S TenIs at a high level
The output of the divider 8 is integrated in a period that is 1/2 cycle
Then, the integrated value is held for the subsequent 7/2 cycle. One
Mari is each integration circuit 91, 9 2Keeps efficiency every 3 cycles
The integration circuit 91Immediately after integrating with
Circuit 92The accumulated value of three cycles before is stored in
Become.
【００２７】コンパレータＣＰ2 ，ＣＰ3 では夫々の積
分回路９1 ，９2 の出力を比較する。ここで、積分回路
９1 の出力が大きい場合（ＳＥ3 ＞ＳＥ4 ）であれば、
コンパレータＣＰ2 の出力がハイレベルとなる。逆に、
積分回路９2 の出力が大きい場合（ＳＥ3 ＜ＳＥ4 ）で
あれば、コンパレータＣＰ3 の出力がハイレベルとな
る。The comparators CP 2 and CP 3 compare the outputs of the integrating circuits 9 1 and 9 2 , respectively. Here, if the output of the integrating circuit 9 1 is large (SE 3 > SE 4 ),
The output of the comparator CP 2 becomes high level. vice versa,
When the output of the integrating circuit 9 2 is large (SE 3 <SE 4 ), the output of the comparator CP 3 becomes high level.
【００２８】分周回路１１から出力される図２（ｌ）に
示すタイミング信号Ｓ11は、アンドゲートＡＮＤ1 ，Ａ
ＮＤ2 及びノアゲートＮＯＲ1 で論理演算を行うタイミ
ングを与える信号である。また、図２（ｎ）に示すタイ
ミング信号ＳA は現時点の効率は積分回路９1 の出力Ｓ
Ｅ3 であることを示す信号であり、同図（ｏ）に示すタ
イミング信号ＳB は現時点の効率は積分回路９2 の出力
ＳＥ4 であることを示す信号である。The timing signal S 11 shown in FIG. 2 (l) output from the frequency dividing circuit 11 is an AND gate AND 1 , A.
It is a signal that gives a timing for performing a logical operation by ND 2 and NOR gate NOR 1 . The timing signal shown in FIG. 2 (n) S A is the efficiency of the current output S of the integrating circuit 9 1
A signal indicating that it is a E 3, the timing signal S B shown in FIG. (O) is a signal indicating that the efficiency of the current is the output SE 4 of the integrating circuit 9 2.
【００２９】ここで、図２におけるタイミング信号Ｓ11
がハイレベルである期間（で示す）について論理演算
部１３と分周回路１１との動作を説明する。この期間に
おける現在の効率は積分回路９1 の出力ＳＥ3 であり、
３周期前の効率は積分回路９ 2 の出力ＳＥ4 である。上
記期間では、図２（ｍ）に示すように、出力ＳＥ3と
出力ＳＥ4 とは等しい（ＳＥ3 ＝ＳＥ4 ）。従って、コ
ンパレータＣＰ2 ，ＣＰ3 の夫々出力はローレベルであ
り、アンドゲートＡＮＤ1 ，ＡＮＤ2 の夫々の出力は共
にローレベルであり、従ってオアゲートＯＲ1 の出力Ｓ
12もローレベルとなる。一方、ノアゲートＮＯＲ1 の出
力はハイレベルとなる。このようにノアゲートＮＯＲ1
の出力がハイレベルであるときには、分周回路１１は分
周比を変化させず、チョッパ回路１のスイッチング素子
Ｑ1 のスイッチング周波数は可変されない。Here, the timing signal S in FIG.11
Is a high level period (indicated by) logical operation
The operation of the section 13 and the frequency dividing circuit 11 will be described. In this period
The current efficiency in integration circuit 91Output SE3And
The efficiency 3 cycles before is the integration circuit 9 2Output SEFourIs. Up
During the above period, as shown in FIG. 2 (m), the output SE3When
Output SEFourIs equal to (SE3= SEFour). Therefore,
Computer CP2, CP3The output of each is low level
And AND gate AND1, AND2The output of each is
Is low level, and thus OR gate OR1Output S
12Also goes low. On the other hand, NOR gate NOR1Out of
Power becomes high level. Thus NOR gate NOR1
When the output of is at high level, the frequency divider circuit 11
Switching element of chopper circuit 1 without changing the cycle ratio
Q1The switching frequency of is not variable.
【００３０】次に、図２においてで示すタイミング信
号Ｓ11がハイレベルである期間では、現在の効率は積分
回路９2 の出力ＳＥ4 であり、３周期前の効率は積分回
路９ 1 の出力ＳＥ3 である。そして、この期間には例え
ば放電灯ＬＡの点灯状態の変化により負荷状態が変化
し、積分回路９1 の出力ＳＥ3 が積分回路９2 の出力Ｓ
Ｅ4 よりも大きくなっている（ＳＥ3 ＞ＳＥ4 ）。この
ため、コンパレータＣＰ 2 の出力がハイレベルとなり、
コンパレータＣＰ3 の出力がローレベルとなる。このと
きは、タイミング信号Ｓ11がハイレベル、タイミング信
号ＳA がローレベル、タイミング信号ＳB がハイレベル
であるので、アンドゲートＡＮＤ1 の出力がハイレベ
ル、アンドゲートＡＮＤ2 の出力がローレベルとなる。
従って、オアゲートＯＲ1 の出力がハイレベルとなる。
また、このときノアゲートＮＯＲ1 の出力はローレベル
となる。Next, the timing signal shown in FIG.
Issue S11Is high, the current efficiency is the integral
Circuit 92Output SEFourAnd the efficiency three cycles before is the integration time
Road 9 1Output SE3Is. And during this period
For example, the load status changes depending on the lighting status of the discharge lamp LA.
Integration circuit 91Output SE3Is the integrating circuit 92Output S
EFourLarger than (SE3＞ SEFour). this
Therefore, the comparator CP 2Output becomes high level,
Comparator CP3Output becomes low level. This and
Timing signal S11Is high level, timing signal
Issue SAIs low level, timing signal SBIs high level
And AND gate AND1Output is high level
And AND gate AND2Output becomes low level.
Therefore, OR gate OR1Output becomes high level.
Also, at this time, NOR gate NOR1Output is low level
Becomes
【００３１】ここで、それ以前に上述のように積分回路
９1 の出力ＳＥ3 が積分回路９2 の出力ＳＥ4 よりも大
きくなっている（ＳＥ3 ＞ＳＥ4 ）である状態がない場
合には、分周回路１１の内部信号Ｓ13がローレベルとな
るようにしてある。このときには、分周回路１１は三角
波発生器１２から出力される三角波出力Ｓ1 のスイッチ
ング周波数を高くする。このようにスイッチング周波数
を高くしたときには、内部信号Ｓ13をハイレベルとす
る。Here, if there is no state in which the output SE 3 of the integrating circuit 9 1 is larger than the output SE 4 of the integrating circuit 9 2 (SE 3 > SE 4 ), as described above, before that. Are designed so that the internal signal S 13 of the frequency dividing circuit 11 becomes low level. At this time, the frequency dividing circuit 11 increases the switching frequency of the triangular wave output S 1 output from the triangular wave generator 12. When the switching frequency is increased in this way, the internal signal S 13 is set to the high level.
【００３２】さらに、図２におけるで示すタイミング
信号Ｓ11がハイレベルである期間では、現在の効率は積
分回路９1 の出力ＳＥ3 であり、３周期前の効率は積分
回路９2 の出力ＳＥ4 である。そして、この期間には上
述のようにスイッチング素子Ｑ1 のスイッチング周波数
が高くなったことにより、例えば図２（ｍ）に示すよう
に積分回路９1 の出力ＳＥ3 が積分回路９2 の出力ＳＥ
4 よりも小さくなった（ＳＥ3 ＞ＳＥ4 ）とする。この
ときには、コンパレータＣＰ2 の出力がローレベルとな
り、コンパレータＣＰ3 の出力がハイレベルとなる。ま
た、タイミング信号Ｓ11がハイレベル、タイミング信号
ＳA がハイレベル、タイミング信号ＳBがローレベルで
あるので、アンドゲートＡＮＤ1 の出力がローレベル、
アンドゲートＡＮＤ2 の出力がハイレベルとなる。従っ
て、オアゲートＯＲ1 の出力Ｓ12がハイレベルとなる。
また、このときノアゲートＮＯＲ1 の出力Ｓ14はローレ
ベルとなる。Further, the current efficiency is the output SE 3 of the integrator circuit 9 1 and the efficiency 3 cycles before is the output SE of the integrator circuit 9 2 in the period in which the timing signal S 11 shown in FIG. Is 4 . During this period, the switching frequency of the switching element Q 1 is increased as described above, so that the output SE 3 of the integrating circuit 9 1 becomes the output SE of the integrating circuit 9 2 as shown in FIG.
It is supposed to be smaller than 4 (SE 3 > SE 4 ). At this time, the output of the comparator CP 2 becomes low level and the output of the comparator CP 3 becomes high level. Further, since the timing signal S 11 is high level, the timing signal S A is high level, and the timing signal S B is low level, the output of the AND gate AND 1 is low level,
The output of the AND gate AND 2 becomes high level. Therefore, the output S 12 of the OR gate OR 1 becomes high level.
At this time, the output S 14 of the NOR gate NOR 1 becomes low level.
【００３３】このときには、分周回路１１の内部信号Ｓ
13がハイレベルであるので、分周回路１１は三角波発生
器１２から出力される三角波出力Ｓ1 のスイッチング周
波数を低くする。以上の制御は断片的な説明であった
が、以下に制御方法を場合分けして説明する。At this time, the internal signal S of the frequency dividing circuit 11 is
Since 13 is at the high level, the frequency dividing circuit 11 lowers the switching frequency of the triangular wave output S 1 output from the triangular wave generator 12. The above control was a fragmentary description, but the control method will be described below for different cases.
【００３４】 前段階の周波数 効率 次段階の周波数 高くしたとき 良くなる 前段階より高くする …Ａ 同じ 〃 と同じ …Ｂ 悪くなる 〃 より低くする …Ｃ 低くしたとき 良くなる 〃 より低くする …Ｄ 同じ 〃 と同じ …Ｅ 悪くなる 〃 より低くする …Ｆ 変更なしのとき 良くなる 〃 より高くする …Ｇ 同じ 〃 と同じ …Ｈ 悪くなる 〃 より低くする …Ｉ ここで、分周回路１１は上記各状態を次のように判断す
る。前段階で周波数を高くしたことは、自己の内部信号
Ｓ13がハイレベルであることから判断する。効率が良く
なったことは、オアゲートＯＲ1 の出力Ｓ12がハイレベ
ルとなるから判断する。効率が悪くなったことは、オア
ゲートＯＲ1 の出力Ｓ12がローレベルで、且つノアゲー
トＮＯＲ1 の出力Ｓ14がローレベルであることから判断
する。さらに、効率に変化がないことは、オアゲートＯ
Ｒ1 の出力Ｓ12がローレベルで、且つノアゲートＮＯＲ
1 の出力Ｓ14がハイレベルであることから判断する。Frequency of the previous stage Efficiency of the next stage It becomes better when it gets higher It gets higher than the previous stage… A Same as 〃… B It gets worse 〃 lower than… C Lowering gets better 〃 lower than… D Same Same as 〃 E E Lower than 〃 Lower F Improves without change Improves higher than 〃 G Same 〃 Same as H H Lowers lower than 〃 I Where the frequency divider circuit 11 is in each state above Is determined as follows. The fact that the frequency is increased in the previous stage is judged from the fact that the self internal signal S 13 is at the high level. It is judged that the efficiency is improved because the output S 12 of the OR gate OR 1 becomes high level. It is judged that the efficiency has deteriorated because the output S 12 of the OR gate OR 1 is low level and the output S 14 of the NOR gate NOR 1 is low level. Furthermore, the fact that there is no change in efficiency means that OR gate O
The output S 12 of R 1 is low level and the NOR gate NOR
It is judged from the output S 14 of 1 being at the high level.
【００３５】上記動作を図３を用いて具体的に説明す
る。なお、説明を簡単にするために、図３では負荷が一
定であるときのスイッチング素子Ｑ1 のスイッチング周
波数と効率との関係を示している。ここで、始動時のス
イッチング素子Ｑ1 のスイッチング周波数がｆA であ
り、そのときの効率がηA であるとする。この場合に
は、比較される全段階の効率が存在しないので、スイッ
チング周波数ｆA を高くする。つまりは、電源投入時の
ような始動直後には、スイッチング周波数を一定方向に
変化させるように分周回路１１が動作する。なお、スイ
ッチング周波数を低くするようにしてもよい。The above operation will be specifically described with reference to FIG. In order to simplify the description, FIG. 3 shows the relationship between the switching frequency and the efficiency of the switching element Q 1 when the load is constant. Here, it is assumed that the switching frequency of the switching element Q 1 at the time of starting is f A and the efficiency at that time is η A. In this case, the switching frequency f A is increased because there is no efficiency of all the stages to be compared. That is, immediately after the start-up such as when the power is turned on, the frequency dividing circuit 11 operates so as to change the switching frequency in a fixed direction. The switching frequency may be lowered.
【００３６】この場合にはスイッチング周波数がｆB と
なり、そのとき効率はηB と悪くなる。そこで、次段階
ではスイッチング周波数を低くするように制御する。従
って、次段階ではスイッチング周波数がｆC となり、そ
のときの効率はηC と良くなる。この場合には、さらに
次の段階でスイッチング周波数を低くする。以下、同様
の動作を繰り返すことにより、最も効率が良いスイッチ
ング周波数であるｆD （そのときの効率はηD ）となる
ようにスイッチング周波数が自動的に可変される。な
お、上述の場合には負荷が一定である場合について説明
したが、負荷が変化した場合にも同様の動作で、最も効
率が良いスイッチング周波数となるように動作する。In this case, the switching frequency becomes f B , at which time the efficiency becomes as bad as η B. Therefore, in the next stage, the switching frequency is controlled to be low. Therefore, in the next stage, the switching frequency becomes f C , and the efficiency at that time becomes as good as η C. In this case, the switching frequency is further lowered in the next stage. After that, by repeating the same operation, the switching frequency is automatically varied so that the most efficient switching frequency is f D (the efficiency at that time is η D ). Although the case where the load is constant has been described in the above case, the same operation is performed even when the load changes, and the switching frequency is the most efficient.
【００３７】ところで、電源装置の主回路は図４の構成
であってもよい。図４ではインダクタＬ1 としてオート
トランスの代わりに通常のインダクタを用いた基本的な
チョッパ回路１を備えている。このようにチョッパ回路
１自体の回路構成に関係なく、本発明で出力を一定に保
ち、負荷変動があっても効率の最も良い状態で電源装置
を動作させることができる。なお、その他の降圧型や昇
降圧型のチョッパ回路にも適用できる。By the way, the main circuit of the power supply device may have the configuration of FIG. In FIG. 4, a basic chopper circuit 1 using a normal inductor instead of an autotransformer is provided as the inductor L 1 . As described above, regardless of the circuit configuration of the chopper circuit 1 itself, according to the present invention, the output can be kept constant and the power supply device can be operated in the most efficient state even if there is a load change. In addition, it can be applied to other step-down type or step-up / down type chopper circuits.
【００３８】（実施例２）図５に本発明の他の実施例を
示す。本実施例では、電源装置の主回路をチョッパ回路
１に代えてフライバック回路１’としたものである。こ
のフライバック回路１’では、カレントトランスＣＴ1
の１次巻線を介して、トランスＴの１次巻線ｎ1 とスイ
ッチング素子Ｑ1 との直列回路を直流電源Ｅの両端に接
続し、トランスＴの２次巻線ｎ2 の両端にダイオードＤ
1 を介してコンデンサＣ1 を接続して、コンデンサＣ1
の両端電圧をインバータ回路２の電源として供給する構
成となっている。(Embodiment 2) FIG. 5 shows another embodiment of the present invention. In the present embodiment, the main circuit of the power supply device is replaced with the chopper circuit 1 and a flyback circuit 1'is used. In this flyback circuit 1 ', the current transformer CT 1
A series circuit of the primary winding n 1 of the transformer T and the switching element Q 1 is connected to both ends of the DC power source E via the primary winding of the transformer T, and a diode is connected to both ends of the secondary winding n 2 of the transformer T. D
By connecting a capacitor C 1 via the 1, capacitor C 1
The voltage across both ends is supplied as the power source of the inverter circuit 2.
【００３９】動作的には、スイッチング素子Ｑ1 のオン
時にトランスＴの１次巻線ｎ1 に蓄積されたエネルギ
で、スイッチング素子Ｑ1 のオフ時に２次巻線ｎ2 に誘
起される電圧でダイオードＤ1 を介してコンデンサＣ1
を充電し、コンデンサＣ1 の両端に直流電圧変換した出
力電圧を得る。このフライバック回路１’の場合にも、
実施例１で説明したと同様にして出力を一定に保ち、負
荷変動があっても効率の最も良い状態で電源装置を動作
させることができる。つまりは、主回路が直流電力変換
を行う回路であれば、本発明を適用することができる。[0039] Operationally, the in energy stored in the primary winding n 1 of the transformer T during the ON switching element Q 1, with the voltage induced in the secondary winding n 2 when the off-switching element Q 1 capacitor C 1 through the diode D 1
Is charged to obtain an output voltage obtained by converting the DC voltage across the capacitor C 1 . In the case of this flyback circuit 1 ',
In the same manner as described in the first embodiment, the output can be kept constant, and the power supply device can be operated in the most efficient state even if the load changes. That is, the present invention can be applied as long as the main circuit is a circuit that performs DC power conversion.
【００４０】[0040]
【発明の効果】本発明は上述のように、スイッチング素
子のスイッチングにより直流電力変換を行う電源回路
と、この電源回路の出力電圧を検出する出力電圧検出手
段と、出力電圧検出手段の出力に基づいてスイッチング
素子のオンデューティを制御して出力電圧を一定に保つ
第１の制御手段と、スイッチング素子のスイッチング周
波数を制御すると共にスイッチング周波数を可変制御自
在な第２の制御手段と、電源回路の入力電力を検出する
入力電力検出手段と、電源回路の出力電力を検出する出
力電力検出手段と、夫々の検出回路で検出された入出力
電力からスイッチング素子のスイッチング周期の数倍か
らなる周期毎に効率を演算する効率演算手段と、上記効
率演算手段で演算された効率を上記周期の２倍期間記憶
すると共に夫々の記憶期間が上記周期に相当する期間ず
らされた２個の記憶手段と、夫々の記憶手段の記憶結果
を効率演算手段の効率演算期間に同期して比較して効率
の変動を判別すると共に、判別結果に応じて第２の制御
手段で効率が良くなるようにスイッチング素子のスイッ
チング周波数を可変させる効率変動判別手段とを備えて
いるので、前周期と現周期との効率の変化を判断し、効
率が良くなるようにスイッチング素子のスイッチング周
波数を変化させ、つまりは常に最も効率の良くなるよう
にスイッチング素子のスイッチング周波数を変化させ、
いかなる負荷状態であっても、最も効率の良い状態で動
作させることができる。As described above, the present invention is based on the power supply circuit for converting DC power by switching the switching element, the output voltage detecting means for detecting the output voltage of the power supply circuit, and the output of the output voltage detecting means. Control means for controlling the on-duty of the switching element to keep the output voltage constant, second control means for controlling the switching frequency of the switching element and variably controlling the switching frequency, and input of the power supply circuit. The input power detecting means for detecting the power, the output power detecting means for detecting the output power of the power supply circuit, and the input / output power detected by the respective detection circuits, the efficiency in each cycle consisting of several times the switching cycle of the switching element. And an efficiency calculation means for calculating, and the efficiency calculated by the efficiency calculation means is stored for a period of twice the above-mentioned cycle. While comparing the storage results of the two storage units whose periods are shifted by a period corresponding to the above-mentioned period with the storage results of the respective storage units in synchronization with the efficiency calculation period of the efficiency calculation unit, the change in efficiency is determined and the determination result is obtained. According to the second control means, the efficiency change determination means for varying the switching frequency of the switching element so as to improve the efficiency is provided, so that the change in efficiency between the previous cycle and the current cycle is determined, and the efficiency is improved. Change the switching frequency of the switching element so that it becomes better, that is, change the switching frequency of the switching element so that the efficiency is always the best,
It can be operated in the most efficient state under any load condition.
【図１】本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図２】同上の動作説明図である。FIG. 2 is an operation explanatory diagram of the above.
【図３】スイッチング素子のスイッチング周波数とチョ
ッパ回路の効率との関係を示す説明図である。FIG. 3 is an explanatory diagram showing the relationship between the switching frequency of a switching element and the efficiency of a chopper circuit.
【図４】別のチョッパ回路を主回路として備える場合の
回路図である。FIG. 4 is a circuit diagram when another chopper circuit is provided as a main circuit.
【図５】他の実施例の回路図である。FIG. 5 is a circuit diagram of another embodiment.
【図６】従来例の回路図である。FIG. 6 is a circuit diagram of a conventional example.
【図７】放電灯の特性図である。FIG. 7 is a characteristic diagram of a discharge lamp.
【図８】スイッチング素子のスイッチング周波数とチョ
ッパ回路の電力損失との関係を示す説明図である。FIG. 8 is an explanatory diagram showing the relationship between the switching frequency of the switching element and the power loss of the chopper circuit.
【図９】電力損失を少なくしたチョッパ回路の動作を示
す説明図である。FIG. 9 is an explanatory diagram showing the operation of the chopper circuit with reduced power loss.
【図１０】周波数を変化させた場合の入力電流の波形図
である。FIG. 10 is a waveform diagram of an input current when the frequency is changed.
【図１１】スイッチング周波数と実効値との関係を示す
説明図である。FIG. 11 is an explanatory diagram showing a relationship between a switching frequency and an effective value.
１ チョッパ回路 １’フライバック回路 ５1 ，５2 検出回路 ６1 ，６2 乗算器 ７1 ，７3 ，９1 ，９2 積分回路 ８ 割算器 １０ 発振器 １１ 分周回路 １２ 三角波発生器 １３ 論理演算部 ＣＰ1 〜ＣＰ3 コンパレータ Ｑ1 スイッチング素子1 Chopper circuit 1'Flyback circuit 5 1 , 5 2 Detection circuit 6 1 , 6 2 Multiplier 7 1 , 7 3 , 9 1 , 9 2 Integration circuit 8 Divider 10 Oscillator 11 Dividing circuit 12 Triangular wave generator 13 Logical operation part CP 1 to CP 3 comparator Q 1 switching element
Claims (1)
直流電力変換を行う電源回路と、この電源回路の出力電
圧を検出する出力電圧検出手段と、出力電圧検出手段の
出力に基づいてスイッチング素子のオンデューティを制
御して出力電圧を一定に保つ第１の制御手段と、スイッ
チング素子のスイッチング周波数を制御すると共にスイ
ッチング周波数を可変制御自在な第２の制御手段と、電
源回路の入力電力を検出する入力電力検出手段と、電源
回路の出力電力を検出する出力電力検出手段と、夫々の
検出回路で検出された入出力電力からスイッチング素子
のスイッチング周期の数倍からなる周期毎に効率を演算
する効率演算手段と、上記効率演算手段で演算された効
率を上記周期の２倍期間記憶すると共に夫々の記憶期間
が上記周期に相当する期間ずらされた２個の記憶手段
と、夫々の記憶手段の記憶結果を効率演算手段の効率演
算期間に同期して比較して効率の変動を判別すると共
に、判別結果に応じて第２の制御手段で効率が良くなる
ようにスイッチング素子のスイッチング周波数を可変さ
せる効率変動判別手段とを備えて成ることを特徴とする
電源装置。1. A power supply circuit for converting DC power by switching a switching element, an output voltage detecting means for detecting an output voltage of the power supply circuit, and an on-duty of the switching element is controlled based on an output of the output voltage detecting means. And a second control means for controlling the switching frequency of the switching element and variably controlling the switching frequency, and an input power detecting means for detecting the input power of the power supply circuit. An output power detection means for detecting the output power of the power supply circuit, and an efficiency calculation means for calculating the efficiency for each cycle consisting of several times the switching cycle of the switching element from the input / output power detected by each detection circuit, The efficiency calculated by the efficiency calculating means is stored for a period twice the cycle, and each storage period corresponds to the cycle. The two storage means shifted for a certain period of time and the storage results of the respective storage means are compared in synchronization with the efficiency calculation period of the efficiency calculation means to determine the fluctuation in efficiency, and according to the determination result, the second storage means A power supply device comprising: an efficiency variation determination means for varying a switching frequency of a switching element so that the control means improves efficiency.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8833793A JPH06303767A (en) | 1993-04-15 | 1993-04-15 | Power supply device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8833793A JPH06303767A (en) | 1993-04-15 | 1993-04-15 | Power supply device |
Publications (1)
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| JPH06303767A true JPH06303767A (en) | 1994-10-28 |
Family
ID=13940059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8833793A Withdrawn JPH06303767A (en) | 1993-04-15 | 1993-04-15 | Power supply device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303767A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-04-15 JP JP8833793A patent/JPH06303767A/en not_active Withdrawn
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