JPH0630353A - Video signal display circuit - Google Patents
Video signal display circuitInfo
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- JPH0630353A JPH0630353A JP4182119A JP18211992A JPH0630353A JP H0630353 A JPH0630353 A JP H0630353A JP 4182119 A JP4182119 A JP 4182119A JP 18211992 A JP18211992 A JP 18211992A JP H0630353 A JPH0630353 A JP H0630353A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、映像信号を拡大あるい
は圧縮して表示する装置に係り、特に表示する映像信号
の真円率を変えて表示する装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for displaying a video signal by enlarging or compressing the video signal, and more particularly to an apparatus for displaying the video signal by changing the roundness of the video signal.
【０００２】[0002]
【従来の技術】表示する映像が１６：９のアスペクト比
を持つＨＤＴＶの開発に伴って、表示する映像が４：３
である従来のテレビジョン方式との互換性のとり方が大
きな課題のひとつになっている。この課題は、４：３の
アスペクト比を持つ従来のテレビジョン方式の映像信号
を１６：９のアスペクト比を持つＨＤＴＶ受像機でどの
ように扱うかということに等しく、大きく次に示す二つ
の要素に区別できる。2. Description of the Related Art With the development of HDTV having an aspect ratio of 16: 9, the image to be displayed is 4: 3.
One of the major issues is how to maintain compatibility with the conventional television system. This problem is equal to how to handle a conventional television system video signal having an aspect ratio of 4: 3 in an HDTV receiver having an aspect ratio of 16: 9, and two major elements are described below. Can be distinguished.
【０００３】（１）４：３のアスペクト比を持つ映像信
号を、どのように１６：９の表示画面に映すか。(1) How to display a video signal having an aspect ratio of 4: 3 on a 16: 9 display screen.
【０００４】（２）４：３のアスペクト比を持つ現行方
式のフォーマットの中に、１６：９の映像信号をどのよ
うにいれるか。(2) How to put a 16: 9 video signal in a format of the current system having an aspect ratio of 4: 3.
【０００５】例えば、課題（１）に関しては、特開平１
−１９４７８３に開示されているように、４：３のアス
ペクト比を持つ現行方式の映像信号を水平方向に圧縮し
て、両サイドにブランキングを挿入して表示する方法
や、偏向回路を用い垂直方向に映像信号を拡大して表示
する方式等が紹介されている。一方、撮像側においても
横長の被写体をレンズ、あるいは撮像素子を制御して圧
縮し、現行方式のフォーマットに記録する方法等が考え
られている。この方法は上記課題（２）に対応するもの
であり、水平方向に３／４倍に圧縮されていれば、１
６：９の表示装置においては、通常通りに表示すること
により、正しい形状の映像信号を表示することができ
る。この１６：９のアスペクト比を持った映像信号を水
平方向に何らかの手段によって圧縮し、４：３の映像信
号として記録したものを、通常スクイーズ信号と呼んで
いる。この様にＨＤＴＶの開発に伴い、横長の表示装置
に対応した様々な信号処理、あるいは信号フォーマット
が考えられている。For example, as to the problem (1), Japanese Patent Laid-Open No.
As disclosed in Japanese Patent Laid-Open No. 194783, a method of compressing a video signal of the current method having an aspect ratio of 4: 3 in the horizontal direction and inserting blanking on both sides for display, and a vertical method using a deflection circuit. A method of enlarging and displaying a video signal in a direction has been introduced. On the other hand, on the imaging side, a method of compressing a horizontally long subject by controlling a lens or an image pickup element and recording the compressed object in a format of the current method is considered. This method corresponds to the above-mentioned problem (2), and if compressed 3/4 times in the horizontal direction, 1
In the display device of 6: 9, the video signal of the correct shape can be displayed by displaying as usual. A video signal having an aspect ratio of 16: 9 is horizontally compressed by some means and recorded as a video signal of 4: 3, which is generally called a squeeze signal. As described above, with the development of HDTV, various signal processings or signal formats compatible with a horizontally long display device have been considered.
【０００６】一方、４：３の表示画面を持った装置に、
ハイビジョンのような１６：９のアスペクト比を持った
映像信号を表示することも考慮されるべき課題となって
いる。これは、現在普及しているテレビ受像機の大多数
が４：３の表示画面を持っているということを考えれば
当然である。この目的のために、ＨＤＴＶの一伝送方式
であるＭＵＳＥ信号をＮＴＳＣ信号に変換するダウンコ
ンバータが開発されている。特開平２−２８５８９７に
その一例が示されている。図２にこのダウンコンバータ
の概略ブロック図を示す。図２において、２０１はＭＵ
ＳＥ信号の入力端子、２０２はＮＴＳＣ信号に変換され
た映像信号の出力端子、２０３はＡ／Ｄ変換回路、２０
４は同期処理回路、２０５、２０６はそれぞれＭＵＳＥ
信号用、ＮＴＳＣ信号用のクロックを発生する第１、第
２のＰＬＬ回路、２０７は１１２５本の走査線から１０
５０本の走査線を取り出す走査線変換回路、２０８は輝
度信号の内挿処理と走査線を５２５本に変換するインタ
ーレース変換を行なう輝度信号処理回路、２０９は色信
号のデコードと内挿処理を行なう色信号処理回路、２１
０は映像信号を垂直方向に縮小する走査線変換回路、２
１１は速度変換メモリ、２１２はＤ／Ａ変換器である。
図２において、前記入力端子２０１から入力されたＭＵ
ＳＥ信号は、走査線数１１２５本、フィールド周波数６
０Hzのインターレース信号であり、これをＮＴＳＣ信号
に変換するため、前記走査線変換回路２０７で、走査線
数１０５０本、フィールド周波数６０Hzの信号に変換す
る。前記輝度信号処理回路２０８では、サブサンプリン
グされた映像信号に内挿処理をし、さらに走査線数５２
５本のインターレース信号に変換する。一方、前記色信
号処理回路２０９は、時間軸圧縮、線順次多重されてい
る色差信号をデコードして、（Ｒ−Ｙ）、（Ｂ−Ｙ）信
号に変換され、走査線数５２５本のインターレース信号
となる。この時映像信号は、図３（ｂ）に示すようにＮ
ＴＳＣ信号ながらも、１６：９のアスペクト比を持った
ハイビジョン信号を、４：３のアスペクト比を持ったＮ
ＴＳＣ信号としているため、水平方向に圧縮された映像
となる。前記走査線変換回路２１０は、３本の走査線か
ら２本の走査線を作り出し、前記速度変換メモリ２１１
によって垂直方向に圧縮した映像を作り出す。図３
（ｃ）に変換された映像信号を４：３のディスプレイに
表示した画面を示す。この様にして、４：３の表示装置
を持った受像機にも１６：９のアスペクト比を持ったハ
イビジョンの映像を表示することが可能となった。On the other hand, in a device having a 4: 3 display screen,
Displaying a video signal having an aspect ratio of 16: 9 as in high-definition is also a problem to be considered. This is natural considering that most of the currently popular television receivers have a 4: 3 display screen. For this purpose, a down converter has been developed that converts a MUSE signal, which is one transmission method of HDTV, into an NTSC signal. An example thereof is shown in JP-A-2-285897. FIG. 2 shows a schematic block diagram of this down converter. In FIG. 2, 201 is a MU
SE signal input terminal, 202 is a video signal output terminal converted into an NTSC signal, 203 is an A / D conversion circuit, 20
4 is a synchronous processing circuit, 205 and 206 are MUSE
The first and second PLL circuits 207 for generating clocks for signals and NTSC signals are provided with 10 out of 1125 scanning lines.
A scanning line conversion circuit for extracting 50 scanning lines, a luminance signal processing circuit 208 for interpolating a luminance signal and an interlace conversion for converting a scanning line into 525 lines, and a reference numeral 209 for decoding and interpolating a color signal. Color signal processing circuit, 21
0 is a scanning line conversion circuit for reducing the video signal in the vertical direction, 2
Reference numeral 11 is a speed conversion memory, and 212 is a D / A converter.
In FIG. 2, the MU input from the input terminal 201
The SE signal has 1125 scanning lines and a field frequency of 6
This is an interlace signal of 0 Hz, and in order to convert this into an NTSC signal, the scanning line conversion circuit 207 converts it into a signal having 1050 scanning lines and a field frequency of 60 Hz. In the luminance signal processing circuit 208, interpolation processing is performed on the sub-sampled video signal, and the scanning line number 52
Convert to 5 interlaced signals. On the other hand, the color signal processing circuit 209 decodes the color difference signals which are time-axis compressed and line-sequentially multiplexed, and is converted into (RY) and (BY) signals, which are interlaced with 525 scanning lines. Become a signal. At this time, the video signal is N as shown in FIG.
Although it is a TSC signal, a high-definition signal with an aspect ratio of 16: 9 can be converted into an N signal with an aspect ratio of 4: 3.
Since the TSC signal is used, the image is compressed in the horizontal direction. The scanning line conversion circuit 210 creates two scanning lines from three scanning lines, and the speed conversion memory 211
Creates a vertically compressed image. Figure 3
The screen which displayed the video signal converted into (c) on the display of 4: 3 is shown. In this way, it becomes possible to display a high-definition image having an aspect ratio of 16: 9 on a receiver having a display device of 4: 3.
【０００７】ところで、現在のハイビジョン受像機は、
その普及段階ということもあって、かなり高額な商品と
なっている。さらに、ハイビジョン用の録画機器が無い
ため、１６：９の表示画面を持っている商品において
も、ダウンコンバータを内蔵しているものが多い。この
場合、上記公知例の出力信号は、４：３のアスペクト比
を持った画面を対象としており、１６：９の表示画面を
持った商品には適合しない。そこで、図３（ｂ）に示す
前記輝度信号処理回路２０８と前記色信号処理回路２０
９の出力信号をそのまま、１６：９のアスペクト比を持
った信号とする方式が考えられている。この方法は、先
に説明したスクイーズ信号を１６：９のディスプレイに
表示することにあたる。By the way, the current HDTV receivers are
Partly due to its popularity, it is a fairly expensive product. Furthermore, since there is no high-definition recording device, many products having a 16: 9 display screen also have a built-in down converter. In this case, the output signal of the above-mentioned known example is intended for a screen having an aspect ratio of 4: 3 and is not suitable for a product having a display screen of 16: 9. Therefore, the luminance signal processing circuit 208 and the color signal processing circuit 20 shown in FIG.
A method is considered in which the 9 output signal is directly used as a signal having an aspect ratio of 16: 9. This method corresponds to displaying the squeeze signal described above on a 16: 9 display.
【０００８】[0008]
【発明が解決しようとする課題】前記公知例は、ハイビ
ジョンの映像信号を４：３のディスプレイに表示するこ
と、さらにはスクイーズ信号を１６：９のディスプレイ
に表示することの両方が可能であり、低価格なハイビジ
ョンシステムを作り上げる上で、非常に有効な手段であ
る。ところで、前記第１の走査線変換回路２０７は、前
記第１のＰＬＬ回路２０５の出力信号が書き込みクロッ
ク、前記第２のＰＬＬ回路２０６の出力信号が読みだし
クロックとなる。この書き込みクロックと読みだしクロ
ックは、以下の手順によって決められる。図４にＭＵＳ
Ｅ信号のある水平期間のデーター配列の様子を示す。図
４において、（ａ）は入力ＭＵＳＥ信号、（ｂ）はメモ
リに書き込むデータ、（ｃ）はメモリから読みだすデー
タ、（ｄ）はフィールド内内挿後のＹ信号のデータ、
（ｅ）はＴＣＩデコード、線順次デコード及びフィール
ド内内挿後のＣ信号のデータである。まず、１フレーム
１１２５本のＭＵＳＥ信号をＮＴＳＣの２倍の走査線数
である１フレーム１０５０本の走査線に変換する。この
時、図４（ａ）の映像信号部分にあたる４６８クロック
のみを書き込めば、読みだしクロックの周波数は次式で
与えられる。The above-mentioned known example is capable of both displaying a high-definition video signal on a 4: 3 display and further displaying a squeeze signal on a 16: 9 display. It is a very effective means for building a low-cost HDTV system. By the way, in the first scanning line conversion circuit 207, the output signal of the first PLL circuit 205 serves as a write clock, and the output signal of the second PLL circuit 206 serves as a read clock. The write clock and the read clock are determined by the following procedure. MUS in Figure 4
The state of the data array in the horizontal period with the E signal is shown. In FIG. 4, (a) is the input MUSE signal, (b) is the data to be written in the memory, (c) is the data to be read from the memory, (d) is the Y signal data after field interpolation,
(E) is the data of the C signal after TCI decoding, line-sequential decoding and field interpolation. First, 1125 MUSE signals per frame are converted into 1050 scanning lines per frame, which is twice as many scanning lines as NTSC. At this time, if only the 468 clock corresponding to the video signal portion of FIG. 4A is written, the frequency of the read clock is given by the following equation.
【０００９】[0009]
【数１】３０（Hz）・１０５０（本）・４６８（画素）
＝１４．７４２（ＭHz） したがって、図４（ｂ）において、ＭＵＳＥ信号のサブ
サンプリングクロック１６．２ＭHzで書き込みを行な
い、図４（ｃ）において、１４．７４２ＭHzで読みだせ
ば、１水平期間は３１．５ｋHzとなりＮＴＳＣ信号の水
平周波数の２倍とほぼ一致する。さらに、ＭＵＳＥ信号
のフィールド内デコードを図４（ｄ）、（ｅ）の様に行
なってから、インターレース変換すると、水平走査周波
数１５．７５ｋHzのＮＴＳＣ信号への変換が可能とな
る。[Equation 1] 30 (Hz), 1050 (lines), 468 (pixels)
= 14.742 (MHz) Therefore, in FIG. 4 (b), if writing is performed at the sub-sampling clock of 16.2 MHz of the MUSE signal, and if reading is performed at 14.742 MHz in FIG. 4 (c), one horizontal period is 31 It becomes 0.5 kHz, which is almost equal to twice the horizontal frequency of the NTSC signal. Further, if the MUSE signal is decoded in the field as shown in FIGS. 4 (d) and 4 (e) and then interlaced conversion is performed, conversion into an NTSC signal having a horizontal scanning frequency of 15.75 kHz becomes possible.
【００１０】ハイビジョン信号の規格では、水平期間は
２５．８６μsが映像期間、３．７７μsがブランキング
期間、垂直期間は１１２５本のうち１０３５本が映像期
間である。ＭＵＳＥ信号は、この映像期間のうち、水平
の２５．１９μsと垂直の１０３２本を取り出し水平方
向に１１／１２倍に圧縮した後、サブサンプリングされ
てＭＵＳＥ信号とされる。According to the high-definition signal standard, 25.86 μs is a video period in the horizontal period, 3.77 μs is a blanking period, and 1035 lines out of 1125 lines are a video period in the vertical period. The MUSE signal is obtained by extracting 25.19 μs in the horizontal direction and 1032 in the vertical direction from this video period, compressing it by 11/12 in the horizontal direction, and then sub-sampling to obtain the MUSE signal.
【００１１】したがって、送られて来るＭＵＳＥ信号は
１１／１２の割合で縦長の映像となる。また、受像側で
は、元々４８０サンプルのデータを４６８サンプルに変
換しているため、映像は４８０／４６８倍水平方向に引
き延ばされる。さらに、ＨＤＴＶ用のモニターの有効表
示領域が約８７．３％、ＮＴＳＣの有効表示領域が約８
３％程度であるから、同じ信号をモニターに表示したと
きは、ＮＴＳＣのモニターを用いた方がその比率分だけ
水平方向に広がって見える。したがって、ＮＴＳＣのモ
ニタに表示した場合に圧縮される割合は以下の様にな
る。Therefore, the transmitted MUSE signal becomes a vertically long image at a rate of 11/12. On the image receiving side, since the data of 480 samples is originally converted into 468 samples, the image is stretched 480/468 times in the horizontal direction. Furthermore, the effective display area of the HDTV monitor is about 87.3%, and the effective display area of NTSC is about 8%.
Since it is about 3%, when the same signal is displayed on the monitor, the NTSC monitor appears to spread horizontally by that proportion. Therefore, the ratio of compression when displayed on the NTSC monitor is as follows.
【００１２】[0012]
【数２】(11/12)・(480/468)・(87.3/83)・100＝98.9% 一方垂直方向では、１０３２本の走査線より、ＮＴＳＣ
信号の有効映像期間の２倍である９６６本を抜き取って
表示するため、[Equation 2] (11/12) ・ (480/468) ・ (87.3 / 83) ・ 100 = 98.9% On the other hand, in the vertical direction, from 1032 scanning lines, NTSC
Since 966 lines, which is twice the effective video period of the signal, are extracted and displayed,
【００１３】[0013]
【数３】(1032/966)・100＝117% 程度広がる。したがって、結果的に、ＮＴＳＣのモニタ
ーに表示されるスクイーズ信号の真円率は、[Equation 3] (1032/966) ・ 100 = 117% spread. Therefore, as a result, the roundness of the squeeze signal displayed on the NTSC monitor is
【００１４】[0014]
【数４】(98/117)・100＝84% となり、かなり縦長に表示されることとなる。[Equation 4] (98/117) · 100 = 84%, which means that the image will be displayed in a portrait orientation.
【００１５】一方、家庭用のビデオカメラ等でも、標準
方式のワイド画面テレビ用に、レンズや撮像素子を変え
て、スクイーズ映像を出力することができる。このスク
イーズ映像は、ほぼ水平方向に３／４倍に圧縮された映
像信号であり、１６：９のモニターに表示すれば、正し
い真円率を持った映像を供給することが可能となる。On the other hand, even a home video camera or the like can output a squeeze image by changing the lens and the image pickup device for a standard type wide screen television. This squeeze image is a video signal that is compressed approximately 3/4 times in the horizontal direction, and when displayed on a 16: 9 monitor, it is possible to supply an image with a correct roundness.
【００１６】この様に、前記公知例を用いたスクイーズ
信号の表示回路では、入力スクイーズ信号の種類によっ
て、表示される映像の真円率が変わってしまうという問
題点があった。As described above, the squeeze signal display circuit using the above-mentioned known example has a problem that the roundness of the displayed image changes depending on the type of the input squeeze signal.
【００１７】本発明の目的は、上記問題点を考慮し、標
準テレビジョン信号に変換された高品位テレビジョン信
号を正しい真円率で表示し、歪の無い映像とすることを
目的とする。In consideration of the above problems, an object of the present invention is to display a high-definition television signal converted into a standard television signal with a correct roundness so as to obtain a distortion-free image.
【００１８】[0018]
【課題を解決するための手段】上記目的は、標準方式の
テレビジョン信号に準拠した水平圧縮信号に所定の信号
処理をしたうえディジタル化する標準信号デコード手段
と、前記標準信号デコード手段の出力信号を圧縮処理ま
たは拡大処理する圧縮／拡大処理手段と、前記圧縮／拡
大手段を制御する制御手段を有し、入力信号が高品位テ
レビジョン信号から変換したものか否かを判断し、前記
圧縮／拡大処理手段の変換率を変更することによって達
成できる。The above object is to provide a standard signal decoding means for performing predetermined signal processing on a horizontal compressed signal conforming to a television signal of a standard system and digitizing it, and an output signal of the standard signal decoding means. Has a compression / expansion processing means for performing compression processing or expansion processing and a control means for controlling the compression / expansion means, judges whether or not the input signal is a high-definition television signal, and performs the compression / expansion processing. This can be achieved by changing the conversion rate of the enlargement processing means.
【００１９】[0019]
【作用】水平圧縮信号は１６：９近傍のアスペクト比を
もつ表示装置に表示した時に、正しい真円率を保つよう
に水平方向に３／４倍に圧縮されている。しかしなが
ら、高品位テレビジョン信号を標準テレビジョン信号に
変換して水平圧縮信号とした映像信号は、圧縮率が若干
大きく、表示した時に多少縦長の信号になってしまう。
前記制御手段は、前記標準信号デコード手段に入力され
た信号が、高品位テレビジョン信号から標準テレビジョ
ン信号に変換された信号であるか否かを判定して、前記
圧縮／拡大処理手段の変換率を変更し、入力信号が高品
位テレビジョン信号から変換されたものであれば、水平
の拡大率を大きくして、どちらの入力信号に対しても、
正しい真円率の映像信号が得ることが可能となる。The horizontally compressed signal is horizontally 3/4 times compressed so as to maintain the correct roundness when displayed on a display device having an aspect ratio of 16: 9. However, a video signal converted from a high-definition television signal to a standard television signal and used as a horizontal compression signal has a slightly large compression ratio and becomes a vertically long signal when displayed.
The control means determines whether the signal input to the standard signal decoding means is a signal converted from a high-definition television signal to a standard television signal, and the conversion of the compression / expansion processing means. If the input signal is converted from a high-definition television signal by changing the ratio, increase the horizontal enlargement ratio, and for both input signals,
It is possible to obtain a video signal with a correct roundness.
【００２０】[0020]
【実施例】本発明の一実施例を図１に示す。図１におい
て、１０１は高品位テレビジョン信号の入力端子、１０
２は標準テレビジョン信号の入力端子、１０３は１６：
９近傍のアスペクト比をもった表示装置、１０４は前記
入力端子１０１から入力される高品位テレビジョン信号
を標準方式のテレビジョン信号に変換する高品位／標準
信号変換回路、１０５は前記高品位／標準信号変換回路
１０４から供給される信号と前記入力端子１０２から供
給される標準方式のテレビジョン信号を切り換える選択
回路、１０６は前記選択回路１０５より供給される映像
信号に所定の信号処理をしたうえディジタル信号に変換
する標準信号デコーダ、１０７は前記標準信号デコーダ
１０６から供給される映像信号を圧縮あるいは拡大する
映像圧縮／拡大回路、１０８は前記映像圧縮／拡大回路
からの信号を一時記憶するメモリ、１０９は前記選択回
路１０５、前記標準信号デコーダ１０６、前記映像圧縮
／拡大回路を制御する制御回路である。FIG. 1 shows an embodiment of the present invention. In FIG. 1, 101 is an input terminal for high-definition television signals, 10
2 is an input terminal of a standard television signal, 103 is 16:
A display device having an aspect ratio of about 9 is a high-definition / standard signal conversion circuit for converting a high-definition television signal input from the input terminal 101 into a standard television signal, and 105 is the high-definition / standard signal conversion circuit. A selection circuit for switching between the signal supplied from the standard signal conversion circuit 104 and the television signal of the standard system supplied from the input terminal 102, and 106 performs a predetermined signal processing on the video signal supplied from the selection circuit 105. A standard signal decoder for converting into a digital signal, 107 a video compression / expansion circuit for compressing or expanding the video signal supplied from the standard signal decoder 106, 108 a memory for temporarily storing the signal from the video compression / expansion circuit, 109 controls the selection circuit 105, the standard signal decoder 106, and the video compression / expansion circuit That is a control circuit.
【００２１】前記高品位／標準信号変換回路１０４は、
前述の公知例で示した通り、前記入力端子１０１から入
力された高品位テレビジョン信号を、１６：９の表示装
置に表示した場合に正しい真円率の映像が得るれるよう
に、水平方向に圧縮された信号、すなわちスクイーズ信
号に変換する。この水平方向に圧縮されたスクイーズ信
号を図５（ｂ）に示す。スクイーズ信号は図２に示した
前記公知例に示す走査線変換回路の読み出しクロックの
選び方によって、１６：９の表示装置に表示した場合の
真円率が異なる。読み出しクロックの周波数の選び方に
よっては１００％の真円率で表示可能である。ところ
が、４：３の表示装置に表示する場合のクロックをその
まま使って表示した場合は、９０％程度の真円率とな
る。The high quality / standard signal conversion circuit 104 is
As shown in the above-mentioned publicly known example, when a high-definition television signal input from the input terminal 101 is displayed on a 16: 9 display device, an image with a correct roundness is obtained in the horizontal direction. It is converted into a compressed signal, that is, a squeeze signal. The squeeze signal compressed in the horizontal direction is shown in FIG. The squeeze signal has a different roundness when displayed on a 16: 9 display device depending on how to select the read clock of the scanning line conversion circuit shown in the above-mentioned known example shown in FIG. Depending on how to select the frequency of the read clock, it is possible to display with a perfect circularity of 100%. However, when the clock is used as it is for displaying on a 4: 3 display device, the roundness is about 90%.
【００２２】前記映像信号圧縮／拡大回路１０７は、前
記メモリ１０８を備えており、４：３の映像信号が１
６：９の表示装置に表示可能なように変換する。図５
（ｂ）は、入力された４：３の映像信号をそのままのア
スペクト比をもって表示する場合であり、この時前記映
像信号圧縮／拡大回路は、前記メモリ１０８に書き込ん
だ映像信号をその書き込みクロック周波数の約４／３倍
のクロック周波数で読みだし、空いた部分に枠信号を挿
入して正しい真円率をもった映像信号を表示している。The video signal compression / expansion circuit 107 includes the memory 108, and a 4: 3 video signal is 1
It is converted so that it can be displayed on a display device of 6: 9. Figure 5
(B) is a case where the input 4: 3 video signal is displayed with the aspect ratio as it is, and at this time, the video signal compression / expansion circuit converts the video signal written in the memory 108 to the write clock frequency thereof. The video signal is read out at a clock frequency about 4/3 times that of the above, and a frame signal is inserted in the vacant portion to display a video signal having a correct roundness.
【００２３】前記映像信号圧縮／拡大回路１０７は映像
信号を圧縮するとともに、拡大も行なう。映像信号の拡
大は、大きく分けて２通りの拡大方法が考えられる。第
１の方法は、クロックの切り換えによる拡大。第２の方
法はフィルタを用いた信号補間による切り換えである。The video signal compression / expansion circuit 107 not only compresses the video signal but also expands it. The video signal can be broadly divided into two types. The first method is expansion by switching the clock. The second method is switching by signal interpolation using a filter.
【００２４】前述のように、４：３の映像信号を１６：
９の表示装置に表示する場合には、前記映像信号圧縮／
拡大回路で映像信号を圧縮し真円率を保つ。この時、前
記メモリ１０８より映像信号を読みだすクロックの周波
数は、書き込みクロックの周波数をfwとすれば、（４／
３）fwであり、この関係が一般的に４：３の映像信号を
表示する場合の読みだしクロック周波数である。第１の
方法は、この読みだしクロックの周波数を変えて、映像
信号を拡大する方法であり、fw＝frとした場合は図５
（ｃ）に示したように真円率１３３％の横長に伸びて表
示される。この第１の方法を用いて、映像の真円率を変
えれば、図５（ａ）のスクイーズ信号をほぼ１００％の
真円率で表示することが可能となる。第２の方法はフィ
ルタを用いた方法であり、簡単には、前記メモリ１０８
からの映像信号の読みだしを一定の周期をもって停止
し、信号を拡大する方法である。例えば、読みだしクロ
ックを４クロックに１クロック停止して、信号を保持す
れば、すなわち３回読みだして、１回読みだしを停止す
るという周期を設定した場合には、図５（ｂ）の映像信
号が４／３倍に拡大され、図５（ｃ）に示すように表示
される。As described above, a 4: 3 video signal is converted to 16:
In the case of displaying on the display device of No. 9, the video signal compression /
The magnifying circuit compresses the video signal to maintain the circularity. At this time, the frequency of the clock for reading the video signal from the memory 108 is (4 /
3) fw, which is a read clock frequency when displaying a 4: 3 video signal. The first method is to expand the video signal by changing the frequency of this read clock.
As shown in (c), it is displayed in a horizontally elongated shape with a circularity of 133%. If the circularity of the image is changed by using the first method, the squeeze signal of FIG. 5A can be displayed with the circularity of almost 100%. The second method is a method using a filter.
This is a method of expanding the signal by stopping the reading of the video signal from the device at a constant cycle. For example, when the reading clock is stopped by one clock every four clocks and the signal is held, that is, when the cycle of reading three times and stopping the reading once is set, FIG. The video signal is magnified 4/3 times and displayed as shown in FIG.
【００２５】この２種類の方法は図５（ａ）に示したス
クイーズ信号が入力された場合には、図５（ｄ）に示し
たようにほぼ正しい真円率となり、１６：９の表示装置
一杯に表示でき大変効果的な方法である。In these two methods, when the squeeze signal shown in FIG. 5A is input, the roundness becomes almost correct as shown in FIG. 5D, and the 16: 9 display device is obtained. This is a very effective method because it can be fully displayed.
【００２６】さて、前述のように、ＭＵＳＥ信号に変換
されて伝送された高品位テレビジョン信号は、前記高品
位／標準信号変換回路によって標準方式に準拠した映像
信号に変換される。As described above, the high-definition television signal converted into the MUSE signal and transmitted is converted into a video signal conforming to the standard system by the high-definition / standard signal conversion circuit.
【００２７】一方、前記標準信号の入力端子１０２から
入力される信号の中には、水平方向に圧縮されたスクイ
ーズ信号がある。このスクイーズ信号は１６：９の表示
装置に表示したときに正しい真円率になるように３／４
倍に圧縮されているため、前記標準信号デコーダ１０７
で所定の処理をした後、前記映像信号圧縮／拡大回路１
０７では、１倍の圧縮すなわちなんの処理もせずに表示
装置に出力する。On the other hand, among the signals inputted from the standard signal input terminal 102, there is a horizontally compressed squeeze signal. This squeeze signal should have a correct roundness of 3/4 when displayed on a 16: 9 display device.
Since it is compressed twice, the standard signal decoder 107
The video signal compression / expansion circuit 1 after predetermined processing by
At 07, the data is output to the display device without being subjected to 1-time compression, that is, no processing.
【００２８】あるいは、前記メモリ１０８と前記映像圧
縮拡大回路１０７を用いて図５（ｂ）に示したように枠
信号を付加する表示方式に一時変換した後、水平方向に
４／３倍に拡大しても良い。Alternatively, the memory 108 and the video compression / expansion circuit 107 are temporarily converted into a display system in which a frame signal is added as shown in FIG. 5B, and then enlarged horizontally by 4/3 times. You may.
【００２９】ところで、前記映像圧縮拡大回路１０７の
部分的な構成の一例を図６に、そのタイミングとともに
示す。図６において、６０１はＮＴＳＣデコーダ１０６
からの映像信号の入力端子、６０２は圧縮あるいは拡大
した映像信号の出力端子、６０３はラインメモリ１０８
の書き込みクロックの入力端子、６０４は読みだしクロ
ックとシステムクロックの入力端子、６０５、６０６は
それぞれクロックを抜き取るゲート信号の入力端子、６
０７はフィルタのタップ係数の入力端子、６０８、６０
９は第１、第２のクロックのゲート回路、６１０は１画
素分の遅延回路、６１１、６１２は係数器、６１３は加
算器、その他は図１と同じである。By the way, an example of a partial configuration of the video compression / expansion circuit 107 is shown in FIG. 6 together with its timing. In FIG. 6, reference numeral 601 denotes the NTSC decoder 106.
Video signal input terminal 602, compressed or expanded video signal output terminal 603, line memory 108
Write clock input terminal, 604 read clock and system clock input terminals, 605 and 606 gate signal input terminals for extracting clocks, respectively
07 is an input terminal of the filter tap coefficient, 608, 60
Reference numeral 9 is a gate circuit for the first and second clocks, 610 is a delay circuit for one pixel, 611 and 612 are coefficient multipliers, 613 is an adder, and others are the same as in FIG.
【００３０】図６において、前記ラインメモリ１０８は
前記制御回路１０９からの所定の周波数、例えば４ｆsc
（ｆscは色副搬送波周波数）の書き込みクロックfwで映
像信号を書き込み、（４／３）fwの周波数の読みだしク
ロックfrで読みだし、映像信号を３／４倍に圧縮する。
この時、前記ゲート回路６０８は図５（ｂ）の両サイド
に挿入する枠期間以外は常にオン状態になっており入力
端子６０５からのクロックは、そのままラインメモリ１
０８の読みだしクロックとなる。また前記係数器６１
１、６１２は（α＝１、β＝０）あるいは（α＝０、β
＝１）となっており、前記遅延回路６１０、前記係数器
６１１、６１２、前記加算器６１３からなるフィルタ
は、その伝達関数が１となっている。In FIG. 6, the line memory 108 has a predetermined frequency from the control circuit 109, for example, 4 fsc.
The video signal is written with the write clock fw (where fsc is the color subcarrier frequency), and is read with the read clock fr of the frequency (4/3) fw, and the video signal is compressed 3/4 times.
At this time, the gate circuit 608 is always in the ON state except for the frame period in which it is inserted on both sides of FIG. 5B, and the clock from the input terminal 605 remains as it is in the line memory 1.
It becomes the read clock of 08. Also, the coefficient unit 61
1, 612 is (α = 1, β = 0) or (α = 0, β
= 1), and the transfer function of the filter including the delay circuit 610, the coefficient units 611 and 612, and the adder 613 is 1.
【００３１】さて、拡大時には、前記ラインメモリ１０
８の読みだしクロックを変える方法も有るが、システム
が複雑になるため、ここでは、入力端子６０４からのク
ロックは常に（４／３）fwであることを前提とする。こ
こでは、水平方向に４／３倍とする例を示す。図６
（ａ）は、３／４倍に圧縮するときに、前記ラインメモ
リ１０８から読みだされた信号であり、データレートは
（４／３）fwである。When expanding, the line memory 10 is used.
There is also a method of changing the read clock of No. 8 but the system becomes complicated, so here it is assumed that the clock from the input terminal 604 is always (4/3) fw. Here, an example in which the horizontal direction is set to 4/3 times is shown. Figure 6
(A) is a signal read from the line memory 108 at the time of 3/4 compression, and the data rate is (4/3) fw.
【００３２】４／３倍に拡大するとき、（ここでは、３
／４倍に圧縮された状態を基準とし、１倍と呼ぶ。即ち
図５（ｂ）が１倍。４／３倍は一旦圧縮された状態から
４／３倍に拡大されたものである。即ち、図５（ｃ）が
４／３倍を示す。）前記ラインメモリ１０８の読みだし
クロックは、前記第一のゲート回路６０８によって、４
回に１回クロックが抜き取られて、図６（ｂ）に示すよ
うに拡大される。例えば、データａからデータｃまでの
周期がデータ３個分（図６（ａ））からデータ４個分
（図６（ｂ））に変換されている。こうした前記ライン
メモリ１０８の制御によって、図５（ｃ）に示すような
拡大映像を得ることは可能であるが、単にデータを繰り
返して読みだしているだけなので、滑らかな映像とはな
らない。そこで、フィルタ処理をして滑らかな映像信号
を得る。前記遅延回路６１０は、前記ラインメモリ１０
８からの映像信号を１クロック分遅延する。この時、前
記遅延回路６１０のクロックは、前記第二のゲート回路
６０９によって、４回に１回クロックが抜き取られ、図
６（ｃ）に示す映像データが得られる。拡大倍率が小さ
い場合には、クロックを抜き取る必要はないが、拡大倍
率が大きい場合には、二つの画素の間に複数のデータを
補間する必要性も生じるため、データの並び変えが必要
となる。前記ラインメモリ１０８の出力信号と、前記遅
延回路６１０の出力信号は前記係数器６１１、６１２の
係数αとβ倍され、前記加算器６１３で加算され出力さ
れる。この時の係数を図６（ｂ）、（ｃ）に示した。図
６（ｄ）は前記加算器６１３の出力信号を示す。When expanding to 4/3 times (here, 3
It is referred to as 1 time, based on the state of being compressed to / 4 times. That is, FIG. 5B is 1 time. The 4/3 times is a 4/3 times expanded from the once compressed state. That is, FIG. 5C shows 4/3 times. ) The read clock of the line memory 108 is set to 4 by the first gate circuit 608.
The clock is extracted once every time and enlarged as shown in FIG. For example, the period from the data a to the data c is converted from three data (FIG. 6A) to four data (FIG. 6B). By controlling the line memory 108 as described above, it is possible to obtain an enlarged image as shown in FIG. 5C, but since the data is simply read repeatedly, a smooth image cannot be obtained. Therefore, a filtering process is performed to obtain a smooth video signal. The delay circuit 610 is the line memory 10
The video signal from 8 is delayed by one clock. At this time, the clock of the delay circuit 610 is extracted once every four times by the second gate circuit 609, and the video data shown in FIG. 6C is obtained. When the enlargement ratio is small, it is not necessary to extract the clock, but when the enlargement ratio is large, it is necessary to interpolate a plurality of data between two pixels, so that the data rearrangement is necessary. . The output signal of the line memory 108 and the output signal of the delay circuit 610 are multiplied by the coefficients α and β of the coefficient units 611 and 612, added by the adder 613, and output. The coefficients at this time are shown in FIGS. 6 (b) and 6 (c). FIG. 6D shows the output signal of the adder 613.
【００３３】さて、この様に前記映像圧縮拡大回路６０
２では、前記第一、第二のゲート回路６０８、６０９と
前記係数器６１１、６１２を前記制御回路１０９で制御
することによって、映像信号を任意の倍率に拡大するこ
とが容易に可能となる。Now, as described above, the image compression / expansion circuit 60 is provided.
In No. 2, the control circuit 109 controls the first and second gate circuits 608 and 609 and the coefficient units 611 and 612 to easily enlarge the video signal to an arbitrary magnification.
【００３４】したがって、入力された映像信号が、水平
方向に４／３倍することによって、正確な真円率を持つ
ものでない場合、即ち、高品位テレビジョン信号を標準
テレビジョン信号に変換したものであっても、この水平
方向の拡大率を変えることによって、正しい真円率の信
号として表示することが可能となる。Therefore, when the input video signal does not have an accurate roundness by multiplying by 4/3 in the horizontal direction, that is, a high-definition television signal converted into a standard television signal. Even by changing the horizontal enlargement ratio, it is possible to display a signal having a correct roundness.
【００３５】図７に本発明の他の一実施例を示す。図７
において、７０１は高品位ＴＶ信号の入力端子群、７０
２は標準ＴＶ信号の入力端子群、７０３、７０４は第
２、第３の選択器、７０５は入力端子毎の拡大率を記憶
するレジスタ、７０６は標準ＴＶ信号の入力端子７０２
から入力される標準ＴＶ信号がスクイーズ信号かどうか
を識別し前記拡大制御回路１０９に供給するスクイーズ
識別回路、その他は図１の実施例と同じである。図７に
おいて、７０１、７０２は、それぞれひとつ以上の入力
端子を備えている。この場合、特に標準ＴＶ信号の場合
には、ビデオカメラで撮影したスクイーズ信号等水平に
拡大すべき信号と通常の４：３のアスペクト比を持った
信号が存在する。スクイーズ信号は前記スクイーズ信号
識別回路７０６がスクイーズ信号か否かを判定し前記拡
大制御回路１０９に供給する。また、高品位ＴＶ信号も
標準ＴＶ信号に変換するときの方法によって、真円率が
異なるため、適する拡大倍率も異なる。本実施例では、
拡大倍率を記憶する前記レジスタ７０５を新たに備え
て、各入力端子毎の拡大倍率をあらかじめ記憶してお
り、入力信号を決めることによって、自動的に決められ
た拡大率の映像信号が得られる。標準ＴＶ信号に関して
は同じ入力端子よりスクイーズ信号と通常の４：３の信
号が入力される場合が有るが、この場合には、前記スク
イーズ信号識別回路７０６の検出結果をもとに、レジス
タ７０５より取り出す情報を切り換えて、入力信号に合
った拡大処理を実行する。本実施例の特徴は端子毎に拡
大倍率をあらかじめ設定しておくことによって、入力信
号を選択する毎にユーザーが拡大率を設定する必要が無
くなることである。FIG. 7 shows another embodiment of the present invention. Figure 7
701 is a group of high-definition TV signal input terminals,
2 is a standard TV signal input terminal group, 703 and 704 are second and third selectors, 705 is a register for storing the enlargement ratio of each input terminal, and 706 is a standard TV signal input terminal 702.
The squeeze discrimination circuit for discriminating whether the standard TV signal input from the squeeze signal is a squeeze signal or not, and supplying it to the enlargement control circuit 109, and others are the same as those in the embodiment of FIG. In FIG. 7, reference numerals 701 and 702 each include one or more input terminals. In this case, particularly in the case of a standard TV signal, there are a signal to be horizontally expanded such as a squeeze signal captured by a video camera and a signal having a normal aspect ratio of 4: 3. As for the squeeze signal, the squeeze signal identifying circuit 706 determines whether the signal is a squeeze signal or not, and supplies it to the enlargement control circuit 109. Also, since the roundness differs depending on the method used when converting a high-definition TV signal into a standard TV signal, the appropriate enlargement magnification also differs. In this embodiment,
The register 705 for storing the enlargement ratio is newly provided, and the enlargement ratio for each input terminal is stored in advance. By determining the input signal, a video signal having the automatically determined enlargement ratio can be obtained. Regarding a standard TV signal, a squeeze signal and a normal 4: 3 signal may be input from the same input terminal, but in this case, based on the detection result of the squeeze signal identification circuit 706, a register 705 is used. The information to be extracted is switched and the enlargement processing suitable for the input signal is executed. The feature of this embodiment is that by setting the enlargement ratio for each terminal in advance, the user does not need to set the enlargement ratio each time an input signal is selected.
【００３６】図８は本発明の他の一実施例を示したもの
である。図８において、８０１は入力端子からの映像信
号を一時記憶するフィールドメモリ、８０２は１ライン
遅延メモリ、８０３、８０４はそれぞれ前記ラインメモ
リの入力信号と出力信号の係数器、８０５は前記係数器
８０３、８０４からの出力信号の加算器、その他は図６
の実施例と同じである。FIG. 8 shows another embodiment of the present invention. In FIG. 8, reference numeral 801 is a field memory for temporarily storing a video signal from the input terminal, 802 is a one-line delay memory, 803 and 804 are coefficient units for the input signal and output signal of the line memory, respectively, and 805 is the coefficient unit 803. , 804 for the adder of the output signal from 804 and others.
Is the same as the embodiment described above.
【００３７】図８の実施例は、映像信号の水平方向の圧
縮と水平方向の拡大のみならず、垂直方向にも映像信号
を拡大できる特徴がある。この垂直方向の拡大は、例え
ば、図３（ｃ）に示したような映画サイズの信号を垂直
に拡大して図３（ａ）の様に無駄な部分を無くして表示
することができる。前記フィールドメモリ８０１は入力
端子６０１からの映像信号を一時記憶し、拡大倍率に応
じて読みだし動作を停止し、信号を拡大する。垂直方向
に拡大された映像信号は前記ラインメモリ８０２、前記
係数器８０３、８０４、前記加算器８０５から構成され
るフィルタによって画質を改善し、前記遅延回路６１
０、前記係数器６１１、６１２、前記加算器６１３から
構成されるフィルタと前記ラインメモリ１０８によって
図６の実施例で述べた動作により水平方向に拡大され
る。垂直方向の拡大の基本的な動作は図６の実施例で説
明した水平方向の拡大動作の画素を走査線と考えるだけ
で良い。 この様にして得られる拡大信号は、前記フィ
ールドメモリ８０１と前記ラインメモリ１０８の読み出
しタイミングと、前記係数器８０３、８０４、６１１、
６１２の係数をコントロールすることによって、任意の
拡大率を持つことが可能である。また、この拡大は水平
方向と垂直方向独立に行なうことが可能であるため、真
円率の調整を拡大率の設定でき真円率を意識的に変えて
表示することも可能である。The embodiment shown in FIG. 8 is characterized in that not only the horizontal compression and horizontal expansion of the video signal but also the vertical video signal can be expanded. In the vertical enlargement, for example, a movie size signal as shown in FIG. 3C can be vertically enlarged and displayed without unnecessary portions as shown in FIG. 3A. The field memory 801 temporarily stores the video signal from the input terminal 601, stops the reading operation according to the enlargement ratio, and enlarges the signal. The video signal expanded in the vertical direction is improved in image quality by a filter composed of the line memory 802, the coefficient units 803 and 804, and the adder 805, and the delay circuit 61.
0, the filter composed of the coefficient units 611 and 612, and the adder 613 and the line memory 108 expands in the horizontal direction by the operation described in the embodiment of FIG. The basic operation of the vertical enlargement need only consider the pixels of the horizontal enlargement operation described in the embodiment of FIG. 6 as scanning lines. The magnified signal thus obtained is read out from the field memory 801 and the line memory 108, and the coefficient multipliers 803, 804, 611, and
By controlling the coefficient of 612, it is possible to have an arbitrary enlargement ratio. Further, since this enlargement can be performed independently in the horizontal direction and the vertical direction, it is also possible to adjust the roundness ratio and set the enlargement ratio so that the roundness ratio can be consciously changed and displayed.
【００３８】図９に、本発明の他の一実施例を示す。図
９において、９０１は、インターレース走査の映像信号
をノンインターレースの信号に変換する順次走査変換回
路である。基本的にインターレース走査の信号に対して
フィールド内の補間処理を用いて垂直方向に拡大する場
合には、信号のエッジ部分で誤った補間をしてしまい、
画質劣化を招く。本実施例の順次走査変換回路９０１
は、例えば動き適応型の走査線補間をしており、フィー
ルド内にエッジ成分の情報が全てあるため、拡大のため
の補間処理による画質劣化が無くなり、高画質な拡大映
像信号を得ることが可能となる。FIG. 9 shows another embodiment of the present invention. In FIG. 9, reference numeral 901 denotes a progressive scan conversion circuit that converts an interlaced scan video signal into a non-interlaced signal. Basically, in the case of expanding in the vertical direction by using the interpolation processing in the field for the interlaced scanning signal, incorrect interpolation is performed at the edge part of the signal,
Image quality is degraded. Sequential scan conversion circuit 901 of this embodiment
For example, motion-adaptive scanning line interpolation is performed, and since there is all edge component information in the field, deterioration of image quality due to interpolation processing for enlargement is eliminated and high-quality enlarged video signals can be obtained. Becomes
【００３９】以上説明してきた様に、本発明によれば、
任意の拡大倍率を持った水平拡大機能を用いることによ
り、真円率が正しくない映像信号を正しい真円率に変換
して表示することが可能である。図１０は真円率が１０
０％でない映像信号を本発明を用いてほぼ１００％にし
た表示例を判り易さの為に少し強調して示している。図
１０（ａ）は真円率が１００％でない縦長の映像、図１
０（ｂ）は水平に拡大して真円率を１００％とした映像
である。しかしながら、水平拡大のために前記ラインメ
モリ１０８のリセット信号のタイミングを変えることに
よって、水平のセンター位置がずれてしまう欠点を持
つ。図１０（ｃ）は水平のセンター位置を補正して表示
した例である。As described above, according to the present invention,
By using the horizontal enlargement function having an arbitrary enlargement ratio, it is possible to convert a video signal having an incorrect circularity ratio into a correct circularity ratio for display. Figure 10 shows a roundness of 10
A display example in which a video signal which is not 0% is set to almost 100% by using the present invention is shown with a little emphasis for easy understanding. FIG. 10A is a vertically long image in which the roundness is not 100%, and FIG.
0 (b) is an image that is enlarged horizontally and the circularity is 100%. However, there is a drawback that the horizontal center position is displaced by changing the timing of the reset signal of the line memory 108 for horizontal expansion. FIG. 10C is an example in which the horizontal center position is corrected and displayed.
【００４０】図１１（ａ）に前記ラインメモリ１０８の
具体的な構成の一例を示す。図１１（ａ）において、１
１０１、１１０２は映像信号の入力端子と出力端子、１
１０３、１１０４はそれぞれ書き込みクロックと読み出
しクロックの入力端子、１１０５、１１０６はそれぞれ
書き込みリセットと読み出しリセットの入力端子、１１
０７は書き込み読み出しイネーブル信号の入力端子、１
１０８、１１０９は第１、第２のラインメモリ、１１１
０はインバータである。また、図１１（ｂ）は図１１
（ａ）のタイミング図を示す。図１１（ア）は、入力端
子１１０１より入力される映像信号を示している。図１
１（イ）は拡大すべき映像信号範囲を示し、図１１
（ウ）にその時の書き込みリセット信号と読み出しリセ
ット信号を示す。基本的にＦＩＦＯメモリを用いる場合
には、拡大した映像を表示する位置からメモリに書き込
む必要がある。図１１（エ）は、前記入力端子１１０７
からのイネーブル信号を示し前記第１、第２のラインメ
モリの書き込みサイクルと読み出しサイクルがラインご
とに交互に制御される。この時表示する映像信号の水平
センター位置が表示装置の水平センターと一致させるた
めには表示装置に送る水平同期信号を図１１（オ）の位
置に発生させる必要がある。FIG. 11A shows an example of a concrete structure of the line memory 108. In FIG. 11A, 1
101 and 1102 are input terminals and output terminals for video signals, 1
Reference numerals 103 and 1104 denote input terminals for a write clock and a read clock, respectively, and 1105 and 1106, input terminals for a write reset and a read reset, respectively.
07 is an input terminal for a write / read enable signal, 1
108 and 1109 are the first and second line memories, 111
0 is an inverter. In addition, FIG.
The timing diagram of (a) is shown. FIG. 11A shows a video signal input from the input terminal 1101. Figure 1
1 (a) shows the video signal range to be expanded, and FIG.
The write reset signal and the read reset signal at that time are shown in (c). Basically, when using a FIFO memory, it is necessary to write in the memory from the position where the enlarged image is displayed. FIG. 11D shows the input terminal 1107.
The write cycle and the read cycle of the first and second line memories are alternately controlled for each line. In order to make the horizontal center position of the video signal displayed at this time coincide with the horizontal center of the display device, it is necessary to generate a horizontal synchronizing signal to be sent to the display device at the position shown in FIG.
【００４１】ここで水平の拡大率のみを大きくすると、
図１１（カ）に示す位置が拡大されるため、入力映像信
号の水平センターが表示装置の水平センターとずれ、図
１０（ｂ）の様になる。従って、拡大率を変更しても常
に表示装置の水平センター位置と拡大された映像信号の
水平センター位置が一致するように制御する必要があ
る。拡大位置を変更した場合に、図１１（キ）、
（ク）、（ケ）、（コ）に示す位置に制御信号を発生さ
せれば、図１０（ｃ）の様に水平センターの合った拡大
映像が得られる。Here, if only the horizontal enlargement ratio is increased,
Since the position shown in FIG. 11F is enlarged, the horizontal center of the input video signal shifts from the horizontal center of the display device, resulting in the state shown in FIG. Therefore, even if the enlargement ratio is changed, it is necessary to control so that the horizontal center position of the display device and the horizontal center position of the enlarged video signal always match. When the enlargement position is changed,
If a control signal is generated at the positions shown in (h), (v) and (h), an enlarged image with the horizontal center aligned can be obtained as shown in FIG. 10 (c).
【００４２】図１２は、図１１（ａ）のラインメモリの
制御回路の実施例を示している。図１２において、１２
０１は書き込み系の水平カウンタ、１２０４は読み出し
系の水平カウンタ、１２０２、１２０５は第１、第２の
デコード回路、１２０３、１２０６は第１、第２の選択
器、１２０７は前記第１、第２の選択器を制御するモー
ド制御回路である。図１２において、前記書き込み系の
水平カウンタ１２０１は図１１（ａ）の書き込みクロッ
クと同じ周波数のクロックでカウントされ、前記第１の
デコード回路１２０２が書き込みリセット信号や書き込
みイネーブル信号等を作成する。一方、前記読み出し系
のカウンタ１２０４は図１１（ａ）の読み出しクロック
と同じ周波数のクロックでカウントされ、前記第２のデ
コード回路１２０５は読み出しリセットや水平同期信号
を発生する。前記モード制御回路１２０７は前記第１、
第２の選択器１２０３、１２０４を制御し、拡大率に合
わせてラインメモリの制御信号を選択し、水平センター
が拡大率によって、変化しないようにする。本実施例に
よれば、入力信号に応じて、水平の拡大率を変更し、映
像の真円率を１００％近傍に保つ場合に、出力映像信号
の水平センター位置が変化しない特徴がある。FIG. 12 shows an embodiment of the control circuit of the line memory of FIG. 11 (a). In FIG. 12, 12
Reference numeral 01 is a write-system horizontal counter, 1204 is a read-system horizontal counter, 1202 and 1205 are first and second decode circuits, 1203 and 1206 are first and second selectors, and 1207 is the first and second selectors. 2 is a mode control circuit for controlling the selector of FIG. In FIG. 12, the horizontal counter 1201 of the write system is counted by a clock having the same frequency as the write clock of FIG. 11A, and the first decoding circuit 1202 creates a write reset signal, a write enable signal, and the like. On the other hand, the read counter 1204 is counted by a clock having the same frequency as the read clock shown in FIG. 11A, and the second decoding circuit 1205 generates a read reset and a horizontal synchronizing signal. The mode control circuit 1207 includes the first,
The second selectors 1203 and 1204 are controlled to select the control signal of the line memory according to the enlargement ratio so that the horizontal center does not change depending on the enlargement ratio. According to the present embodiment, the horizontal center position of the output video signal does not change when the horizontal enlargement ratio is changed according to the input signal and the circularity of the video is maintained near 100%.
【００４３】この様に、本発明は、入力信号に応じて、
映像の真円率を１００％近傍に保つよう、水平、あるい
は、垂直拡大率や、拡大すべき画像の位置情報などの信
号変換の為の係数を、入力信号の切換えに応じて、予め
定めた値に変更できるようにしたことに特徴を持つもの
である。従って、例えば、この装置の利用者に入力端子
ごとに信号変換の係数を設定させた上で、入力信号の切
換えに応じて、設定値に変更するなど、本特徴を持つ、
実施例のいくつかの変更もまた本発明の範囲に含まれる
ものである。As described above, according to the present invention, according to the input signal,
In order to keep the circularity of the image close to 100%, the coefficient for signal conversion such as horizontal or vertical enlargement ratio and position information of the image to be enlarged is predetermined according to the switching of the input signal. The feature is that it can be changed to a value. Therefore, for example, the user of this apparatus is allowed to set the coefficient of signal conversion for each input terminal, and then the setting value is changed in accordance with the switching of the input signal.
Some modifications of the embodiments are also included in the scope of the present invention.
【００４４】[0044]
【発明の効果】本発明によれば、入力映像信号の切換え
に応じて、信号変換の係数を予め定めた値に変更するこ
とができ、ほぼ真円率が１００％の映像に変換して表示
する新しい機能が実現できる。According to the present invention, the coefficient of signal conversion can be changed to a predetermined value in accordance with the switching of the input video signal, and the video is converted into a video having a substantially roundness of 100% and displayed. A new function can be realized.
【００４５】[0045]
【図１】本発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】ＭＵＳＥ−ＮＴＳＣコンバータの一例を示すブ
ロック図。FIG. 2 is a block diagram showing an example of a MUSE-NTSC converter.
【図３】１６：９の映像信号の表示方法を示す図。FIG. 3 is a diagram showing a display method of a 16: 9 video signal.
【図４】ＭＵＳＥ信号の走査線変換過程を示す図。FIG. 4 is a diagram showing a scanning line conversion process of a MUSE signal.
【図５】１６：９の表示装置への表示方法を示す図。FIG. 5 is a diagram showing a display method on a 16: 9 display device.
【図６】映像拡大圧縮回路のブロック図と映像拡大の原
理図。FIG. 6 is a block diagram of an image enlargement / compression circuit and a principle diagram of image enlargement.
【図７】本発明の一実施例を示すブロック図。FIG. 7 is a block diagram showing an embodiment of the present invention.
【図８】映像拡大回路の一例を示すブロック図。FIG. 8 is a block diagram showing an example of a video enlarging circuit.
【図９】本発明の一実施例を示すブロック図。FIG. 9 is a block diagram showing an embodiment of the present invention.
【図１０】映像信号の水平センターのずれを示す図。FIG. 10 is a diagram showing a shift of a horizontal center of a video signal.
【図１１】水平拡大時メモリ制御方法を示すブロック図
とタイミング図。FIG. 11 is a block diagram and a timing diagram showing a memory control method during horizontal enlargement.
【図１２】本発明の一実施例を示すブロック図。FIG. 12 is a block diagram showing an embodiment of the present invention.
１０１…高品位ＴＶ信号の入力端子、１０２…標準ＴＶ
信号の入力端子、１０３…１６：９のアスペクト比を持
つ表示装置、１０４…高品位／標準信号変換回路、１０
５…選択器、１０６…標準映像信号処理空間、１０７…
映像拡大回路、１０８…ラインメモリ、１０９…拡大制
御回路、６０８、６０９…ゲート回路、６１０…画素遅
延回路、６１１、６１２…係数器、６１３…加算器、７
０３、７０４…選択器、７０５…レジスタ、８０１…フ
ィールドメモリ、８０２…ラインメモリ、８０３、８０
４…係数器、８０５…加算器、９０１…順次走査回路、
１１０８、１１０９…ラインメモリ、１２０１、１２０
４…カウンタ、１２０２、１２０５…デコード回路、１
２０３、１２０６…選択器、１２０７…モード制御回
路。101 ... High-definition TV signal input terminal, 102 ... Standard TV
A signal input terminal, a display device having an aspect ratio of 103: 16: 9, a high-quality / standard signal conversion circuit 104, a display device 104
5 ... Selector, 106 ... Standard video signal processing space, 107 ...
Image enlargement circuit, 108 ... Line memory, 109 ... Enlargement control circuit, 608, 609 ... Gate circuit, 610 ... Pixel delay circuit, 611, 612 ... Coefficient multiplier, 613 ... Adder, 7
03, 704 ... Selector, 705 ... Register, 801 ... Field memory, 802 ... Line memory, 803, 80
4 ... Coefficient unit, 805 ... Adder, 901 ... Sequential scanning circuit,
1108, 1109 ... Line memories, 1201, 120
4 ... Counter, 1202, 1205 ... Decoding circuit, 1
203, 1206 ... Selector, 1207 ... Mode control circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高田 春樹 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内 (72)発明者 中垣 宣文 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内 (72)発明者 石橋 浩一 神奈川県横浜市戸塚区吉田町292番地株式 会社日立画像情報システム内 (72)発明者 海崎 一洋 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所ＡＶ機器事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Haruki Takada, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa, Ltd.Inside the Hitachi Media Visual Media Research Institute (72) Nobumi Nakagaki, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa (72) Inventor Koichi Ishibashi 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Hitachi Image Information Systems Ltd. (72) Kazuhiro Kaizaki 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Stock company Hitachi Ltd. AV equipment division
Claims (4)
なう第１のＴＶ信号デコーダーと、高品位ＴＶ信号を標
準ＴＶ信号に変換する第２のＴＶ信号デコーダーと、標
準方式のＴＶ信号と前記第２のＴＶ信号デコーダーの出
力信号を切り換えて前記第１のＴＶ信号デコーダーに供
給する第１の選択器と、前記第１のＴＶ信号デコーダー
の出力信号を水平方向に拡大する映像拡大回路と、前記
選択器と前記映像拡大回路を制御する拡大制御回路と、
入力端子毎に映像の水平拡大率と水平センター位置の両
者を記憶しておく記憶手段とを備え、前記映像拡大回路
は入力映像信号に応じて前記記憶手段にあらかじめ設定
された水平拡大率と水平センター位置に従った映像信号
を表示することを特徴とする映像信号表示回路。1. A first TV signal decoder for performing predetermined signal processing on a standard TV signal, a second TV signal decoder for converting a high-definition TV signal to a standard TV signal, and a standard TV signal. A first selector for switching the output signal of the second TV signal decoder and supplying it to the first TV signal decoder; and a video enlarging circuit for horizontally enlarging the output signal of the first TV signal decoder. An enlargement control circuit for controlling the selector and the image enlargement circuit,
A storage means for storing both the horizontal magnification ratio and the horizontal center position of the video for each input terminal is provided, and the video magnification circuit has a horizontal magnification ratio and a horizontal magnification ratio preset in the storage means according to the input video signal. A video signal display circuit characterized by displaying a video signal according to the center position.
つ以上の入力端子から入力される標準方式のＴＶ信号を
選択して前記第１の選択器に供給する第２の選択器と、
一つ以上の入力端子からの入力される高品位ＴＶ信号を
選択して前記第１の選択器に供給する第３の選択器と、
前記第２の選択器の出力信号がスクイーズ信号であるか
どうかを識別し前記拡大制御回路に供給するスクイーズ
信号識別回路とを備え、前記記憶手段は各入力端子毎の
水平拡大率と水平センター位置を記憶し、前記拡大制御
回路は前記第１の選択器の出力信号に応じて記憶手段か
ら供給される水平拡大率と水平センター位置と前記スク
イーズ信号識別回路の出力信号とからあらかじめ設定さ
れた拡大率と水平センター位置を持つ映像信号を表示す
ることを特徴とする映像信号表示回路。2. The video signal display circuit according to claim 1, further comprising: a second selector for selecting a standard TV signal input from one or more input terminals and supplying the selected TV signal to the first selector.
A third selector for selecting high-quality TV signals input from one or more input terminals and supplying the selected high-quality TV signals to the first selector;
A squeeze signal identifying circuit for identifying whether the output signal of the second selector is a squeeze signal and supplying the squeeze signal to the enlarging control circuit, wherein the storage means has a horizontal enlarging ratio and a horizontal center position for each input terminal. The enlargement control circuit stores a preset enlargement from the horizontal enlargement ratio, the horizontal center position, and the output signal of the squeeze signal identifying circuit supplied from the storage means in accordance with the output signal of the first selector. A video signal display circuit characterized by displaying a video signal having a rate and a horizontal center position.
において、前記映像拡大回路は入力される映像信号を水
平方向と垂直方向に拡大し、前記記憶手段は入力端子毎
の水平方向と垂直方向の拡大率と水平センター位置と垂
直センター位置を記憶し、前記拡大制御回路は前記第１
の選択器の出力信号に応じて記憶手段から供給される水
平垂直の拡大率と水平垂直のセンター位置と前記スクイ
ーズ信号識別回路の出力信号とからあらかじめ設定され
た拡大率とセンター位置を持つ映像信号を表示すること
を特徴とする映像信号表示回路。3. The video signal display circuit according to claim 1 or 2, wherein the video enlarging circuit expands an input video signal in a horizontal direction and a vertical direction, and the storage means sets a horizontal direction for each input terminal. The enlargement control circuit stores the enlargement ratio in the vertical direction, the horizontal center position, and the vertical center position.
A video signal having a preset enlargement ratio and a center position which are preset from the horizontal and vertical enlargement ratios, the horizontal and vertical center positions, and the output signal of the squeeze signal identification circuit, which are supplied from the storage means in accordance with the output signal of the selector. A video signal display circuit characterized by displaying.
において、前記第１のＴＶ信号処理回路は、順次走査変
換回路を含むことを特徴とする映像信号表示回路。4. The video signal display circuit according to claim 1, 2 or 3, wherein the first TV signal processing circuit includes a progressive scan conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182119A JP2978641B2 (en) | 1992-07-09 | 1992-07-09 | Video signal display circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182119A JP2978641B2 (en) | 1992-07-09 | 1992-07-09 | Video signal display circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0630353A true JPH0630353A (en) | 1994-02-04 |
| JP2978641B2 JP2978641B2 (en) | 1999-11-15 |
Family
ID=16112666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182119A Expired - Lifetime JP2978641B2 (en) | 1992-07-09 | 1992-07-09 | Video signal display circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978641B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013473A (en) * | 2005-06-29 | 2007-01-18 | Canon Inc | Reproducing apparatus and reproducing method |
-
1992
- 1992-07-09 JP JP4182119A patent/JP2978641B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013473A (en) * | 2005-06-29 | 2007-01-18 | Canon Inc | Reproducing apparatus and reproducing method |
| JP4484775B2 (en) * | 2005-06-29 | 2010-06-16 | キヤノン株式会社 | Playback apparatus and playback method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2978641B2 (en) | 1999-11-15 |
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