JPH0630324A - Image pickup device compatible with wide pattern - Google Patents
Image pickup device compatible with wide patternInfo
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- JPH0630324A JPH0630324A JP4182044A JP18204492A JPH0630324A JP H0630324 A JPH0630324 A JP H0630324A JP 4182044 A JP4182044 A JP 4182044A JP 18204492 A JP18204492 A JP 18204492A JP H0630324 A JPH0630324 A JP H0630324A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、画面をワイド化したテ
レビ方式に対応する撮像装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image pickup device compatible with a television system having a wide screen.
【０００２】[0002]
【従来の技術】近年、ＨＤＴＶ（走査線１１２５本）や
第２世代ＥＤＴＶ（走査線５２５本（６２５本））等の
テレビ方式のように、画面のワイド化が推進されてきて
いる。アスペクト比が従来の４：３から１６：９になる
ため、これらのＨＤＴＶやワイドＥＤＴＶ用の映像信号
処理装置では従来より広帯域な映像信号を扱う。故に、
撮像素子やディスプレイのみならず信号処理回路も標準
テレビ方式の映像信号処理装置とは異なった専用回路が
必要となる。特に、最近では映像信号処理回路のデジタ
ル化が進み、しかもこれらの回路の大部分はＬＳＩ化さ
れている。画面をワイド化すると映像信号のデジタル処
理を行う回路のクロック周波数が上がるため、乗算器，
加算器，メモリ等の演算回路を高速化しなければならな
い。また、メモリはワイド化に応じサイズも大きくしな
くてはならない。故に、画面をワイド化した映像信号処
理装置において映像信号をデジタル処理するためには、
演算回路のスピードやメモリサイズを考慮した専用のデ
ジタル処理回路やＬＳＩを開発しなくてはならず、開発
コストが大きくなるという問題点を有していた。2. Description of the Related Art In recent years, widening of the screen has been promoted as in television systems such as HDTV (1125 scanning lines) and second generation EDTV (525 scanning lines (625 lines)). Since the aspect ratio is changed from 4: 3 to 16: 9 in the related art, these HDTV and wide EDTV video signal processing devices handle video signals in a wider band than in the past. Therefore,
Not only the image pickup device and the display but also the signal processing circuit requires a dedicated circuit different from that of the video signal processing device of the standard television system. In particular, recently, video signal processing circuits have been digitized, and most of these circuits have been integrated into LSI. When the screen is widened, the clock frequency of the circuit that digitally processes the video signal increases, so the multiplier,
It is necessary to increase the speed of arithmetic circuits such as adders and memories. In addition, the memory must be increased in size as it becomes wider. Therefore, in order to digitally process a video signal in a video signal processing device with a wide screen,
There has been a problem that a dedicated digital processing circuit or LSI in consideration of the speed and the memory size of the arithmetic circuit has to be developed, and the development cost increases.
【０００３】このような問題点を鑑み、画面をワイド化
したテレビ方式に対応した映像信号処理装置を構成する
に当たり、従来の標準テレビ用の映像信号処理装置の回
路やＬＳＩを共用するこにより開発コストを低減し、安
価なワイド画面用の映像信号処理装置を提供する手法が
近年提案されてきている。In view of such a problem, in constructing a video signal processing device corresponding to a television system having a wide screen, it has been developed by sharing a circuit and an LSI of a video signal processing device for a conventional standard television. Recently, a method of reducing the cost and providing an inexpensive video signal processing device for a wide screen has been proposed.
【０００４】図１２はその代表的な手法のひとつを示
す、ワイド画面対応の撮像装置における信号処理回路の
構成を示すブロック図である。この手法の主な特徴は、
ワイド画面を分割し、並列的に処理を行うことにより従
来のＬＳＩ等の信号処理回路を有効利用するものであ
る。この例の場合、分割は２分割として処理している。
図１２において、２はワイドアスペクト比の撮像素子、
２２，２３は時間伸長回路、２４，２５は映像信号処理
回路、２６は時間圧縮回路である。以下、図１３〜図１
４を用いて従来のワイド画面対応撮像装置について説明
する。FIG. 12 is a block diagram showing the configuration of a signal processing circuit in an image pickup device compatible with a wide screen, which is one of the typical techniques. The main features of this method are:
By dividing a wide screen and performing processing in parallel, a signal processing circuit such as a conventional LSI is effectively used. In the case of this example, the division is processed as two divisions.
In FIG. 12, 2 is an image sensor with a wide aspect ratio,
Reference numerals 22 and 23 are time expansion circuits, 24 and 25 are video signal processing circuits, and 26 is a time compression circuit. Hereinafter, FIG. 13 to FIG.
A conventional wide-screen compatible imaging device will be described with reference to FIG.
【０００５】図１３は時間伸長回路２２，２３の構成及
び動作を説明する構成図、図１４は時間圧縮回路２６の
構成及び動作を説明する構成図を示す。FIG. 13 is a block diagram for explaining the configuration and operation of the time expansion circuits 22 and 23, and FIG. 14 is a block diagram for explaining the configuration and operation of the time compression circuit 26.
【０００６】ワイド画面撮像素子２ではワイド画面の撮
像が行われ、広帯域な映像信号が出力されて、時間伸長
回路２２，２３に入力される。時間伸長回路２２では左
画面の映像信号の分離，時間伸長が行われ、時間伸長回
路２３では右画面の映像信号の分離，時間伸長が行わ
れ、左画面と右画面の映像信号が並列化される。時間伸
長回路２２，２３はメモリによって構成され、広帯域映
像信号Ｗをサンプリングする高速なクロックに基づいて
左画面あるいは右画面のみの映像信号のデータをメモリ
に書き込み、高速クロックを分周した低速クロックでメ
モリを読み出すことにより、左画面，右画面の映像信号
を分離，時間伸長して並列化した映像信号Ｌ，Ｒを得る
ことができる。The wide screen image pickup device 2 picks up a wide screen image, outputs a wideband video signal, and inputs it to the time expansion circuits 22 and 23. The time expansion circuit 22 separates and expands the left-screen video signal, and the time expansion circuit 23 separates and expands the right-screen video signal to parallelize the left-screen and right-screen video signals. It The time expansion circuits 22 and 23 are composed of memories, and write the video signal data of only the left screen or the right screen to the memory based on a high-speed clock for sampling the wideband video signal W, and use a low-speed clock obtained by dividing the high-speed clock. By reading the memory, it is possible to obtain video signals L and R in which the video signals of the left screen and the right screen are separated, time-expanded and parallelized.
【０００７】時間伸長回路２２，２３では、メモリの動
作として、書き込みに０．５Ｈ（Ｈは１水平走査時
間）、読み出しに１Ｈの時間が必要なため、図１３
（ａ）に示すように２個のメモリで構成し、メモリＡの
書き込みを行っているラインではメモリＢの読み出しを
行い、次のラインではＳＷ１，ＳＷ２を切り換えて逆の
動作を行う。時間伸長回路２２，２３の動作を図１３
（ｂ）に示す。In the time expansion circuits 22 and 23, 0.5 H (H is 1 horizontal scanning time) is required for writing and 1 H is required for reading as the memory operation.
As shown in (a), it is composed of two memories, the memory B is read in the line in which the memory A is being written, and the reverse operation is performed by switching SW1 and SW2 in the next line. The operation of the time extension circuits 22 and 23 is shown in FIG.
It shows in (b).
【０００８】時間伸長された映像信号Ｌ，Ｒは映像信号
処理回路２４，２５に供給され、撮像装置に必要な信号
処理、例えば、ガンマ補正、カラー補正、水平,垂直の
アパーチャ補正、マトリックス処理等が行われる。映像
信号Ｌ，Ｒは時間伸長されているため、映像信号処理回
路２４，２５に必要なスピードは半減され、垂直アパー
チャ補正回路で用いるラインメモリのサイズも半減され
るので、標準テレビ方式の撮像装置で用いた回路やＬＳ
Ｉを共有することができる。The time-expanded video signals L and R are supplied to the video signal processing circuits 24 and 25, and signal processing necessary for the image pickup device, such as gamma correction, color correction, horizontal and vertical aperture correction, matrix processing, etc. Is done. Since the video signals L and R are time-expanded, the speed required for the video signal processing circuits 24 and 25 is halved, and the size of the line memory used in the vertical aperture correction circuit is halved. Circuit and LS used in
I can be shared.
【０００９】映像信号処理回路２４，２５で処理された
映像信号Ｌ’，Ｒ’は時間圧縮回路２６で接合、時間圧
縮されて広帯域な映像信号に変換されて出力される。時
間圧縮回路２６もメモリによって構成することができ、
その構成は図１４（ａ）に示す通りである。図１４
（ａ）のメモリＬ，Ｒでは低速なクロックに基づいて映
像信号Ｌ’，Ｒ’のデータの書き込みが行われる。メモ
リＬのデータは左画面の走査タイミングに同期して高速
クロックによって読み出され、メモリＲのデータは右画
面の走査タイミングに同期して高速クロックによって読
み出される。メモリＬ，Ｒより読み出された映像信号
Ｌ”，Ｒ”をスイッチＳＷで画面の左、右に切り換えて
映像信号Ｌ”，Ｒ”が接合され広帯域な映像信号Ｗ’を
得ることができる。なお、図１４（ａ）のメモリＬ，Ｒ
は各々のデータの書き込みに１Ｈ、読み出しに０．５Ｈ
の時間が必要であり、図１３（ａ）と同様にメモリＡ，
Ｂを有し、ライン毎に書き込み，読み出しを切り換えて
行う構成としている。メモリＬ，Ｒの動作を図１４
（ｂ）に示す。The video signals L'and R'processed by the video signal processing circuits 24 and 25 are joined and time-compressed by the time compression circuit 26, converted into a wide-band video signal and output. The time compression circuit 26 can also be configured by a memory,
The structure is as shown in FIG. 14
In the memories L and R shown in (a), data of the video signals L'and R'is written based on a low-speed clock. The data in the memory L is read by the high-speed clock in synchronization with the scanning timing of the left screen, and the data in the memory R is read by the high-speed clock in synchronization with the scanning timing of the right screen. The video signals L ″ and R ″ read from the memories L and R are switched to the left and right of the screen by the switch SW, and the video signals L ″ and R ″ are joined to obtain a wideband video signal W ′. The memories L and R shown in FIG.
Is 1H for writing each data and 0.5H for reading
Time is required, and the memory A, as in FIG.
B is provided, and writing and reading are switched for each line. The operation of the memories L and R is shown in FIG.
It shows in (b).
【００１０】以上の説明では画面を２分割して処理速度
を半減する場合について説明しているが、分割数は自由
であり、ワイド画面の映像信号の帯域及び映像信号処理
回路の処理速度に応じて最適な分割数を決定すればよ
い。例えば、ワイドＥＤＴＶでは２分割、ＨＤＴＶでは
３分割以上すれば所望の処理が行える。In the above description, the case where the screen is divided into two and the processing speed is reduced to half is explained. However, the number of divisions is arbitrary, and it depends on the band of the video signal of the wide screen and the processing speed of the video signal processing circuit. Then, the optimum number of divisions may be determined. For example, desired processing can be performed if the wide EDTV is divided into two and the HDTV is divided into three or more.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成のワイド画面対応の撮像装置では、分割
することにより現行方式に対応するＬＳＩや信号処理回
路等が共用できても、分割して並列的に映像信号を処理
するためのメモリや、分割した映像信号を元に合成する
ためのメモリを必要とする。また、映像信号の画像デー
タより、画像の平均値，ピーク値等をデジタル処理で抽
出し、撮像装置の各種コントロールを行う回路あるいは
ＬＳＩを使用する場合は、分割した映像信号の画像デー
タを使用することは困難であり、別途画像データの平均
値，ピーク値等を検出する、高速の回路あるいはＬＳＩ
が必要であり、回路規模、開発コストが増大するという
問題点を有していた。However, in the conventional wide-screen compatible image pickup apparatus as described above, even if the LSI and the signal processing circuit corresponding to the current system can be shared by the division, A memory for processing video signals in parallel and a memory for synthesizing divided video signals are required. When a circuit or LSI that extracts the average value, peak value, etc. of an image by digital processing from the image data of the video signal and performs various controls of the image pickup device is used, the image data of the divided video signal is used. It is difficult to detect the average value, peak value, etc. of image data separately, and is a high-speed circuit or LSI.
However, there is a problem that the circuit scale and the development cost increase.
【００１２】本発明は以上の点に鑑み、画面をワイド化
したテレビ方式に対応した撮像装置を構成するに当り、
回路規模の増大なしに従来の標準テレビ用の撮像装置の
信号処理回路やＬＳＩを共用することにより開発コスト
を低減し、安価なワイド画面用の撮像装置を提供するこ
とを目的としている。In view of the above points, the present invention provides an image pickup apparatus compatible with a television system having a wide screen.
An object of the present invention is to provide an inexpensive wide screen image pickup device by reducing the development cost by sharing the signal processing circuit and the LSI of the conventional standard television image pickup device without increasing the circuit scale.
【００１３】[0013]
【課題を解決するための手段】この目的を達成するため
に本発明のワイド画面対応撮像装置は、所定の周波数ｆ
ｃｋによって撮像信号を読み出すワイド画面対応の撮像
素子と、前記撮像素子の出力信号を前記撮像素子の読み
出し周波数ｆｃｋと同一周波数のクロックパルスでデジ
タル信号に変換するＡＤ変換器と、前記ＡＤ変換器の出
力信号を前記撮像素子の読み出し周波数ｆｃｋの１／ｎ
（ｎは正の整数）分周のクロック周波数でかつ位相が３
６０゜／ｎずつずれたｎ種類のクロックパルスによりｎ
分割する分割回路と、前記分割回路の各出力信号に対応
するクロックパルスでデジタル信号処理を施すｎ個のデ
ジタル信号処理回路と、前記ｎ個のデジタル信号処理回
路の各出力信号を各出力信号の位相に応じ前記撮像素子
の読み出し周波数ｆｃｋでサンプリングしｆｃｋレート
に合成する合成回路と、前記合成回路の出力信号を前記
撮像素子の読み出し周波数ｆｃｋでアナログ信号に変換
するＤＡ変換器とを備えたワイド画面対応撮像装置であ
る。In order to achieve this object, a wide-screen compatible image pickup apparatus according to the present invention has a predetermined frequency f.
a wide-screen compatible image pickup device for reading an image pickup signal by ck; an AD converter for converting an output signal of the image pickup device into a digital signal by a clock pulse having the same frequency as the reading frequency fck of the image pickup device; The output signal is set to 1 / n of the reading frequency fck of the image sensor.
(N is a positive integer) Divided clock frequency and phase is 3
N by n kinds of clock pulses that are shifted by 60 ° / n
A dividing circuit for dividing, n digital signal processing circuits that perform digital signal processing with clock pulses corresponding to the output signals of the dividing circuit, and output signals of the n digital signal processing circuits Wide provided with a combination circuit for sampling at the reading frequency fck of the image pickup device according to the phase and combining at the fck rate, and a DA converter for converting an output signal of the combination circuit into an analog signal at the reading frequency fck of the image pickup device. It is a screen-compatible imaging device.
【００１４】また、本発明のワイド画面対応撮像装置
は、所定の周波数ｆｃｋによって撮像信号を読み出すワ
イド画面対応の撮像素子と、前記撮像素子の出力信号を
前記撮像素子の読み出し周波数ｆｃｋの１／ｎ（ｎは正
の整数）分周のクロック周波数でかつ位相が３６０゜／
ｎずつずれたｎ種類のクロックパルスによりデジタル信
号に変換するｎ個のＡＤ変換器と、前記ｎ個のＡＤ変換
器の各出力信号に対応するクロックパルスでデジタル信
号処理を施すｎ個のデジタル信号処理回路と、前記ｎ個
のデジタル信号処理回路の各出力信号を各出力信号の位
相に応じ前記撮像素子の読み出し周波数ｆｃｋでサンプ
リングしｆｃｋレートに合成する合成回路と、前記合成
回路の出力信号を前記撮像素子の読み出し周波数ｆｃｋ
でアナログ信号に変換するＤＡ変換器とを備えたワイド
画面対応撮像装置である。Further, the wide-screen compatible image pickup device of the present invention is such that a widescreen-compatible image pickup device for reading an image pickup signal at a predetermined frequency fck and an output signal of the image pickup device are 1 / n of the read-out frequency fck of the image pickup device. (N is a positive integer) Divided clock frequency and phase is 360 ° /
n AD converters for converting into digital signals by n kinds of clock pulses shifted by n, and n digital signals for performing digital signal processing with clock pulses corresponding to respective output signals of the n AD converters. A processing circuit; a synthesis circuit for sampling each output signal of the n digital signal processing circuits at the readout frequency fck of the image sensor according to the phase of each output signal and synthesizing at an fck rate; and an output signal of the synthesis circuit. Readout frequency fck of the image sensor
A wide-screen compatible image pickup device including a DA converter for converting into an analog signal.
【００１５】また、本発明のワイド画面対応撮像装置
は、所定の周波数ｆｃｋによって撮像信号を読み出すワ
イド画面対応の撮像素子と、前記撮像素子の出力信号を
前記撮像素子の読み出し周波数ｆｃｋと同一周波数のク
ロックパルスでデジタル信号に変換するＡＤ変換器と、
前記ＡＤ変換器の出力信号を前記撮像素子の読み出し周
波数ｆｃｋの１／ｎ（ｎは正の整数）分周のクロック周
波数でかつ位相が３６０゜／ｎずつずれたｎ種類のクロ
ックパルスによりｎ分割する分割回路と、前記分割回路
の各出力信号に対応するクロックパルスでデジタル信号
処理を施すｎ個のデジタル信号処理回路と、前記ｎ個の
デジタル信号処理回路の各出力信号を各出力信号の位相
に応じ前記撮像素子の読み出し周波数ｆｃｋでサンプリ
ングしｆｃｋレートに合成する合成回路と、前記合成回
路の出力信号を前記撮像素子の読み出し周波数ｆｃｋで
アナログ信号に変換するＤＡ変換器と、前記ＡＤ変換器
の出力信号を所定クロックｆｍによってデータを間引く
間引き回路と、前記間引き回路のデータにより撮像信号
の平均値，ピーク値等のデータを検出し種々のコントロ
ール用データを出力するデータ検出回路とを備えたワイ
ド画面対応撮像装置である。Further, the wide-screen compatible image pickup device of the present invention is such that a widescreen-compatible image pickup device for reading an image pickup signal at a predetermined frequency fck and an output signal of the image pickup device have the same frequency as the read-out frequency fck of the image pickup device. An AD converter for converting into a digital signal with a clock pulse,
The output signal of the AD converter is divided into n by the clock frequency of 1 / n (n is a positive integer) frequency of the reading frequency fck of the image sensor and n kinds of clock pulses whose phases are shifted by 360 ° / n. Dividing circuits, n digital signal processing circuits that perform digital signal processing with clock pulses corresponding to the respective output signals of the dividing circuits, and output signals of the n digital signal processing circuits According to the above, a synthesizing circuit for sampling at the reading frequency fck of the image pickup device and synthesizing at the fck rate, a DA converter for converting an output signal of the synthesizing circuit into an analog signal at the reading frequency fck of the image pickup device, and the AD converter. Thinning circuit for thinning out the data of the output signal of the image signal by a predetermined clock fm, and the average value and peak of the image pickup signal by the data of the thinning circuit. A widescreen image pickup apparatus having detected a data detection circuit for outputting data for various control data and the like.
【００１６】[0016]
【作用】本発明は以上の構成により、ワイド画面対応の
撮像素子の出力信号を所定のクロックｆｃｋで読み出
し、かつｆｃｋのクロックでＡＤ変換してデジタル信号
に変換し、ｆｃｋの１／ｎ（ｎは正の整数）分周のクロ
ック周波数でかつ位相が３６０°／ｎずつずれたｎ種類
のクロックパルスにより時分割的にｎ分割する。このｎ
分割された映像信号をｎ個のデジタル信号処理回路で処
理を並列的に行うことにより、デジタル信号処理回路で
必要な処理速度や帯域を低減し、従来の標準テレビ方式
処理用のデジタル信号処理回路やＬＳＩを使用可能とす
る。また、デジタル信号処理回路で処理されたｎ個の映
像信号は合成回路で各信号の位相に応じてｆｃｋクロッ
クでサンプリングされ合成された後、ＤＡ変換されワイ
ド画面の広帯域な映像信号を得ることができる。With the above arrangement, the present invention reads the output signal of the image sensor compatible with a wide screen at a predetermined clock fck, and AD-converts it at a clock of fck to convert it into a digital signal, which is 1 / n (n) of fck. Is a positive integer) and is divided in a time-division manner by n kinds of clock pulses having a divided clock frequency and a phase difference of 360 ° / n. This n
By processing the divided video signals in parallel with n digital signal processing circuits, the processing speed and band required by the digital signal processing circuits can be reduced, and the conventional digital signal processing circuits for standard television system processing. And LSI can be used. Further, the n video signals processed by the digital signal processing circuit are sampled by the fck clock according to the phase of each signal in the synthesis circuit and synthesized, and then DA converted to obtain a wide-screen wide-screen video signal. it can.
【００１７】また本発明は、間引き回路でｆｃｋのクロ
ックでＡＤ変換されたデジタル信号を所定クロックｆｍ
によってデータを間引くことにより、従来の標準テレビ
方式処理用として使用されているデータ検出の回路やＬ
ＳＩを使用可能とする。Further, according to the present invention, the digital signal AD-converted by the fck clock in the thinning circuit is used as the predetermined clock fm.
Data is thinned out by the data detection circuit and L used in the conventional standard television system processing.
SI can be used.
【００１８】[0018]
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１９】図１は本発明の第１の実施例におけるワイ
ド画面対応撮像装置の構成を示すブロック図である。図
１において、１はレンズ等を通過した光学像が入力され
る入力端子、２はワイド画面対応（例えばアスペクト比
１６：９）の撮像素子、３は黒レベル，白レベル，プリ
ガンマ等の処理が施されるアナログプロセス回路、４は
アナログプロセス回路３の出力信号をデジタル信号に変
換するＡＤ変換器、５はＡＤ変換器４のｆｃｋクロック
レート出力信号をｆｅ，ｆｏクロックレートの信号に変
換する分割回路、６，７は分割回路５のそれぞれ出力信
号にガンマ補正，マトリックス処理等を施すデジタル信
号処理ＬＳＩ、８はｆｅ，ｆｏクロックレートの２つの
デジタル信号処理ＬＳＩ出力信号をｆｃｋクロックレー
ト信号に合成する合成回路、９は合成回路８の出力信号
をアナログ信号に変換するＤＡ変換器、１０はｆｃｋ，
ｆｅ，ｆｏのクロックパルスを発生するクロック発生回
路、１１は出力端子である。FIG. 1 is a block diagram showing the arrangement of a wide-screen compatible image pickup apparatus according to the first embodiment of the present invention. In FIG. 1, 1 is an input terminal for inputting an optical image that has passed through a lens or the like, 2 is an image pickup device compatible with a wide screen (for example, an aspect ratio of 16: 9), and 3 is processing such as black level, white level, and pre-gamma. An applied analog process circuit, 4 is an AD converter for converting the output signal of the analog process circuit 3 into a digital signal, and 5 is a division for converting the fck clock rate output signal of the AD converter 4 into signals of fe and fo clock rates. Circuits 6, 7 are digital signal processing LSIs that perform gamma correction, matrix processing, etc. on the output signals of the dividing circuit 5, 8 are two digital signal processing LSI output signals of fe and fo clock rates, and are combined into fck clock rate signals. A DA converter for converting the output signal of the synthesizing circuit 8 into an analog signal, and 10 for fck,
A clock generation circuit for generating clock pulses fe and fo, and 11 is an output terminal.
【００２０】以下、本発明の第１の実施例の動作につい
て図２〜図６を用いて説明する。図２はクロック発生回
路１０の内部構成の１例を示す構成図及びそのタイミン
グチャート図、図３，図４は分割回路５の内部構成の１
例を示す構成図及びそのタイミングチャート図、図５，
図６は合成回路８の内部構成の１例を示す構成図及びそ
のタイミングチャート図である。The operation of the first embodiment of the present invention will be described below with reference to FIGS. 2 is a block diagram showing an example of the internal configuration of the clock generation circuit 10 and its timing chart, and FIGS. 3 and 4 are the internal configurations of the division circuit 5.
FIG. 5 is a configuration diagram showing an example and its timing chart diagram.
FIG. 6 is a configuration diagram showing an example of the internal configuration of the synthesis circuit 8 and a timing chart diagram thereof.
【００２１】図１において、入力端子１より入力される
光学像はワイド画面対応撮像素子２に結像され、図示し
ていない所定の垂直，水平の読み出しパルス駆動により
電気信号として出力される。このとき水平の読み出しク
ロックは現行テレビ方式の撮像素子（アスペクト比４：
３）の読み出しクロックよりも高速であり、例えば現行
テレビ方式の撮像素子の読み出しが１４．３ＭＨｚ（４
ｆｓｃ；ｆｓｃは色副搬送波周波数）とする時、この撮
像素子と同等の解像度を持つワイド画面対応撮像素子の
読み出しクロックは、アスペクト比１６：９によりほぼ
１９ＭＨｚとなる（このクロック周波数をｆｃｋとす
る）。In FIG. 1, an optical image input from an input terminal 1 is formed on a wide screen image pickup device 2 and is output as an electric signal by a predetermined vertical and horizontal read pulse drive (not shown). At this time, the horizontal read clock is the image pickup element of the current television system (aspect ratio 4:
It is faster than the reading clock of 3), and for example, reading of the image pickup device of the current television system is 14.3 MHz (4
fsc; where fsc is a color subcarrier frequency, the read clock of a wide-screen compatible image pickup device having the same resolution as this image pickup device has an aspect ratio of 16: 9 and is approximately 19 MHz (this clock frequency is fck). ).
【００２２】この高速のクロックｆｃｋによって読み出
された広帯域撮像信号はアナログプロセス回路３で、ブ
ラックバランス等による黒レベル調整やホワイトバラン
ス等による白レベル調整、さらにプリニー処理等が施さ
れる。この後このアナログ信号は、精度，コントロー
ル，特性上優れるデジタル処理を行うために後段のＡＤ
変換器４によりデジタル信号に変換される。本実施例に
おいて、このＡＤ変換は高速のクロックｆｃｋで変換が
行われている。このＡＤ変換器４の出力信号は分割回路
５に入力される。分割回路５では、クロック発生回路１
０より出力される低速のクロックｆｅ，ｆｏによりｆｅ
レートの信号と、ｆｏレートの信号に分割して出力す
る。本実施例の場合、ｆｃｋ，ｆｅ，ｆｏのクロック発
生は、図２のクロック発生回路１０の内部構成の１例及
びタイミングチャートに示すように、フリップフロップ
１２よりｆｃｋを１／２分周した位相の１８０°違うク
ロックをｆｅ，ｆｏとしている。つまり、周波数約９Ｍ
Ｈｚの２系統の信号に分割している。故に、従来のテレ
ビ方式の信号処理速度の回路，ＬＳＩ等に対して、十分
に対応可能な処理速度となっている。The wideband image pickup signal read by the high-speed clock fck is subjected to the black level adjustment by the black balance and the like, the white level adjustment by the white balance and the like, and the prinny processing etc. in the analog process circuit 3. After this, this analog signal is used in the AD of the latter stage in order to perform digital processing excellent in accuracy, control and characteristics.
It is converted into a digital signal by the converter 4. In this embodiment, this AD conversion is performed by the high speed clock fck. The output signal of the AD converter 4 is input to the division circuit 5. In the division circuit 5, the clock generation circuit 1
0 by the low-speed clocks fe and fo output from 0
It is divided into a rate signal and a fo rate signal for output. In the case of the present embodiment, the clock generation of fck, fe, and fo is performed by a phase obtained by dividing fck by 1/2 by the flip-flop 12 as shown in an example of the internal configuration of the clock generation circuit 10 of FIG. 2 and a timing chart. The clocks different by 180 ° are designated as fe and fo. In other words, the frequency is about 9M
It is divided into two signals of Hz. Therefore, the processing speed is sufficiently compatible with the conventional television system signal processing speed circuit, LSI, and the like.
【００２３】分割回路５の分割動作を図３，図４を用い
て以下説明する。分割回路５の内部構成は例えば図３に
示すような構成になっている。図３で１３，１４は８ビ
ット（ここではＡＤ変換器４を８ビットのＡＤ変換器と
して説明する。）のディレイフリップフロップである。
ｆｃｋレートのＡＤ変換器４の出力信号８ビットは、両
方のディレイフリップフロップ１３，１４に入力されて
いる。クロック発生回路１０より出力されるクロックｆ
ｅはディレイフリップフロップ１３に、クロックｆｏは
ディレイフリップフロップ１４にそれぞれ入力されてい
る。故に、図４のタイミングチャートに示すように、Ｄ
０，Ｄ１，Ｄ２，Ｄ３，・・・のｆｃｋレートの信号
が、１／２ｆｃｋレートのＤ０，Ｄ２，・・・の信号系
列と、Ｄ１，Ｄ３，・・・の信号系列の２系統に分割さ
れる。The dividing operation of the dividing circuit 5 will be described below with reference to FIGS. The internal configuration of the division circuit 5 is as shown in FIG. 3, for example. In FIG. 3, reference numerals 13 and 14 denote 8-bit delay flip-flops (here, the AD converter 4 will be described as an 8-bit AD converter).
The 8-bit output signal of the AD converter 4 having the fck rate is input to both delay flip-flops 13 and 14. Clock f output from the clock generation circuit 10
e is input to the delay flip-flop 13 and the clock fo is input to the delay flip-flop 14. Therefore, as shown in the timing chart of FIG.
A signal having an fck rate of 0, D1, D2, D3, ... Is divided into two systems of a signal sequence of D0, D2, ... And a signal sequence of D1, D3 ,. To be done.
【００２４】分割された２系統の信号はデジタル信号処
理ＬＳＩ６及びデジタル信号処理ＬＳＩ７にそれぞれ入
力され、ガンマ補正，ブランキング処理，マトリックス
処理等の種々のデジタル処理が施される。デジタル信号
処理ＬＳＩ６及びデジタル信号処理ＬＳＩ７の動作は全
く同様であり、処理の位相が１８０°違うだけである。
ここで、前述したようにクロックは約９ＭＨｚであり、
十分に従来のテレビ方式の処理速度に対応可能であるた
め、その動作については何ら問題ない。このデジタル信
号処理ＬＳＩ６及びデジタル信号処理ＬＳＩ７のそれぞ
れ出力信号は合成回路８でｆｃｋレートの信号に合成さ
れ、元の広帯域ワイド画面信号に復元される。The divided two systems of signals are input to the digital signal processing LSI 6 and the digital signal processing LSI 7, respectively, and various digital processing such as gamma correction, blanking processing and matrix processing is performed. The operations of the digital signal processing LSI 6 and the digital signal processing LSI 7 are exactly the same, and the processing phases are different by 180 °.
Here, as mentioned above, the clock is about 9 MHz,
Since the processing speed of the conventional television system can be sufficiently supported, there is no problem in its operation. The respective output signals of the digital signal processing LSI 6 and the digital signal processing LSI 7 are combined with the fck rate signal by the combining circuit 8 to be restored to the original wide band wide screen signal.
【００２５】合成回路８の合成動作を図５，図６を用い
て以下説明する。合成回路８の内部構成は例えば図５の
ようになっている。図５において、１５は２系統の入力
信号を切り換えて出力する８ビットのマルチプレクサ、
１６はディレイフリップフロップである。マルチプレク
サ１５はＳ入力がロー（０）のときＩ０入力を、ハイ
（１）のときＩ１入力を選択して出力する。このＳ入力
にはクロックｆｏが入力されている。また、ディレイフ
リップフロップ１６のクロック入力には、ｆｃｋが入力
されている。故に、図６のタイミングチャートよりわか
るように、マルチプレクサ１５のＳ入力にはクロックｆ
ｏが入力されているので、マルチプレクサ１５はＳ入力
がローのときデジタル信号処理ＬＳＩ６の出力信号ｄ
０，ｄ２，・・・を、Ｓ入力がハイのときデジタル信号
処理ＬＳＩ７の出力信号ｄ１，ｄ３，・・・を出力す
る。この出力信号がディレイフリップフロップ１６でク
ロックｆｃｋによりデータ保持され、ｄ０，ｄ１，ｄ
２，ｄ３，・・・のｆｃｋレートの信号が合成される。
この合成回路８で合成されたデジタル信号はＤＡ変換器
９でアナログ信号に変換され、出力端子１１より、広帯
域のワイド画面撮像信号が得られる。The synthesizing operation of the synthesizing circuit 8 will be described below with reference to FIGS. The internal configuration of the synthesis circuit 8 is as shown in FIG. 5, for example. In FIG. 5, reference numeral 15 is an 8-bit multiplexer for switching and outputting two systems of input signals,
Reference numeral 16 is a delay flip-flop. The multiplexer 15 selects and outputs the I0 input when the S input is low (0) and the I1 input when the S input is high (1). The clock fo is input to the S input. Further, fck is input to the clock input of the delay flip-flop 16. Therefore, as can be seen from the timing chart of FIG. 6, the clock f is applied to the S input of the multiplexer 15.
Since o is input, the multiplexer 15 outputs the output signal d of the digital signal processing LSI 6 when the S input is low.
., And output signals d1, d3, ... Of the digital signal processing LSI 7 when the S input is high. This output signal is held in data by the delay flip-flop 16 by the clock fck, and d0, d1, d
Signals having fck rates of 2, d3, ... Are combined.
The digital signal synthesized by the synthesizing circuit 8 is converted into an analog signal by the DA converter 9, and a wide band wide screen image pickup signal is obtained from the output terminal 11.
【００２６】このように本発明の第１の実施例によれ
ば、ワイド画面の撮像信号の分割，合成においてメモリ
を必要とせず、デジタル回路の得意とする簡単なデータ
保持回路やマルチプレクサ回路等で構成でき、回路規模
が格段に削減できる。これは従来例との重要な相違点で
ある。As described above, according to the first embodiment of the present invention, a memory is not required for dividing and synthesizing an image pickup signal of a wide screen, and a simple data holding circuit or multiplexer circuit, which is good at digital circuits, is used. It can be configured and the circuit scale can be significantly reduced. This is an important difference from the conventional example.
【００２７】なお、分割回路５の機能は、デジタル信号
処理ＬＳＩ６及びデジタル信号処理ＬＳＩ７内の各々の
初段のディレイフリップフロップにその機能を持たせて
もいいことは言うまでもない。It is needless to say that the function of the division circuit 5 may be given to each of the delay flip-flops at the first stage in the digital signal processing LSI 6 and the digital signal processing LSI 7.
【００２８】次に、本発明の第２の実施例のワイド画面
撮像装置について図７を用いて説明する。図７におい
て、１はレンズ等を通過した光学像が入力される入力端
子、２はワイド画面対応（例えばアスペクト比１６：
９）の撮像素子、３は黒レベル，白レベル，プリガンマ
等の処理が施されるアナログプロセス回路、１７，１８
はアナログプロセス回路３の出力信号をｆｅ，ｆｏクロ
ックレートでデジタル信号に変換するＡＤ変換器、６，
７はＡＤ変換器１７，１８のそれぞれ出力信号にガンマ
補正，マトリックス処理等を施すデジタル信号処理ＬＳ
Ｉ、８はｆｅ，ｆｏクロックレートの２つのデジタル信
号処理ＬＳＩ出力信号をｆｃｋクロックレート信号に合
成する合成回路、９は合成回路８の出力信号をアナログ
信号に変換するＤＡ変換器、１０はｆｃｋ，ｆｅ，ｆｏ
のクロックパルスを発生するクロック発生回路、１１は
出力端子である。Next, a wide screen image pickup device according to a second embodiment of the present invention will be described with reference to FIG. In FIG. 7, 1 is an input terminal for inputting an optical image that has passed through a lens or the like, and 2 is a wide screen compatible (for example, an aspect ratio of 16:
9) Image sensor, 3 is an analog process circuit for performing processing such as black level, white level, and pre-gamma, 17, 18
Is an AD converter for converting the output signal of the analog process circuit 3 into a digital signal at the fe and fo clock rates, 6,
Reference numeral 7 is a digital signal processing LS that performs gamma correction, matrix processing, etc. on the output signals of the AD converters 17 and 18, respectively.
Reference numerals I and 8 denote a synthesizing circuit for synthesizing two digital signal processing LSI output signals having fe and fo clock rates into an fck clock rate signal, 9 denotes a DA converter for converting the output signal of the synthesizing circuit 8 into an analog signal, and 10 denotes fck. , Fe, fo
, A clock generation circuit for generating the clock pulse, and 11 is an output terminal.
【００２９】本実施例において第１の実施例と違うとこ
ろは分割回路５を省き、ＡＤ変換器を２つ備えている点
である。他の回路は全く同様の回路であり、故にその動
作、作用も同様であり、動作説明は省略する。The present embodiment differs from the first embodiment in that the dividing circuit 5 is omitted and two AD converters are provided. The other circuits are exactly the same circuits, and therefore their operations and actions are also the same, and the explanation of the operation is omitted.
【００３０】本実施例においてのメリットは、分割回路
が省略できる点と、ＡＤ変換器１７，１８をｆｃｋ（約
１９ＭＨｚ）の１／２分周したｆｅ，ｆｏ（約９ＭＨ
ｚ）で動作させるため、高速のＡＤ変換器は必要でな
く、ワイド画面撮像信号の読み出しクロックがさらに高
くなっても対応可能になる点である。The merit of this embodiment is that the division circuit can be omitted, and that fe and fo (about 9 MH) obtained by dividing the AD converters 17 and 18 by 1/2 of fck (about 19 MHz).
Since it is operated in z), a high-speed AD converter is not required, and it is possible to cope with a higher read clock of the wide screen image pickup signal.
【００３１】次に、本発明の第３，第４の実施例のワイ
ド画面対応撮像装置を図８，図９を用いて説明する。図
８，図９において、１はレンズ等を通過した光学像が入
力される入力端子、２はワイド画面対応（例えばアスペ
クト比１６：９）の撮像素子、３は黒レベル，白レベ
ル，プリガンマ等の処理が施されるアナログプロセス回
路、４はアナログプロセス回路３の出力信号をデジタル
信号に変換するＡＤ変換器、５はＡＤ変換器４のｆｃｋ
クロックレート出力信号をｆｅ，ｆｏクロックレートの
信号に変換する分割回路、６，７は分割回路５のそれぞ
れ出力信号にガンマ補正，マトリックス処理等を施すデ
ジタル信号処理ＬＳＩ、８はｆｅ，ｆｏクロックレート
の２つのデジタル信号処理ＬＳＩ出力信号をｆｃｋクロ
ックレート信号に合成する合成回路、９は合成回路８の
出力信号をアナログ信号に変換するＤＡ変換器、１０は
ｆｃｋ，ｆｅ，ｆｏのクロックパルスを発生するクロッ
ク発生回路、１１は出力端子である。また、１９はＡＤ
変換器４の出力信号を適度に間引く間引き回路、２０は
間引き回路１９の出力信号から撮像画面の平均値やピー
ク値等を検出するデータ検出ＬＳＩ、２１はｆｃｋ，ｆ
ｅ，ｆｏのクロック発生に加え間引き回路１９の間引き
用のクロックｆｍを発生するクロック発生回路である。Next, the wide-screen compatible image pickup devices of the third and fourth embodiments of the present invention will be described with reference to FIGS. In FIGS. 8 and 9, 1 is an input terminal for inputting an optical image that has passed through a lens or the like, 2 is an image pickup device compatible with a wide screen (for example, an aspect ratio of 16: 9), 3 is a black level, a white level, pregamma, etc. Are processed by the analog process circuit, 4 is an AD converter for converting the output signal of the analog process circuit 3 into a digital signal, and 5 is fck of the AD converter 4.
A division circuit for converting the clock rate output signal into a signal having a fe or fo clock rate, 6 and 7 are digital signal processing LSIs for performing gamma correction, matrix processing, etc. on the output signals of the division circuit 5, and 8 is a fe and fo clock rate. A synthesis circuit for synthesizing the two digital signal processing LSI output signals into an fck clock rate signal, 9 is a DA converter for converting the output signal of the synthesis circuit 8 into an analog signal, and 10 is a clock pulse of fck, fe, fo The clock generating circuit 11 is an output terminal. Also, 19 is AD
A thinning circuit that appropriately thins the output signal of the converter 4, 20 is a data detection LSI that detects an average value, a peak value, and the like of the imaging screen from the output signal of the thinning circuit 19, and 21 is fck, f.
This is a clock generation circuit that generates a clock fm for thinning out the thinning circuit 19 in addition to the clocks e and fo.
【００３２】以下、第３，第４の実施例についてその動
作を説明する。図８の第３の実施例と図９の第４の実施
例で構成上違ってる点は、図８の第３の実施例がデータ
検出ＬＳＩ２０の入力信号として、間引き回路１９によ
ってＡＤ変換器４の出力信号から適度に間引いた信号を
とっているのに対し、図９の第４の実施例ではデータ検
出ＬＳＩ２０の入力信号として、デジタル信号処理ＬＳ
Ｉ７への入力信号と同じ分割回路５の片方の出力信号よ
りとっている点である。また、図８，図９の第３，第４
の実施例が、図１，図７の第１，第２の実施例と大きく
異なる点は、データ検出用ＬＳＩを備えた点であり、そ
の他の分割動作，合成動作等は全く同様であり、その動
作説明は省略する。The operation of the third and fourth embodiments will be described below. The difference between the third embodiment of FIG. 8 and the fourth embodiment of FIG. 9 in structure is that the third embodiment of FIG. 8 uses the thinning circuit 19 as the input signal of the data detection LSI 20 to cause the AD converter 4 to operate. While the signal obtained by appropriately thinning out the output signal is taken as the input signal of the data detection LSI 20 in the fourth embodiment of FIG.
This is the point taken from the output signal of one of the same dividing circuits 5 as the input signal to I7. In addition, the third and fourth of FIGS.
The embodiment is substantially different from the first and second embodiments of FIGS. 1 and 7 in that it is provided with a data detection LSI, and other division operations, combining operations, etc. are exactly the same. The description of the operation is omitted.
【００３３】図８において、間引き回路１９の構成とし
ては、例えばディレイフリップフロップにより構成し、
クロックｆｍでＡＤ変換器４のｆｃｋレートの高速の出
力信号をデータ保持することにより、ｆｍレートの信号
に間引くことができる。このクロックｆｍを適度な値に
設定することにより、処理速度を下げ、従来のテレビ方
式対応のデータ検出ＬＳＩ、あるいはもっと小規模のＬ
ＳＩを利用可能とすることができる。また、図９の第４
の実施例ではこの間引き動作を、分割回路５の動作によ
り兼ねており、間引き回路を省略できる。In FIG. 8, the thinning circuit 19 is constituted by, for example, a delay flip-flop,
By holding a high-speed output signal of the fck rate of the AD converter 4 at the clock fm, it is possible to thin out the signal of the fm rate. By setting this clock fm to an appropriate value, the processing speed is reduced, and a conventional data detection LSI compatible with the television system or a smaller L
SI can be made available. In addition, the fourth of FIG.
In this embodiment, the thinning operation is also performed by the operation of the dividing circuit 5, and the thinning circuit can be omitted.
【００３４】本発明の第３，第４の実施例により、従来
画面を例えば左、右等に分割し処理していた手法では困
難であった撮像画面の平均値，ピーク値等の検出を、従
来のテレビ方式対応のデータ検出ＬＳＩ等で簡単に行う
ことができる。According to the third and fourth embodiments of the present invention, it is difficult to detect the average value, the peak value, etc. of the image pickup screen, which is difficult with the conventional method of dividing the screen into left, right, etc. This can be easily performed by a conventional data detection LSI compatible with the television system.
【００３５】また、データを間引いても撮像画面の平均
値，ピーク値等の検出の精度は、図９の第４の実施例の
ように間引きの程度が１／２、あるいは１／４程度であ
れば、以下の説明により問題ないことがわかる。Further, even if data is thinned out, the accuracy of detection of the average value, peak value, etc. of the image pickup screen is about 1/2 or 1/4 as in the fourth embodiment of FIG. If so, it will be understood from the following description that there is no problem.
【００３６】撮像装置等において画面の平均値，ピーク
値等を求めるためには、例えば撮像画面を図１０（ａ）
に示すように、４８（水平）×１５（垂直）＝７２０の
ブロックに分割しその各ブロックの画像データの平均値
を求める。画面のピーク値はその中で最大の値とし、画
面全体の平均値を求めるには、各ブロックの画像データ
の平均値を加算し、７２０で割り算することにより求め
る。また、１ブロックは図１０（ｂ）に示すように、撮
像素子の画素数にも依存するが例えば、１６画素×１６
ライン＝２５６の画素データより構成される。In order to obtain the average value, the peak value, etc. of the screen in the image pickup device or the like, for example, the image pickup screen is shown in FIG.
As shown in (4), the image data is divided into 48 (horizontal) × 15 (vertical) = 720 blocks and the average value of the image data of each block is obtained. The peak value of the screen is set to the maximum value among them, and the average value of the entire screen is calculated by adding the average values of the image data of each block and dividing by 720. Further, as shown in FIG. 10B, one block depends on the number of pixels of the image sensor, for example, 16 pixels × 16.
It is composed of pixel data of line = 256.
【００３７】ここで第４の実施例のようにデータを１／
２に間引く場合を考える。例えば図１１のような入力デ
ータとする。この場合、１ラインの３２画素分だけ示し
ているが、間引かない場合は領域１及び領域２の１ライ
ン分だけの平均値１ｌａｖａはそれぞれ、 １ｌａｖａ＝１２００／１６＝７５，１ｌａｖａ＝１２
８０／１６＝８０ となる。領域１及び領域２を平均化すると７７．５とな
る。また、間引く場合は１，３，５，・・・と画素を選
択する場合、１ライン分だけの平均値１ｌａｖｍ１は、 １ｌａｖｍ１＝１２００／１６＝７５ ２，４，６，・・・と画素を選択する場合、１ライン分
だけの平均値１ｌａｖｍ２は、 １ｌａｖｍ２＝１２８０／１６＝８０ となる。故に、画素の選択の仕方に関係無しに若干の誤
差がでる。また、高周波の画像データであれば誤差も大
きくなると考えられるが、撮像画像データは近接画素に
は相関が大きく、さらに高周波成分のエネルギーは小さ
いという特性を持つこと、さらに１６ライン分の平均を
とり、さらに７２０／２＝３６０ブロックの平均をとる
ことなどを考慮すればほとんど誤差はなくなる。Here, the data is 1 /
Consider the case of thinning out to 2. For example, the input data is as shown in FIG. In this case, only 32 pixels of one line are shown, but in the case of not thinning out, the average value 1 lava of only one line of the area 1 and the area 2 is 1 lava = 1200/16 = 75, 1 lava = 12, respectively.
80/16 = 80. The area 1 and the area 2 are averaged to be 77.5. Further, when thinning out, selecting pixels such as 1, 3, 5, ..., The average value 1 lavm1 for one line is 1 lavm1 = 1200/16 = 75 2,4, 6, ... When selected, the average value 1lavm2 for only one line is 1lavm2 = 1280/16 = 80. Therefore, some error occurs regardless of how the pixels are selected. Further, although it is considered that the error is large if the image data has a high frequency, the captured image data has a characteristic that the correlation between adjacent pixels is large and the energy of the high frequency component is small, and an average of 16 lines is taken. Further, if taking the average of 720/2 = 360 blocks into consideration, there is almost no error.
【００３８】以上説明したように、本発明の第３，第４
の実施例により、ワイド画面対応用に高速のデータ検出
ＬＳＩを専用に開発しなくても、従来のテレビ方式対応
のデータ検出ＬＳＩ、あるいはもっと小規模のＬＳＩを
利用可能とすることができる。As described above, the third and fourth aspects of the present invention
According to the embodiment described above, it is possible to use the conventional data detection LSI compatible with the television system or a smaller LSI without developing a high-speed data detection LSI for wide screen.
【００３９】なお、図９の第４の実施例の場合は、デジ
タル信号処理ＬＳＩ７の中にデータ検出ＬＳＩ２０を組
み込んだＬＳＩを使用する構成にしてもいいことは言う
までもない。また各実施例において、合成回路８の後ろ
に、ワイド画面対応可能のデジタル信号処理ＬＳＩを配
置していいことも言うまでもない。また、分割回路５用
のクロック及び分割数はｆｃｋの１／２分周以外の他の
適切な分周比、及び分割数（例えば１／４分周，４分
割）でもいいことは言うまでもない。In the case of the fourth embodiment shown in FIG. 9, it goes without saying that an LSI in which the data detection LSI 20 is incorporated in the digital signal processing LSI 7 may be used. Further, it goes without saying that in each embodiment, a digital signal processing LSI capable of supporting a wide screen may be arranged behind the synthesis circuit 8. It goes without saying that the clock and the number of divisions for the division circuit 5 may be an appropriate division ratio other than the 1/2 division of fck and an appropriate division number (for example, 1/4 division or 4 divisions).
【００４０】また各実施例において、デジタル信号処理
部はＬＳＩを使用している例を示しているが、ＬＳＩ化
されていないディスクリートの回路でもいいことは言う
までもない。In each of the embodiments, the digital signal processing unit is an example using an LSI, but it goes without saying that it may be a discrete circuit which is not integrated into an LSI.
【００４１】[0041]
【発明の効果】以上説明したように本発明によれば、画
面をワイド化したテレビ方式に対応した撮像装置を構成
するに当り、メモリ等を使用しなくてもワイド画面撮像
信号の分割，合成処理が行えるため、回路規模の増大な
しに従来の標準テレビ用の撮像装置の信号処理回路やＬ
ＳＩ（デジタル信号処理そのもののＬＳＩやデータ検出
用のＬＳＩ等）を共用することができ、開発コストを低
減し安価なワイド画面対応の撮像装置を提供できる。As described above, according to the present invention, in constructing an image pickup apparatus compatible with a television system having a wide screen, division and combination of widescreen image pickup signals without using a memory or the like. Since the processing can be performed, the signal processing circuit of the conventional standard television image pickup device and L
It is possible to share an SI (LSI for digital signal processing itself, LSI for data detection, etc.), reduce the development cost, and provide an inexpensive wide-screen compatible imaging device.
【図１】本発明の第１の実施例におけるワイド画面対応
撮像装置の構成を示すブロック図FIG. 1 is a block diagram showing the configuration of a wide-screen compatible image pickup apparatus according to a first embodiment of the present invention.
【図２】同第１の実施例におけるクロック発生回路１０
の内部構成の１例を示すブロック図及びそのタイミング
チャート図FIG. 2 is a diagram showing a clock generator circuit 10 according to the first embodiment.
Block diagram showing an example of the internal configuration of the and its timing chart diagram
【図３】同第１の実施例における分割回路５の内部構成
の１例を示すブロック図FIG. 3 is a block diagram showing an example of an internal configuration of a division circuit 5 in the first embodiment.
【図４】図３における分割回路５の動作を示すタイミン
グチャート図4 is a timing chart showing the operation of the dividing circuit 5 in FIG.
【図５】同第１の実施例における合成回路８の内部構成
の１例を示すブロック図FIG. 5 is a block diagram showing an example of an internal configuration of a synthesis circuit 8 according to the first embodiment.
【図６】図５における合成回路８の動作を示すタイミン
グチャート図FIG. 6 is a timing chart showing the operation of the synthesis circuit 8 in FIG.
【図７】本発明の第２の実施例におけるワイド画面対応
撮像装置の構成を示すブロック図FIG. 7 is a block diagram showing the configuration of a wide-screen compatible image pickup device according to a second embodiment of the present invention.
【図８】本発明の第３の実施例におけるワイド画面対応
撮像装置の構成を示すブロック図FIG. 8 is a block diagram showing the configuration of a wide-screen compatible image pickup device according to a third embodiment of the present invention.
【図９】本発明の第４の実施例におけるワイド画面対応
撮像装置の構成を示すブロック図FIG. 9 is a block diagram showing a configuration of a wide-screen compatible image pickup device according to a fourth embodiment of the present invention.
【図１０】同第３，第４の実施例における画像データ検
出のための画面分割例を示す説明図FIG. 10 is an explanatory diagram showing an example of screen division for image data detection in the third and fourth embodiments.
【図１１】同第３，第４の実施例における画面分割ブロ
ックの平均値を算出するための説明図FIG. 11 is an explanatory diagram for calculating an average value of screen division blocks in the third and fourth embodiments.
【図１２】従来のワイド画面対応撮像装置の信号処理回
路の構成を示すブロック図FIG. 12 is a block diagram showing a configuration of a signal processing circuit of a conventional wide-screen compatible imaging device.
【図１３】図１２における時間伸長回路２２，２３の構
成及び動作説明図FIG. 13 is an explanatory diagram of the configuration and operation of the time extension circuits 22 and 23 in FIG.
【図１４】図１２における時間圧縮回路２６の構成及び
動作説明図14 is an explanatory diagram of the configuration and operation of the time compression circuit 26 in FIG.
３ アナログプロセス回路 ４，１７，１８ ＡＤ変換器 ５ 分割回路 ６ デジタル信号処理ＬＳＩ ７ デジタル信号処理ＬＳＩ ８ 合成回路 ９ ＤＡ変換器 １０，２１ クロック発生回路 １９ 間引き回路 ２０ データ検出ＬＳＩ 3 analog process circuit 4, 17, 18 AD converter 5 division circuit 6 digital signal processing LSI 7 digital signal processing LSI 8 synthesis circuit 9 DA converter 10, 21 clock generation circuit 19 thinning circuit 20 data detection LSI
Claims (3)
読み出すワイド画面対応の撮像素子と、 前記撮像素子の出力信号を前記撮像素子の読み出し周波
数ｆｃｋと同一周波数のクロックパルスでデジタル信号
に変換するＡＤ変換器と、 前記ＡＤ変換器の出力信号を前記撮像素子の読み出し周
波数ｆｃｋの１／ｎ（ｎは正の整数）分周のクロック周
波数でかつ位相が３６０゜／ｎずつずれたｎ種類のクロ
ックパルスによりｎ分割する分割回路と、 前記分割回路の各出力信号に対応するクロックパルスで
デジタル信号処理を施すｎ個のデジタル信号処理回路
と、 前記ｎ個のデジタル信号処理回路の各出力信号を各出力
信号の位相に応じ前記撮像素子の読み出し周波数ｆｃｋ
でサンプリングしｆｃｋレートに合成する合成回路と、 前記合成回路の出力信号を前記撮像素子の読み出し周波
数ｆｃｋでアナログ信号に変換するＤＡ変換器とを備え
たことを特徴とするワイド画面対応撮像装置。1. A wide-screen compatible image sensor for reading an image signal at a predetermined frequency fck, and AD conversion for converting an output signal of the image sensor into a digital signal with a clock pulse having the same frequency as the read frequency fck of the image sensor. And a clock frequency of the output signal of the AD converter divided by 1 / n (n is a positive integer) of the readout frequency fck of the image sensor, and n types of clock pulses whose phases are shifted by 360 ° / n A dividing circuit for dividing by n by n, n digital signal processing circuits for performing digital signal processing with a clock pulse corresponding to each output signal of the dividing circuit, and each output signal of the n digital signal processing circuits The readout frequency fck of the image pickup device according to the phase of the signal
A wide-screen compatible imaging device comprising: a synthesizing circuit for sampling at fck rate and synthesizing to an fck rate; and a DA converter for converting an output signal of the synthesizing circuit into an analog signal at a reading frequency fck of the image sensor.
読み出すワイド画面対応の撮像素子と、 前記撮像素子の出力信号を前記撮像素子の読み出し周波
数ｆｃｋの１／ｎ（ｎは正の整数）分周のクロック周波
数でかつ位相が３６０゜／ｎずつずれたｎ種類のクロッ
クパルスによりデジタル信号に変換するｎ個のＡＤ変換
器と、 前記ｎ個のＡＤ変換器の各出力信号に対応するクロック
パルスでデジタル信号処理を施すｎ個のデジタル信号処
理回路と、 前記ｎ個のデジタル信号処理回路の各出力信号を各出力
信号の位相に応じ前記撮像素子の読み出し周波数ｆｃｋ
でサンプリングしｆｃｋレートに合成する合成回路と、 前記合成回路の出力信号を前記撮像素子の読み出し周波
数ｆｃｋでアナログ信号に変換するＤＡ変換器とを備え
たことを特徴とするワイド画面対応撮像装置。2. An image pickup device compatible with a wide screen for reading an image pickup signal at a predetermined frequency fck, and an output signal of the image pickup device divided by 1 / n (n is a positive integer) of a read frequency fck of the image pickup device. N AD converters for converting into digital signals by n kinds of clock pulses having a clock frequency and a phase difference of 360 ° / n, and digital with clock pulses corresponding to respective output signals of the n AD converters N digital signal processing circuits for performing signal processing, and the output frequency fck of the image pickup device for each output signal of the n digital signal processing circuits according to the phase of each output signal.
A wide-screen compatible imaging device comprising: a synthesizing circuit for sampling at fck rate and synthesizing to an fck rate; and a DA converter for converting an output signal of the synthesizing circuit into an analog signal at a reading frequency fck of the image sensor.
読み出すワイド画面対応の撮像素子と、 前記撮像素子の出力信号を前記撮像素子の読み出し周波
数ｆｃｋと同一周波数のクロックパルスでデジタル信号
に変換するＡＤ変換器と、 前記ＡＤ変換器の出力信号を前記撮像素子の読み出し周
波数ｆｃｋの１／ｎ（ｎは正の整数）分周のクロック周
波数でかつ位相が３６０゜／ｎずつずれたｎ種類のクロ
ックパルスによりｎ分割する分割回路と、 前記分割回路の各出力信号に対応するクロックパルスで
デジタル信号処理を施すｎ個のデジタル信号処理回路
と、 前記ｎ個のデジタル信号処理回路の各出力信号を各出力
信号の位相に応じ前記撮像素子の読み出し周波数ｆｃｋ
でサンプリングしｆｃｋレートに合成する合成回路と、 前記合成回路の出力信号を前記撮像素子の読み出し周波
数ｆｃｋでアナログ信号に変換するＤＡ変換器と、 前記ＡＤ変換器の出力信号を所定クロックｆｍによって
データを間引く間引き回路と、 前記間引き回路のデータにより撮像信号の平均値，ピー
ク値等のデータを検出し種々のコントロール用データを
出力するデータ検出回路とを備えたことを特徴とするワ
イド画面対応撮像装置。3. A wide-screen compatible image pickup device for reading an image pickup signal at a predetermined frequency fck, and AD conversion for converting an output signal of the image pickup device into a digital signal with a clock pulse having the same frequency as the read frequency fck of the image pickup device. And a clock frequency of the output signal of the AD converter divided by 1 / n (n is a positive integer) of the readout frequency fck of the image sensor, and n types of clock pulses whose phases are shifted by 360 ° / n A dividing circuit for dividing by n by n, n digital signal processing circuits for performing digital signal processing with a clock pulse corresponding to each output signal of the dividing circuit, and each output signal of the n digital signal processing circuits The readout frequency fck of the image pickup device according to the phase of the signal
A sampling circuit for sampling at fck rate and synthesizing at a fck rate, a DA converter for converting an output signal of the synthesizing circuit into an analog signal at a reading frequency fck of the image sensor, and an output signal of the AD converter at a predetermined clock fm. Wide-screen compatible imaging, comprising: a thinning-out circuit for thinning out data, and a data detection circuit for detecting data such as an average value and a peak value of an imaging signal based on the data of the thinning-out circuit and outputting various control data. apparatus.
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|---|---|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008283503A (en) * | 2007-05-11 | 2008-11-20 | Sony Corp | Apparatus, method, and program for video signal processing and recording medium with program of video signal processing method recorded thereon |
| JP2009071477A (en) * | 2007-09-12 | 2009-04-02 | Sanyo Electric Co Ltd | Video camera |
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-
1992
- 1992-07-09 JP JP04182044A patent/JP3106707B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008283503A (en) * | 2007-05-11 | 2008-11-20 | Sony Corp | Apparatus, method, and program for video signal processing and recording medium with program of video signal processing method recorded thereon |
| US9100663B2 (en) | 2007-05-11 | 2015-08-04 | Sony Corporation | Apparatus, method, and program for video signal processing, and storage medium |
| JP2009071477A (en) * | 2007-09-12 | 2009-04-02 | Sanyo Electric Co Ltd | Video camera |
| US8149285B2 (en) | 2007-09-12 | 2012-04-03 | Sanyo Electric Co., Ltd. | Video camera which executes a first process and a second process on image data |
| JP2010283671A (en) * | 2009-06-05 | 2010-12-16 | Olympus Imaging Corp | Imaging device |
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