JPH06303055A - Operational amplifier circuit with voltage limit function - Google Patents
Operational amplifier circuit with voltage limit functionInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、出力振幅に制限を与
えることが可能な電圧制限機能を備えた演算増幅回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier circuit having a voltage limiting function capable of limiting output amplitude.
【０００２】[0002]
【従来の技術】従来、電圧制限機能を備えた演算増幅回
路としては、図４に示すような構成のものが知られてい
る。図４において、入力端子101 は入力抵抗Ｒs を介し
て、演算増幅器102 の反転入力端子に接続され、更に、
この反転入力端子は帰還抵抗Ｒf を介して、出力端子10
3 に接続されている。そして逆向きに直列接続された２
つのツェナーダイオードＤZ1，ＤZ2を前記帰還抵抗Ｒf
に並列に接続して、演算増幅回路を構成している（岡村
廸夫著「ＯＰアンプ回路の設計」、1990年９月30日ＣＱ
出版社発行、第300 〜301 頁参照）。2. Description of the Related Art Conventionally, as an operational amplifier circuit having a voltage limiting function, a structure shown in FIG. 4 has been known. In FIG. 4, the input terminal 101 is connected to the inverting input terminal of the operational amplifier 102 via the input resistance R s , and further,
This inverting input terminal is connected to the output terminal 10 via the feedback resistor R f.
Connected to 3. And 2 connected in series in the opposite direction
The two Zener diodes D Z1 and D Z2 are connected to the feedback resistor R f.
To form an operational amplifier circuit in parallel (Takuo Okamura, "Design of OP amplifier circuit", September 30, 1990, CQ).
Published by publishers, pp. 300-301).
【０００３】このように構成された電圧制限機能付き演
算増幅回路において、２つのツェナーダイオードＤZ1，
ＤZ2がなければ、この回路は入力端子電圧ＶINに対して
出力電圧ＶOUT は、次式（１）で表され、通常の反転増
幅器として動作する。 ＶOUT ＝−（Ｒf ／Ｒs ）×ＶIN ・・・・・（１）In the operational amplifier circuit with the voltage limiting function configured as described above, the two Zener diodes D Z1 ,
If there is no D Z2 , the output voltage V OUT is expressed by the following equation (1) with respect to the input terminal voltage V IN , and operates as a normal inverting amplifier. V OUT =-(R f / R s ) × V IN (1)
【０００４】これに対して、ツェナーダイオードＤZ1及
びＤZ2を、仮想接地点である演算増幅器102 の反転入力
端子と出力端子103 との間に挿入されると、出力電圧Ｖ
OUTは振幅の制限を受ける。すなわち、２つのツェナー
ダイオードＤZ1，ＤZ2のそれぞれのツェナー電圧を
ＶZ1，ＶZ2とし、またそれぞれの順方向電圧をＶD1，Ｖ
D2とすると、演算増幅器102 の出力電圧ＶOUT は、上限
が（ＶZ1＋ＶD2）に、下限が−（ＶZ2＋ＶD1）に制限さ
れる。したがって、図４に示す演算増幅回路の入力電圧
ＶINと出力電圧ＶOUT の関係は、理想状態において、図
５において実線で示すような特性となる。On the other hand, when the Zener diodes D Z1 and D Z2 are inserted between the inverting input terminal and the output terminal 103 of the operational amplifier 102, which is a virtual ground point, the output voltage V Z
OUT is limited in amplitude. That is, the respective Zener voltages of the two Zener diodes D Z1 and D Z2 are set to V Z1 and V Z2, and the forward voltages thereof are set to V D1 and V Z1 , respectively.
Assuming D2 , the output voltage V OUT of the operational amplifier 102 is limited to the upper limit (V Z1 + V D2 ) and the lower limit − (V Z2 + V D1 ). Therefore, the relationship between the input voltage V IN and the output voltage V OUT of the operational amplifier circuit shown in FIG. 4 has characteristics as shown by the solid line in FIG. 5 in the ideal state.
【０００５】[0005]
【発明が解決しようとする課題】ところで、従来の電圧
制限機能付き演算増幅回路における制限電圧は、使用す
るツェナーダイオードのツェナー電圧により決定される
が、所望のツェナー電圧をもつツェナーダイオードを半
導体集積回路上に実現させることは極めて困難であり、
したがってモノリシック化に適しないものである。The limit voltage in the conventional operational amplifier circuit with the voltage limiting function is determined by the Zener voltage of the Zener diode to be used. However, a Zener diode having a desired Zener voltage is used in a semiconductor integrated circuit. Is extremely difficult to achieve above,
Therefore, it is not suitable for monolithization.
【０００６】またツェナーダイオードのツェナー電圧を
低く設定すると、ツェナーブレイクダウン特性がソフト
な特性になる。更に、ツェナーダイオードのオン抵抗成
分も関与し、図５の破線で示すようなソフトな電圧制限
特性となり、ハードな電圧制限を要求する回路には適し
ない。またツェナー電圧の温度特性により、安定した制
限電圧値が得られないという問題点がある。When the Zener voltage of the Zener diode is set low, the Zener breakdown characteristic becomes soft. Further, the on-resistance component of the Zener diode is also involved, and it has a soft voltage limiting characteristic as shown by the broken line in FIG. 5, which is not suitable for a circuit that requires a hard voltage limiting. Further, there is a problem that a stable limit voltage value cannot be obtained due to the temperature characteristics of the Zener voltage.
【０００７】また図４に示した演算増幅器は、帰還抵抗
Ｒf の両端に発生する電位差が、一方のツェナーダイオ
ードのツェナー電圧と他方のツェナーダイオードの順方
向電圧の和に達したときに、電圧制限が加わるものであ
り、したがって帰還抵抗Ｒfを用いないような演算増幅
器の応用、例えば、ボルテージフォロア回路での電圧制
限には利用できないという問題点がある。In the operational amplifier shown in FIG. 4, when the potential difference across the feedback resistor R f reaches the sum of the Zener voltage of one Zener diode and the forward voltage of the other Zener diode, the voltage difference is generated. However, there is a problem in that it cannot be used for application of an operational amplifier that does not use the feedback resistor R f , for example, voltage limitation in a voltage follower circuit.
【０００８】本発明は、従来の電圧制限機能付き演算増
幅回路における上記問題点を解消するためになされたも
ので、出力の制限電圧を任意に設定でき、且つ電圧制限
特性がハードな特性で温度に対しても安定な特性であ
り、しかも半導体集積回路として実現し易く、演算増幅
器としての応用に制限を与えない電圧制限機能付き演算
増幅回路を提供することを目的とする。The present invention has been made in order to solve the above-mentioned problems in the conventional operational amplifier circuit with a voltage limiting function, in which the output limiting voltage can be arbitrarily set, and the voltage limiting characteristic has a hard characteristic. It is an object of the present invention to provide an operational amplifier circuit with a voltage limiting function that has stable characteristics, is easy to realize as a semiconductor integrated circuit, and does not limit the application as an operational amplifier.
【０００９】[0009]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、非
反転入力端子１と反転入力端子２に入力された信号の差
電圧を検出する差動入力部４と、この差動入力部４の出
力信号を更に増幅する増幅部５と、この増幅部５の出力
信号を低インピーダンスに変換し出力信号を取り出すた
めの出力部６とからなる演算増幅回路において、前記増
幅部５の出力端と前記出力部６の入力端との間に、基準
電圧入力端子８から基準電圧ＶR が印加され、該基準電
圧ＶR と前記増幅部５の出力電圧とを比較し、いずれか
の電圧を選択して出力する電圧制限部７を設け、該電圧
制限部７により選択出力された電圧を前記出力部６に入
力し、電圧制限機能を付与するように構成するものであ
る。In order to solve the above problems, the present invention provides a difference between signals input to the non-inverting input terminal 1 and the inverting input terminal 2 as shown in the conceptual diagram of FIG. A differential input section 4 for detecting a voltage, an amplification section 5 for further amplifying the output signal of the differential input section 4, and an output section for converting the output signal of the amplification section 5 into a low impedance and extracting the output signal. In the operational amplifier circuit composed of 6, the reference voltage V R is applied from the reference voltage input terminal 8 between the output end of the amplification unit 5 and the input end of the output unit 6, and the reference voltage V R and the reference voltage V R are applied. A voltage limiting unit 7 that compares the output voltage of the amplifying unit 5 and selects and outputs any one of the voltages is provided, and the voltage selected and output by the voltage limiting unit 7 is input to the output unit 6 to limit the voltage. It is configured to add a function.
【００１０】このように構成した電圧制限機能付き演算
増幅回路においては、電圧制限部７により、基準電圧入
力端子８に印加された基準電圧ＶR と増幅部５の出力電
圧とが比較され、基準電圧ＶR 又は増幅部５の出力電圧
のいずれかが選択出力される。したがって基準電圧ＶR
の設定により、出力部６を通して低インピーダンスで、
且つ制限値が任意に設定された出力電圧が得られる。ま
た出力電圧の制限値に関して、トランジスタやダイオー
ドのオン抵抗が関与しないように構成できるので、ハー
ドな出力電圧の制限特性を得ることが可能となる。また
基本的な半導体プロセス工程で実現可能なデバイスで構
成することができるため、半導体集積回路として容易に
実現可能であり、また演算増幅器の応用として接続され
る外部素子に依存しないで出力電圧制限機能をもたせる
ことができるので、演算増幅回路の応用への制限を与え
ない電圧制限機能付き演算増幅回路を実現することがで
きる。In the operational amplifier circuit with the voltage limiting function configured as described above, the voltage limiting unit 7 compares the reference voltage V R applied to the reference voltage input terminal 8 with the output voltage of the amplifying unit 5 to obtain a reference voltage. either a voltage V R or the output voltage of the amplifier 5 is selectively outputted. Therefore, the reference voltage V R
By setting, low impedance through the output unit 6,
Moreover, an output voltage whose limit value is arbitrarily set can be obtained. Further, the output voltage limit value can be configured so that the on-resistance of the transistor or the diode does not participate, so that a hard output voltage limit characteristic can be obtained. In addition, since it can be configured with devices that can be implemented in basic semiconductor process steps, it can be easily implemented as a semiconductor integrated circuit, and the output voltage limiting function does not depend on external elements connected as an operational amplifier application. Therefore, it is possible to realize an operational amplifier circuit with a voltage limiting function that does not limit the application of the operational amplifier circuit.
【００１１】[0011]
【実施例】次に実施例について説明する。図２は、本発
明に係る電圧制限機能付き演算増幅回路の第１実施例を
示す回路構成図である。図において、１，２は、ＰＮＰ
トランジスタＱ３，Ｑ４及びＮＰＮトランジスタＱ５，
Ｑ６からなる差動入力部の非反転入力端子及び反転入力
端子で、それぞれＰＮＰトランジスタＱ４，Ｑ３のベー
スに接続されている。ＰＮＰトランジスタＱ３，Ｑ４の
エミッタは共通に接続され、一端を正側電源端子11（Ｖ
CC）に接続した電流源13の他端に接続されている。差動
入力部の出力端となるＰＮＰトランジスタＱ４のコレク
タは、増幅部を構成するＮＰＮトランジスタＱ７のベー
スに接続されており、該トランジスタＱ７のエミッタは
負側電源端子12（ＶEE）に接続され、コレクタは一端を
電源端子11（ＶCC）に接続した電流源14の他端と接続さ
れている。EXAMPLES Next, examples will be described. FIG. 2 is a circuit configuration diagram showing a first embodiment of an operational amplifier circuit with a voltage limiting function according to the present invention. In the figure, 1 and 2 are PNPs.
Transistors Q3, Q4 and NPN transistor Q5,
The non-inverting input terminal and the inverting input terminal of the differential input section composed of Q6 are connected to the bases of the PNP transistors Q4 and Q3, respectively. The emitters of the PNP transistors Q3 and Q4 are commonly connected, and one end of the PNP transistors Q3 and Q4 is connected to the positive power supply terminal 11 (V
It is connected to the other end of the current source 13 connected to CC ). The collector of the PNP transistor Q4, which is the output terminal of the differential input section, is connected to the base of the NPN transistor Q7 that constitutes the amplification section, and the emitter of the transistor Q7 is connected to the negative power supply terminal 12 (V EE ). The collector is connected to the other end of the current source 14 whose one end is connected to the power supply terminal 11 (V CC ).
【００１２】またトランジスタＱ７のコレクタは、ＰＮ
ＰトランジスタＱ１，Ｑ２及び電流源15からなる電圧制
限部のトランジスタＱ１のベースに接続されており、ト
ランジスタＱ２のベースには基準電圧入力端子８が接続
され、基準電圧ＶR が入力されるようになっている。そ
して、トランジスタＱ１，Ｑ２の共通に接続されたエミ
ッタとトランジスタＱ７のベースとの間には、容量素子
Ｃ1 が接続されており、またトランジスタＱ１，Ｑ２の
各エミッタは、出力部を構成するＮＰＮトランジスタＱ
８のベースに接続されており、トランジスタＱ８のコレ
クタは電源端子11（ＶCC）に、エミッタは一端を電源端
子12（ＶEE）に接続した電流源16の他端に接続して、電
圧制限機能付き演算増幅回路を構成している。The collector of the transistor Q7 is PN
It is connected to the base of the transistor Q1 of the voltage limiting unit composed of the P transistors Q1 and Q2 and the current source 15. The reference voltage input terminal 8 is connected to the base of the transistor Q2 so that the reference voltage V R is input. Has become. A capacitive element C 1 is connected between the commonly connected emitters of the transistors Q1 and Q2 and the base of the transistor Q7, and each emitter of the transistors Q1 and Q2 is an NPN that constitutes an output section. Transistor Q
8 is connected to the base of the transistor Q8, the collector of the transistor Q8 is connected to the power supply terminal 11 (V CC ), and the emitter is connected to the other end of the current source 16 whose one end is connected to the power supply terminal 12 (V EE ). It constitutes an operational amplifier circuit with functions.
【００１３】次に、このように構成された第１実施例の
動作について説明する。非反転入力端子１と反転入力端
子２に印加された信号の差電圧は、ＰＮＰトランジスタ
Ｑ３，Ｑ４及びＮＰＮトランジスタＱ５，Ｑ６からなる
差動入力部においてトランジスタＱ４のコレクタに検出
され、その検出された差電圧信号はＮＰＮトランジスタ
Ｑ７からなる増幅部で増幅され、該トランジスタＱ７の
コレクタに出力される。そして、ＰＮＰトランジスタＱ
１，Ｑ２と電流源15からなる電圧制限部において、トラ
ンジスタＱ２のベースに印加された基準電圧ＶR と、ト
ランジスタＱ１のベースに印加された前記トランジスタ
Ｑ７のコレクタ出力電圧とが比較され、いずれかの電圧
を選択して出力部を構成するトランジスタＱ８のベース
に出力される。Next, the operation of the first embodiment thus constructed will be described. The differential voltage between the signals applied to the non-inverting input terminal 1 and the inverting input terminal 2 is detected by the collector of the transistor Q4 in the differential input section including the PNP transistors Q3 and Q4 and the NPN transistors Q5 and Q6, and the detected voltage is detected. The differential voltage signal is amplified by the amplifying section composed of the NPN transistor Q7 and output to the collector of the transistor Q7. And the PNP transistor Q
1, a reference voltage V R applied to the base of the transistor Q2 and a collector output voltage of the transistor Q7 applied to the base of the transistor Q1 are compared in a voltage limiting unit including the current source 15 and either one of them. Is selected and output to the base of the transistor Q8 that constitutes the output section.
【００１４】すなわち、ＮＰＮトランジスタＱ７のコレ
クタ端子の出力電位をＶC7、ＮＰＮトランジスタＱ８の
ベース端子及びＰＮＰトランジスタＱ１，Ｑ２のエミッ
タ端子の電位をＶB8とすると、ＰＮＰトランジスタＱ２
のベースに印加される基準電圧ＶR とＶC7が、ＶR ＞Ｖ
C7の関係を満たす状態にあるときは、ＰＮＰトランジス
タＱ２はオフし、ＰＮＰトランジスタＱ１がオンする。
これにより、ＶB8はＶC7よりトランジスタＱ１のエミッ
タ・ベース間電圧ＶEB1 だけシフトされ、ＶB8＝ＶC7＋
ＶEB1 となる。更にトランジスタＱ８のベース・エミッ
タ間電圧をＶBE8 とすると、出力端子３の出力電圧Ｖ
OUT は、次式（２）で表される。 ＶOUT ＝ＶB8−ＶBE8 ＝ＶC7＋ＶEB1 −ＶBE8 ・・・・・（２）That is, assuming that the output potential of the collector terminal of the NPN transistor Q7 is V C7 and the potentials of the base terminal of the NPN transistor Q8 and the emitter terminals of the PNP transistors Q1 and Q2 are V B8 , the PNP transistor Q2.
Reference voltage V R and V C7 applied to the base of, V R> V
When the relationship of C7 is satisfied, the PNP transistor Q2 is turned off and the PNP transistor Q1 is turned on.
As a result, V B8 is shifted from V C7 by the emitter-base voltage V EB1 of the transistor Q1, and V B8 = V C7 +
It becomes V EB1 . Further, when the base-emitter voltage of the transistor Q8 is V BE8 , the output voltage V of the output terminal 3 is
OUT is represented by the following equation (2). V OUT = V B8 -V BE8 = V C7 + V EB1 -V BE8 (2)
【００１５】また、ＶR ＜ＶC7の関係を満たす状態にあ
るときは、ＰＮＰトランジスタＱ１がオフし、ＰＮＰト
ランジスタＱ２がオンする。これにより、ＶB8は、トラ
ンジスタＱ２のエミッタ・ベース間電圧ＶEB2 だけシフ
トされ、ＶB8＝ＶR ＋ＶEB2となる。そして、この時の
出力電圧ＶOUT は、次式（３）で表される。 ＶOUT ＝ＶB8−ＶBE8 ＝ＶR ＋ＶEB2 −ＶBE8 ・・・・・（３）When the relationship of V R <V C7 is satisfied, the PNP transistor Q1 turns off and the PNP transistor Q2 turns on. As a result, V B8 is shifted by the emitter-base voltage V EB2 of the transistor Q2, and V B8 = V R + V EB2 . Then, the output voltage V OUT at this time is expressed by the following equation (3). V OUT = V B8 −V BE8 = V R + V EB2 −V BE8 (3)
【００１６】ここで、ＶEB1 ≒ＶEB2 ≒ＶBE8 であるの
で、ＶR ＞ＶC7のときは、ＶOUT ≒ＶC7となり、ＶC7を
出力電圧ＶOUT として出力し、ＶR ＜ＶC7のときは、Ｖ
OUT≒ＶR となり、基準電圧ＶR に制限された出力電圧
ＶOUT が出力されることになる。Here, since V EB1 ≈V EB2 ≈V BE8 , when V R > V C7 , V OUT ≈V C7 , and V C7 is output as the output voltage V OUT , and V R <V C7 When, V
OUT ≒ V R, and the reference voltage V R to the limited output voltage V OUT will be output.
【００１７】このようにして、基準電圧ＶR を制限電圧
値とした増幅部の出力電圧ＶC7は、ＮＰＮトランジスタ
Ｑ８からなる出力部によりインピーダンス変換を受け、
低い出力インピーダンスとして出力端子３より出力され
る。In this way, the output voltage V C7 of the amplifying unit whose reference voltage V R is the limiting voltage value undergoes impedance conversion by the output unit composed of the NPN transistor Q8,
It is output from the output terminal 3 as a low output impedance.
【００１８】したがって、この実施例においては、出力
電圧ＶOUT の制限値を、基準電圧ＶR を可変にすること
により、連続的な任意の値に設定することができる。ま
た出力電圧の制限に関して、トランジスタやダイオード
のオン抵抗は関与していないため、ハードな出力電圧の
制限特性を得ることが可能となる。Therefore, in this embodiment, the limit value of the output voltage V OUT can be set to any continuous value by making the reference voltage V R variable. Further, since the ON resistance of the transistor or the diode is not involved in limiting the output voltage, it is possible to obtain a hard output voltage limiting characteristic.
【００１９】また、出力端子３に出力される制限値（＝
基準電圧ＶR ）の温度依存性は、ＰＮＰトランジスタＱ
２のエミッタ・ベース間電圧ＶEB2 と、トランジスタＱ
８のベース・エミッタ間電圧ＶBE8 の差（ＶEB2 −Ｖ
BE8 ）の温度変動によるものだけであり、微小に抑える
ことができる。また本実施例の各構成部材は、基本的な
半導体プロセス工程で実現可能なデバイスにより構成さ
れているため、半導体集積回路として容易に作成可能で
ある。The limit value (=
The temperature dependence of the reference voltage V R ) depends on the PNP transistor Q.
2 emitter-base voltage V EB2 and transistor Q
8 base-emitter voltage V BE8 difference (V EB2 −V
BE8 ) is due only to temperature fluctuations and can be suppressed to a very small level. Further, since each constituent member of the present embodiment is constituted by a device that can be realized in a basic semiconductor process step, it can be easily manufactured as a semiconductor integrated circuit.
【００２０】更に、本実施例における電圧制限部は、演
算増幅器の応用として接続される外部の素子に依存して
いないため、反転増幅器，非反転増幅器，ボルテージフ
ォロアへの応用など、演算増幅回路の一般的な応用に対
しても適用可能である。Furthermore, since the voltage limiting section in this embodiment does not depend on an external element connected as an application of the operational amplifier, it is applied to an operational amplifier circuit such as an inverting amplifier, a non-inverting amplifier, a voltage follower, or the like. It is also applicable to general applications.
【００２１】次に、本発明の第２実施例を図３に基づい
て説明する。この実施例は、図２に示した実施例におけ
る電圧制限部を構成するＰＮＰトランジスタＱ１，Ｑ２
のエミッタと電流源15との間に、コレクタとベースを短
絡接続したＮＰＮトランジスタＱ９を順方向に接続し、
ＮＰＮトランジスタＱ９のコレクタ及びベースと出力部
を構成するトランジスタＱ８のベースとの間に、ベース
とコレクタを短絡接続したＰＮＰトランジスタＱ10を順
方向に接続して構成したものである。Next, a second embodiment of the present invention will be described with reference to FIG. In this embodiment, the PNP transistors Q1 and Q2 forming the voltage limiting unit in the embodiment shown in FIG.
An NPN transistor Q9, whose collector and base are short-circuited, is connected in the forward direction between the emitter and the current source 15 of
A PNP transistor Q10 whose base and collector are short-circuited is connected in the forward direction between the collector and base of the NPN transistor Q9 and the base of the transistor Q8 which constitutes the output part.
【００２２】この実施例においても、図２に示した第１
実施例と同様に、出力端子３の出力電圧ＶOUT に基準電
圧ＶR の制限を与えることは、説明するまでもなく明ら
かである。但し、この実施例における出力端子３に出力
される制限値（＝基準電圧ＶR ）の温度依存性は、ＮＰ
ＮトランジスタＱ９のベース・エミッタ間電圧Ｖ
BE9と、ＰＮＰトランジスタＱ10のエミッタ・ベース間
電圧ＶEB10の温度変動が、それぞれＮＰＮトランジスタ
Ｑ８のベース・エミッタ間電圧ＶBE8 とＰＮＰトランジ
スタＱ２のエミッタ・ベース間電圧ＶEB2 の温度変動分
をキャンセルするように働くため、殆ど零にすることが
できる。Also in this embodiment, the first shown in FIG.
It is obvious, of course, that the output voltage V OUT of the output terminal 3 is limited by the reference voltage V R as in the embodiment. However, the temperature dependence of the limit value (= reference voltage V R ) output to the output terminal 3 in this embodiment is NP.
Base-emitter voltage V of N-transistor Q9
And BE9, temperature variation of the emitter-base voltage V EB10 of PNP transistor Q10, to cancel the temperature fluctuation of the base-emitter voltage V BE8 and PNP transistor Q2 the emitter-base voltage V EB2 of the NPN transistor Q8, respectively It works so that it can be almost zero.
【００２３】上記各実施例においては、出力電圧は高電
位側で制限を受けるようにしたものを示したが、図２及
び図３に示した実施例における各トランジスタの極性及
び電源端子の正負を逆にすれば、低電位側での電圧制限
機能を有する演算増幅回路が得られることは言うまでも
ない。In each of the above embodiments, the output voltage is limited to the high potential side, but the polarity of each transistor and the positive / negative of the power supply terminal in the embodiments shown in FIGS. 2 and 3 are shown. Needless to say, if it is reversed, an operational amplifier circuit having a voltage limiting function on the low potential side can be obtained.
【００２４】[0024]
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、出力電圧の制限値を連続的に任意
に設定でき、且つ演算増幅回路の応用への制約を与えな
い出力電圧制限機能付きの演算増幅回路を提供すること
ができる。また、増幅部と出力部との間に、基準電圧が
印加され、該基準電圧と増幅部の出力電圧とを比較し、
いずれかを選択して出力する電圧制限部を設けているの
で、電圧制限の範囲が広く、したがって低い電圧での制
限において有利であり、また周波数帯域を高くすること
ができ、動作速度を大にすることができる等の利点があ
る。As described above with reference to the embodiments, according to the present invention, the output voltage limit value can be continuously set arbitrarily and the output of the operational amplifier circuit is not restricted. An operational amplifier circuit with a voltage limiting function can be provided. In addition, a reference voltage is applied between the amplification unit and the output unit, and the reference voltage is compared with the output voltage of the amplification unit,
Since the voltage limiting unit for selecting and outputting any one of them is provided, the range of the voltage limiting is wide, which is advantageous in limiting at a low voltage, the frequency band can be increased, and the operating speed can be increased. There are advantages such as being possible.
【図１】本発明に係る電圧制限機能付き演算増幅回路を
説明するための概念図である。FIG. 1 is a conceptual diagram for explaining an operational amplifier circuit with a voltage limiting function according to the present invention.
【図２】本発明の第１実施例を示す回路構成図である。FIG. 2 is a circuit configuration diagram showing a first embodiment of the present invention.
【図３】本発明の第２実施例を示す回路構成図である。FIG. 3 is a circuit configuration diagram showing a second embodiment of the present invention.
【図４】従来の電圧制限機能付き演算増幅回路を示す回
路構成図である。FIG. 4 is a circuit configuration diagram showing a conventional operational amplifier circuit with a voltage limiting function.
【図５】図４に示した従来例における入力電圧に対する
出力電圧の特性を示す図である。5 is a diagram showing a characteristic of an output voltage with respect to an input voltage in the conventional example shown in FIG.
１ 非反転入力端子 ２ 反転入力端子 ３ 出力端子 ４ 差動入力部 ５ 増幅部 ６ 出力部 ７ 電圧制限部 ８ 基準電圧入力端子 11 正側電源端子 12 負側電源端子 13，14，15，16 電流源 1 non-inverting input terminal 2 inverting input terminal 3 output terminal 4 differential input section 5 amplifying section 6 output section 7 voltage limiting section 8 reference voltage input terminal 11 positive power supply terminal 12 negative power supply terminal 13, 14, 15, 16 current source
Claims (1)
れた信号の差電圧を検出する差動入力部と、該差動入力
部の出力信号を増幅する増幅部と、該増幅部の出力信号
をインピーダンス変換する出力部とからなる演算増幅回
路において、前記増幅部の出力端と前記出力部の入力端
との間に、基準電圧が印加され、該基準電圧と前記増幅
部の出力電圧とを比較し、いずれかの電圧を選択して出
力する電圧制限部を設け、該電圧制限部により選択出力
された電圧を前記出力部に入力し、電圧制限機能を付与
するようにしたことを特徴とする電圧制限機能付き演算
増幅回路。1. A differential input section for detecting a differential voltage between signals input to a non-inverting input terminal and an inverting input terminal, an amplifying section for amplifying an output signal of the differential input section, and an output of the amplifying section. In an operational amplifier circuit including an output section for impedance-converting a signal, a reference voltage is applied between the output terminal of the amplifier section and the input terminal of the output section, and the reference voltage and the output voltage of the amplifier section are applied. And a voltage limiting unit for selecting and outputting any of the voltages is provided, and the voltage selected and output by the voltage limiting unit is input to the output unit to add a voltage limiting function. An operational amplifier circuit with a voltage limiting function.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106039A JPH06303055A (en) | 1993-04-09 | 1993-04-09 | Operational amplifier circuit with voltage limit function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106039A JPH06303055A (en) | 1993-04-09 | 1993-04-09 | Operational amplifier circuit with voltage limit function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303055A true JPH06303055A (en) | 1994-10-28 |
Family
ID=14423503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5106039A Pending JPH06303055A (en) | 1993-04-09 | 1993-04-09 | Operational amplifier circuit with voltage limit function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303055A (en) |
-
1993
- 1993-04-09 JP JP5106039A patent/JPH06303055A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020924 |