JPH06301771A - Picture signal integrating device - Google Patents
Picture signal integrating deviceInfo
- Publication number
- JPH06301771A JPH06301771A JP5086010A JP8601093A JPH06301771A JP H06301771 A JPH06301771 A JP H06301771A JP 5086010 A JP5086010 A JP 5086010A JP 8601093 A JP8601093 A JP 8601093A JP H06301771 A JPH06301771 A JP H06301771A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frame memory
- signals
- adder
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 claims abstract description 96
- 238000012545 processing Methods 0.000 claims abstract description 28
- 230000010354 integration Effects 0.000 abstract description 22
- 238000000034 method Methods 0.000 description 11
- 238000010894 electron beam technology Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Facsimile Image Signal Circuits (AREA)
- Image Processing (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、走査電子顕微鏡などに
おいて、得られた画像信号を積算処理する画像信号積算
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image signal integrating device for integrating the obtained image signals in a scanning electron microscope or the like.
【０００２】[0002]
【従来の技術】走査電子顕微鏡では、細く集束された電
子ビームを試料に照射し、この走査によって得られた２
次電子を検出し、検出信号を電子ビームと同期した陰極
線管に供給して試料像を表示するようにしている。この
ような走査電子顕微鏡では、画像信号のＳＮ比を向上さ
せるため、画像信号の積算処理を行っている。図１は積
算処理のための基本構成を示しており、画像信号はＡＤ
変換器１によってディジタル信号に変換される。ＡＤ変
換器１の出力は、乗算器２によって乗算処理された後、
加算器３に供給される。加算器３はフレームメモリー４
から読み出され、乗算器５で乗算処理された所定のアド
レスの画素信号と乗算器２の乗算処理された信号とを加
算する。そして、加算処理された信号は、該特定アドレ
スに書き込まれる。2. Description of the Related Art In a scanning electron microscope, a sample obtained by irradiating a sample with a finely focused electron beam,
Secondary electrons are detected and a detection signal is supplied to a cathode ray tube synchronized with the electron beam to display a sample image. In such a scanning electron microscope, image signal integration processing is performed in order to improve the SN ratio of the image signal. FIG. 1 shows a basic configuration for integration processing, in which the image signal is AD.
It is converted into a digital signal by the converter 1. The output of the AD converter 1 is multiplied by the multiplier 2 and then
It is supplied to the adder 3. The adder 3 is the frame memory 4
The pixel signal of the predetermined address read out from the above and subjected to the multiplication processing by the multiplier 5 and the signal subjected to the multiplication processing of the multiplier 2 are added. Then, the added signal is written to the specific address.
【０００３】このような構成で、乗算器２は入力信号に
対し、例えば、１／２の乗算処理を施す。また、乗算器
５は、フレームメモリー４の特定アドレスの信号に対し
て１／２の乗算処理を施す。加算器３は１／２となった
両信号の加算を行い、加算信号をフレームメモリー４の
該所定アドレスに書き込む。このような処理をフレーム
メモリー４中の全アドレスに対して繰り返し行うことに
より、フレームメモリー４には画像信号が積算された信
号が格納され、このフレームメモリー４の信号を逐次読
みだし、図示していない陰極線管に供給すれば、陰極線
管上にはＳＮ比の向上した像が表示される。With such a configuration, the multiplier 2 subjects the input signal to, for example, 1/2 multiplication processing. Further, the multiplier 5 performs a 1/2 multiplication process on the signal of the specific address in the frame memory 4. The adder 3 adds the two halved signals and writes the added signal to the predetermined address of the frame memory 4. By repeatedly performing such processing for all addresses in the frame memory 4, a signal in which the image signals are integrated is stored in the frame memory 4, and the signals in the frame memory 4 are sequentially read and are shown in the figure. If it is supplied to a cathode ray tube that does not exist, an image with an improved SN ratio is displayed on the cathode ray tube.
【０００４】図２は図１の基本構成の具体的な回路を示
しており、図１と同一構成要素には同一番号を付してそ
の詳細な説明は省略する。図中６は乗加算器であり、図
１における乗算器２，乗算器５，加算器３の動作を実行
する。乗加算器６は乗加算器の制御信号を発生する制御
信号発生器７によってその乗算、加算の制御が行われ
る。８はフレームメモリー４の読み取りと書き込み（Ｒ
／Ｗ）のための信号を発生するＲ／Ｗ信号発生器であ
り、また、９はフレームメモリー４のメモリーアドレス
信号の発生器である。FIG. 2 shows a specific circuit of the basic configuration of FIG. 1. The same components as those of FIG. 1 are designated by the same reference numerals and detailed description thereof will be omitted. Reference numeral 6 in the figure denotes a multiply-adder, which executes the operations of the multiplier 2, the multiplier 5, and the adder 3 in FIG. The multiplication / adder 6 is controlled by the control signal generator 7 which generates a control signal for the multiplication / adder, for its multiplication and addition. 8 is reading and writing of the frame memory 4 (R
/ W) is an R / W signal generator for generating a signal, and 9 is a memory address signal generator for the frame memory 4.
【０００５】１０はフレームメモリー４の出力をアナロ
グ信号に変換するＤＡ変換器である。１１はＡＤ変換器
１，制御信号発生器７，フレームメモリー４の読み取り
書き込みのための信号発生器８，メモリーアドレス信号
発生器９を動作させるためのクロック信号を発生するク
ロック信号発生器である。１２はクロック信号発生器１
１からのクロック信号を分周し、各回路に供給する分周
器である。このような構成の動作を次に説明する。Reference numeral 10 is a DA converter for converting the output of the frame memory 4 into an analog signal. Reference numeral 11 is a clock signal generator for generating a clock signal for operating the AD converter 1, the control signal generator 7, the signal generator 8 for reading / writing the frame memory 4, and the memory address signal generator 9. 12 is a clock signal generator 1
It is a frequency divider that divides the clock signal from 1 and supplies it to each circuit. The operation of such a configuration will be described below.
【０００６】この図２に示した回路で、図１の基本構成
で示した画像信号の積算処理は、乗加算器６において、
新たな入力信号の重み付けと、フレームメモリー４から
読み出された信号の重み付けと、両信号の加算処理と、
加算結果のメモリー４への書き込みを行うことによって
実行される。その結果、フレームメモリー４の各アドレ
スの画素には、積算処理された信号が格納される。フレ
ームメモリー４に記憶された信号は、メモリーアドレス
信号発生器９からのアドレス指定と、信号発生器８から
の読みだし信号により、順に読み出され、ＤＡ変換器１
０を経由して陰極線管（図示せず）に供給される。In the circuit shown in FIG. 2, the multiplication processing of the image signal shown in the basic configuration of FIG.
Weighting of a new input signal, weighting of a signal read from the frame memory 4, and addition processing of both signals,
It is executed by writing the addition result to the memory 4. As a result, the integrated signal is stored in the pixel at each address of the frame memory 4. The signals stored in the frame memory 4 are sequentially read by the address designation from the memory address signal generator 9 and the read signal from the signal generator 8, and the DA converter 1
It is supplied to the cathode ray tube (not shown) via 0.
【０００７】[0007]
【発明が解決しようとする課題】上記した構成でフレー
ムメモリー４内の各アドレスの画素に記憶される信号
は、各々積算処理されるため、ＳＮ比の高い像信号が得
られる。ところで、像信号のＳＮ比向上の他の手段とし
て、１フレームの像信号を得る時間を長くすることも行
われている。例えば、走査電子顕微鏡では、試料上の電
子ビームのディジタル走査をゆっくりと行い、試料上の
走査領域の各点における電子ビームの照射時間を長くす
ることが行われている。この場合、試料上の各点からの
信号量が増え、結果的に像のＳＮ比を向上させることが
できる。この電子ビームの走査速度は、観察対象の試料
の種類や、信号の種類、例えば、２時電子信号か反射電
子信号かによって適宜変えられる。The signals stored in the pixels at the respective addresses in the frame memory 4 in the above-described structure are integrated so that an image signal having a high SN ratio can be obtained. By the way, as another means for improving the SN ratio of the image signal, it is also performed to lengthen the time for obtaining the image signal of one frame. For example, in a scanning electron microscope, digital scanning of an electron beam on a sample is slowly performed, and the irradiation time of the electron beam at each point of a scanning region on the sample is lengthened. In this case, the signal amount from each point on the sample increases, and as a result, the SN ratio of the image can be improved. The scanning speed of the electron beam can be appropriately changed depending on the type of sample to be observed and the type of signal, for example, a 2 o'clock electron signal or a reflected electron signal.
【０００８】この電子ビームの走査速度を変えた場合、
フレーム積算処理を行うための乗加算器６の制御、フレ
ームメモリー４への信号の書き込みと読みだし、メモリ
ーアドレスの指定などは、この走査速度に応じてタイミ
ングを調整しなければならない。この調整は、基本クロ
ック発生器１１からのクロック信号を分周器１２によっ
て分周することによって行う。すなわち、走査速度が遅
くなった場合、分周されたクロック信号の間隔は長くさ
れる。しかしながら、このような方式では、クロック信
号の周期が変化するために、信号発生器７，８，９のそ
れぞれが異なった周期のクロック信号に対応できなけれ
ばならず、回路構成が複雑となる。特に、信号発生器
７，８，９としては、高集積ロジック素子を用いた場合
には、その素子が特定の周期のクロック信号にしか対応
できないために、余分な回路を必要とする。When the scanning speed of this electron beam is changed,
The timing of controlling the multiplier / adder 6 for performing frame integration processing, writing / reading a signal to / from the frame memory 4, and designating a memory address must be adjusted according to the scanning speed. This adjustment is performed by dividing the clock signal from the basic clock generator 11 by the frequency divider 12. That is, when the scanning speed becomes slow, the intervals of the divided clock signals are lengthened. However, in such a system, since the cycle of the clock signal changes, each of the signal generators 7, 8 and 9 must be able to handle the clock signal of a different cycle, and the circuit configuration becomes complicated. In particular, as the signal generators 7, 8 and 9, when a highly integrated logic element is used, the element can correspond only to a clock signal of a specific cycle, so that an extra circuit is required.
【０００９】本発明は、このような点に鑑みてなされた
もので、その目的は、簡単な構成により、走査速度に応
じて画像信号の積算処理を行うことができる装置を実現
するにある。The present invention has been made in view of the above points, and an object thereof is to realize an apparatus capable of performing an integration process of image signals according to a scanning speed with a simple configuration.
【００１０】[0010]
【課題を解決するための手段】本発明に基づく画像信号
積算装置は、画像信号が記憶される第１のフレームメモ
リーと、第２のフレームメモリーと、第１のフレームメ
モリー中の所定アドレスの画素信号と該アドレスと対応
する第２のフレームメモリー中のアドレスの画素信号を
読みだし、両信号に重み付けを行った後に加算処理し、
加算処理された信号を第２のフレームメモリーの該アド
レスに記憶させるユニットを備えており、第１のフレー
ムメモリーの所定画素領域ごとに映像信号の格納が終了
した後、第１と第２のフレームメモリー中の該所定画素
領域の信号の重み付けと加算処理を実行するように構成
したを特徴としている。An image signal integrating device according to the present invention is a first frame memory for storing image signals, a second frame memory, and a pixel at a predetermined address in the first frame memory. The pixel signal of the address corresponding to the signal and the address in the second frame memory is read, both signals are weighted, and then addition processing is performed.
A unit for storing the added signal at the address of the second frame memory is provided, and the first and second frames are stored after the storage of the video signal is completed for each predetermined pixel area of the first frame memory. It is characterized in that the weighting and addition processing of the signal of the predetermined pixel area in the memory is executed.
【００１１】[0011]
【作用】本発明に基づく画像信号積算装置は、第１と第
２のフレームメモリーを設け、第１のフレームメモリー
は画像信号をそのフレーム速度に応じて記憶し、第１と
第２のフレームメモリー内に記憶された信号の積算処理
を第１のフレームメモリーへの画像信号の記憶動作とは
独立して行う。The image signal accumulating device according to the present invention is provided with the first and second frame memories, and the first frame memory stores the image signal according to the frame speed thereof. The integration processing of the signals stored therein is performed independently of the operation of storing the image signals in the first frame memory.
【００１２】[0012]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図３は本発明に基づく画像信号積算装置の
一実施例を示しており、図２の従来装置と同一部分には
同一番号が付されている。ＡＤ変換器１によってディジ
タル信号に変換された信号は、第１のフレームメモリー
１３に供給されて記憶される。１４はフレームメモリー
１３に記憶された信号と第２のフレームメモリー１５に
記憶された信号の乗算と加算処理を行う乗加算器であ
り、図２の従来装置における乗加算器６と同等の回路で
ある。１６は乗加算器１４の制御信号を発生する制御信
号発生器であり、また、１７は第１と第２のフレームメ
モリー１３，１５のメモリーアドレスを指定するメモリ
ーアドレス発生器である。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 3 shows an embodiment of an image signal integrating device according to the present invention, in which the same parts as those of the conventional device of FIG. 2 are designated by the same reference numerals. The signal converted into a digital signal by the AD converter 1 is supplied to and stored in the first frame memory 13. Reference numeral 14 denotes a multiplier / adder that performs multiplication and addition processing of the signal stored in the frame memory 13 and the signal stored in the second frame memory 15, and is a circuit equivalent to the multiplier / adder 6 in the conventional apparatus of FIG. is there. Reference numeral 16 is a control signal generator that generates a control signal for the power adder 14, and reference numeral 17 is a memory address generator that specifies the memory addresses of the first and second frame memories 13 and 15.
【００１３】１８は第１のフレームメモリー１３の読み
込みと書き込みを行うための信号を発生するＲ／Ｗ信号
発生器であり、１９は第２のフレームメモリー１５の読
み込みと書き込みを行うための信号を発生するＲ／Ｗ信
号発生器である。制御信号発生器１６、メモリーアドレ
ス発生器１７、Ｒ／Ｗ信号発生器１８，１９は、基本ク
ロック発生器１１からの基本クロックに基づいて動作す
る。２０はサンプリング周期選択器であり、第１のフレ
ームメモリー１３の書き込み信号の発生周期を選択す
る。このような構成の動作を以下説明する。Reference numeral 18 is an R / W signal generator for generating a signal for reading and writing in the first frame memory 13, and 19 is a signal for reading and writing in the second frame memory 15. It is an R / W signal generator for generation. The control signal generator 16, the memory address generator 17, and the R / W signal generators 18 and 19 operate based on the basic clock from the basic clock generator 11. Reference numeral 20 denotes a sampling cycle selector, which selects the generation cycle of the write signal of the first frame memory 13. The operation of such a configuration will be described below.
【００１４】ＡＤ変換器１によってディジタル信号に変
換された映像信号は、第１のフレームメモリー１３に書
き込まれる。この書き込みのタイミングは、Ｒ／Ｗ信号
発生器１８からの信号に基づいて行われる。この書き込
み信号は、映像信号の１フレーム当たりの時間に応じて
サンプリング周期選択器２０により、クロック信号発生
器１１からの基本クロックを分周することによって得ら
れる。The video signal converted into a digital signal by the AD converter 1 is written in the first frame memory 13. The timing of this writing is performed based on the signal from the R / W signal generator 18. This write signal is obtained by dividing the basic clock from the clock signal generator 11 by the sampling period selector 20 according to the time per frame of the video signal.
【００１５】乗加算器１４は第１のフレームメモリー１
３と第２のフレームメモリー１５に記憶された信号の乗
算と加算処理を実行する。すなわち、メモリーアドレス
発生器１７により指定された第１と第２のフレームメモ
リー内のアドレスの信号が読取られ、両信号は乗加算器
１４に供給される。この乗加算器１４において、両信号
は乗算処理によりたとえば各々１／２の強度とされ、そ
の後、両信号は加算される。The multiplier / adder 14 is the first frame memory 1
3 and the signals stored in the second frame memory 15 are multiplied and added. That is, the signals of the addresses in the first and second frame memories designated by the memory address generator 17 are read, and both signals are supplied to the multiplier / adder 14. In the multiplier / adder 14, the two signals are each made to have an intensity of, for example, 1/2 by a multiplication process, and then the two signals are added.
【００１６】加算された信号は、第２のフレームメモリ
ー１５の上記読み取られたアドレスに再び書き込まれ
る。この第１と第２のフレームメモリー１３，１５の各
アドレスの信号の読取りと乗加算器１４における乗算，
加算処理と、加算結果の第２のフレームメモリー１５へ
の書き込みとを繰り返し行うことにより、第２のフレー
ムメモリー１５内には積算処理された画像信号が得られ
ることになる。第２のフレームメモリー１５内の画像信
号は、ＤＡ変換器１０を介して陰極線管（図示せず）に
供給され、ＳＮ比の向上した像を表示させることができ
る。The added signal is rewritten to the read address of the second frame memory 15. The reading of the signals at the respective addresses of the first and second frame memories 13 and 15 and the multiplication in the multiplier / adder 14,
By repeatedly performing the addition process and the writing of the addition result to the second frame memory 15, the integrated image signal can be obtained in the second frame memory 15. The image signal in the second frame memory 15 is supplied to a cathode ray tube (not shown) via the DA converter 10 so that an image with an improved SN ratio can be displayed.
【００１７】次に、第１のフレームメモリー１３への画
像信号の書き込みと、第１と第２のフレームメモリー１
３，１５に記憶された信号の積算処理のタイミングを図
４に基づいて説明する。図４（ａ）は、第１のフレーム
メモリー１３への画像信号の書き込みの様子を示してお
り、白い丸が各アドレスに書き込まれた信号である。こ
の第１のフレームメモリー１３の最初のラインＬ１への
画像信号の書き込み時には、乗加算器１４を用いた積算
処理は休止されている。また、この実施例では、第１の
フレームメモリー１３への画像信号の書き込みの周期
は、最小周期の２倍とされている。すなわち、走査電子
顕微鏡を例にとれば、試料上の電子ビームの走査速度が
最大の走査速度の１／２とされている。Next, the writing of the image signal to the first frame memory 13 and the first and second frame memories 1 are performed.
The timing of the integration processing of the signals stored in Nos. 3 and 15 will be described with reference to FIG. FIG. 4A shows how the image signal is written in the first frame memory 13, and the white circles are the signals written at the respective addresses. At the time of writing the image signal to the first line L 1 of the first frame memory 13, the integration process using the power adder 14 is stopped. Further, in this embodiment, the cycle of writing the image signal to the first frame memory 13 is set to twice the minimum cycle. That is, taking a scanning electron microscope as an example, the scanning speed of the electron beam on the sample is ½ of the maximum scanning speed.
【００１８】第１のフレームメモリー１３の最初のライ
ンＬ１への信号の書き込みが終了した後、第１のフレー
ムメモリー１３の２番目のラインＬ２への信号の書き込
みが実行される。この時、最初のラインＬ１についての
信号の積算処理が並行して行われる。図４（ｂ）は、第
１のフレームメモリー１３の２番目のラインＬ２への信
号の書き込みと、第１と第２のフレームメモリー１３，
１５の信号積算処理のタイミングを示しており、白い丸
は第１のフレームメモリー１３に書き込まれた信号を、
斜線を施した丸は、積算処理された信号を示している。After the writing of the signal to the first line L 1 of the first frame memory 13 is completed, the writing of the signal to the second line L 2 of the first frame memory 13 is executed. At this time, the signal integration processing for the first line L 1 is performed in parallel. FIG. 4B shows the writing of a signal to the second line L 2 of the first frame memory 13 and the first and second frame memories 13,
15 shows the timing of the signal integration processing of 15, where the white circles represent the signals written in the first frame memory 13,
The shaded circles indicate the signals that have been integrated.
【００１９】この図から明らかなように、積算処理は、
基本クロック信号発生器１１からの基本クロックの周期
（最大の走査速度に対応した最も短い周期）に基づいて
実行され、第１のフレームメモリー１３への信号の書き
込みは、基本クロックの周期の１／２のタイミングで行
われているので、フレームメモリーの最初のラインの積
算処理が終了した段階で、第１のフレームメモリー１３
への信号の書き込みは、２番目のラインＬ２の半分まで
実行される。その後、第１のフレームメモリー１３の２
番目のラインＬ２の全体に信号が書き込まれるまで、積
算処理は休止される。そして、第１のフレームメモリー
１３の２番目のラインＬ２の全てについて信号の書き込
みが終了した後、２番目のラインＬ２についての積算処
理が、第１のフレームメモリー１３の３番目のラインの
信号の書き込みと並行して実行される。As is apparent from this figure, the integration process is
It is executed based on the cycle of the basic clock from the basic clock signal generator 11 (the shortest cycle corresponding to the maximum scanning speed), and the writing of the signal to the first frame memory 13 is 1 / of the cycle of the basic clock. Since it is performed at the timing of 2, the first frame memory 13
Writing a signal to is performed up to half of the second line L 2 . After that, 2 of the first frame memory 13
The integration process is suspended until the signal is written in the entire second line L 2 . Then, after the signal writing for all of the second line L 2 of the first frame memory 13 is completed, the integration processing for the second line L 2 is performed for the third line of the first frame memory 13. It is executed in parallel with the writing of signals.
【００２０】このように、第１のフレームメモリー１３
への画像信号の書き込みは、１フレームの画像信号を得
る時間に対応して行われる一方、第１と第２のフレーム
メモリーに格納されている信号の積算処理は、第１のフ
レームメモリー１３への信号の書き込みとは独立したタ
イミングで行うことができる。そのため、積算処理を行
うための各回路、すなわち、乗加算器１４の制御信号発
生器１６、メモリーアドレス発生器１７、Ｒ／Ｗ信号発
生器１８，１９は、常に基本クロック発生器１１からの
クロック信号によって動作させることができる。なお、
画像信号の１フレームの時間が変化した場合、例えば、
走査電子顕微鏡で電子ビームの走査速度を遅くしたり速
くした場合には、サンプリング周期選択器２０における
周期をその走査速度に応じて変化させれば良い。Thus, the first frame memory 13
The image signals are written to the first frame memory 13 while the image signals are stored in the first and second frame memories while the image signals are written to the first frame memory 13. This can be performed at a timing independent of the writing of the signal. Therefore, each circuit for performing the integration process, that is, the control signal generator 16, the memory address generator 17, and the R / W signal generators 18 and 19 of the multiplier / adder 14 are always provided with the clock from the basic clock generator 11. It can be operated by a signal. In addition,
When the time of one frame of the image signal changes, for example,
When the scanning speed of the electron beam is made slower or faster by the scanning electron microscope, the cycle in the sampling cycle selector 20 may be changed according to the scanning speed.
【００２１】以上本発明の一実施例を詳述したが、本発
明はこの実施例に限定されない。例えば、本発明の画像
信号積算装置は、走査電子顕微鏡の画像信号のみなら
ず、電子ビームやイオンビームを走査することによって
画像信号を得る全ての装置、あるいは、レーザー顕微鏡
による画像信号やビテオカメラからの画像信号を積算す
る場合にも適用することができる。Although one embodiment of the present invention has been described in detail above, the present invention is not limited to this embodiment. For example, the image signal accumulating device of the present invention is not limited to the image signal of the scanning electron microscope, but all devices that obtain an image signal by scanning an electron beam or an ion beam, or an image signal by a laser microscope or a video camera It can also be applied when integrating image signals.
【００２２】また、実施例では、アナログ信号をＡＤ変
換器によってディジタル信号に変換し、また、ディジタ
ル信号をＤＡ変換器によってアナログ信号に変換して陰
極線管に供給するように構成したが、最初からディジタ
ル信号が供給される場合や、積算信号をディジタル信号
で出力する場合にも本発明を適用することができる。更
に、第１のフレームメモリーの１ライン分の信号の書き
込みが終了した都度、第１と第２のフレームメモリーの
信号の積算処理を実行するようにしたが、第１のフレー
ムメモリーの２ライン分の信号の書き込みが終了した都
度積算処理を行っても良いし、逆に１／２ラインの書き
込みごとに積算処理を行っても良い。In the embodiment, the analog signal is converted into the digital signal by the AD converter, and the digital signal is converted into the analog signal by the DA converter and supplied to the cathode ray tube. The present invention can be applied to the case where a digital signal is supplied and the case where the integrated signal is output as a digital signal. Moreover, the integration processing of the signals of the first and second frame memories is executed every time the writing of the signals of one line of the first frame memory is completed. The integration process may be performed each time the writing of the signal is finished, or conversely, the integration process may be performed every writing of the 1/2 line.
【００２３】[0023]
【発明の効果】以上説明したように、本発明に基づく画
像信号積算装置は、第１と第２のフレームメモリーを設
け、第１のフレームメモリーは画像信号をそのフレーム
速度に応じて記憶し、第１と第２のフレームメモリー内
に記憶された信号の積算処理を第１のフレームメモリー
への画像信号の記憶動作とは独立して行うように構成し
たので、第１と第２のフレームメモリーに格納されてい
る信号の積算処理は、第１のフレームメモリーへの信号
の書き込みとは独立したタイミングで行うことができ
る。そのため、積算処理を行うための各回路、すなわ
ち、乗加算器の制御信号発生器、メモリーアドレス発生
器、Ｒ／Ｗ信号発生器は、常に基本クロック発生器から
のクロック信号によって動作させることができる。した
がって、各回路の構成を簡単化することができ、特に、
高集積ロジック回路を用いた場合に有効である。As described above, the image signal accumulating device according to the present invention is provided with the first and second frame memories, and the first frame memory stores the image signal according to its frame speed. Since the integration processing of the signals stored in the first and second frame memories is performed independently of the operation of storing the image signal in the first frame memory, the first and second frame memories are The integration processing of the signals stored in the memory can be performed at a timing independent of the signal writing to the first frame memory. Therefore, each circuit for performing the integration process, that is, the control signal generator, the memory address generator, and the R / W signal generator of the power adder can always be operated by the clock signal from the basic clock generator. . Therefore, the configuration of each circuit can be simplified, and in particular,
This is effective when using a highly integrated logic circuit.
【図１】画像信号積算の基本構成を示す図である。FIG. 1 is a diagram showing a basic configuration of image signal integration.
【図２】従来の画像信号積算装置を示す図である。FIG. 2 is a diagram showing a conventional image signal integrating device.
【図３】本発明の一実施例である画像信号積算装置を示
す図である。FIG. 3 is a diagram showing an image signal integrating device according to an embodiment of the present invention.
【図４】画像信号の書き込みと積算処理のタイミングを
説明するための図である。FIG. 4 is a diagram for explaining timings of writing an image signal and integration processing.
１ ＡＤ変換器 ２，５ 乗算器 ３ 加算器 ４，１３，１５ フレームメモリー ６，１４ 乗加算器 ７，１６ 乗加算器制御信号発生器 ８，１８，１９ Ｒ／Ｗ信号発生器 ９，１７ メモリーアドレス発生器 １０ ＤＡ変換器 １１ クロック信号発生器 １２ 分周器 ２０ サンプリング周期選択器 1 AD converter 2,5 multiplier 3 adder 4,13,15 frame memory 6,14 power adder 7,16 power adder control signal generator 8,18,19 R / W signal generator 9,17 memory Address generator 10 DA converter 11 Clock signal generator 12 Frequency divider 20 Sampling cycle selector
Claims (1)
モリーと、第２のフレームメモリーと、第１のフレーム
メモリー中の所定アドレスの画素信号と該アドレスと対
応する第２のフレームメモリー中のアドレスの画素信号
を読みだし、両信号に重み付けを行った後に加算処理
し、加算処理された信号を第２のフレームメモリーの該
アドレスに記憶させるユニットを備えており、第１のフ
レームメモリーの所定画素領域ごとに映像信号の格納が
終了した後、第１と第２のフレームメモリー中の該所定
画素領域の信号の重み付けと加算処理を実行するように
構成した画像信号積算装置。1. A first frame memory in which an image signal is stored, a second frame memory, a pixel signal at a predetermined address in the first frame memory, and a second frame memory in the second frame memory corresponding to the address. It is provided with a unit for reading out a pixel signal of an address, weighting both signals, and then performing addition processing, and storing the signal subjected to the addition processing at the address of the second frame memory. An image signal integrating device configured to perform weighting and addition processing of signals of the predetermined pixel regions in the first and second frame memories after the storage of the video signal for each pixel region is completed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086010A JPH06301771A (en) | 1993-04-13 | 1993-04-13 | Picture signal integrating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086010A JPH06301771A (en) | 1993-04-13 | 1993-04-13 | Picture signal integrating device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301771A true JPH06301771A (en) | 1994-10-28 |
Family
ID=13874724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086010A Withdrawn JPH06301771A (en) | 1993-04-13 | 1993-04-13 | Picture signal integrating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301771A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0811999A2 (en) | 1996-06-07 | 1997-12-10 | Hitachi, Ltd. | Scanning microscope |
-
1993
- 1993-04-13 JP JP5086010A patent/JPH06301771A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0811999A2 (en) | 1996-06-07 | 1997-12-10 | Hitachi, Ltd. | Scanning microscope |
| EP0811999A3 (en) * | 1996-06-07 | 2004-02-25 | Hitachi, Ltd. | Scanning microscope |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5231673A (en) | Apparatus for geometrical correction of a distored image | |
| JPH1021387A (en) | Image processor and processing method | |
| JPS5856877B2 (en) | display device | |
| JPH06301771A (en) | Picture signal integrating device | |
| JPS6141274A (en) | Digital gradation converter | |
| JP3041901B2 (en) | Apparatus for converting line scans into vertical sawtooth scans with stripes. | |
| JPS6316199Y2 (en) | ||
| JPH0724660B2 (en) | Ultrasonic diagnostic equipment | |
| JPH04351078A (en) | Special effect generating circuit | |
| JPH0993490A (en) | Infrared image pickup device | |
| JPH10178634A (en) | Image correlation arithmetic unit | |
| JP2713313B2 (en) | Image processing method and apparatus | |
| JPH02135880A (en) | Image pickup device | |
| JP3473170B2 (en) | Signal processing device | |
| JP2520414B2 (en) | Digital convergence circuit | |
| JP2884588B2 (en) | Image output device | |
| JPH03117280A (en) | Generating circuit for optional picture magnification signal | |
| JP2005184651A (en) | Display device | |
| JP3055212B2 (en) | Image processing device | |
| JPH0651037B2 (en) | Image processing device | |
| JPS62252265A (en) | Inproved picture processor concerning data selecting table | |
| JPH05134656A (en) | Image display size varying circuit | |
| JPH0421188A (en) | Method for processing image information | |
| JPH11341344A (en) | Electronic camera provided with dynamic range expanding function | |
| JPH0354857B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |