JPH06301710A - 倍精度積和演算方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタルシグナルプロセッサ（ＤＳＰ）等に
おける倍精度積和演算方法および積和演算装置に関し、
単精度ＤＳＰを用いた倍精度データの積和演算のサイク
ル数を従来のデータ１組あたりの６サイクル以下に短縮
することを目的とする。 【構成】下位の単位語長同士の下位部分積を求めて、該
下位部分積のそれまでの累積に加算することと、上位の
単位語長同士の上位部分積を求めて、該上位部分積のそ
れまでの累積に加算することと、一方の上位単位語長と
他方の下位単位語長との中位部分積を求め、該中位部分
積のそれまでの累積に加算することとを、全データ対に
対して順次おこない、最後に中位部分積の累積を下位部
分積の累積と上位部分積の累積とに加算できるように、
中位部分積の累積を保持する中位アキュムレータと、中
位アキュムレータの保持データを下位アキュムレータま
たは上位アキュムレータの保持データに桁合わせするシ
フタと新たに設けた構成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルシグナルプロ
セッサ（ＤＳＰ）等における倍精度積和演算方法および
積和演算装置に関する。

【０００２】デジタル携帯電話システム等では、送受信
信号をデジタルに処理するためにデジタルシグナルプロ
セッサ（以下ＤＳＰと略称）が多用されている。このよ
うな携帯機器は電源として電池を用いているため、使用
時間を延ばすために電力消費が少ないことが要求され、
このため組み込まれるＤＳＰにも低消費電力化が強く要
求される。

【０００３】これらの条件と演算のアルゴリズム等を配
慮した結果、このような携帯機器のデジタル信号処理に
は現在16ビット固定小数点ＤＳＰが主として使われてい
る。しかし、実際の動作プログラムを効率化するために
は、16ビット単精度だけでは充分でなく一部に倍精度演
算も必要てある。特に、デジタル信号処理で多用されて
いる積和演算は倍精度演算が必要なことが多い。最近の
ＤＳＰではパイプライン方式により、単精度積和演算は
１データ当たり１ステップで実行できるようになってい
るので、演算速度や消費電力の点で問題となることはな
いが、固定少数点ＤＳＰでの倍精度積和演算はまだそれ
ほど効率的な方法が無いため、その開発が要望されてい
る。

【０００４】

【従来の技術】まず、固定小数点ＤＳＰ（１６ビットを
例とする）で実現される従来の倍精度積和演算方法につ
いて説明する。

【０００５】図５は、一例として従来の１６ビット固定
少数点ＤＳＰの演算部を示したものであり、倍精度演算
に関係する演算系の部分のみを示す。このＤＳＰは積和
演算などをリアルタイムで高速処理可能とするために、
命令制御系と演算系とを基本的に分離して持ち、命令制
御系での命令フェッチ、命令デコードと、演算系での演
算処理とはそれぞれパイプライン的に並列処理が行われ
ものであるが、図では演算系の主要部が示されている。

【０００６】図５において、MPY は３２ビットの乗算
器、ADD は40ビット加算器、reg A 、reg B はそれぞれ
16ビット( 単精度) の乗算器入力レジスタ、reg P は32
ビット( 倍精度) の乗算結果レジスタ、acc C 、acc D
はそれぞれ40ビットのアキュムレータ、BS1 はビットシ
フタ、SEL1〜SEL4はセレクタである。

【０００７】乗算器MPY,加算器ADD,セレクタSEL1〜SEL
4、ビットシフタBS1 は、図示せぬ命令制御系からの制
御信号によって制御され、乗算器MPY は二つの16ビット
( 単位語長) レジスタreg A,reg B が保持するデータを
乗算して、積のデータを32ビット(2倍語長) の乗算結果
レジスタreg P に出力する。シフタBS1 は、例えばゲー
ト構成のセレクタよりなり、制御系からの制御に基づい
て乗算結果レジスタregP に保持されている32ビットの
データに16ビットの右シフトあるいは左シフトを行いつ
つ、または単に通過させて、セレクタSEL1の一入力に与
える。加算器ADDには、3 つのセレクタを介して、乗算
結果Ｐ，二つのアキュムレータacc C, accDが保持する4
0ビットのデータＣ、Ｄが選択的に与えられ、加算演算
を行い、その結果をもとのアキュムレータacc C, acc D
に出力する。

【０００８】従来の固定小数点ＤＳＰでの倍精度乗算の
原理は、図６に示すように、単位語長の２倍の語長をも
つ二つのオペランドA,B をそれぞれ単位語長の上位桁A
H,BHと下位桁AL,BL とにわけて、単位語長用の乗算器に
よるAL＊BLで（ｕ＊ｕ）乗算を一回、AH＊BL, BH＊ALで
(s＊u)演算を二回、AH＊BHで(s＊s)演算を一回の計４回
の部分積を求める乗算と、これらの乗算結果の部分積の
加算とからなる。ここで、ｕは符号を持たないデータ
（unsigned) 、ｓは符号付きのデータ(signed)をそれぞ
れ示す。

【０００９】上記で求まる部分積は、それまでの部分積
の累積結果を保持する二つのアキュムレータacc C,acc
D に加算されることによって、新たに累積されて同じア
キュムレータ上に保持される。４０ビットのアキュムレ
ータacc C は上位アキュムレータで、上位８ビットのＣ
Ｘがオーバフロー防止用のガードビットであり、残りの
32ビットでデータ対の16ビットの上位桁同士の部分積を
保持するものである。また、４０ビットのアキュムレー
タacc D は下位アキュムレータで、上位８ビットのＤＸ
がオーバフロー防止用のガードビットであり、残りの32
ビットでデータ対の16ビットの下位桁同士の部分積を保
持するものである。単位語長が16ビットの場合には、倍
精度のデータ長は32ビット、その乗算結果は64ビットと
なる。

【００１０】一方加算器ADD のビット長は４０ビットし
かないので６４ビットの累積加算は１ステップではでき
ず、低位３２ビットから上位３２ビットへのキャリフラ
グＣを設け、６４ビットの累積加算を二回にわけて行
う。

【００１１】図７に、上記従来のＤＳＰにおいて、倍精
度積和演算に用いる演算命令を示す。上記部分積の加算
による倍精度乗算を用いての倍精度データの積和演算
は、図８の如く実現される。

【００１２】図８において、下位桁同士の部分積である
下位部分積（図６）は、64ビットで表現した場合には
上位32ビットが全０であるため、乗算結果レジスタreg
P の内容Ｐである32ビットの倍精度データをそのまま下
位アキュムレータacc D が保持する累積加算結果の下位
32ビットデータＤに加算できる。また、上位桁同士の部
分積である上位部分積を64ビットで表現すると下位32
ビットが全０であるので、同様に、上位アキュムレータ
acc C が保持する累積加算結果の上位32ビットのデータ
Ｃにそのまま加算するればよい。即ち、との累積は
それぞれ１ステップで計算できる。しかし、、で求
まるｓ＊ｕ演算による中位部分積は、加算にあたっては
シフタBS1 により符号ビットを拡張するので、48ビット
(3倍精度) となり、しかも有効ビットが６４ビットの中
央に位置しているので、この中位部分積を直接、下位部
分積の累積であるＤや、上位部分積の累積であるＣ
に加算するには、32ビットの有効ビットを２分し、二回
にわけて行う必要がある。即ち、それぞれ結果の32ビッ
トのＤやＣと和をとることが必要である。即ち、中位部
分積, を累積するには、それぞれ２ステップを必要
とする。従って、累積加算には６ステップが必要とな
り、４ステップで終わる部分積演算を並行してパイプラ
イン処理で行っても２ステップがはみ出してしまうた
め、データ対１組の累積加算に６ステップ必要となる。

【００１３】このように、１組のデータ対の乗算および
累積に６ステップを要するので、ｎ組のデータ対に対す
る積和演算には、１＋６ｎ＋１＝６ｎ＋２ステップが必
要である。これは、AH＊BL, BH＊ALで得られた中位部分
積をアキュムレータに加算する場合に、桁合わせのため
に２ステップに分けて行う必要があり、次の乗算サイク
ル中では終わらないからである。

【００１４】

【発明が解決しようとする課題】従来構成のＤＳＰを用
いて、データ対の１組ずつ乗算および累積加算を行う従
来の積和演算方法では、データ対一組の演算に６サイク
ルが必要となり、効率的でないという問題があった。

【００１５】本発明は上記課題に鑑み創出されたもの
で、単精度ＤＳＰを用いた倍精度データの積和演算のサ
イクル数を従来のデータ１組あたりの６サイクル以下に
短縮することを目的とする。

【００１６】

【課題を解決するための手段】図１は本発明の倍精度積
和演算の演算原理を示す図、図２は本発明のＤＳＰの演
算部の構成図である。

【００１７】上記問題点を解決するために本発明の倍精
度積和演算方法は、図１に示すように、下位の単位語長
同士の下位部分積を求めて、該下位部分積のそれまでの
累積に加算することと、上位の単位語長同士の上位部分
積を求めて、該上位部分積のそれまでの累積に加算する
ことと、一方の上位単位語長と他方の下位単位語長との
中位部分積を求め、該中位部分積のそれまでの累積に加
算することとを、全データ対に対して順次おこない、最
後に中位部分積の累積を下位部分積の累積と上位部分積
の累積とに加算するようにした構成であり、またそのた
めの演算装置は、図２に示すように、単位語長の乗算器
(MPY) と倍語長の加算器(ADD) とを有する積和演算装置
ににおいて、データ対の下位の単位語長同士の下位部分
積の累積を保持する下位アキュムレータ（acc D)と、デ
ータ対の上位の単位語長同士の上位部分積の累積を保持
する上位アキュムレータ(accC) と、データ対の一方の
上位単位語長と他方の下位単位語長との中位部分積の累
積を保持する中位アキュムレータと、中位アキュムレー
タの保持データを下位アキュムレータまたは上位アキュ
ムレータの保持データに桁合わせするシフタとを有する
構成である。

【００１８】

【作用】倍精度の語長(32 ビット) を持つｎ組のデータ
対 (Ａi,Ｂi)(i＝1 〜n)の積和演算について説明する。

【００１９】倍精度データは、Ａi →AiH ＋AiL 、Ｂi
→BiH ＋BiL の如く、それぞれの上位16ビットと下位16
ビットの二つの単精度データの和として表現できる。そ
して、求める積和演算結果は、

【００２０】

【数１】

【００２１】式では、各データ対毎に前項と後項の和
をとるため、前述の理由で２サイクルが必要であるのに
対して、本発明では、この演算を式の如く変形して行
うことに対応する。即ち、式において前項、と後
項，をそれぞれ全データ対に対して累積加算してか
ら、和をとっても結果が同じであることを用いている。

【００２２】本発明では、中位アキュムレータを新たに
付加したことにより、式の後項（，）がそれぞれ
１サイクルで計算できるから、積和演算の途中では後項
を中位アキュムレータで累積加算し、積和演算の最後に
前項と後項の和をとるようにした。

【００２３】即ち、上位の単位語長と下位の単位語長と
の積である中位部分積を累積する中位アキュムレータを
新たに設け、中位部分積の累積加算を単独に行う。これ
により、中位部分積の乗算結果を１サイクルで累積加算
することができ、データ対毎に中位部分積を上位アキュ
ムレータと下位アキュムレータと２サイクルで加算して
いた従来技術に比べると、データ対１組あたりの演算サ
イクルを４サイクルに短縮することができる。

【００２４】

【実施例】以下添付図により本発明の実施例を説明す
る。図２は本発明のＤＳＰの演算部の構成図、図３は本
発明のＤＳＰに新設された積和演算用命令を示す図、図
４は本発明による倍精度積和演算の実施例である。

【００２５】図１の演算部の構成で、図５の従来例との
相違点は、乗算結果の累積を保持するアキュムレータと
して、単位語長データの上位桁と下位桁との部分積を単
独で累積する４０ビット幅の中位アキュムレータacc M
を設けるとともに、該中位アキュムレータacc M が保持
するデータＭを、コマンドに従って上位へ16ビットシフ
トしたデータ（Ｍ×２¹⁶）、そのままのＭ、或いは下位
方向に16ビットシフトしたデータ（Ｍ×２^-16 ）として
出力するビットシフタBS２とを設けたことである。そし
てこれによって、図３に示す如く倍精度積和演算を効率
的に行えるようにするための命令として、AML,AMH,AMP
を設けることができる。

【００２６】このハードウエアの追加により可能となっ
た命令とその処理の内容を説明する。ＡＭＨ、ＡＭＬは
それぞれ一方のオペランドとして、中位アキュムレータ
accM が保持するデータを、アキュムレータacc D が保
持する累積結果の上位32ビットまたはアキュムレータac
c D が保持する累積結果の下位32ビットに、桁合わせし
て加算し原アキュムレータacc C またはacc D に保持さ
せる命令であり、１命令サイクルで実行される。この桁
合わせは、中位アキュムレータacc M の読出し側に付加
された第二のシフタBS2 に、これらの命令をデコードし
た制御信号が命令制御系から与えられることによって、
データ読出時に自動的にシフト処理が行われ、桁合わせ
のために処理サイクルを必要としない。

【００２７】また、ＡＭＰ，ＳＭＰは中位アキュムレー
タacc M が保持するデータと、乗算結果レジスタreg P
が保持するデータＰとの加算または減算を桁合わせなし
に行い、結果を中位アキュムレータacc M に保持させる
命令である。

【００２８】新たに設定したこれらの命令を従来の命令
を従来技術の命令とともに用いた水平型命令、並列パイ
プライン方式のDSP によるｎ組のデータ対に対する倍精
度積和演算処理の実施例を図４により説明する。

【００２９】演算開始に当たって、全てレジスタ、アキ
ュムレータは０にリセットされているものとする。 サイクル1:「LOAD aL,bL」により二つの乗算器入力レジ
スタreg A,reg B に第一データ対の一方の下位桁16ビッ
トaLと他方の下位桁bLとが転送される。

【００３０】サイクル２：「MUU 」により、乗算器入力
レジスタreg A,reg B に保持されているデータが乗算器
MPY により乗算され、32ビットの乗算結果のaL＊bLが乗
算結果レジスタreg P に保持されるとともに、「LOAD a
H,bH」命令により乗算器入力レジスタreg A,reg B に第
一データ対の一方の上位桁16ビットaHと他方の上位桁bH
とが転送される。

【００３１】サイクル３：命令「APD 」により、乗算結
果レジスタreg P が保持するＰ＝aL＊bLと下位アキュム
レータacc D の内容( このときは初期化によって０）と
が、加算器ADD により加算され、加算結果が再びacc D
に保持される。命令「MSS 」によって、乗算器入力レジ
スタreg A,reg B が保持するデータ対の一方の上位桁16
ビットaHと他方の上位桁bHとが、乗算器により乗算され
結果のaH＊bHの32ビットが乗算結果レジスタreg P に保
持される。命令「LOAD aH,bL」により乗算器入力レジス
タreg A,reg B に、第一データ対の一方の上位桁16ビッ
トaHと他方の下位桁16ビットbLが転送される。

【００３２】サイクル４：命令「APC 」により、乗算結
果レジスタreg P が保持するＰ＝aH＊bHと上位アキュム
レータacc C の内容( このときは初期化によって０）と
が、加算器ADD により加算され、加算結果が再びacc C
に保持される。命令「MSU 」によって、乗算器入力レジ
スタreg A,reg B の内容が乗算器により乗算され、乗算
結果の32ビットのaH＊bLが乗算結果レジスタreg P に保
持される。命令「LOADaL,bH」により乗算器入力レジス
タreg A,reg B に、第一データ対の一方の下位16ビット
aLと他方の上位16ビットbHが転送される。

【００３３】サイクル５：命令「AMP 」により、乗算結
果レジスタreg P が保持するＰ＝aH＊bLと中位アキュム
レータacc M の内容（このときは初期化によって０）と
が、加算器ADD により加算され、加算結果が再びacc M
に保持される。命令「MSU 」によって、乗算器入力レジ
スタreg A,reg B の内容が乗算器により乗算され、乗算
結果の32ビットのaL＊bHが乗算結果レジスタreg P に保
持される。命令「LOADaL,bL」により乗算器入力レジス
タreg A,reg B に、第二データ対の一方の下位16ビット
aLと他方の下位16ビットbLが転送される。

【００３４】サイクル６：命令「AMP 」により、乗算結
果レジスタreg P が保持するＰ＝aL＊bHと中位アキュム
レータacc M の内容( このときは初期化aH＊bLの値を保
持している) とが、加算器ADD により加算され、加算結
果が再びacc M に保持される。この際には加算器ADD に
入力する二つのオペランドの桁は同じなので直接加算で
きる。命令「MUU 」によって、乗算器入力レジスタreg
A,reg B の内容が乗算器により乗算され、乗算結果の32
ビットのaL＊bHが乗算結果レジスタreg P に保持され
る。命令「LOAD aL,bL」により乗算器入力レジスタreg
A,reg B に、第二データ対の一方の下位16ビットaLと他
方の下位16ビットbLが転送される。

【００３５】以上のサイクルで、本発明の16ビット積和
演算装置を用いて、32ビットの第一データ対の乗算が完
了し、上位アキュムレータacc C には32ビットの上位部
分積aH＊bHが、下位アキュムレータacc D には下位部分
積aL＊bLが、中位アキュムレータacc M には二つの中位
部分積の和 aH＊bL＋aL＊bH が求まる。

【００３６】乗算器入力レジスタへのデータ転送、部分
積を求める乗算、求まった部分積を対応するアキュムレ
ータ上の累積結果に加算する演算の三つの処理が、それ
ぞれ４サイクルで行われることになる。水平型命令を用
いて１サイクルで上記転送、乗算、加算の３つの処理を
並行して行うことにより、４命令サイクルで乗算が可能
となる。

【００３７】以後のデータ対に付いても同様に行うこと
により、（１＋４ｎ）サイクル終了後には、ｎ組の倍精
度データ対に対する部分積の累積が完了し、各アキュム
レータに、上位、中位、下位部分積が累積加算される。

【００３８】（４ｎ＋２）サイクル：命令「AML 」によ
り、中位アキュムレータacc M 上に保持されているｎ組
のデータ対に対する中位部分積の累計のうちの下位32ビ
ットが、下位アキュムレータ上の下位部分積の累計に加
算され下位アキュムレータ上に保持される。

【００３９】（４ｎ＋３）サイクル：命令「AMH 」によ
り、中位アキュムレータacc M 上に保持されているｎ組
のデータ対に対する中位部分積の累計のうちの上位32ビ
ットが、上位アキュムレータ上の上位部分積の累計に加
算され上位アキュムレータ上に保持される。

【００４０】以上の結果、中位アキュムレータ上の部分
積の累計値は、上位アキュムレータacc C と下位アキュ
ムレータacc D とに分割して加算され、３＋４ｎサイク
ルで全データに関する積和演算の上位桁が上位アキュム
レータ上に、下位桁が下位アキュムレータ上に求まるこ
とになる。

【００４１】

【発明の効果】以上説明した如く、本発明によれば、単
精度積和演算用のＤＳＰの演算部に、中位アキュムレー
タとシフタとを追加するだけで、従来の１データ当たり
６サイクル必要であった倍精度積和演算の処理サイクル
を４サイクルに短縮することができ、倍精度積和演算処
理の高速化が可能となるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の倍精度積和演算の演算原理を示す図

【図２】 本発明のＤＳＰの演算部の構成図

【図３】 本発明のＤＳＰに新設された積和演算用命令
を示す図

【図４】 本発明による倍精度積和演算の実施例

【図５】 従来のＤＳＰの演算部の一例の構成図

【図６】 従来の倍精度積和演算の演算原理を示す図

【図７】 従来のＤＳＰの倍精度積和演算用の命令を示
す図

【図８】 従来技術による倍精度積和演算処理の一例

【符号の説明】

MPY …乗算器、ADD …加算器、reg A,reg B …乗算器入
力レジスタ、reg P …乗算結果レジスタ, acc C …上位
アキュムレータ,acc D…下位アキュムレータ、acc M …
中位アキュムレータ、SEL1〜SEL4…セレクタ、BS1,BS2
…シフタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 単位語長の乗算と２倍単位語長の加算と
   を含み単位語長に対して倍の語長をもつ複数のデータ対
   の積の和を求める倍精度積和演算方法であって、 下位の単位語長同士の下位部分積を求めて、該下位部分
   積のそれまでの累積に加算することと、 上位の単位語長同士の上位部分積を求めて、該上位部分
   積のそれまでの累積に加算することと、 一方の上位単位語長と他方の下位単位語長との中位部分
   積を求め、該中位部分積のそれまでの累積に加算するこ
   ととを、全データ対に対して順次おこない、 最後に中位部分積の累積を下位部分積の累積と上位部分
   積の累積とに加算するようにしたことを特徴とする倍精
   度積和演算方法。
2. 【請求項２】 単位語長の乗算器(MPY) と２倍単位語長
   の加算器(ADD) とを有し単位語長に対して倍の語長をも
   つ複数のデータ対の積の和を求める演算を行う倍精度積
   和演算装置であって、 データ対の下位の単位語長同士の下位部分積の累積を保
   持する下位アキュムレータ(acc D) と、 データ対の上位の単位語長同士の上位部分積の累積を保
   持する上位アキュムレータ(acc C) と、 データ対の一方の上位単位語長と他方の下位単位語長と
   の中位部分積の累積を保持する中位アキュムレータ(acc
   M) と、 中位アキュムレータの保持データを下位アキュムレータ
   または上位アキュムレータの保持データに桁合わせする
   シフタ(BS2) と、を有することを特徴とする倍精度積和
   演算装置。