JPH06301409A - Multiple program controller - Google Patents
Multiple program controllerInfo
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- JPH06301409A JPH06301409A JP9130993A JP9130993A JPH06301409A JP H06301409 A JPH06301409 A JP H06301409A JP 9130993 A JP9130993 A JP 9130993A JP 9130993 A JP9130993 A JP 9130993A JP H06301409 A JPH06301409 A JP H06301409A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多重化プログラムコン
トローラに関する。FIELD OF THE INVENTION The present invention relates to a multiplexed program controller.
【０００２】[0002]
【従来の技術】ＦＡ（Ｆａｃｔｏｒｙ Ａｕｔｏｍａｔ
ｉｏｎ）等に多用されるプログラムコントローラは、化
学プラントのように運転を異常停止できないシステム等
に使用される場合が多く、従って信頼性の向上が求めら
れると共に、工場の無人化や保守人員の削減等を含め保
守コストの低減が要求されている。そのため、コントロ
ーラに障害が発生した場合でも、引き続き運転を継続で
きるようなプログラムコントローラシステムが求められ
ている。この目的のため、複数のコントローラを組み合
わせて１つのコントローラシステムを構成し、いずれか
のコントローラに障害が発生した場合でも運転を支障無
く継続出来るシステムが開発され、実用に供されてい
る。このシステムは、一般に多重化コントローラと呼ば
れている。以下、従来から用いられている多重化コント
ローラの２通りの方法について説明していく。2. Description of the Related Art FA (Factory Automat)
Ion) is often used in systems such as chemical plants where operation cannot be stopped abnormally. Therefore, it is required to improve reliability and unmanned factories and reduction of maintenance personnel. It is required to reduce the maintenance cost including the above. Therefore, there is a demand for a program controller system that can continue operation even if a failure occurs in the controller. For this purpose, a system has been developed and put into practical use, in which a plurality of controllers are combined to form one controller system, and even if a failure occurs in any of the controllers, operation can be continued without hindrance. This system is commonly called a multiplexing controller. Hereinafter, two methods of the conventionally used multiplexing controller will be described.
【０００３】１．図６に示すように、同じ内容（同一ラ
ダープログラムを同じタイミングで処理する）のコント
ローラを複数個使用して並列運転することにより、いず
れかのコントローラに障害が発生した場合には、その障
害が発生したコントローラのみを切り放し運転を継続す
る方法。1. As shown in FIG. 6, when a plurality of controllers having the same content (processing the same ladder program at the same timing) are used in parallel to cause a failure in one of the controllers, the failure occurs. How to continue operation by disconnecting only the controller that occurred.
【０００４】２．図７に示すように、通常は１台のコン
トローラのみで運転を行ない、そのコントローラに障害
が発生した場合には、その時点で他のコントローラに切
り換える方法。ここで、切り換えスイッチ１０は常時、
運転中のコントローラの状態を監視しており、運転中の
コントローラに障害を検出した時には、速やかに他のコ
ントローラへ自動的に切り換えるように構成されてい
る。2. As shown in FIG. 7, usually, only one controller is operated, and if a failure occurs in that controller, the controller is switched to another controller at that time. Here, the changeover switch 10 is always
The state of the controller during operation is monitored, and when a failure is detected in the controller during operation, it is automatically switched to another controller immediately.
【０００５】[0005]
【発明が解決しようとする課題】システムコントローラ
を用いたシステムにおいて信頼性を向上させるために
は、コントローラの多重化が必要となってくる。しか
し、上記した従来の多重化システムでは、コントローラ
を多重化しても、処理能力としては単一のコントローラ
と同等であり、コストパフォーマンスが悪い。In order to improve reliability in a system using a system controller, it is necessary to multiplex the controllers. However, in the conventional multiplexing system described above, even if the controllers are multiplexed, the processing capability is equivalent to that of a single controller, and the cost performance is poor.
【０００６】ところで、システムコントローラには、一
般的に処理速度の高速化が求められるが、処理速度を上
げるために高速のコントローラを用いた場合、高速のコ
ントローラ自体が高価となるため、装置コストが高くな
るという問題があった。By the way, the system controller is generally required to have a high processing speed. However, when a high speed controller is used to increase the processing speed, the high speed controller itself becomes expensive, and the device cost is reduced. There was the problem of becoming expensive.
【０００７】そこで、本発明は、処理能力が高く、しか
も低コストの多重化プログラムコントローラを提供する
ことを目的とし、より詳細には、１つのプログラムを複
数のＣＰＵが分割して処理する事により、障害が無い場
合には、多重化されている分だけ処理能力が向上すると
ともに、障害が発生した場合には、上記した従来の多重
化システムと同等の高い信頼性が得られるシステムを提
供するものである。Therefore, an object of the present invention is to provide a multiplex program controller having a high processing capacity and a low cost. More specifically, a plurality of CPUs divide one program to process the same program. In the case where there is no failure, the processing capacity is improved by the amount of multiplexing, and when a failure occurs, a system is provided which has the same high reliability as the conventional multiplexing system described above. It is a thing.
【０００８】[0008]
【課題を解決するための手段】上記課題は、本発明にお
いて、実行すべき複数のプログラムを記憶するプログラ
ムメモリと、前記プログラムメモリに格納されるプログ
ラムの先頭アドレスを記憶するアドレス記憶用記憶手段
及び該プログラムが実行中又は実行済みであることをを
表すためのフラグを記憶するフラグ用記憶手段を備え調
停機能を持つように構成された調停メモリと、前記調停
メモリに格納された情報を参照しつつ、プログラムメモ
リから未実行のプログラムを読み出し処理を実行してい
くための複数の演算装置と、接続される機器とのデータ
の入出力を行う入出力装置とで構成される多重化プログ
ラムコントローラで解決される。According to the present invention, there are provided a program memory for storing a plurality of programs to be executed, an address storage storage means for storing a start address of the program stored in the program memory, and An arbitration memory configured to have an arbitration function, which is provided with a flag storage unit that stores a flag indicating that the program is being executed or has been executed, and information stored in the arbitration memory is referred to. At the same time, it is a multiplexed program controller that is composed of a plurality of arithmetic units for reading out unexecuted programs from the program memory and executing the processing, and an input / output unit for inputting / outputting data to / from connected devices. Will be resolved.
【０００９】[0009]
【作用】個々のＣＰＵは、調停メモリとデータの交換を
行うことにより他のＣＰＵの状況を判断しながら、それ
ぞれ他のＣＰＵと重複しないようにプログラムメモリか
らプログラムを読みだし、プログラムの実行を行う。The individual CPUs execute the programs by reading the programs from the program memory so as not to overlap with the other CPUs while judging the states of the other CPUs by exchanging data with the arbitration memory. .
【００１０】[0010]
【実施例】本発明による多重化プログラムコントローラ
の一実施例を図１を参照しながら説明していく。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of a multiplexed program controller according to the present invention will be described with reference to FIG.
【００１１】高効率多重化プログラムコントローラは、
演算処理を実行する複数個のＣＰＵ１1〜１nと、接続さ
れる機器とのデータの入出力を行う入出力装置４と、プ
ログラムメモリのアドレス記憶用メモリと使用済みフラ
グ用メモリとで構成される調停メモリ２と、実行するプ
ログラムを記憶するプログラムメモリ３とで構成され
る。The highly efficient multiplexed program controller is
It is composed of a plurality of CPUs 1 1 to 1 n for executing arithmetic processing, an input / output device 4 for inputting / outputting data to / from connected devices, an address storage memory of a program memory, and a used flag memory. The arbitration memory 2 and the program memory 3 that stores the program to be executed.
【００１２】上記システムを構成する要素の中で、ＣＰ
Ｕ以外の要素はそのシステムに接続されている全ＣＰＵ
から同時に、或いは適当な調停作業を伴ってアクセスで
きるハードウェア構造を持つ。Among the constituent elements of the above system, CP
Elements other than U are all CPUs connected to the system
From the same time or with appropriate arbitration work.
【００１３】また、調停メモリ２は、調停機能を持ち、
１つのＣＰＵのみが占有して使用できる機構を持つ。調
停メモリ２は、プログラムメモリ３のアドレスを格納で
きるビット数のメモリ（アドレスエリア、以下ＡＥと略
す）と使用済みフラグとして１ビット（アドレスフラ
グ、以下ＡＦと略す）のメモリの組み合わせを１語と
し、プログラムメモリの語数の１／２の語数で構成され
ているメモリである。The arbitration memory 2 has an arbitration function,
It has a mechanism that only one CPU can occupy and use. The arbitration memory 2 uses, as one word, a combination of a memory having a number of bits capable of storing the address of the program memory 3 (address area, hereinafter abbreviated as AE) and a 1-bit (address flag, hereinafter abbreviated as AF) memory as a used flag. , A memory composed of half the number of words in the program memory.
【００１４】ＡＥは運転開始時にラダープログラムの各
ネットワークの先頭アドレスが先頭より順に書き込まれ
ており、ＡＥの空きエリア（該当するラダープログラム
が無い部分）は０がセットされているものとする。使用
済みフラグは各ネットワークが実行された（又は実行
中）か否かを表すものである。In the AE, the start address of each network of the ladder program is written in order from the start when the operation is started, and 0 is set in the empty area of the AE (the part where the corresponding ladder program does not exist). The used flag indicates whether or not each network is executed (or is being executed).
【００１５】ここでラダープログラムとは、コントロー
ラの動作を指示する為の一連の命令の集合で、コントロ
ーラの使用者によってプログラムメモリに記録されるも
のであり、図４に示すように複数の独立したネットワー
クから構成されている。Here, the ladder program is a set of a series of instructions for instructing the operation of the controller, which is recorded in the program memory by the user of the controller, and as shown in FIG. It consists of a network.
【００１６】各ＣＰＵはプログラムカウンタ（以下、Ｐ
Ｃと略す）と、調停メモリカウンタ（以下、ＣＰと略
す）とを備えている。ＰＣは各ＣＰＵがプログラムメモ
リをアクセスする際にそのアドレスを保持しているカウ
ンタである。ＣＰは調停メモリをアクセスする際に、そ
のアドレスを保持しているカウンタで、各ＣＰＵ毎に存
在する。Each CPU has a program counter (hereinafter, P
C) and an arbitration memory counter (hereinafter abbreviated as CP). The PC is a counter that holds the address when each CPU accesses the program memory. CP is a counter that holds the address when accessing the arbitration memory, and exists for each CPU.
【００１７】また、各ＣＰＵには図示しないプロセスフ
ラグ（以下、ＰＦと略す）が備えられており、これはそ
のＣＰＵが実行すべきラダープログラムが無くなった時
にセットされる。ＰＦはコントローラを構成する全ての
ＣＰＵからリセットすることが可能なハードウェア仕様
となっている。ＰＦがリセットされたときＰＣとＣＰに
０がセットされ、ＣＰＵはラダープログラムの演算処理
を開始する。Further, each CPU is provided with a process flag (hereinafter abbreviated as PF) not shown, which is set when there is no ladder program to be executed by that CPU. The PF has a hardware specification that can be reset from all CPUs that configure the controller. When PF is reset, PC and CP are set to 0, and the CPU starts the arithmetic processing of the ladder program.
【００１８】図２に、本実施例における運転中の基本的
な動作サイクルを示す。FIG. 2 shows a basic operation cycle during operation in this embodiment.
【００１９】本実施における動作サイクルは、調停メモ
リの初期化を行うクリアサイクルＡと、プログラムメモ
リからプログラムを読み出し演算処理を行う処理サイク
ルＢと、処理結果の入出力を行う入出力サイクルＣとで
構成される。The operation cycle in this embodiment is a clear cycle A for initializing the arbitration memory, a processing cycle B for reading a program from the program memory for arithmetic processing, and an input / output cycle C for inputting / outputting processing results. Composed.
【００２０】クリアサイクルＡは、複数のＣＰＵのいず
れか１つで実行され、調停メモリのＡＦ全てと、ＰＦの
全てをリセットする。The clear cycle A is executed by any one of a plurality of CPUs and resets all AFs and PFs in the arbitration memory.
【００２１】処理サイクルＢは、各ＣＰＵがラダープロ
グラムの演算処理を行うサイクルである。The processing cycle B is a cycle in which each CPU executes the arithmetic processing of the ladder program.
【００２２】各ＣＰＵで実施される処理サイクル（プロ
グラムメモリからプログラムを読み出し、演算する工
程）のフローを図３に示し、詳細に説明していく。The flow of the processing cycle (the step of reading the program from the program memory and calculating) executed in each CPU is shown in FIG. 3 and will be described in detail.
【００２３】ステップＳ１では、ＣＰＵ１が、ラダープ
ログラムをアクセスする時、まず始めにＣＰＵ１のＣＰ
の示す調停メモリの内容を読み出し、ステップＳ２に進
む。In step S1, when the CPU 1 accesses the ladder program, first the CP of the CPU 1
The contents of the arbitration memory indicated by are read and the process proceeds to step S2.
【００２４】ステップＳ２では、このＡＥの内容が０で
あるかＣＰの値が調停メモリの最終アドレスより大きけ
れば、ステップＳ３に進み、それ以外の時は、ステップ
Ｓ４に進む。In step S2, if the content of AE is 0 or the value of CP is larger than the final address of the arbitration memory, the process proceeds to step S3, and otherwise, the process proceeds to step S4.
【００２５】ステップＳ３では、コントローラを構成し
ている他の全てのＣＰＵのＰＦをチェックする。ここ
で、全てのＰＦがセットされていれば、ステップＳ１３
に進み、セットされていなければ、ステップＳ１４に進
む。In step S3, the PFs of all other CPUs constituting the controller are checked. Here, if all PFs are set, step S13
If not set, the process proceeds to step S14.
【００２６】ステップＳ１３では、処理サイクルを終了
し、図２に示す入出力サイクルに進む。この動作は、Ｃ
ＰＵ群の内、最後にラダープログラムを演算したＣＰＵ
を選ぶためのものである。この動作により、最後にラダ
ープログラムを演算したＣＰＵが、入出力サイクル、ク
リアサイクルを実行するＣＰＵとして、選定される。In step S13, the processing cycle is ended and the process goes to the input / output cycle shown in FIG. This operation is C
The CPU that last calculated the ladder program in the PU group
Is for choosing. By this operation, the CPU that finally calculated the ladder program is selected as the CPU that executes the input / output cycle and the clear cycle.
【００２７】ステップＳ１４では、ＣＰＵ１が自身のＰ
Ｆをセットし、処理サイクルの実行を停止する。At step S14, the CPU 1 executes its own P
F is set and the execution of the processing cycle is stopped.
【００２８】ステップＳ４では、ＡＥが０でなく、ＡＦ
がセット状態の時には、このラダープログラム部分は他
のＣＰＵで実行中か、または、実行済みであるのでステ
ップＳ５に進み、一方ＡＦがリセット状態の時は、ステ
ップＳ６に進む。At step S4, AF is not 0 and AF
When is set, the ladder program portion is being executed by another CPU or has already been executed, so the process proceeds to step S5, while when the AF is in the reset state, the process proceeds to step S6.
【００２９】ステップＳ５では、ＣＰの現在値に１を加
算し新たなＣＰとしステップＳ２に戻る。In step S5, 1 is added to the current value of CP to make a new CP, and the process returns to step S2.
【００３０】ステップＳ６では、ＡＥが０でなく、ＡＦ
がリセット状態の時、ＣＰＵはＡＦをセットし、そのラ
ダープログラム部分（ネットワーク）の実行権を取得す
る。At step S6, AE is not 0 and AF
Is reset, the CPU sets AF and acquires the execution right of its ladder program portion (network).
【００３１】ステップＳ７では、ＰＣにＡＥの内容をセ
ットし、プログラムの先頭アドレスが確定する。In step S7, the contents of AE are set in the PC and the start address of the program is determined.
【００３２】ステップＳ８では、ＣＰの現在値に１を加
算し新たなＣＰとして、ステップＳ９に進む。In step S8, 1 is added to the current value of CP to make a new CP, and the process proceeds to step S9.
【００３３】ステップＳ９では、そのＣＰが示す調停メ
モリのＡＥを読み取り、終端アドレス（ＡＥ−１）を計
算し、実行終了アドレスを取得する。もし、実行終了ア
ドレスが０の時にはプログラムメモリの最大アドレスを
実行終了アドレスとする。In step S9, the AE of the arbitration memory indicated by the CP is read, the end address (AE-1) is calculated, and the execution end address is acquired. If the execution end address is 0, the maximum address of the program memory is set as the execution end address.
【００３４】ステップＳ１０では、ＰＣの示すプログラ
ムメモリの内容を読み出し処理する。In step S10, the contents of the program memory indicated by the PC are read out and processed.
【００３５】ステップＳ１１ではＰＣを１ずつ加算しな
がら、終端アドレスまで順にプログラムメモリの内容を
読み出し処理を行う。以上により１ネットワークの処理
が完了する。全てのネットワークが処理されると、処理
サイクルが完了し、入出力サイクル（Ｃ）に移行する。In step S11, the contents of the program memory are sequentially read up to the end address while incrementing PC by one. With the above, processing for one network is completed. When all the networks have been processed, the processing cycle is completed and the process goes to the input / output cycle (C).
【００３６】入出力サイクル（Ｃ）では、処理サイクル
で得られた演算結果を出力装置に伝達し、また、入力装
置から入力信号の状態を読み取る。このサイクルを実施
するＣＰＵは従来コントローラと同じく複数のＣＰＵの
何れか１つが割り当てられるが、処理プロセス（Ｂ）の
ステップＳ１３で記したように、そのＣＰＵはＣＰＵ群
のうち最も最後まで演算処理を行ったものが自動的に割
り当てられる。また、入出力サイクルを行ったＣＰＵ
は、クリアサイクルも実行する。In the input / output cycle (C), the operation result obtained in the processing cycle is transmitted to the output device, and the state of the input signal is read from the input device. As in the conventional controller, one of a plurality of CPUs is assigned to the CPU that executes this cycle. However, as described in step S13 of the processing process (B), that CPU performs the arithmetic processing to the end of the CPU group. What you do is automatically assigned. Also, the CPU that performed the I / O cycle
Also performs a clear cycle.
【００３７】図４に、２個のＣＰＵを用いて本実施例に
示すプログラムコントローラを構成した場合のラダープ
ログラムの処理状態を示す。ここでは、ＣＰＵ１1が、
ネットワーク１、３、５、７を順次実行し、ＣＰＵ１2
はネットワーク２、４、６、８を順次実行していく。そ
のため、ラダープログラムの各ネットワークの演算時間
が等しい場合に最高のパフォーマンスが得られ、２ネッ
トづつ重複することなく並列処理が行われる。その場
合、処理プロセスに必要な時間はＣＰＵが１個で構成さ
れた場合に比べて５０％に短縮される。FIG. 4 shows the processing state of the ladder program when the program controller shown in this embodiment is constructed by using two CPUs. Here, CPU1 1
Network 1, 3, 5, and 7 are executed sequentially, and CPU1 2
Sequentially executes networks 2, 4, 6, and 8. Therefore, the best performance is obtained when the computation time of each network of the ladder program is equal, and the parallel processing is performed without duplication by two nets. In that case, the time required for the processing process is shortened to 50% as compared with the case where one CPU is used.
【００３８】図５に、一方のＣＰＵで演算処理の継続が
不可能になった場合の処理状態を示す。この場合、運転
を途中で中止したＣＰＵ１2は調停メモリのＡＦを更新
しないため、ＣＰＵ１2はネットワーク２のみを実行
し、ＣＰＵ１1は、残りのラダーネットワーク１、３、
４、５、６、７、８を処理するため、コントローラシス
テムのダウンを回避できる。FIG. 5 shows a processing state when one CPU cannot continue the arithmetic processing. In this case, since CPU 1 2 interrupted after operation without updating the AF arbitration memory, CPU 1 2 only performs network 2, CPU 1 1 the remaining ladder network 1,3,
Since 4, 5, 6, 7, and 8 are processed, the controller system can be prevented from going down.
【００３９】本実施例では、上記に示すように、本プロ
グラムコントローラが稼働するハードウェアに、運転中
の着脱が可能な対策が施されていれば、コントローラを
運転停止すること無くＣＰＵの交換が可能であり、その
タイミングを問わない。また、特別な設定を行わずにＣ
ＰＵが増設された場合でも、そのＣＰＵを有効に使用で
きる。In the present embodiment, as described above, if the hardware for operating the program controller is provided with a measure capable of being attached and detached during operation, the CPU can be replaced without stopping the operation of the controller. It is possible and does not matter the timing. In addition, C without any special settings
Even if the PU is added, the CPU can be effectively used.
【００４０】[0040]
【発明の効果】本発明による多重化プログラムコントロ
ーラを用いることにより、以下の効果が得られる。The following effects can be obtained by using the multiplexed program controller according to the present invention.
【００４１】１．多重化するＣＰＵの数に比例して、高
い処理能力が得られる。1. High processing capability is obtained in proportion to the number of CPUs to be multiplexed.
【００４２】２．多重化するＣＰＵ数に比例して、高い
信頼性が得られる。2. High reliability is obtained in proportion to the number of CPUs to be multiplexed.
【００４３】３．従来、ＣＰＵ増設時等に必要だった設
定等が不要となる。3. The settings and the like that were conventionally required when adding CPUs are no longer necessary.
【００４４】上記の様に、本発明においては、ＣＰＵの
数量を増加させることにより、処理能力と信頼性を同時
に向上させることが出来る。As described above, in the present invention, by increasing the number of CPUs, it is possible to improve the processing capacity and the reliability at the same time.
【図１】本発明の一実施例の構成図を示す。FIG. 1 shows a block diagram of an embodiment of the present invention.
【図２】本発明の一実施例の動作サイクルを示す。FIG. 2 shows an operation cycle of an embodiment of the present invention.
【図３】本発明の一実施例に供するフローチャートを示
す。FIG. 3 shows a flowchart for use in one embodiment of the present invention.
【図４】本発明の一実施例に供するラダーネットワーク
実行状態の一例を示す。FIG. 4 shows an example of a ladder network execution state according to an embodiment of the present invention.
【図５】本発明の一実施例に供するラダーネットワーク
実行状態の他の一例を示す。FIG. 5 shows another example of a ladder network execution state according to an embodiment of the present invention.
【図６】従来例の一例を示す。FIG. 6 shows an example of a conventional example.
【図７】従来例の他の一例を示す。FIG. 7 shows another example of a conventional example.
１ ＣＰＵ ２ 調停メモリ ３ プログラムメモリ ４ 入出力装置 １０ 切り換えスイッチ 1 CPU 2 Arbitration memory 3 Program memory 4 Input / output device 10 Changeover switch
Claims (1)
プログラムメモリと、 前記プログラムメモリに格納されるプログラムの先頭ア
ドレスを記憶するアドレス記憶用記憶手段及び該プログ
ラムが実行中又は実行済みであることをを表すためのフ
ラグを記憶するフラグ用記憶手段を備え調停機能を持つ
ように構成された調停メモリと、 前記調停メモリに格納された情報を参照しつつ、プログ
ラムメモリから未実行のプログラムを読み出し処理を実
行していくための複数の演算装置と、 接続される機器とのデータの入出力を行う入出力装置と
で構成される多重化プログラムコントローラ。1. A program memory for storing a plurality of programs to be executed, an address storage memory unit for storing a start address of the program stored in the program memory, and a state in which the program is being executed or already executed. And an arbitration memory configured to have an arbitration function that includes a flag storage unit that stores a flag for indicating a flag, and a process of reading an unexecuted program from the program memory while referring to the information stored in the arbitration memory. A multiplex program controller composed of a plurality of arithmetic units for executing the above and an input / output unit for inputting / outputting data to / from a connected device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130993A JPH06301409A (en) | 1993-04-19 | 1993-04-19 | Multiple program controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130993A JPH06301409A (en) | 1993-04-19 | 1993-04-19 | Multiple program controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301409A true JPH06301409A (en) | 1994-10-28 |
Family
ID=14022875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9130993A Pending JPH06301409A (en) | 1993-04-19 | 1993-04-19 | Multiple program controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301409A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010250435A (en) * | 2009-04-13 | 2010-11-04 | Mitsubishi Electric Corp | Plant monitoring control system |
| WO2019073565A1 (en) | 2017-10-12 | 2019-04-18 | 三菱電機株式会社 | Distributed control system |
-
1993
- 1993-04-19 JP JP9130993A patent/JPH06301409A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010250435A (en) * | 2009-04-13 | 2010-11-04 | Mitsubishi Electric Corp | Plant monitoring control system |
| WO2019073565A1 (en) | 2017-10-12 | 2019-04-18 | 三菱電機株式会社 | Distributed control system |
| US11531315B2 (en) | 2017-10-12 | 2022-12-20 | Mitsubishi Electric Corporation | Distributed control system |
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