JPH06295535A - Automatic equalizer for digital signal recording and reproducing device - Google Patents
Automatic equalizer for digital signal recording and reproducing deviceInfo
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- JPH06295535A JPH06295535A JP8318093A JP8318093A JPH06295535A JP H06295535 A JPH06295535 A JP H06295535A JP 8318093 A JP8318093 A JP 8318093A JP 8318093 A JP8318093 A JP 8318093A JP H06295535 A JPH06295535 A JP H06295535A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル信号記録再
生装置用自動等化器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic equalizer for digital signal recording / reproducing apparatus.
【０００２】[0002]
【従来の技術】高密度記録した磁気記録媒体を読みだし
たときの再生信号は符号間干渉の影響を受けており、特
に磁気記録系では、非線形信号の記録となるため非線形
な歪の影響を受けている。2. Description of the Related Art A read signal when a high density recording magnetic recording medium is read is affected by intersymbol interference. Particularly, in a magnetic recording system, since a non-linear signal is recorded, the influence of non-linear distortion is affected. is recieving.
【０００３】[0003]
【発明が解決しようとする課題】この従来の自動等化器
で非線形歪を等化する方法としてビタビ等化と判定帰還
型等化があるがビタビ等化は演算量が多いため回路規模
が大きくなるので装置化した場合、小型化できない問題
があり、判定帰還型等化の場合は過去の信号を用いて現
在の信号を等化する構成をとっているため信号のプリカ
ーサ成分の等化が構成上できない問題点がある。Viterbi equalization and decision feedback equalization are methods for equalizing the non-linear distortion in this conventional automatic equalizer. However, since Viterbi equalization requires a large amount of calculation, the circuit scale is large. Therefore, there is a problem that it cannot be downsized when it is made into a device, and in the case of decision feedback equalization, the present signal is equalized using the past signal, so equalization of the precursor component of the signal is configured. There is a problem that cannot be addressed.
【０００４】[0004]
【課題を解決するための手段】本発明の第１の自動等化
器は、最小反転間隔が２つ以上のディジタル信号が符号
間干渉により歪を受けた受信信号と、予め推定された推
定データ系列の中からそれに対応するｎ（ｎは０以上の
整数）によって定まる２n 個の推定信号との誤差の自乗
値をブランチメトリックとし、前記ブランチメトリック
と１クロック前に選択器により選択された各状態のパス
メトリックとの加算結果により新たに２n 個のパスメト
リックが仮定され各状態に至る２本のパスメトリック値
のどちらか小さい方を比較選択器により選択して新たな
パスメトリックにすると同時に、各状態でどちらを選択
したかを生き残りパス状態情報として、出力するメトリ
ック演算部と、前記メトリック演算部から２n - 1 個の
生き残りパス状態情報を入力、記憶し、その情報を過去
にたどっていくことにより生き残りパスが１本化され、
状態推移から前記受信信号に対する最も確からしい判定
値を出力するパスメモリ部と、前記生き残り状態情報を
入力し、推定信号記憶部から２n 個の推定信号を読み出
すためのアドレスを生成する等化アドレス信号生成部
と、パスメモリ部の判定値出力を入力とし、推定信号記
憶部内の受信される可能性のある推定信号に書き換える
ためのアドレスを生成する修正アドレス信号生成部と、
前記等化アドレス信号生成部の出力を入力し、それに対
応する２n 個の推定信号を前記パスメトリック演算部に
出力すると同時に、前記修正アドレス信号生成部の出力
信号を入力し、修正器部より修正された推定信号を再記
憶する推定信号記憶部と、前記推定信号記憶部の推定信
号を入力とし、入力される可能性のある信号に修正する
修正器部とを備えていることを特徴とするディジタル信
号復号用自動等化器。A first automatic equalizer of the present invention is a received signal in which a digital signal having a minimum inversion interval of two or more is distorted by intersymbol interference, and estimated data estimated in advance. The square value of the error from the 2 n estimated signals determined by the corresponding n (n is an integer of 0 or more) from the sequence is taken as the branch metric, and each branch metric and each clock selected by the selector one clock before. 2 n path metrics are newly assumed based on the result of addition with the path metric of the state, and the smaller of the two path metric values reaching each state is selected by the comparison selector to make a new path metric. , Which is selected as survivor path status information in each state, and 2 n -1 survivor path status information from the metric calculator which outputs the survivor path status information. By inputting and memorizing, and tracing that information in the past, the survivor path is unified,
A path memory unit that outputs the most probable judgment value for the received signal from the state transition, and an equalization address that inputs the survival state information and generates addresses for reading 2 n estimated signals from the estimated signal storage unit. A signal generation unit, and a modified address signal generation unit that receives the determination value output of the path memory unit as an input and generates an address for rewriting to an estimated signal that may be received in the estimated signal storage unit,
The output of the equalized address signal generator is input, and 2 n estimated signals corresponding thereto are output to the path metric calculator, and at the same time, the output signal of the corrected address signal generator is input, An estimated signal storage unit for re-storing the corrected estimated signal, and a corrector unit for receiving the estimated signal of the estimated signal storage unit and correcting the input signal into a signal that may be input. Automatic equalizer for digital signal decoding.
【０００５】本発明の第２の自動等化器は、各状態でど
ちらを選択したかを生き残りパス状態情報として出力す
ると同時に前記選択結果の中から最小値パスメトリック
が求まるまで比較選択を行い結果をパス判定情報として
出力するメトリック演算部と、前記メトリック演算部か
らの生き残りパス状態情報とパス判定情報をセレクタの
選択信号とし、記憶し、その情報を過去にたどっていく
ことにより生き残りパスが１本化され、状態推移から前
記受信信号に対する最も確からしい判定値を出力するパ
スメモリ部とを備えてなることを特徴とする請求項１記
載のディジタル信号復号用自動等化器。The second automatic equalizer of the present invention outputs which is selected in each state as surviving path state information, and at the same time performs comparison selection until the minimum value path metric is obtained from the selection results. Is output as path determination information, and the survivor path state information and path determination information from the metric operation unit are used as selector selection signals and stored, and the survivor path is set to 1 by tracing that information in the past. 2. An automatic equalizer for digital signal decoding according to claim 1, further comprising a path memory unit that outputs a most probable judgment value for the received signal from a state transition.
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【０００６】図１は、本発明の第１の実施例のブロック
図である。受信される可能性のある推定信号系列に対す
る符号間干渉により歪を受けた１，７符号変換した受信
信号の誤差の電力をブランチメトリックとし、図３に示
すトレリス遷移図に従いビタビ復号を行うメトリック演
算部１と、メトリック演算よりどちらのパスを選択した
か生き残りパス情報を記憶し、ある地点で生き残り状態
情報を過去にたどっていくことにより生き残り状態情報
の１本化を判定することにより状態推移から受信信号に
対する最も確からしい判定値を出力するパスメモリ部２
と、生き残りパスの信号により推定信号のアドレス信号
を生成する等化アドレス生成部３と、パスメモリ部２よ
り出力された判定値結果を用いて、推定信号記憶部５内
の推定信号を受信する可能性のある推定信号に修正する
ための修正アドレス信号を生成する修正アドレス信号生
成部４と、推定信号を記憶する推定信号記憶部５と受信
される可能性のある信号に修正する修正器部６とで構成
されている。FIG. 1 is a block diagram of the first embodiment of the present invention. A metric calculation for performing Viterbi decoding according to the trellis transition diagram shown in FIG. 3, using the power of the error of the 1,7-code-converted received signal that has been distorted by intersymbol interference with the estimated signal sequence that may be received, as a branch metric. From the state transition by memorizing the surviving path information which part 1 and which path was selected by the metric calculation, and determining the unification of the surviving status information by tracing the surviving status information in the past at a certain point. Path memory unit 2 that outputs the most probable judgment value for the received signal
Using the equalization address generation unit 3 that generates an address signal of the estimation signal from the signal of the surviving path and the determination value result output from the path memory unit 2, the estimation signal in the estimation signal storage unit 5 is received. A modified address signal generation unit 4 for generating a modified address signal for modifying the estimated signal with a possibility, an estimated signal storage unit 5 for storing the estimated signal, and a modifier unit for modifying the signal with a possibility of being received. 6 and 6.
【０００７】次に各部の詳細を図を用いて説明する。Next, the details of each part will be described with reference to the drawings.
【０００８】図２に示すように受信信号のインパルス応
答のプリカーサ成分の状態を示す３ビットからなるアド
レス信号生成部３からの出力信号（つまり１つの受信信
号に対してプリカーサの状態数である８種類のアドレス
信号を出力）を推定信号記憶部５の入力とし、推定信号
系列の中から２3 ＝８個の予め予想し、記憶した受信す
る可能性のある推定信号を出力する。前記受信信号と前
記８個の推定信号の誤差の自乗値をブランチメトリック
とする。 例えば受信信号をａn とするとブランチメト
リックｃ1 は、プリカーサ成分が００１となる時の受信
する可能性のある値を推定信号記憶部にて記憶していた
値と受信信号との差の自乗であるためｂ2 ＝０、ｂ1 ＝
０、ｂ0 ＝１として ｃ1 ＝（ａn −［ｂ0 のみが１の時の推定受信信号］）
2 の時の推定受信信号という意味であるので、これを ｃ1 ＝（ａn −ｂ0 ）2 （２） と表現するものとする。この時ブランチメトリックｃ0
からｃ7 を同様に演算すると次のように求められる。但
し、記録符号に１，７符号を適用するためプリカーサ成
分”０１０”および”１０１” の系列はありえない ｃ0 ＝ａn 2 （１） ｃ1 ＝（ａn −ｂ0 ）2 （２） ｃ2 ＝存在しない （３） ｃ3 ＝（ａn −ｂ0 −ｂ1 ）2 （４） ｃ4 ＝（ａn −ｂ2 ）2 （５） ｃ5 ＝存在しない （６） ｃ6 ＝（ａn −ｂ2 −ｂ1 ）2 （８） 次に図３について説明をする。Ｓ0 , 1 に至るポストカ
ーサ成分を”０１”即ちｂ4 ＝０，ｂ3 ＝１とし、Ｓ
1, 1 に至るポストカーサ成分を”００”、Ｓ2 , 1 に
至るポストカーサ成分を”１１”、Ｓ3 , 1 に至るポス
トカーサ成分を”１０”とする。ｃ0 〜ｃ7 をプリカー
サ成分”０００”、”００１”、”０１０”、”０１
１”、” １００”、”１０１”、”１１０”、”１１
１”とする。Ｓ0 , 2 に於けるパスメトリックは、Ｓ
0 , 1 ＋ｃ0 とＳ2 , 1 ＋ｃ4 の小さい方を選択する。
即ち、”０１０００”、”１１１００”のどちらが正し
いかをメトリック値の小さい方を選択する事により決定
する。前者が選択されれば推定受信信号＝０となり、次
のクロックで新しいポストカーサ成分は”１０”、後者
が選択されれば推定受信信号＝１となり新しいポストカ
ーサ成分は”１１”となる。以下Ｓ1 , 2 は、Ｓ0 , 1
＋ｃ1 を選択し、推定受信信号＝０となり次のクロック
でポストカーサ成分は”１０”となる。Ｓ2 , 2 は、Ｓ
3 , 1 ＋ｃ6 を選択し、推定受信信号＝１となり次のク
ロックでポストカーサ成分は”０１”となる。Ｓ3 , 2
は、Ｓ1 , 1 ＋ｃ3とＳ3 , 1 ＋ｃ7 の小さい方を選択
し、前者が選択されれば推定受信信号＝０となり、次の
クロックで新しいポストカーサ成分は”００”、後者が
選択されれば推定受信信号＝１となり新しいポストカー
サ成分は”０１”となる。つまりパスメトリックは次式
のように求められる。 Ｓ0 , n ＝ｍｉｎ［Ｓ0 , n - 1 ＋ｃ0 ，Ｓ2 , n - 1 ＋ｃ4 ］ (９） Ｓ1 , n ＝Ｓ0 , n - 1 ＋ｃ1 （１０） Ｓ2 , n ＝Ｓ3 , n - 1 ＋ｃ6 （１１） Ｓ3 , n ＝ｍｉｎ［Ｓ1 , n - 1 ＋ｃ3 ，Ｓ3 , n - 1 ＋ｃ7 ］（１２） 次にこれを実現する回路ブロックを図４に示す。符号間
干渉により歪を受けた受信信号と２n 個の推定信号を減
算自乗器７に入力することによりブランチメトリックが
決定し、１つ前にレジスタ１０に記憶されたパスメトリ
ックの中から１つ基準パスメトリックを決定しリミッタ
１１を通すことにより演算量を減らし、各パスメトリッ
クから基準パスメトリックを減算器１２にて減算し、減
算結果と前記ブランチメトリックとを加算器８で加算
し、どちらのパスメトリックのデータが小さいか比較器
９で比較し、上式の左項が小さいときは”０”を、右項
が小さいときは”１”を生き残りパス情報としてパスメ
モリ回路２に出力し、小さい方のデータをパスメトリッ
クデータとして、パスメトリックデータをレジスタ１０
に格納する。以下入力信号が入力される毎に同じ操作を
行う。パスメモリ部２の動作を図５を用いて説明する。
パスメモリ部２では、メトリック演算部１によって得ら
れた生き残りパス情報を記憶し、データが収束した時点
でそのパスに対応した判定値を出力する。As shown in FIG. 2, the output signal from the address signal generator 3 consisting of 3 bits indicating the state of the precursor component of the impulse response of the received signal (that is, the number of states of the precursor for one received signal is 8). Outputting address signals of different types) is input to the estimated signal storage unit 5, and 2 3 = 8 pre-estimated and stored estimated signals that may be received are output from the estimated signal series. The square value of the error between the received signal and the eight estimated signals is taken as the branch metric. For example branch metric c 1 when the received signal and a n is the square of the difference between the value and the received signal which has been stored values that can receive at estimating signal storage unit when the precursor component is 001 Therefore, b 2 = 0, b 1 =
0, b 0 = 1 as c 1 = (a n - [estimated received signal when only b 0 1])
Since it means an estimated received signal at the time of 2 , this is expressed as c 1 = (a n −b 0 ) 2 (2). At this time, branch metric c 0
From c to c 7 in the same manner, the following is obtained. However, since the 1,7 code is applied to the recording code, there cannot be a sequence of precursor components “010” and “101” c 0 = a n 2 (1) c 1 = (a n −b 0 ) 2 (2) c 2 = no (3) c 3 = (a n -b 0 -b 1) 2 (4) c 4 = (a n -b 2) 2 (5) c 5 = no (6) c 6 = ( will describe a n -b 2 -b 1) 2 (8) then Figure 3. The postcursor component reaching S 0, 1 is "01", that is, b 4 = 0, b 3 = 1 and S
The postcursor component reaching 1, 1 is “00”, the postcursor component reaching S 2, 1 is “11”, and the postcursor component reaching S 3, 1 is “10”. c 0 to c 7 are precursor components “000”, “001”, “010”, “01”
1 ”,“ 100 ”,“ 101 ”,“ 110 ”,“ 11 ”
1 ”. The path metric at S 0, 2 is S
The smaller one of 0, 1 + c 0 and S 2, 1 + c 4 is selected.
That is, which of “01000” and “11100” is correct is determined by selecting the smaller metric value. If the former is selected, the estimated received signal = 0, the new postcursor component is “10” at the next clock, and if the latter is selected, the estimated received signal = 1 and the new postcursor component is “11”. Hereinafter, S 1, 2 is S 0, 1
When + c 1 is selected, the estimated received signal = 0 and the postcursor component becomes “10” at the next clock. S 2, 2 is S
When 3, 1 + c 6 is selected, the estimated received signal = 1 and the postcursor component becomes “01” at the next clock. S 3, 2
Selects the smaller one of S 1, 1 + c 3 and S 3, 1 + c 7 , and if the former is selected, the estimated received signal is 0, and at the next clock, the new postcursor component is “00”, and the latter is If selected, the estimated received signal = 1 and the new postcursor component becomes “01”. In other words, the path metric is calculated by the following equation. S 0, n = min [S 0, n -1 + c 0 , S 2, n -1 + c 4 ] (9) S 1, n = S 0, n -1 + c 1 (10) S 2, n = S 3, n - 1 + c 6 (11) S 3, n = min in [S 1, n - 1 + c 7 - 1 + c 3, S 3, n] (12) Next, FIG. 4 a circuit block for realizing this Show. The branch metric is determined by inputting the received signal distorted by the intersymbol interference and the 2 n estimated signals to the subtraction squarer 7, and one of the path metrics stored in the register 10 one before is determined. The amount of calculation is reduced by determining the reference path metric and passing it through the limiter 11, the reference path metric is subtracted from each path metric by the subtracter 12, and the subtraction result and the branch metric are added by the adder 8. The path metric data is small or compared by the comparator 9. When the left term of the above equation is small, "0" is output and when the right term is small, "1" is output to the path memory circuit 2 as surviving path information, The smaller data is used as the path metric data, and the path metric data is used as the register 10
To store. The same operation is performed each time an input signal is input. The operation of the path memory unit 2 will be described with reference to FIG.
The path memory unit 2 stores the surviving path information obtained by the metric operation unit 1 and outputs the judgment value corresponding to the path when the data converge.
【０００９】パスメモリ部２について図７のトレリス遷
移図を用いて詳しく説明する。横軸が時間変化を示し、
縦軸のＳ0 〜Ｓ3 が状態、ｃ0 からｃ7 がブランチメト
リックとし、各状態の各時間における確率の逆数をパス
メトリックｄとする。例えば、Ｔ＝５に於いて各状態を
取る可能性があり、生き残り状態情報ｅ（現在全ての状
態が生き残っているためｅ0 ＝ｅ1 ＝ｅ2 ＝ｅ3 ＝１と
する）として図５、図６のパスメモリ部２の入力で表
す。図７の太線は、生き残りパスを表す。Ｔ＝２におい
てＳ0 , 2 は、Ｓ0 , 1 ＋ｃ0 とＳ2 , 1 ＋ｃ4 を比較
した結果後者の方を選択したので受信信号＝１となり、
ポストカーサ成分は”１１”となる。同様にＳ1 , 2 は
Ｓ0 , 1 ＋ｃ1 を選択したので、受信信号＝０となりポ
ストカーサ成分は”１０”、Ｓ2 , 2 はＳ3 , 1 ＋ｃ6
を選択するため受信信号＝１ポストカーサ成分は”０
１”、Ｓ3 , 2 はＳ1 , 1 ＋ｃ3 を選択するため受信信
号＝０ポストカーサ成分は”００”となる。各時間毎に
同様の処理を行い、推定した受信信号をパスメモリ部２
に入力していくことにより図５のパス記憶回路１４にあ
る時間に生き残りパスがあるときは”１”を生き残りパ
スがないときは”０”を出力する。各生き残り状態が記
憶される。例えば、図７のＴ＝４に於いて状態
Ｓ0 , 4 、Ｓ3 , 4 は図に示すような状態を取る可能性
があり、Ｓ1 , 4 ，Ｓ2 ,4 は生き残りバスがないため
ありえない。即ち、ｄ0 ＝０かつｅ0 , 5 ＝１またはｄ
1 ＝０かつｅ1 , 5 ＝１の時、現在（Ｔ＝５）とパスが
つながるためｅ0 ,4 ＝１となりそれ以外は現在とパス
がつながらないのでｅ0 , 4 ＝０となる。同様に、ｄ6
＝１かつｅ2 , 5 ＝１またはｄ7 ＝１かつｅ3 , 5 ＝１
の時ｅ3 , 4＝１となりそれ以外はｅ3 , 4 ＝０とな
る。Ｔ＝３の時点でＳ0 , 3 は、現在（Ｔ＝５）のパス
につながっているパスがないためｅ0 , 3 ＝０、Ｓ
1 , 3 は、現在（Ｔ＝５）のパスにつながっているパス
がないためｅ1 , 3 ＝０、Ｓ2 , 3 は、現在（Ｔ＝５）
のパスにつながっているパスがあるためｅ2 , 3 ＝１、
Ｓ3 ,3 は、現在（Ｔ＝５）のパスにつながっているパ
スがあるためｅ3 , 3 ＝１となる。同様の処理をＴ＝１
まで行いｅ2 , 1 またはｅ3 , 1 のいずれかに生き残り
パスがあれば判定値として”１”をなければ”０”を出
力する。図７の場合は判定値として”０”を出力する。
次に推定信号に記憶されたデータを受信信号により修正
器６にて書換更新を行う。書換更新について図８、図９
を用いて説明する。判定出力データを入力とする修正ア
ドレス生成部内のフリップフロップ１８にて２ビットシ
フトしてデコーダ１７入力として修正するデータの入っ
ている推定信号記憶器部１６を選択する。次に図９を用
いて修正器部を説明する。The path memory unit 2 will be described in detail with reference to the trellis transition diagram of FIG. The horizontal axis shows the time change,
S 0 to S 3 on the vertical axis are states, c 0 to c 7 are branch metrics, and the reciprocal of the probability of each state at each time is a path metric d. For example, there is a possibility of taking each state at T = 5, and the survival state information e (e 0 = e 1 = e 2 = e 3 = 1 because all states are currently alive) is shown in FIG. , Input by the path memory unit 2 in FIG. The thick line in FIG. 7 represents the survivor path. T = 2 at S 0, 2 is, S 0, 1 + c 0 and S 2, 1 + c 4 results were compared As we selected the latter received signal = 1,
The postcursor component is "11". Similarly, since S 0, 1 + c 1 is selected for S 1, 2 , the received signal becomes 0, the postcursor component is "10", and S 2, 2 is S 3, 1 + c 6
Received signal = 1 to select the postcursor component is "0"
1 ", S 3, 2 selects S 1, 1 + c 3 so that received signal = 0 postcursor component is" 00 ". Similar processing is performed every time, and the estimated received signal is stored in the path memory unit. Two
By inputting to, the path storage circuit 14 of FIG. 5 outputs "1" when there is a surviving path and outputs "0" when there is no surviving path. Each surviving state is remembered. For example, at T = 4 in FIG. 7, the states S 0, 4 , S 3, 4 may take the states shown in the figure, and S 1, 4 , S 2, 4 have no surviving buses. Impossible. That is, d 0 = 0 and e 0, 5 = 1 or d
1 = 0 and when e 1, 5 = 1, the current (T = 5) and e 0 because the path leads, 4 = 1 and becomes so otherwise not connected is present and pass e 0, 4 = 0. Similarly, d 6
= 1 and e 2, 5 = 1 or d 7 = 1 and e 3, 5 = 1
, Then e 3, 4 = 1 and otherwise e 3, 4 = 0. At the time of T = 3, S 0, 3 has no path connected to the current (T = 5) path, so e 0, 3 = 0, S
Since 1 and 3 have no paths connected to the current path (T = 5), e 1, 3 = 0 and S 2, 3 are current (T = 5)
E 2, 3 = 1 because there is a path connected to
Since S 3, 3 has a path connected to the current (T = 5) path, e 3, 3 = 1. Similar processing T = 1
If there is a surviving path in either e 2, 1 or e 3, 1 , then "0" is output if "1" is not the judgment value. In the case of FIG. 7, “0” is output as the determination value.
Then, the data stored in the estimated signal is rewritten and updated by the corrector 6 by the received signal. Rewriting update Figure 8, Figure 9
Will be explained. The flip-flop 18 in the correction address generation unit that receives the judgment output data shifts it by 2 bits and selects the estimated signal storage unit 16 containing the data to be corrected as the input of the decoder 17. Next, the correction unit will be described with reference to FIG.
【００１０】前記推定信号記憶器１６より選択された推
定信号を入力とし、選択信号μ’（０＜μ’＜１）を乗
じた信号と前記選択信号との差と受信信号にμ（０＜μ
＜１）を乗じたものを加算する事により修正が完了し、
その後再び推定信号記憶器１６に入力される。The estimated signal selected from the estimated signal memory 16 is used as an input, and the difference between the signal multiplied by the selected signal μ '(0 <μ'<1) and the selected signal and the received signal μ (0 <0 μ
Correction is completed by adding the product of <1),
Then, the estimated signal memory 16 is input again.
【００１１】図１は、本発明の第２の構成例を示すブロ
ック図である。図２に示すインパルス応答の等化をビタ
ビ等化及び、ＲＡＭを用いた判定帰還形等化器を用いて
等化する構成をとる。受信される可能性のある推定信号
系列に対する符号間干渉により歪を受けた受信信号の誤
差の電力をブランチメトリックとし、図３に示すトレリ
ス遷移図に従いビタビ復号を行うメトリック演算部１
と、メトリック演算よりどちらのパスを選択したか生き
残りパス状態情報を記憶し、ある地点での生き残りパス
の最小値であるパスの状態情報を判定するパスメモリ部
２と、メトリック演算部１より選択された生き残りパス
状態情報により推定信号のアドレス信号を生成する等化
アドレス生成部３と、パスメモリ部２より出力された判
定値結果を用いて、推定信号記憶部５内の推定信号を受
信する可能性のある推定信号に修正するための修正アド
レス信号を生成する修正アドレス信号生成部４と、推定
信号を記憶する推定信号記憶部５と受信される可能性の
ある信号に修正する修正器部６とで構成されている。FIG. 1 is a block diagram showing a second configuration example of the present invention. The impulse response equalization shown in FIG. 2 is configured by Viterbi equalization and a decision feedback equalizer using a RAM. A metric calculator 1 that performs Viterbi decoding according to the trellis transition diagram shown in FIG. 3 with the power of the error of the received signal distorted by intersymbol interference with respect to the estimated signal sequence that may be received as the branch metric.
And the path memory unit 2 that stores the surviving path state information indicating which path is selected by the metric calculation, and determines the path state information that is the minimum value of the surviving path at a certain point, and the metric calculating unit 1 The estimated signal in the estimated signal storage unit 5 is received by using the equalization address generation unit 3 that generates the address signal of the estimated signal based on the surviving path state information that has been generated and the judgment value result output from the path memory unit 2. A modified address signal generation unit 4 for generating a modified address signal for modifying the estimated signal with a possibility, an estimated signal storage unit 5 for storing the estimated signal, and a modifier unit for modifying the signal with a possibility of being received. 6 and 6.
【００１２】次に本発明と第１の発明との違う点につい
て図を用いて説明する。メトリック演算部１について第
１の発明との違う点を詳しく説明する。ブランチメトリ
ックｃ0 〜ｃ7 とパスメトリックＳ0 , n 〜Ｓ
3 , n は、以下に示すように第一の発明と同様の方法で
求める。Next, the difference between the present invention and the first invention will be described with reference to the drawings. Differences between the metric calculator 1 and the first invention will be described in detail. Branch metrics c 0 to c 7 and path metrics S 0, n to S
3, n are obtained by the same method as in the first invention as shown below.
【００１３】 ｃ0 ＝ａn 2 （１） ｃ1 ＝（ａn −ｂ0 ）2 （２） ｃ2 ＝存在しない （３） ｃ3 ＝（ａn −ｂ0 −ｂ1 ）2 （４） ｃ4 ＝（ａn −ｂ2 ）2 （５） ｃ5 ＝存在しない （６） ｃ6 ＝（ａn −ｂ2 −ｂ1 ）2 （７） ｃ7 ＝（ａn −ｂ2 −ｂ1 −ｂ0 ）2 （８） Ｓ0 , n ＝ｍｉｎ［Ｓ0 , n - 1 ＋ｃ0 ，Ｓ2 , n - 1 ＋ｃ4 ］ （９） Ｓ1 , n ＝Ｓ0 , n - 1 ＋ｃ1 （１０） Ｓ2 , n ＝Ｓ3 , n - 1 ＋ｃ6 （１１） Ｓ3 , n ＝ｍｉｎ［Ｓ1 , n - 1 ＋ｃ3 ，Ｓ3 , n - 1 ＋ｃ7 ］ （１２） 状態Ｓ0 , n に於いてパスメトリックデータＳ
0 , n - 1 ＋ｃ0 とＳ2 , n -1 ＋ｃ4 を比較しＳ
0 , n - 1 ＋ｃ0 が小さいときは、Ｓ0 , n - 1 ＋ｃ0
を状態Ｓ0 , n のパスメトリックデータとすると同時に
生き残りパス状態情報としてパスメモリ部２にＡ＝”
０”を出力し、Ｓ2 , n - 1 ＋ｃ4 が小さいときは、Ｓ
2 , n - 1 ＋ｃ4 を状態Ｓ0 , n のパスメトリックデー
タとすると同時に生き残りパス状態情報としてパスメモ
リ部２にＡ＝”１”を出力する。同様にＳ1 , nは、Ｓ
0 , n - 1 ＋ｃ1 をパスメトリックデータとすると共に
生き残りパス状態情報としてパスメモリ部２にＢ＝”
０”を、Ｓ2 , n は、Ｓ2 , n ＝Ｓ3 , n -1 ＋ｃ6 を
パスメトリックデータとすると共に生き残りパス状態情
報としてパスメモリ部２にＣ＝”１”を、Ｓ3 , n に於
いては、Ｓ1 , n - 1 ＋ｃ3 が選択されたときは、Ｓ
1 , n - 1 ＋ｃ3 を状態Ｓ3 , n のパスメトリックデー
タとすると共に生き残りパス状態情報としてパスメモリ
部２にＤ＝”０”を出力し、Ｓ3, n - 1 ＋ｃ7 が選択
されたときは、Ｓ3 , n - 1 ＋ｃ7 を状態Ｓ3 , n のパ
スメトリックデータとすると共に生き残りパス状態情報
としてパスメモリ部２にＤ＝”１”を出力する。（９）
〜（１２）式で得られたパスメトリックデータの中から
更に小さいパスメトリックデータを検出するため比較器
９で比較を行う。次式（１３）、（１４）に示す。（但
し、ｍはパスが１本化するのに必要なフリップフロップ
の段数） Ｓ0 , n + m ＝ｍｉｎ［Ｓ0 , n + m - 1 ，Ｓ1 , n + m - 1 ］ （１３） Ｓ1 , n + m ＝ｍｉｎ［Ｓ2 , n + m - 1 ，Ｓ3 , n + m - 1 ］ （１４） Ｓ0 , n + m に於いて、Ｓ0 , n + m - 1 が選択された
ときは、Ｓ0 , n + m- 1 をパスメトリックデータとす
ると共に生き残りパス判定情報としてパスメモリ部２に
Ｅ＝”０”を、Ｓ1 , n + m - 1 が選択されたときは、
Ｓ1 , n + m -1 をパスメトリックデータとすると共に
生き残りパス判定情報としてパスメモリ部２にＥ＝”
１”を出力する。同様に状態Ｓ1 , n + m に於いて、Ｓ
2 , n + m- 1 が選択されたときはパスメトリックデー
タとすると共に生き残りパス判定情報としてパスメモリ
部２にＦ＝”０”を、Ｓ3 , n + m - 1 が選択されたと
きはパスメトリックデータとすると共に生き残りパス判
定情報としてパスメモリ部２にＦ＝”１”を出力する。
パスメトリックデータの中から最小のパスメトリックデ
ータを検出するため更に比較器９で比較を行う。次式
（１５）に示す。 Ｓ0 , n + m + 1 ＝ｍｉｎ［Ｓ0 , n + m ，Ｓ1 , n + m ］ （１５） Ｓ0 , n + m + 1 に於いて、Ｓ0 , n + m が選択された
ときはＳ0 , n + m を最小パスメトリックデータとする
と共に生き残りパス判定情報としてパスメモリ部２にＧ
＝”０”を、Ｓ1 , n + m が選択されたときはＳ
1 , n + m を最小パスメトリックデータとすると共に生
き残りパス判定情報としてパスメモリ部２にＧ＝”１”
を出力する。最小パスメトリックが求められた時点で
（９）〜（１２）式で求められたパスメトリックデータ
から最小パスメトリックを減算器１２で減算し、リミッ
タ１１でビット制限することにより回路規模の増大を抑
える。更にその結果をレジスタ１０に格納し、次に入力
されてくるブランチメトリックと加算器８で加算する事
により次のパスメトリックを決定する。以下受信信号が
入力される毎に同様の処理を行う。C 0 = a n 2 (1) c 1 = (a n −b 0 ) 2 (2) c 2 = not present (3) c 3 = (a n −b 0 −b 1 ) 2 (4 ) c 4 = (a n -b 2) 2 (5) c 5 = no (6) c 6 = (a n -b 2 -b 1) 2 (7) c 7 = (a n -b 2 - b 1 −b 0 ) 2 (8) S 0, n = min [S 0, n − 1 + c 0 , S 2, n − 1 + c 4 ] (9) S 1, n = S 0, n − 1 + c 1 (10) S 2, n = S 3, n -1 + c 6 (11) S 3, n = min [S 1, n -1 + c 3 , S 3, n -1 + c 7 ] (12) State S Path metric data S at 0 and n
0, n-1 + c 0 is compared with S 2, n -1 + c 4 and S
0, n - 1 + when c 0 is small, S 0, n - 1 + c 0
At the same time as the path metric data of the state S 0, n , and at the same time, the path memory unit 2 uses A = ”as surviving path state information.
0 "is output, and when S 2, n -1 + c 4 is small, S
At the same time, 2, n -1 + c 4 is used as the path metric data of the state S 0, n , and at the same time, A = “1” is output to the path memory unit 2 as the surviving path state information. Similarly, S 1, n is S
0, n - 1 + a c 1 to the path memory section 2 as the survivor path status information as well as the path metric data B = "
0 ", S 2, n is S 2, n = S 3,, n -1 + c 6 as path metric data, and C =" 1 "is stored in the path memory unit 2 as surviving path state information, S 3 ,, In n , when S 1, n -1 + c 3 is selected, S
1, n - 1 + a c 3 as the survivor path status information with the state S 3, n of the path metric data in the path memory unit 2 outputs D = "0", S 3 , n - 1 + c 7 is selected In this case, S 3, n -1 + c 7 is used as the path metric data of the state S 3, n , and D = “1” is output to the path memory unit 2 as the surviving path state information. (9)
~ Comparing is performed by the comparator 9 in order to detect smaller path metric data from the path metric data obtained by the equation (12). It is shown in the following equations (13) and (14). (However, m is the number of stages of flip-flops required to make one path) S 0, n + m = min [S 0, n + m -1 , S 1, n + m -1 ] (13) S 1, n + m = min [S 2, n + m-1 , S 3, n + m-1 ] (14) In S 0, n + m , S 0, n + m-1 is selected When S 0, n + m-1 is selected as path metric data, E = "0" is selected in the path memory unit 2 as survivor path determination information, and S 1, n + m -1 is selected. Is
S 1, n + m -1 is used as path metric data, and E = "is stored in the path memory unit 2 as survivor path determination information.
1 "is output. Similarly, in the state S 1, n + m , S
When 2, n + m-1 is selected, it is used as path metric data and F = "0" is set in the path memory unit 2 as survivor path determination information, and when S 3, n + m-1 is selected. The path metric data is used and F = “1” is output to the path memory unit 2 as survivor path determination information.
The comparator 9 further performs comparison in order to detect the minimum path metric data from the path metric data. It is shown in the following equation (15). S 0, n + m + 1 = min [S 0, n + m , S 1, n + m ] (15) In S 0, n + m + 1 , S 0, n + m is selected. In this case, S 0, n + m is used as the minimum path metric data, and G is stored in the path memory unit 2 as survivor path determination information.
= “0”, S when S 1, n + m is selected
The minimum path metric data is 1, n + m , and G = "1" is set in the path memory unit 2 as survivor path determination information.
Is output. When the minimum path metric is obtained, the subtracter 12 subtracts the minimum path metric from the path metric data obtained by the equations (9) to (12), and the limiter 11 limits the bits to suppress an increase in the circuit scale. . Further, the result is stored in the register 10 and the branch metric input next is added by the adder 8 to determine the next path metric. Hereinafter, the same processing is performed every time a received signal is input.
【００１４】次にこれを実現するための回路ブロックを
図１０に示す。Next, FIG. 10 shows a circuit block for realizing this.
【００１５】符号間干渉により歪を受けた受信信号と２
n 個の推定信号を減算自乗器７に入力することによりブ
ランチメトリックが決定し、１つ前にレジスタ１０に記
憶されたパスメトリックと前記ブランチメトリックとを
加算器８で加算し、どちらのパスメトリックのデータが
小さいか比較器９で比較し、上式の左項が小さいとき
は”０”を、右項が小さいときは”１”を生き残りパス
情報とし、更に比較選択器９で最小パスが見つかるまで
比較を行うと同時に選択結果をパス判定情報とする。最
小パスが見つかった時点でそれ以外のパスから前記最小
パスデータ値を減算器１２で減算しリミッタ１１を通
し、レジスタ１０に格納する。（１０）式は右項が存在
しないため”０”が、（１１）式は左項が存在しないた
め”１”が生き残りパス情報となる。以下入力信号が入
力される毎に同じ操作を行う。パスメモリ部２では、メ
トリック演算部１によって得られた生き残りパス情報を
記憶し、データが収束した時点で最も確からしい状態の
パスに対応した判定値を出力する。The received signal distorted by intersymbol interference and 2
A branch metric is determined by inputting n estimated signals to the subtraction squarer 7, and the path metric stored in the register 10 immediately before and the branch metric are added by the adder 8 to determine which path metric Is compared with the comparator 9, and if the left term of the above equation is small, "0" is used as the surviving path information, and if the right term is small, the survivor path information is determined. At the same time, the selection result is used as the path determination information while being compared until it is found. When the minimum path is found, the minimum path data value is subtracted from the other paths by the subtracter 12, passed through the limiter 11, and stored in the register 10. In the equation (10), the right term does not exist, so that "0" is the surviving path information, and in the equation (11), since the left term does not exist, "1" is the surviving path information. The same operation is performed each time an input signal is input. The path memory unit 2 stores the surviving path information obtained by the metric calculation unit 1 and outputs a judgment value corresponding to the path in the most probable state at the time when the data converge.
【００１６】パスメモリ部２について図１２のトレリス
遷移図を用いて詳しく説明する。横軸が時間変化を示
し、縦軸のＳ0 〜Ｓ3 が状態、ｃ0 からｃ7 がブランチ
メトリックとする。図１２の太線は、生き残りパスを表
す。Ｔ＝２においてＳ0 , 2 は、Ｓ0 , 1 ＋ｃ0 とＳ
2 , 1 ＋ｃ4 を比較した結果後者の方を選択したので受
信信号＝１となり、ポストカーサ成分は”１１”とな
る。同様にＳ1 , 2 はＳ0 ,1 ＋ｃ1 を選択したので、
受信信号＝０となりポストカーサ成分は”００”、Ｓ
2 , 2 はＳ3 , 1 ＋ｃ6 を選択するため受信信号＝１ポ
ストカーサ成分は”０１”、Ｓ3 , 2 はＳ1 , 1 ＋ｃ3
を選択するため受信信号＝０ポストカーサ成分は”１
０”となる。推定した受信信号を図１１に示すパスメモ
リ部２内の選択器１９の選択信号とすることによりフリ
ップフロップ２０内に現在までのパスの状態が記憶され
る。例えば、Ｔ＝２に於いてＳ0 , 2 ＝１、Ｓ1 , 2 ＝
０、Ｓ2 , 2＝１、Ｓ3 , 2 ＝０であるのでフリップフ
ロップ２０の１段目には上から１０１０が記憶される。
次にＴ＝３に於いて選択結果がＳ0 , 3 ＝０、Ｓ1 , 3
＝０、Ｓ2 , 3 ＝１、Ｓ3 , 3 ＝１であるので１段目に
は、上から０、０、１、１が記憶され、２段目には１ク
ロック前に入力されてきた１、０、１、０のデータを選
択信号０、０、１、１によりそれぞれ選択した結果１、
１、０、０となる。つまり現在より前に入力されてきた
データが、新しく入力されてきた選択信号が”０”か”
１”かにより過去から現在に至るまでにつながるパス情
報が変わるので、信号が入力される毎にフリップフロッ
プ２０の情報が選択器１９により更新されていく。The path memory unit 2 will be described in detail with reference to the trellis transition diagram of FIG. The horizontal axis represents time change, S 0 to S 3 on the vertical axis are states, and c 0 to c 7 are branch metrics. The thick line in FIG. 12 represents the survival path. At T = 2, S 0, 2 is S 0, 1 + c 0 and S 0
As a result of comparing 2, 1 + c 4 , the latter one is selected, so that the received signal becomes 1 and the postcursor component becomes “11”. Similarly, for S 1, 2 , S 0, 1 + c 1 is selected.
Received signal = 0 and postcursor component is "00", S
2, 2 S 3, 1 = received signal for selecting the + c 6 1 postcursor component "01", S 3, 2 S 1, 1 + c 3
Receive signal = 0 to select the postcursor component is "1"
By setting the estimated received signal as the selection signal of the selector 19 in the path memory unit 2 shown in FIG. 11, the current state of the path is stored in the flip-flop 20. For example, T = In S 2, S 0, 2 = 1 and S 1, 2 =
Since 0, S 2, 2 = 1 and S 3, 2 = 0, 1010 from the top is stored in the first stage of the flip-flop 20.
Next, at T = 3, the selection result is S 0, 3 = 0, S 1, 3
= 0, S 2, 3 = 1 and S 3, 3 = 1 are set, so 0, 0, 1, 1 are stored from the top in the first stage, and are input one clock before in the second stage. As a result of selecting 1, 0, 1, 0 data by the selection signals 0, 0, 1, 1, respectively,
It becomes 1, 0, 0. In other words, if the data input before the present is the newly input selection signal "0"?
Since the path information from the past to the present changes depending on whether it is "1", the information of the flip-flop 20 is updated by the selector 19 every time a signal is input.
【００１７】４状態のパスが１本になるぐらいまで前記
選択器１９とフリップフロップ２０を数段記憶させた
後、前記メトリック演算部で出力されたパス判定情報に
より４状態の中から最も確からしい状態に記憶されてい
る情報を判定値として出力する。After the selector 19 and the flip-flop 20 are stored in several stages until the number of paths in four states becomes one, the path determination information output from the metric calculation unit is most likely to be one of the four states. The information stored in the state is output as the determination value.
【発明の効果】以上説明したように本発明の自動等化器
を高密度記録した装置の再生に適用した場合、インパル
ス応答のポストプリカーサ成分の等化を行うことがで
き、１．７符号を用いて記録することにより非線形歪を
低減することができ、１．７符号と判定帰還形等化器と
ビタビ等化を適用することにより、回路規模の縮小化が
可能になり磁気記録系から読み出された再生信号が持つ
非線形歪を除去することが可能になる。As described above, when the automatic equalizer of the present invention is applied to the reproduction of a high-density recording device, the post-precursor component of the impulse response can be equalized and the 1.7 code can be obtained. It is possible to reduce the non-linear distortion by recording by using it, and by applying the 1.7 code, the decision feedback equalizer and the Viterbi equalization, it is possible to reduce the circuit scale and read from the magnetic recording system. It is possible to remove the non-linear distortion of the reproduced signal that is output.
【図１】本発明の一実施例のブロック図FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】本発明の一実施例のインパルス応答FIG. 2 is an impulse response according to an embodiment of the present invention.
【図３】本発明の一実施例のトレリス遷移図FIG. 3 is a trellis transition diagram of an embodiment of the present invention.
【図４】本発明の実施例１のメトリック演算部の詳細図FIG. 4 is a detailed diagram of a metric calculation unit according to the first embodiment of the present invention.
【図５】本発明の実施例１のパスメモリ部の構成図FIG. 5 is a configuration diagram of a path memory unit according to the first embodiment of the present invention.
【図６】パス記憶回路図FIG. 6 is a path storage circuit diagram.
【図７】本発明の実施例１のトレリス遷移図FIG. 7 is a trellis transition diagram according to the first embodiment of the present invention.
【図８】本発明の推定信号書換構成図FIG. 8 is a configuration diagram of estimated signal rewriting according to the present invention.
【図９】本発明の修正器部ブロック図FIG. 9 is a block diagram of a corrector section of the present invention.
【図１０】本発明の実施例２のメトリック演算部の詳細
図FIG. 10 is a detailed diagram of a metric operation unit according to the second embodiment of the present invention.
【図１１】本発明の実施例２のパスメモリ部の構成図FIG. 11 is a configuration diagram of a path memory unit according to a second embodiment of the present invention.
【図１２】本発明の実施例２のトレリス遷移図FIG. 12 is a trellis transition diagram of the second embodiment of the present invention.
１ メトリック演算部 ２ パスメモリ部 ３ 等化アドレス信号生成部 ４ 修正アドレス信号生成部 ５ 推定信号記憶部 ６ 修正器 ７ 減算２乗器 ８ 加算器 ９ 比較選択器 １０ レジスタ １１ リミッタ １２ 減算器 １３ Ｄフリップフロップ １４ ファンクションブロック １５ 選択器 １６ 推定信号記憶器 １７ ３ｔｏ６デコーダ １８ Ｄフリップフロップ １９ 選択器 ２０ Ｄフリップフロップ 1 metric calculation unit 2 path memory unit 3 equalization address signal generation unit 4 corrected address signal generation unit 5 estimated signal storage unit 6 correction unit 7 subtraction squarer 8 adder 9 comparison selector 10 register 11 limiter 12 subtractor 13 D Flip-flop 14 Function block 15 Selector 16 Estimated signal memory 17 3to6 decoder 18 D flip-flop 19 Selector 20 D flip-flop
Claims (2)
号が符号間干渉により歪を受けた受信信号と、予め推定
された推定データ系列の中からそれに対応するｎ（ｎは
０以上の整数）によって定まる２n 個の推定信号との誤
差の自乗値をブランチメトリックとし、前記ブランチメ
トリックと１クロック前に選択器により選択された各状
態のパスメトリックとの加算結果により新たに２n 個の
パスメトリックが仮定され各状態に至る２本のパスメト
リック値のどちらか小さい方を比較選択器により選択し
て新たなパスメトリックにすると同時に、各状態でどち
らを選択したかを生き残りパス状態情報として、出力す
るメトリック演算部と、 前記メトリック演算部から２n - 1 個の生き残りパス状
態情報を入力、記憶し、その情報を過去にたどっていく
ことにより生き残りパスが１本化され、状態推移から前
記受信信号に対する最も確からしい判定値を出力するパ
スメモリ部と；前記生き残り状態情報を入力し、推定信
号記憶部から２n 個の推定信号を読み出すためのアドレ
スを生成する等化アドレス信号生成部と、 パスメモリ部の判定値出力を入力とし、推定信号記憶部
内の受信される可能性のある推定信号に書き換えるため
のアドレスを生成する修正アドレス信号生成部と、 前記等化アドレス信号生成部の出力を入力し、それに対
応する２n 個の推定信号を前記パスメトリック演算部に
出力すると同時に、前記修正アドレス信号生成部の出力
信号を入力し、修正器部より修正された推定信号を再記
憶する推定信号記憶部と、前記推定信号記憶部の推定信
号を入力とし、入力される可能性のある信号に修正する
修正器部とを備えていることを特徴とするディジタル信
号復号用自動等化器。1. A received signal in which a digital signal having a minimum inversion interval of two or more is distorted by intersymbol interference, and n (n is an integer of 0 or more) corresponding to the received signal in a pre-estimated estimated data sequence. The squared value of the error from the 2 n estimated signals determined by is taken as the branch metric, and 2 n new paths are added by the addition result of the branch metric and the path metric of each state selected by the selector one clock before. It is assumed that a metric is assumed, and the smaller one of the two path metric values that reach each state is selected by the comparison selector to make a new path metric. At the same time, whichever is selected in each state is used as the surviving path state information. and metric calculating unit for outputting, the 2 n from the metric calculating unit - enter one survivor path state information, and stores, have followed the information in the past Survivor path is 1 Honka by path memory unit and for outputting the most probable decision value for said received signal from the state transition; Enter the survival status information, the 2 n pieces of estimated signal from the estimated signal storage unit Corrected address that inputs the judgment value output of the path memory unit and the equalized address signal generator that generates the address to read, and generates the address to rewrite to the estimated signal that may be received in the estimated signal storage unit The signal generator and the output of the equalized address signal generator are input, and 2 n estimated signals corresponding thereto are output to the path metric calculator, and at the same time, the output signal of the modified address signal generator is input. , An estimated signal storage unit for re-storing the estimated signal corrected by the corrector unit, and a possibility of inputting the estimated signal of the estimated signal storage unit as an input Digital signal decoding automatic equalizer, characterized by comprising a corrector unit for correcting a certain signal.
パス状態情報として出力すると同時に前記選択結果の中
から最小値パスメトリックが求まるまで比較選択を行い
結果をパス判定情報として出力するメトリック演算部
と、 前記メトリック演算部からの生き残りパス状態情報とパ
ス判定情報をセレクタの選択信号とし、記憶し、その情
報を過去にたどっていくことにより生き残りパスが１本
化され、状態推移から前記受信信号に対する最も確から
しい判定値を出力するパスメモリ部とを備えていること
を特徴とする請求項１記載のディジタル信号復号用自動
等化器。2. A metric calculator that outputs which is selected in each state as surviving path state information and, at the same time, performs comparative selection from the selection result until a minimum value path metric is obtained and outputs the result as path determination information. And the survivor path status information and path judgment information from the metric calculator are used as selector selection signals, stored, and the survivor paths are unified by tracing that information in the past, and the received signal is received from the status transition. 2. The automatic equalizer for digital signal decoding according to claim 1, further comprising a path memory unit which outputs a most probable judgment value for
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083180A JP2586789B2 (en) | 1993-04-09 | 1993-04-09 | Automatic equalizer for digital signal recording / reproducing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083180A JP2586789B2 (en) | 1993-04-09 | 1993-04-09 | Automatic equalizer for digital signal recording / reproducing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295535A true JPH06295535A (en) | 1994-10-21 |
| JP2586789B2 JP2586789B2 (en) | 1997-03-05 |
Family
ID=13795108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083180A Expired - Lifetime JP2586789B2 (en) | 1993-04-09 | 1993-04-09 | Automatic equalizer for digital signal recording / reproducing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586789B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6035006A (en) * | 1996-06-28 | 2000-03-07 | Nec Corporation | Estimator having a feedback loop |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06162691A (en) * | 1992-11-13 | 1994-06-10 | Sony Corp | Digital signal reproducer |
-
1993
- 1993-04-09 JP JP5083180A patent/JP2586789B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06162691A (en) * | 1992-11-13 | 1994-06-10 | Sony Corp | Digital signal reproducer |
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|---|---|---|---|---|
| US6035006A (en) * | 1996-06-28 | 2000-03-07 | Nec Corporation | Estimator having a feedback loop |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586789B2 (en) | 1997-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961015 |