JPH06294825A - 差動cmosピーク検出回路 - Google Patents
差動cmosピーク検出回路Info
- Publication number
- JPH06294825A JPH06294825A JP6071674A JP7167494A JPH06294825A JP H06294825 A JPH06294825 A JP H06294825A JP 6071674 A JP6071674 A JP 6071674A JP 7167494 A JP7167494 A JP 7167494A JP H06294825 A JPH06294825 A JP H06294825A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- circuit
- detection circuit
- peak detection
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1532—Peak detectors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
るようにする。 【構成】 差動入力回路12で差動入力信号VinH及
びVinLを受ける。差動入力回路12の差動出力信号
は、折返しカスコード回路16のQ3及びQ4を介し
て、夫々直列に接続されたコンデンサC1及びC2並び
にダイオードD1及びD2に印加される。コンデンサ/
ダイオード接続点に現れる差動ピーク電圧は、Q7及び
Q8、差動帰還回路22を介して差動入力回路12の差
動出力端子に帰還される。また、差動ピーク電圧は、差
動出力回路46にも供給され、ピーク検出回路の読み取
り期間中にデジタイジングされる。コモン・モード補正
回路30は、差動入力回路12及び負帰還ループ夫々の
コモン・モード電圧間の差を補正する。
Description
特に線形性が良く低ノイズで、変動の影響を受け難い、
完全な差動動作の差動CMOSピーク検出回路に関す
る。
ログ及びデジタル両回路において問題を起こす共通の原
因である。デジタル・ストレージ・オシロスコープ(D
SO)のような最近のオシロスコープには、回路の問題
解決のためにこれら狭パルスを捕らえる能力が必要とな
っている。2n(ナノ)秒程度の狭い幅のパルスであっ
てもTTL回路に障害を誘発することがあるので、DS
Oにはこのようなスパイクでもその少なくとも1つのサ
ンプルを得る能力が必要となる。DSOのタイム・ベー
スを調整しても入力信号のサンプルが大きく不足する場
合には、サンプリング周期(サンプル間の時間間隔)は
上述のスパイクの幅より長くなってしまう。よってスパ
イクはサンプリングできないか、できてもまれである。
ング回路の間にある信号取込み回路にピーク検出回路が
設けられ使用されてきた。これによって特定の時間ウィ
ンドウ(窓)内における入力信号の最小及び最大値が検
出され、これらはサンプリングされてアナログ・デジタ
ル変換器(ADC)で変換されるまで保持される。
回路は、例えば米国テクトロニクス社製2430型DS
Oに使用されている。入力信号は互いに反対極性の信号
に分離されて2つの正ピーク検出回路及び2つの負ピー
ク検出回路に供給され、正及び負のどちらのスパイクも
検出する。各極性に対して2つのピーク検出回路を使用
することによって、一方がピークを検出している最中に
他方がサンプリング又はトラッキング(信号の値を追
従)のために確保される。このような構成のピーク検出
回路では、ピークは2インターバルで検出される。一方
のインターバルでは値を保持し、他方のインターバルで
はサイクルを繰り返す前に値をトラッキングしている。
なお、2インターバルは1サンプリング周期に等しい。
各ピーク検出回路は、サンプリング回路の前に増幅用の
出力段を持っている。
型DSOに使用されているピーク検出セルを単純化した
利得1の広帯域帰還増幅器の形で示している。トランジ
スタQ1〜Q4は、電流源I1を負荷とする差動増幅器
を構成している。この差動増幅器の出力は、ダイオード
D及びトランジスタQ5及びQ6を介して入力に帰還さ
れる。制御信号S1及びS2が共にロー(低)のとき
は、ピーク検出回路は検出モードである。もし入力信号
Vinが出力信号Voutより大きいときには、Vin
がVoutに等しくなるまでコンデンサCが充電され
る。しかし、もしVinがVoutより小さいときに
は、ダイオードDがコンデンサCの充電を妨げ、Vou
tがVinの正の最大値に保持される。
は保持され、以降の入力は無視されてVoutがサンプ
リングされる。この時点では、制御信号S1が引き続き
ローである一方でS2はハイ(高)で、入力を出力から
分離している。Voutがサンプリングされた後、制御
信号S2がローにされると共にS1が立ち上がり、入力
信号を受け付ける(イネーブルする)一方で、ダイオー
ドDがバイパスされてコンデンサCが充電又は放電可能
となり、入力信号Vinがトラッキング(追従)され
る。なお、以下の図において、P.D.はピーク検出、
HOLDはピーク値の保持、TRKは入力信号のトラッ
キングを意味する。
ある、比較的消費電力が大きい、ベース電流によって蓄
積コンデンサCからの漏れがある、ダーリントン接続差
動増幅器対による大きなオフセット、(飽和電位におい
て)トランジスタQ3のクランプがない、(リンギング
電位において)閉ループ周辺での過度な遅延がある、回
路がシングル・エンドである、等の問題がある。
CMOS型のピーク検出回路の一例が開示されている。
CMOS技術は、バイポーラ技術に比較して安価、高密
度及び低消費電力を実現できるが、動作が低速であるた
めに広帯域動作を実現するには特異な回路構成にしなけ
ればならない。
の例を示す図である。CMOSピーク検出セルの2つの
ノードA及びBは、プリ充電インターバル中に電圧レー
ルVddに接続され、その後接続が断たれる。取込み
(ACQUIRE)信号は、スイッチQ1を制御して第1ノー
ドAを入力信号Vinに接続する。第1ノードAはトラ
ンジスタQ4によって他方の第2ノードBに接続され、
第2ノードBに接続されたコンデンサCは、第1ノード
Aの電圧をトラッキングする。取込みインターバルの最
後において、第1ノードAは入力信号Vinとの接続が
断たれて第2ノードBの電圧が保持され、バッファ増幅
器AOを介してサンプリング回路に電荷が転送される。
電荷転送に続いて、サイクルを繰り返す準備のために、
クリア(CLEAR)信号によって第2ノードBが電圧レー
ルVddに接続される。
たソース・フォロアのQ4は電流源を持たないので、接
続点Bの電圧は徐々に低下して接続点Aの電圧Vtより
は高い長いテイルを生成する。また、回路はシングル・
エンドである。
ーラ技術を用いたピーク検出回路はCMOSに比べて高
速ではあるが、比較的高価である、比較的消費電力が大
きい、ベース電流によって蓄積コンデンサCからの漏れ
がある、ダーリントン接続差動増幅器対による大きなオ
フセット、(飽和電位において)トランジスタQ3のク
ランプがない、(リンギング電位において)閉ループ周
辺での過度な遅延がある、回路がシングル・エンドであ
る、等の問題がある。一方、CMOSによる従来のピー
ク検出回路は、比較的低速であり、またソース・フォロ
アのQ4が電流源を持たないので、接続点Bの電圧が徐
々に低下してしまう。また、回路はシングル・エンドで
あるため、差動回路に比べてノイズの影響を受けて易
い。
する差動CMOSピーク検出回路を提供することであ
る。本発明の他の目的は、差動回路とCMOS技術の両
方の利点を兼ね備えた差動CMOSピーク検出回路を提
供することである。
作をする差動CMOSピーク検出回路を提供する。この
差動CMOSピーク検出回路は差動入力段12を有し、
差動入力信号を受ける。差動入力段12が駆動する差動
出力信号は、2つのコンデンサと2つのダイオードを有
する差動ピーク検出段に印加される。差動ピーク検出段
は、そのコンデンサ/ダイオード接続点に差動出力信号
を出力する。この差動出力信号は別の差動入力回路22
に印加され、閉じた負帰還ループを構成する。負帰還ル
ープによって、差動出力信号は差動入力段12の反対極
性の差動出力信号に結合される。差動入力段12及び負
帰還ループを組み合わせることによって利得1の帰還増
幅器が構成される。差動ピーク検出回路からの出力信号
は、サンプリング回路80に接続された差動出力回路4
6に供給され、これによって差動ピーク電圧はピーク検
出回路の読み取り期間中にデジタイジングされる。コモ
ン・モード補正回路30は利得が1の差動帰還増幅器に
接続され、差動入力段12及び負帰還ループ夫々のコモ
ン・モード電圧間の差を補正する。
出回路の第1実施例を示す図である。差動入力回路12
は、1対のpチャネルCMOSトランジスタQ1及びQ
2を有し、これらのソース端子は電流11を供給する電
流源14に接続されている。差動入力信号VinH及び
VinLは、トランジスタQ1及びQ2夫々のゲート端
子に印加される。折返しカスコード(folded cascode)
回路16は、トランジスタQ1及びQ2のドレイン端子
に接続されることによって、折返しカスコード回路を構
成する。折返しカスコード回路16は、1対のnチャネ
ルCMOSトランジスタQ3及びQ4を有し、それらの
ドレイン端子は夫々電流I1を供給する定電流源18及
び20に接続され、それらのソース端子は夫々トランジ
スタQ1及びQ2のドレイン端子に接続される。トラン
ジスタQ3及びQ4のゲート端子には、バイアス信号V
bが印加される。また、トランジスタQ3及びQ4のド
レイン端子は、ダイオードD1及びD2の一方の極性側
に接続される。コンデンサC1及びC2は、D1及びD
2の他方の極性側とグランドとの間に夫々直列に接続さ
れる。トランジスタQ3及びQ4、ダイオードD1及び
D2並びにコンデンサC1及びC2は、差動ピーク検出
回路を構成する。
コンデンサC1及びC2との間の接続点は、夫々nチャ
ネルCMOSソース・フォロア・トランジスタQ5及び
Q6のゲート端子に接続される。トランジスタQ5及び
Q6のソース端子は、差動帰還回路22の入力端子と、
電流I2を供給する定電流源24及び26とに夫々接続
される。差動帰還回路22は1対のpチャネルCMOS
トランジスタQ7及びQ8を有し、それらのソース端子
は電流I1を供給する定電流源28に接続され、それら
のドレイン端子は夫々トランジスタQ1及びQ2のドレ
イン端子に接続され、それらのゲート端子は夫々トラン
ジスタQ5及びQ6のソース端子に接続される。
回路12、折返しカスコード回路16及び差動帰還回路
22の共通接続点で接続される。コモン・モード補正回
路30は電流I1を供給する定電流源32及び34を有
し、これらは折返しカスコード・トランジスタQ3及び
Q4のソース端子とグランドとの間に接続される。定電
流源32及び34と並列にnチャネルCMOSトランジ
スタQ9及びQ10が設けられ、それらのソース端子は
グランドに接続され、ドレイン端子は入力回路トランジ
スタQ1及びQ2のドレイン端子、帰還回路トランジス
タQ7及びQ8のドレイン端子並びに折返しカスコード
・トランジスタQ3及びQ4のソース端子に夫々接続さ
れる。後述するように折返しカスコード・トランジスタ
Q3及びQ4のドレイン端子の出力から派生したコモン
・モード・バイアス電圧CMFBは、コモン・モード・
トランジスタQ9及びQ10のゲート端子に共通に印加
される。
動作点における入力信号VinHとVinLの変動は、
そのドレイン端子に出力電流の変動(I1)/2±dI
として現れる。電流の変動は、折返しカスコード回路1
6を介してダイオードD1及びD2の一方の極性側に結
合される。入力信号の変動極性及びその時点でのコンデ
ンサC1及びC2の充電状態によって、ダイオードはカ
ットオフするか又は導通し、導通すればコンデンサは変
動のピーク値をトラッキングすることができる。変動は
CMOSソース・フォロア・トランジスタQ5及びQ6
並びに差動帰還回路22を介して帰還され、差動帰還回
路22と差動入力回路12の間の接続点に電流を供給し
て電流の変動を相殺する。
30の各部の電流は2I1に等しくなる。これは、ある
部分の電流は、差動入力回路12及び差動帰還回路22
の組を介して電流源14及び28から来る電流によって
I1に等しくなり、他の部分の電流は折返しカスコード
回路16を介して電流源18及び20から来る電流によ
ってI1に等しくなる。差動入力回路12と帰還回路2
2の間のコモン・モード特性のどのような差も、コモン
・モード補正回路30の入力に印加される電流に影響す
ると共に、トランジスタQ9及びQ10のゲート端子に
印加されるコモン・モード・バイアス電圧CMFBによ
って低減される。この実施例では、差動入力回路の動作
点がしばしば零以外のある値になるので、利得は入力信
号と共に変動する。利得が入力信号と共に変動するの
で、ループの動的特性(Dynamics)も変動する。これは
逆に動的特性のパフォーマンスにも影響する。しかし、
差動入力回路と帰還回路の間でコモン・モードが整合し
ていることは、この実施例ではあまり重要ではない。
検出回路の第2実施例を示す図である。この回路構成に
よると、差動回路の動作点が零であるので、利得が一定
でループの動的状態も一定である。しかし、帰還トラン
ジスタQ7及びQ8間、並びに入力トランジスタQ1及
びQ2間でのコモン・モードの整合は重要である。この
実施例では、差動入力回路のトランジスタ対の一方のト
ランジスタQ1のソース端子が、差動帰還回路のトラン
ジスタ対の一方のトランジスタQ8のソース端子及び電
流I1を供給する定電流源36に接続される。差動入力
回路の他方のトランジスタQ2が、同様に差動帰還回路
の他方のトランジスタQ7及び電流I1を供給する定電
流源38に接続される。回路の残りの部分については、
図1の実施例と同じであり、その動作も同様である。
ラッキング回路を示す図である。これらは、図1及び図
2の回路に追加して使用される。nチャネルCMOSト
ランジスタQ11及びQ12は、夫々ダイオードD1及
びD2と並列に接続され、トラッキング回路を構成す
る。これらバイパス・トランジスタQ11及びQ12
は、リセット信号RSTに応答して基本的にダイオード
D1及びD2を短絡し、これによってコンデンサC1及
びC2は、次のピーク検出サイクルに備えて差動入力回
路12に印加される差動入力信号をトラッキングする。
しカスコード・トランジスタQ3及びQ4のドレイン端
子、電圧レールVdd並びにグランドの間に夫々接続さ
れる。下側のクランプ回路40は3つのCMOSトラン
ジスタQ13、Q14及びQ15を有し、これらはトラ
ンジスタQ3のドレイン端子とグランドの間に直列に接
続される。なお、第1トランジスタQ13はpチャネル
・トランジスタで、他はnチャネル・トランジスタであ
る。差動帰還回路22のトランジスタQ7のゲート端子
の電圧VLは第1トランジスタQ13のゲート端子に結
合され、トランジスタQ14及びQ15のゲート端子に
は反転されたリセット命令RSTn(/RST)及びデ
ィスエーブル命令DISn(/DIS)が夫々加えられ
る。
2の接続点の電圧VHは、上側のクランプ回路42のp
チャネル・トランジスタQ16のゲート端子に結合され
る。トランジスタQ16は、そのソース端子が電流I1
を供給する定電流源44に接続され、そのドレイン端子
がグランドに接続される。直列に接続されたpチャネル
・トランジスタQ17及びQ18並びにnチャネル・ト
ランジスタQ19は、電圧レールVddと折返しカスコ
ード・トランジスタQ4のドレイン端子の間に接続され
る。第1トランジスタQ16のソース端子は、nチャネ
ル・トランジスタQ19のゲート端子に接続され、リセ
ット命令RST及びディスエーブル命令DISは、pチ
ャネル・トランジスタQ17及びQ18のゲート端子に
夫々結合される。クランプ回路40及び42は、入力信
号のピークが取り除かれて差動帰還ループが開いたとき
に、カスコード・トランジスタQ3及びQ4のドレイン
端子にコンデンサC1及びC2が保持する電圧を印加す
るのに利用される。
検出回路に適した出力回路(段)46の一例を示す図で
ある。折返しカスコード・トランジスタQ3及びQ4の
ドレイン端子は、出力回路46にも接続される。出力電
圧VoL及びVoHは、夫々直列に接続されたダイオー
ドD3及びD4並びにコンデンサC3及びC4の組に印
加される。コンデンサC3及びC4は、保持期間を長く
するためグランドに接続される。nチャネル・トランジ
スタQ20及びQ21は、夫々ダイオードD3及びD4
と並列に接続され、トラッキング期間(サイクル)中に
はダイオードをバイパスするために、それらのゲート端
子にリセット信号RSTが印加される。ダイオードD3
及びD4並びにコンデンサC3及びC4の夫々の間の接
続点は、ソース・フォロア出力のnチャネル・トランジ
スタQ22及びQ23のゲート端子に夫々接続される。
ソース・フォロア出力のnチャネル・トランジスタQ2
2及びQ23のドレイン端子は電圧レールVddに接続
され、ソース端子は電流源48及び50を介してグラン
ドに接続される。ソース・フォロア出力のnチャネル・
トランジスタQ22及びQ23のソース端子は、nチャ
ネル出力ゲート・トランジスタQ24及びQ25のドレ
イン端子にも夫々接続される。出力ゲート・トランジス
タQ24及びQ25のゲート端子は、読み取り(Readba
ck)イネーブル命令RBENを受け、読み取り期間中、
ソース端子からサンプリング回路(サンプラ)に出力信
号VoutH及びVoutLを供給する。
検出回路に適したコモン・モード・バイアス発生回路
(コモン・モード帰還回路)の一例を示す図である。折
返しカスコード・トランジスタQ3及びQ4からの出力
信号VoL及びVoHは、コモン・モード・バイアス発
生回路52にも印加される。コモン・モード・バイアス
発生回路52の入力部は1対のソース・フォロア・トラ
ンジスタQ26びQ27で構成される。これらトランジ
スタQ26びQ27のドレイン端子は電圧レールVdd
に接続され、ソース端子は夫々電流源54及び56を介
してグランドに接続される。またソース端子は、pチャ
ネル差動回路58及び60夫々の一方の入力端子である
ゲート端子にも接続される。pチャネル差動回路58及
び60夫々の他方のゲート端子は共通接続され、コモン
・モード入力バイアスVcで固定される。
びQ29のソース端子は共に定電流源62に接続され、
トランジスタQ28のドレイン端子はグランドに接続さ
れる。同様に第2差動回路60のトランジスタQ30及
びQ31のソース端子は共に定電流源64に接続され、
トランジスタQ31のドレイン端子はグランドに接続さ
れる。トランジスタQ28及びQ31のゲート端子は、
ソース・フォロアのトランジスタQ26及びQ27のソ
ース端子に夫々接続され、入力信号VoL及びVoHを
夫々受ける。トランジスタQ29及びQ30のゲート端
子及びドレイン端子は夫々が共通に接続され、ゲート端
子は電圧Vcに接続され、ドレイン端子はダイオードD
5を介してグランドに接続される。トランジスタQ29
及びQ30のドレイン端子からはコモン・モード・バイ
アス電圧CMFBが得られ、コモン・モード補正回路3
0のトランジスタQ9及びQ10のゲート端子に印加さ
れる。
検出回路を用いたオシロスコープ用信号取込み装置のブ
ロック図である。図6中、A〜Dは夫々ピーク検出器6
8〜74に対応し、T1〜T4は各期間を示す。また、
図8は、本発明による差動CMOSピーク検出回路の動
作タイミング図である。入力信号Vinはバッファ(緩
衝)増幅器66に入力され、ここで差動入力信号Vin
L及びVinHに変換される。これら差動入力信号は、
2つの正ピーク検出器68及び70並びに2つの負ピー
ク検出器72及び74に入力される。これらピーク検出
器の夫々が、上述してきたピーク検出回路で構成され
る。ピーク検出器68〜74の出力信号は、正及び負マ
ルチプレクサ(MUX)76及び78に入力される。こ
れによって、読み取り期間中にある1個のピーク検出器
の出力信号がサンプラ(サンプリング回路)80に印加
され、サンプリング・インターバル中に最大値又は最小
値としてデジタイジングされ蓄積される。この回路は、
上述した米国テクトロニクス社製2430DSOと同様
に動作する。
MOSピーク検出回路を用いた信号取込み装置の動作を
示す図である。傾斜して上昇する直線82(破線)で示
す入力信号に対して、複数のピーク検出器からの混成出
力信号84は、最大値(MX)及び最小値(MN)のサ
ンプルを交互に提供し、最大値(MX)及び最小値(M
N)のサンプル間では出力信号は基準動作レベル86に
戻る。
ク検出回路は、差動回路とCMOSの両方の利点を兼ね
備えている。即ち、線形性が良く低ノイズでありなが
ら、回路が小型化で、消費電力が低い等の特性も備えて
いる。
1実施例を示す図である。
2実施例を示す図である。
加して使用されるクランプ回路及びトラッキング回路を
示す図である。
した出力段回路の一例を示す図である。
したコモン・モード・バイアス発生回路(コモン・モー
ド帰還回路)の一例を示す図である。
いたオシロスコープ用信号取込み装置のブロック図であ
る。
いた信号取込み装置の動作を示す図である。
作タイミング図である。
1の広帯域帰還増幅器の形で示した図である。
である。
Claims (7)
- 【請求項1】 差動入力信号を受ける差動入力端子及び
差動出力端子を有する差動入力段と、 上記差動入力段の差動出力端子に接続され、上記差動入
力信号に応じて差動ピーク電圧を生成する差動ピーク検
出回路と、 上記差動入力段の上記差動出力端子に反対極性で接続さ
れた差動出力端子、及び上記差動ピーク電圧を受ける差
動入力端子を有する負帰還ループと、 上記差動入力段及び上記負帰還ループの上記差動出力端
子に接続され、上記差動ピーク電圧から派生したコモン
・モード・バイアス信号に応じて上記差動入力段及び上
記負帰還ループ間のコモン・モードの差を補正するコモ
ン・モード補正回路とを具えることを特徴とする差動C
MOSピーク検出回路。 - 【請求項2】 上記差動ピーク検出回路に接続され、第
1期間中に発生した最大値に上記差動ピーク電圧を第2
期間中クランプするクランプ回路を具えることを特徴と
する請求項1記載の差動CMOSピーク検出回路。 - 【請求項3】 上記差動ピーク検出回路に接続され、第
3期間中に上記差動ピーク検出回路のダイオードを短絡
させることにより、上記差動ピーク検出回路を上記差動
入力信号でトラッキングさせるトラッキング回路を具え
ることを特徴とする請求項1記載の差動CMOSピーク
検出回路。 - 【請求項4】 上記差動ピーク検出回路に接続され、上
記差動ピーク電圧の関数として上記コモン・モード・バ
イアス信号を発生させるコモン・モード・バイアス発生
回路を具えることを特徴とする請求項1記載の差動CM
OSピーク検出回路。 - 【請求項5】 上記差動ピーク検出回路に接続され、上
記差動ピーク電圧の最大値をサンプリング回路に供給す
る差動出力回路を具えることを特徴とする請求項2記載
の差動CMOSピーク検出回路。 - 【請求項6】 上記差動入力段が第1及び第2CMOS
トランジスタを具え、上記差動入力信号を上記第1及び
第2CMOSトランジスタのゲート端子に印加し、上記
第1及び第2CMOSトランジスタのソース端子をとも
に第1定電流源に接続し、上記第1及び第2CMOSト
ランジスタのドレイン端子から差動信号を出力すること
を特徴とする請求項1記載の差動CMOSピーク検出回
路。 - 【請求項7】 上記負帰還ループが第3及び第4CMO
Sトランジスタを具え、 上記差動ピーク電圧を上記第3及び第4CMOSトラン
ジスタのゲート端子に印加し、上記第3及び第4CMO
Sトランジスタのソース端子をともに上記第1定電流源
と同量の電流を供給する第2定電流源に接続し、上記第
3及び第4CMOSトランジスタのドレイン端子を反対
極性で上記第1及び第2CMOSトランジスタのドレイ
ン端子に接続することを特徴とする請求項6記載の差動
CMOSピーク検出回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/032032 | 1993-03-16 | ||
US08/032,032 US5331210A (en) | 1993-03-16 | 1993-03-16 | Differential CMOS peak detection circuit |
US8/32032 | 1993-03-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06294825A true JPH06294825A (ja) | 1994-10-21 |
JP2646189B2 JP2646189B2 (ja) | 1997-08-25 |
Family
ID=21862743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6071674A Expired - Lifetime JP2646189B2 (ja) | 1993-03-16 | 1994-03-16 | 差動cmosピーク検出回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5331210A (ja) |
JP (1) | JP2646189B2 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5420550A (en) * | 1994-06-27 | 1995-05-30 | Motorola, Inc. | Method and apparatus for sensing common mode error |
US5546027A (en) * | 1994-12-12 | 1996-08-13 | Silicon Systems, Inc. | Peak detector |
US6084439A (en) * | 1997-07-02 | 2000-07-04 | Cypress Semiconductor Corp. | Peak detector circuit with extended input voltage range |
US6054874A (en) * | 1997-07-02 | 2000-04-25 | Cypress Semiconductor Corp. | Output driver circuit with switched current source |
US6323694B1 (en) * | 1998-04-01 | 2001-11-27 | Ltx Corporation | Differential comparator with a programmable voltage offset for use in an automatic tester |
US6215335B1 (en) | 1999-05-14 | 2001-04-10 | Level One Communications, Inc. | Nonoverlapping phased, resettable, peak detector |
US6956905B1 (en) * | 2000-03-23 | 2005-10-18 | Xilinx, Inc. | Peak detector circuit |
US6489845B1 (en) * | 2000-04-04 | 2002-12-03 | Goodrich Corporation | Multiplexing amplifier |
US7231152B2 (en) * | 2002-04-08 | 2007-06-12 | Silicon Communications Technology Co., Ltd. | Infrared remote control receiver (IRCR) having semiconductor signal processing device therein |
US6914485B1 (en) * | 2003-08-05 | 2005-07-05 | National Semiconductor Corporation | High voltage supply sensing high input resistance operational amplifier input stage |
EP1738186A4 (en) * | 2004-04-05 | 2007-08-29 | Atmel Corp | DETECTOR FOR A DIFFERENTIAL THRESHOLD VOLTAGE |
FR2868629B1 (fr) * | 2004-04-05 | 2006-08-25 | Atmel Corp | Detecteur de tension de seuil differentiel |
US7135892B2 (en) * | 2004-06-29 | 2006-11-14 | Hewlett-Packard Development Company, L.P. | Peak detector systems and methods with leakage compensation |
US7692453B2 (en) * | 2004-08-11 | 2010-04-06 | Atmel Corporation | Detector of differential threshold voltage |
US7737731B1 (en) | 2005-10-20 | 2010-06-15 | Marvell International Ltd. | High data rate envelope detector for high speed optical storage application |
KR100693821B1 (ko) * | 2005-10-31 | 2007-03-12 | 삼성전자주식회사 | 차동 증폭기 및 이를 위한 액티브 로드 |
US7576570B1 (en) | 2006-08-22 | 2009-08-18 | Altera Corporation | Signal amplitude detection circuitry without pattern dependencies for high-speed serial links |
US7525347B1 (en) * | 2006-10-20 | 2009-04-28 | Marvell International Ltd. | Differential peak detector |
CN101271142B (zh) * | 2007-03-21 | 2010-05-19 | 中国科学院电子学研究所 | 互补金属氧化物半导体单片集成的峰值检测电路 |
EP2338226B1 (en) | 2008-10-15 | 2015-01-21 | Nxp B.V. | Low-voltage self-calibrated cmos peak detector |
US9954485B2 (en) | 2016-05-09 | 2018-04-24 | Nxp Usa, Inc. | Amplitude detection with compensation |
US11088666B2 (en) * | 2018-10-11 | 2021-08-10 | Microchip Technology Incorporated | Operational amplifier with controllable output modes |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4271488A (en) * | 1979-04-13 | 1981-06-02 | Tektronix, Inc. | High-speed acquisition system employing an analog memory matrix |
US4598215A (en) * | 1983-11-03 | 1986-07-01 | Motorola, Inc. | Wide common mode range analog CMOS voltage comparator |
US4634895A (en) * | 1984-07-11 | 1987-01-06 | At&T Bell Laboratories | CMOS peak detector and AC filter |
US4808848A (en) * | 1988-03-07 | 1989-02-28 | Motorola, Inc. | Comparator circuit |
US5144525A (en) * | 1990-09-27 | 1992-09-01 | Tektronix, Inc. | Analog acquisition system including a high speed timing generator |
-
1993
- 1993-03-16 US US08/032,032 patent/US5331210A/en not_active Expired - Lifetime
-
1994
- 1994-03-16 JP JP6071674A patent/JP2646189B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5331210A (en) | 1994-07-19 |
JP2646189B2 (ja) | 1997-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2646189B2 (ja) | 差動cmosピーク検出回路 | |
CA2081863C (en) | Ripple-free phase detector using two sample-and-hold circuits | |
KR100281898B1 (ko) | 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법 | |
JP2934488B2 (ja) | 電圧比較器 | |
US5689201A (en) | Track-and-hold circuit utilizing a negative of the input signal for tracking | |
JPH09326698A (ja) | オフセットを補正する方法および装置 | |
JPH11103422A (ja) | 低ノイズ低パワーcmos相関型ダブルサンプラー | |
JPH104352A (ja) | 入力をクランプする方法および装置 | |
US5302863A (en) | CMOS peak amplitude detector | |
US6140878A (en) | Transimpedance-type amplifier circuit with interchangeable resistance | |
EP0851434B1 (en) | Sample hold circuit and semiconductor device having the same | |
US4962325A (en) | Sample-hold amplifier circuit | |
USRE44410E1 (en) | Charge comparator with low input offset | |
JPH05129904A (ja) | 比較回路 | |
JP2607425B2 (ja) | ピーク検出回路 | |
US6208173B1 (en) | Peak detector | |
JPH0743397A (ja) | コンパレータ回路およびコンパレータ回路の制御方法 | |
US5801555A (en) | Correlative double sampling (CDS) device | |
US5734276A (en) | Circuit and method for reducing distortion in a track and hold amplifier | |
US5506525A (en) | Sampling circuit for analog signals | |
CA2062301A1 (en) | Track and hold amplifier | |
JPS61126823A (ja) | アナログデイジタル変換器 | |
US7088148B2 (en) | Sample and hold circuit and bootstrapping circuits therefor | |
JPH01259628A (ja) | A/d変換器 | |
US6362467B1 (en) | Fast-switching comparator with hysteresis |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090509 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090509 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100509 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120509 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130509 Year of fee payment: 16 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |