JPH0629310A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH0629310A JPH0629310A JP18358692A JP18358692A JPH0629310A JP H0629310 A JPH0629310 A JP H0629310A JP 18358692 A JP18358692 A JP 18358692A JP 18358692 A JP18358692 A JP 18358692A JP H0629310 A JPH0629310 A JP H0629310A
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- drain
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特にソース／ドレイン領域にメタルシ
リサイド層を有する半導体装置及びその製造方法に関す
る。近年、ＩＣ（Integrated Circuit）の高集積化は、
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor ）の微細化とともに実現してきた。ＭＯ
ＳＦＥＴの微細化は、ゲート長に代表される加工寸法の
縮小のみならず、縦方向の縮小（ソース／ドレイン拡散
層のシャロー化等）によるところが大きい。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a metal silicide layer in source / drain regions and a manufacturing method thereof. In recent years, high integration of IC (Integrated Circuit)
MOSFET (Metal Oxide Semiconductor Field Effe
It has been realized with the miniaturization of ct Transistor. MO
The miniaturization of the SFET is largely due to not only the reduction of the processing dimension represented by the gate length but also the reduction in the vertical direction (shallowness of the source / drain diffusion layer etc.).
【０００２】ゲート長が、ハーフミクロンからクォータ
ーミクロン領域になってきて、ソース／ドレインの深さ
が０．１μｍ以下というような浅い拡散層になると、拡
散層表面に必要な不純物濃度も約１０20ｃｍ-3から１０
19ｃｍ-3に低下する。これによって、逆に拡散層のシー
ト抵抗が増加し（１００Ω／ｓｑ以上）、トランジスタ
としての駆動能力が低下してしまう。したがって、ソー
ス／ドレイン拡散層のシート抵抗を低下する必要があ
る。When the gate length is changed from a half-micron region to a quarter-micron region and the source / drain depth becomes a shallow diffusion layer of 0.1 μm or less, the impurity concentration required on the surface of the diffusion layer is about 10 20. cm -3 to 10
It drops to 19 cm -3 . As a result, on the contrary, the sheet resistance of the diffusion layer increases (100 Ω / sq or more), and the driving capability of the transistor decreases. Therefore, it is necessary to reduce the sheet resistance of the source / drain diffusion layer.
【０００３】[0003]
【従来の技術】ソース／ドレイン拡散層のシート抵抗を
低下する方法として、メタルシリサイド層をソース／ド
レイン拡散層の表面に形成する方法がある。しかし、ソ
ース／ドレイン形成のための不純物イオン注入をメタル
シリサイド層形成後に行うと、以下に示す３つの問題が
生じる。2. Description of the Related Art As a method of reducing the sheet resistance of a source / drain diffusion layer, there is a method of forming a metal silicide layer on the surface of the source / drain diffusion layer. However, if the impurity ion implantation for forming the source / drain is performed after the metal silicide layer is formed, the following three problems occur.
【０００４】 イオン注入の結果、メタルシリサイド
中に形成される欠陥が、活性化アニール時に、注入され
た不純物を増速拡散してしまう。 イオン注入の結果、メタルシリサイドがアモルファ
ス化され、ストレスが増大し、ひどい場合にはメタルシ
リサイドが剥がれてしまう。 アモルファス化したメタルシリサイドは、活性化ア
ニール温度を高くしなければならない。なぜなら、活性
化アニール温度が低いと、熱処理後にも欠陥を残し、接
合リークの原因となってしまうためである。また、活性
化アニール温度が高いと、シャロー化が十分行われな
い。As a result of the ion implantation, defects formed in the metal silicide result in accelerated diffusion of the implanted impurities during activation annealing. As a result of the ion implantation, the metal silicide is amorphized, stress is increased, and in severe cases, the metal silicide is peeled off. Amorphized metal silicide must have a high activation annealing temperature. This is because if the activation annealing temperature is low, defects will remain even after the heat treatment and cause a junction leak. Moreover, if the activation annealing temperature is high, the shallowing is not sufficiently performed.
【０００５】そこで、まず不純物イオン注入を行ってソ
ース／ドレイン拡散層を形成した後、ソース／ドレイン
拡散層上にメタルシリサイド層を形成するというのが、
従来おこなわれている方法である。次に、この従来のＭ
ＯＳＦＥＴについて説明する。図６（ａ）は、従来のＭ
ＯＳＦＥＴにおける製造途中の断面図である。図中、２
１はｐ型シリコン基板、２２はフィールド酸化膜となる
ＳｉＯ2 膜、２３は、ゲート酸化膜となるＳｉＯ2 膜、
２４はゲート電極、２５はＳｉＯ2 膜、２６はＬＤＤ
（Lightly Doped Drain ）構造のソース／ドレイン拡散
層、２７はサイドウォールである。Therefore, first, impurity ion implantation is performed to form a source / drain diffusion layer, and then a metal silicide layer is formed on the source / drain diffusion layer.
This is a conventional method. Next, this conventional M
The OSFET will be described. FIG. 6A shows a conventional M
It is sectional drawing in the middle of manufacture in OSFET. 2 in the figure
1 is a p-type silicon substrate, 22 is a SiO 2 film which becomes a field oxide film, 23 is a SiO 2 film which becomes a gate oxide film,
24 is a gate electrode, 25 is a SiO 2 film, and 26 is LDD
Source / drain diffusion layers of (Lightly Doped Drain) structure, and 27 are sidewalls.
【０００６】図６（ｂ）は、図６（ａ）に続く工程を示
した図であり、図中、図６（ａ）と同符号のものは同一
のものを示している。また、この工程以降の説明を以下
に示す。図６（ｂ）参照。まず、スパッタリング法によ
り、全面に厚さ３００ÅのＴｉ２８を形成する。次い
で、ＲＴＡ（短時間熱処理技術）法により、６５０℃で
３０秒間の熱処理を行い、Ｔｉとｐ型シリコン基板２１
とを反応させる。次いで、未反応のＴｉを除去し、再度
ＲＴＡ法により、８００℃で６０秒間の熱処理を行い、
厚さ６００ÅのＴｉＳｉ2 層を形成する。FIG. 6B is a diagram showing a step following FIG. 6A, in which the same reference numerals as those in FIG. 6A denote the same steps. Moreover, the description after this process is shown below. See FIG. 6 (b). First, 300-Å-thick Ti 28 is formed on the entire surface by a sputtering method. Then, heat treatment is performed at 650 ° C. for 30 seconds by the RTA (short-time heat treatment technique) method so that the Ti and p-type silicon substrate 21
React with. Then, unreacted Ti is removed, and heat treatment is again performed at 800 ° C. for 60 seconds by the RTA method.
A TiSi 2 layer having a thickness of 600 Å is formed.
【０００７】その後、図示しないが、層間分離膜である
ＢＰＳＧを積層し、その適所にコンタクトホールを形成
する。そして、このコンタクトホールにアルミ配線を形
成することにより、従来のＭＯＳＦＥＴが製造されてい
る。After that, although not shown, BPSG, which is an interlayer isolation film, is laminated and a contact hole is formed at an appropriate position. Then, a conventional MOSFET is manufactured by forming an aluminum wiring in this contact hole.
【０００８】[0008]
【発明が解決しようとする課題】ところが、以上述べた
ような従来のＭＯＳＦＥＴでは、以下のような問題が生
じる。図７は、従来のソース／ドレイン領域における不
純物の深さ方向のプロファイルを示しており、図６の断
面図におけるソース／ドレイン拡散層２６に対応してい
る。図中、縦軸は不純物濃度（cm-3）、横軸は深さ
（Å）を示している。また、点線はイオン注入直後のプ
ロファイル、一点鎖線はソース／ドレイン拡散層２６の
プロファイル、実線はＴｉＳｉ2 層形成後のプロファイ
ルを示している。However, the conventional MOSFET described above has the following problems. FIG. 7 shows a profile of impurities in the conventional source / drain region in the depth direction, and corresponds to the source / drain diffusion layer 26 in the cross-sectional view of FIG. In the figure, the vertical axis shows the impurity concentration (cm -3 ) and the horizontal axis shows the depth (Å). The dotted line shows the profile immediately after the ion implantation, the chain line shows the profile of the source / drain diffusion layer 26, and the solid line shows the profile after the formation of the TiSi 2 layer.
【０００９】図７（ａ）は、イオン注入した後に、活性
化アニールをおこなった時のソース／ドレイン拡散層２
６のプロファイルを示しており、この時の表面濃度は２
×１０19ｃｍ-3である。図７（ｂ）は、図７（ａ）の工
程後、ソース／ドレイン拡散層２６上にＴｉＳｉ2 層を
形成した後のプロファイルを示している。この時の表面
濃度は２×１０ 19ｃｍ-3よりも少なくなり、所望の濃度
を得られなくなっている。FIG. 7 (a) shows the activity after ion implantation.
Source / drain diffusion layer 2 when chemical annealing is performed
6 shows a profile of 6 and the surface density at this time is 2
× 1019cm-3Is. FIG. 7 (b) shows the process of FIG. 7 (a).
After that, TiSi is formed on the source / drain diffusion layer 26.2Layers
The profile after formation is shown. The surface at this time
Concentration is 2 × 10 19cm-3Less than desired concentration
I am no longer able to get.
【００１０】この図７（ｂ）について、図６（ｂ）を参
照して説明する。全面にＴｉ層２８を形成した後、Ｔｉ
Ｓｉ2 層を形成するために熱処理を行う。この熱処理に
より、Ｔｉ層中やＴｉ／シリコン基板界面での不純物イ
オンの拡散が著しく大きいため、Ｔｉ層表面から不純物
がOut-Diffusion してしまったり、不純物がＴｉ層中へ
拡散してしまう。したがって、拡散層の不純物プロファ
イルを変化させたり、再拡散により不純物分布は大きく
崩れ、ＴｉＳｉ2 層／シリコン基板界面での不純物濃度
が低下し、コンタクト抵抗の増大を招く。ひどくなる
と、接合がショットキー特性を生じるようになり、ノン
オーミックな接合となってしまう。This FIG. 7 (b) will be described with reference to FIG. 6 (b). After forming the Ti layer 28 on the entire surface,
Heat treatment is performed to form the Si 2 layer. Due to this heat treatment, the diffusion of impurity ions in the Ti layer and at the Ti / silicon substrate interface is extremely large, so that the impurities out-diffusion from the surface of the Ti layer or the impurities diffuse into the Ti layer. Therefore, the impurity profile of the diffusion layer is changed or the impurity distribution is largely destroyed by re-diffusion, the impurity concentration at the interface of the TiSi 2 layer / silicon substrate is lowered, and the contact resistance is increased. If it gets worse, the junction will have Schottky characteristics, resulting in a non-ohmic junction.
【００１１】また、ソース／ドレイン拡散層２６を形成
するためのイオン注入において、予めＴｉＳｉ2 層の形
成を考えて、不純物イオンを深く打ち込むことによりＴ
ｉＳｉ2 層／シリコン基板界面での不純物濃度が低下す
ることを防ぐ方法がある（図８参照）。図８は、従来の
ソース／ドレイン領域における不純物の深さ方向のプロ
ファイルを示している。図中、図７と同符号のものは同
一のものを示している。Further, in the ion implantation for forming the source / drain diffusion layer 26, considering the formation of the TiSi 2 layer in advance, by implanting the impurity ions deeply, T
There is a method of preventing the impurity concentration from decreasing at the iSi 2 layer / silicon substrate interface (see FIG. 8). FIG. 8 shows a profile of impurities in the conventional source / drain region in the depth direction. In the figure, the same symbols as in FIG. 7 indicate the same components.
【００１２】図８（ａ）、図８（ｂ）はともに表面濃度
が２×１０19ｃｍ-3である。しかし、ソース／ドレイン
拡散層が深くなってしまい、短チャネル効果が生じてし
まう。また、ソース／ドレイン拡散層２６上に絶縁膜
（ＳｉＯ2 ）を形成し、ソース／ドレイン拡散層２６と
のコンタクトを行うためにコンタクト孔を開孔するエッ
チングの際に、ＴｉＳｉ2 層／ＳｉＯ2 の選択比が十分
とれず、オーバエッチ時に、ＴｉＳｉ2 層までエッチン
グしてしまう。更に、コンタクト孔のエッチングに続く
レジスト除去時に、薄いＨＦ（フッ酸）水溶液による後
処理を行うと、ＴｉＳｉ2 層も急速に溶解されてしま
う。ＴｉＳｉ2 層がエッチングされたり、溶解されたり
すると、シート抵抗が高くなってしまう。In both of FIGS. 8A and 8B, the surface concentration is 2 × 10 19 cm -3 . However, the source / drain diffusion layer becomes deeper and a short channel effect occurs. In addition, an insulating film (SiO 2 ) is formed on the source / drain diffusion layer 26, and a TiSi 2 layer / SiO 2 layer is formed during etching for opening a contact hole to make contact with the source / drain diffusion layer 26. Cannot be obtained sufficiently, and the TiSi 2 layer is also etched during overetching. Further, when the resist is removed after the etching of the contact hole, if the post-treatment with a thin HF (hydrofluoric acid) solution is performed, the TiSi 2 layer is also rapidly dissolved. If the TiSi 2 layer is etched or melted, the sheet resistance becomes high.
【００１３】このように、従来例の技術では、コンタク
ト抵抗の増大または短チャネル効果、およびシート抵抗
の増大という問題が生じる。したがって、本発明は、コ
ンタクト抵抗およびシート抵抗の低抵抗化、さらに浅い
ソース／ドレイン拡散層を備えた半導体装置及びその製
造方法を提供することを目的とする。As described above, the conventional techniques have problems of increased contact resistance or short channel effect and increased sheet resistance. Therefore, it is an object of the present invention to provide a semiconductor device having a low contact resistance and a low sheet resistance and a shallow source / drain diffusion layer, and a method for manufacturing the same.
【００１４】[0014]
【課題を解決するための手段】上記の問題点は、以下に
示す半導体装置により解決される。すなわち、ソース／
ドレインおよびゲート電極を備えた電界効果トランジス
タにおいて、ソース／ドレインは、ソース／ドレイン領
域表面のほぼ全面に形成されたメタルシリサイド層と、
メタルシリサイド層表面のほぼ全面に形成された保護層
とからなり、その保護層とは導電層であることを特徴と
する半導体装置である。The above problems can be solved by the following semiconductor device. Ie source /
In a field effect transistor having a drain and a gate electrode, the source / drain is a metal silicide layer formed on almost the entire surface of the source / drain region,
A semiconductor device comprising a protective layer formed on almost the entire surface of the metal silicide layer, the protective layer being a conductive layer.
【００１５】そして、その製造方法は以下に示す通りで
ある。まず、基板上に絶縁膜を形成し、その絶縁膜上に
半導体層を形成する。次いで、半導体層を選択的に除去
し、ゲート電極を形成する。次いで、ゲート電極をマス
クにして、基板中に一導電型の第一の不純物を注入し、
第一の不純物層を形成する。次いで、第一の不純物層上
にメタルシリサイド層を形成し、メタルシリサイド層上
に半導体層を形成する。次いで、ゲート電極をマスクに
して基板中に一導電型の第二の不純物を注入し、第二の
不純物層を形成する工程とを含むものである。The manufacturing method is as follows. First, an insulating film is formed over a substrate, and a semiconductor layer is formed over the insulating film. Then, the semiconductor layer is selectively removed to form a gate electrode. Then, using the gate electrode as a mask, a first impurity of one conductivity type is injected into the substrate,
A first impurity layer is formed. Then, a metal silicide layer is formed on the first impurity layer, and a semiconductor layer is formed on the metal silicide layer. Then, a step of injecting a second impurity of one conductivity type into the substrate by using the gate electrode as a mask to form a second impurity layer.
【００１６】[0016]
【作用】本発明によれば、中濃度のソース／ドレイン拡
散層上にメタルシリサイド層を形成し、そのメタルシリ
サイド層上にアモルファスシリコン層を形成した後に、
ソース／ドレイン拡散層を形成するので高ドーズ量でイ
オン注入することができ、次のような作用が得られる。According to the present invention, a metal silicide layer is formed on a medium-concentration source / drain diffusion layer, and an amorphous silicon layer is formed on the metal silicide layer.
Since the source / drain diffusion layers are formed, ions can be implanted at a high dose, and the following effects can be obtained.
【００１７】高濃度のソース／ドレイン拡散層を形成す
る前に、メタルシリサイド層を形成しているため、メタ
ルシリサイド層を形成する時の熱処理にともなう不純物
の再拡散は、事実上考えなくてもよくなる。また、メタ
ルシリサイド層形成のためのＲＴＡ温度を高くでき（８
００℃から９００℃へ）、メタルシリサイド中の欠陥密
度を減少させられる。その結果、ソース／ドレイン接合
のリーク電流を低下することができる。したがって、コ
ンタクト抵抗を十分低くすることが可能である。Since the metal silicide layer is formed before the high-concentration source / drain diffusion layer is formed, the re-diffusion of impurities accompanying the heat treatment for forming the metal silicide layer may be practically not considered. Get better. Further, the RTA temperature for forming the metal silicide layer can be increased (8
(From 00 ° C. to 900 ° C.), the defect density in the metal silicide can be reduced. As a result, the leak current of the source / drain junction can be reduced. Therefore, the contact resistance can be made sufficiently low.
【００１８】また、高ドーズ量の不純物は、メタルシリ
サイド層を通過して、メタルシリサイド層の下にまで拡
散するが、熱処理時間を十分短くし、メタルシリサイド
層も薄くすることにより、保護膜表面での不純物濃度
は、約１０20ｃｍ-3を保ちながら、メタルシリサイド層
とシリコン基板の界面では約１０19ｃｍ-3程度の高濃度
となるような浅い接合を形成することができる。Further, the impurities of high dose pass through the metal silicide layer and diffuse under the metal silicide layer. However, by sufficiently shortening the heat treatment time and thinning the metal silicide layer, the surface of the protective film is reduced. It is possible to form a shallow junction having a high impurity concentration of about 10 19 cm -3 at the interface between the metal silicide layer and the silicon substrate while maintaining the impurity concentration of about 10 20 cm -3 .
【００１９】さらに、メタルシリサイド層の上には保護
膜となるアモルファスシリコンが形成されているため、
前述したようなエッチング、後処理、Out-Diffusion に
伴う問題を解消することができる。したがって、本発明
によれば、コンタクト抵抗およびシート抵抗の低抵抗
化、さらに浅いソース／ドレイン拡散層を備えた半導体
装置及びその製造方法を提供することができる。Further, since amorphous silicon serving as a protective film is formed on the metal silicide layer,
The problems associated with etching, post-treatment, and out-diffusion as described above can be solved. Therefore, according to the present invention, it is possible to provide a semiconductor device having a low contact resistance and a low sheet resistance and a shallow source / drain diffusion layer, and a manufacturing method thereof.
【００２０】[0020]
【実施例】以下、本発明の３つの実施例について図面を
参照し、具体的に説明する。 〔実施例１〕本発明の実施例１は、図１乃至図３に示さ
れる。図１と図２は、本発明の実施例１におけるＭＯＳ
ＦＥＴの工程断面図であり、図２は図１に続く工程であ
る。図中、同符号のものは同一のものを示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Three embodiments of the present invention will be specifically described below with reference to the drawings. [Embodiment 1] Embodiment 1 of the present invention is shown in FIGS. 1 and 2 show a MOS according to the first embodiment of the present invention.
FIG. 3 is a process cross-sectional view of the FET, and FIG. 2 is a process following FIG. 1. In the figure, the same reference numerals denote the same ones.
【００２１】図１（ａ）参照。ｐ型シリコン基板１上
に、公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を
行い、フィールド酸化膜となる厚さ３５００ÅのＳｉＯ
2 膜２を形成した後、熱酸化により、全面に厚さ１００
ÅのＳｉＯ2 膜３を形成する。図１（ｂ）参照。ＣＶＤ
（化学気相成長）法により全面に、ゲート電極４となる
厚さ５００Åのアモルファスシリコン（またはポリシリ
コン）、厚さ１０００ÅのＷＳｉを順次積層する。次い
で、ＣＶＤ法により、全面に厚さ３００ÅのＳｉＯ2 膜
５を積層する。次いで、全面にフォトレジスト（図示せ
ず）を塗布し、公知のフォトリソグラフィー法により、
フォトレジストのパターンを形成し、そのパターニング
されたレジストマスクを用いて、ＳｉＯ2 膜５を選択的
に除去した後、レジストマスクを除去する。次いで、そ
のＳｉＯ2 膜５をマスクにしてDry エッチング技術によ
り、ＷＳｉ及びアモルファスシリコンを選択的に除去
し、ゲート電極４を形成する。次いで、基板表面よりソ
ース／ドレインの不純物となる燐イオンをエネルギー１
０ｋｅＶ、ドーズ量１×１０13ｃｍ-3でイオン注入によ
り基板中に打込む。See FIG. 1 (a). LOCOS separation (selective oxidation) is performed on the p-type silicon substrate 1 using a known technique to form a field oxide film having a thickness of 3500 Å SiO.
2 After the film 2 is formed, it is thermally oxidized to a thickness of 100
A SiO 2 film 3 of Å is formed. See FIG. 1 (b). CVD
A 500 Å-thick amorphous silicon (or polysilicon) to be the gate electrode 4 and a 1000 Å-thick WSi are sequentially laminated on the entire surface by the (chemical vapor deposition) method. Then, the SiO 2 film 5 having a thickness of 300 Å is laminated on the entire surface by the CVD method. Next, a photoresist (not shown) is applied on the entire surface, and by a known photolithography method,
A photoresist pattern is formed, the SiO 2 film 5 is selectively removed using the patterned resist mask, and then the resist mask is removed. Then, using the SiO 2 film 5 as a mask, WSi and amorphous silicon are selectively removed by the dry etching technique to form the gate electrode 4. Next, from the surface of the substrate, phosphorus ions which become source / drain impurities are converted into energy 1
Implant into the substrate by ion implantation at 0 keV and a dose of 1 × 10 13 cm −3 .
【００２２】図１（ｃ）参照。ＣＶＤ法により、全面に
厚さ１０００ÅのＳｉＯ2 膜を形成する。この時のＳｉ
Ｏ2 膜の成長温度が８００℃程度であるため、前工程に
おいてイオン注入された燐イオンが拡散され、中濃度の
ソース／ドレイン拡散層６が形成される。次いで、ＲＩ
Ｅ（反応性イオンエッチング）により全面をエッチング
することによって、ゲート電極４の側面にサイドウォー
ル７を形成する。See FIG. 1 (c). A 1000 Å thick SiO 2 film is formed on the entire surface by the CVD method. Si at this time
Since the growth temperature of the O 2 film is about 800 ° C., the phosphorus ions ion-implanted in the previous step are diffused to form the source / drain diffusion layer 6 of medium concentration. Then RI
By etching the entire surface by E (reactive ion etching), the sidewall 7 is formed on the side surface of the gate electrode 4.
【００２３】図１（ｄ）参照。スパッタリング法によ
り、全面に厚さ３００ÅのＴｉを形成する。次いで、Ｒ
ＴＡ（短時間熱処理技術）法により、６５０℃で３０秒
間の熱処理を行い、Ｔｉとシリコン基板１とを反応させ
る。次いで、未反応のＴｉを除去し、再度ＲＴＡによ
り、８００℃で６０秒間の熱処理を行い、厚さ６００Å
のＴｉＳｉ2 層８を形成する。See FIG. 1 (d). A 300 Å thick Ti film is formed on the entire surface by sputtering. Then R
By the TA (short-time heat treatment technology) method, heat treatment is performed at 650 ° C. for 30 seconds to react Ti with the silicon substrate 1. Then, unreacted Ti is removed, and heat treatment is performed again by RTA at 800 ° C. for 60 seconds to obtain a thickness of 600 Å
Forming a TiSi 2 layer 8.
【００２４】図２（ａ）参照。ＣＶＤ法により、ＴｉＳ
ｉ2 層８上に保護層となる厚さ５００Åのアモルファス
シリコン９を選択的に形成する。この時の条件は、例え
ばジシラン（Ｓｉ2 Ｈ8 ）系ガスを用いて、温度４００
℃、真空度０．１Torrである。図２（ｂ）参照。ＣＶＤ
法により、全面に厚さ５０ÅのＳｉＯ2 膜１０を形成す
る。次いで、基板表面よりソース／ドレインの不純物と
なる砒素イオンをエネルギー２５ｋｅＶ、ドーズ量４×
１０15ｃｍ-3でイオン注入により基板中に打込む。See FIG. 2 (a). TiS by CVD method
On the i 2 layer 8, amorphous silicon 9 having a thickness of 500Å is selectively formed as a protective layer. The conditions at this time are, for example, disilane (Si 2 H 8 ) based gas at a temperature of 400
The degree of vacuum is 0.1 Torr. See FIG. 2 (b). CVD
By the method, a SiO 2 film 10 having a thickness of 50 Å is formed on the entire surface. Then, from the surface of the substrate, arsenic ions serving as source / drain impurities have an energy of 25 keV and a dose of 4 ×.
Implant into the substrate by ion implantation at 10 15 cm -3 .
【００２５】その後、図２（ｃ）のように、層間分離膜
であるＢＰＳＧ１１を積層し、その適所にコンタクトホ
ールを形成する。この際、コンタクトホールはＲＩＥに
よって形成しているため、コンタクトホールの上部は角
張っている。この角張りは、次工程においてアルミニウ
ムのスパッタリングに悪影響を与える。よって、この角
張りを除去するために、８００℃程度の熱処理を行う。
また、この熱処理によって、図２（ｂ）の工程において
イオン注入された砒素イオンが拡散され、高濃度のソー
ス／ドレイン拡散層１２が形成される。そして、最後に
アルミ配線１３を形成する。After that, as shown in FIG. 2C, BPSG 11 which is an interlayer isolation film is laminated and contact holes are formed at appropriate places. At this time, since the contact hole is formed by RIE, the upper portion of the contact hole is angular. This square shape adversely affects the sputtering of aluminum in the next step. Therefore, heat treatment at about 800 ° C. is performed in order to remove this squareness.
Further, by this heat treatment, the arsenic ions ion-implanted in the step of FIG. 2B are diffused to form the high concentration source / drain diffusion layer 12. Then, finally, the aluminum wiring 13 is formed.
【００２６】以上の工程により、本発明の実施例１にお
けるＭＯＳＦＥＴが製造される。図３は、本発明の実施
例１におけるソース／ドレイン領域の不純物の深さ方向
のプロファイルを示しており、図２（ｃ）の断面図にお
けるソース／ドレイン拡散層１２に対応している。図
中、縦軸は不純物濃度（cm-3）、横軸は深さ（Å）を示
している。また、点線はイオン注入直後のプロファイ
ル、一点鎖線はソース／ドレイン拡散層１２のプロファ
イルを示している。Through the above steps, the MOSFET according to the first embodiment of the present invention is manufactured. FIG. 3 shows a profile of impurities in the source / drain region in the depth direction in Example 1 of the present invention, and corresponds to the source / drain diffusion layer 12 in the cross-sectional view of FIG. 2C. In the figure, the vertical axis shows the impurity concentration (cm -3 ) and the horizontal axis shows the depth (Å). The dotted line shows the profile immediately after ion implantation, and the alternate long and short dash line shows the profile of the source / drain diffusion layer 12.
【００２７】このプロファイルによると、アモルファス
シリコン層９表面での不純物濃度は、約１０20ｃｍ-3を
保ちながら、ＴｉＳｉ2 層８とシリコン基板１の界面で
は約１０19ｃｍ-3程度の高濃度となるような浅い接合を
形成している。 〔実施例２〕本発明の実施例２は、図４に示される。According to this profile, the impurity concentration on the surface of the amorphous silicon layer 9 is maintained at about 10 20 cm -3 , while at the interface between the TiSi 2 layer 8 and the silicon substrate 1, a high concentration of about 10 19 cm -3 is obtained. To form a shallow junction. [Embodiment 2] Embodiment 2 of the present invention is shown in FIG.
【００２８】図４は、本発明の実施例２におけるＭＯＳ
ＦＥＴの断面図である。図中、図１乃至図２と同符号の
ものは同一のものを示している。実施例２では、ソース
／ドレイン拡散層表面にＴｉＳｉ2 層８を形成する際
に、同時にゲート電極上にもＴｉＳｉ2 層８を形成した
ものである。これによって、ゲート電極の抵抗も低下す
ることができる。FIG. 4 shows a MOS according to the second embodiment of the present invention.
It is sectional drawing of FET. In the figure, the same symbols as those in FIGS. 1 and 2 indicate the same components. In Example 2, when forming the TiSi 2 layer 8 on the source / drain diffusion layer surface is obtained by forming the TiSi 2 layer 8 also on the gate electrode at the same time. This can also reduce the resistance of the gate electrode.
【００２９】〔実施例３〕本発明の実施例３は、図５に
示される。図５は、本発明の実施例３におけるＭＯＳＦ
ＥＴの断面図である。図中、図１乃至図２と同符号のも
のは同一のものを示している。実施例３では、ソース／
ドレイン領域上に一旦シリコン層を形成した後に、Ｔｉ
Ｓｉ2 層８およびアモルファスシリコン層９を順次形成
し、次いで、イオン注入によりソース／ドレイン拡散層
を形成したものである。これによって、配線層の平坦化
をすることができる。[Embodiment 3] Embodiment 3 of the present invention is shown in FIG. FIG. 5 shows a MOSF according to the third embodiment of the present invention.
It is sectional drawing of ET. In the figure, the same symbols as those in FIGS. 1 and 2 indicate the same components. In the third embodiment, the source /
Once a silicon layer is formed on the drain region, Ti
A Si 2 layer 8 and an amorphous silicon layer 9 are sequentially formed, and then a source / drain diffusion layer is formed by ion implantation. As a result, the wiring layer can be flattened.
【００３０】なお、メタルシリサイドは、ＴｉＳｉ2 の
みならず、ＣｏＳｉ2 やＮｉＳｉ2などでもよい。実施
例１では、メタルシリサイド層をソース／ドレイン表面
に形成した後、選択エピタキシャル成長により、ＴｉＳ
ｉ2 層上にアモルファスシリコン層を成長させる。この
とき、アモルファスシリコン層の格子定数は、ＣｏＳｉ
2 やＮｉＳｉ2 の格子定数とほぼ同じなので、エピタキ
シャル成長がしやすい。The metal silicide may be CoSi 2 or NiSi 2 as well as TiSi 2 . In Example 1, after the metal silicide layer was formed on the source / drain surface, TiS was formed by selective epitaxial growth.
An amorphous silicon layer is grown on the i 2 layer. At this time, the lattice constant of the amorphous silicon layer is CoSi
Since it has almost the same lattice constant as 2 and NiSi 2 , epitaxial growth is easy.
【００３１】また、実施例１では、保護層としてアモル
ファスシリコンを用いているが、これは、保護層の成長
温度が低く、下地との密着性がよい等の条件が満たされ
る膜なら何でもよく、例えば、ポリシリコン、アモルフ
ァスカーボン、Ｇｅ、ＳｉＧｅ、およびＳｉＣでもよ
い。上述の如く、本発明の実施例によれば、ソース／ド
レイン領域にメタルシリサイド層を形成し、その上に保
護層を積層した後に、ソース／ドレイン拡散層を形成す
るためのイオン注入を行うことにより、コンタクト抵抗
およびシート抵抗の低抵抗化、さらに浅いソース／ドレ
イン拡散層を備えた半導体装置及びその製造方法を提供
することができる。Further, in Example 1, amorphous silicon is used as the protective layer, but this may be any film as long as the conditions such as low growth temperature of the protective layer and good adhesion to the underlying layer are satisfied. For example, polysilicon, amorphous carbon, Ge, SiGe, and SiC may be used. As described above, according to the embodiment of the present invention, a metal silicide layer is formed in a source / drain region, a protective layer is stacked on the metal silicide layer, and then ion implantation is performed to form a source / drain diffusion layer. As a result, it is possible to provide a semiconductor device having a low contact resistance and a low sheet resistance and a shallow source / drain diffusion layer, and a method for manufacturing the same.
【００３２】[0032]
【発明の効果】以上説明したように、本発明によれば、
メタルシリサイド層をいわば埋め込んだ構造になってお
り、ソース／ドレイン拡散層上にメタルシリサイド層を
用いたＭＯＳＦＥＴのプロセスの安定化を図り、信頼性
を向上させる効果がある。また、ソース／ドレイン拡散
層を形成している不純物の再分布を極力抑制することが
できるので、ソース／ドレイン拡散層のシャロー化とコ
ンタクト抵抗の低下をもたらし、同時に、ソース／ドレ
イン接合リークを低下することができる。As described above, according to the present invention,
It has a structure in which a metal silicide layer is embedded so to speak, and has an effect of stabilizing the process of the MOSFET using the metal silicide layer on the source / drain diffusion layers and improving the reliability. Further, since the redistribution of the impurities forming the source / drain diffusion layers can be suppressed as much as possible, the source / drain diffusion layers are made shallow and the contact resistance is reduced, and at the same time, the source / drain junction leakage is reduced. can do.
【００３３】したがって、半導体装置の高性能化、およ
び微細化に寄与するところが大きい。Therefore, it greatly contributes to high performance and miniaturization of the semiconductor device.
【図１】本発明の実施例１におけるＭＯＳＦＥＴの工程
断面図である。FIG. 1 is a process sectional view of a MOSFET according to a first embodiment of the present invention.
【図２】本発明の実施例１におけるＭＯＳＦＥＴの工程
断面図である。FIG. 2 is a process sectional view of a MOSFET according to a first embodiment of the present invention.
【図３】本発明の実施例１におけるソース／ドレイン領
域の不純物の深さ方向のプロファイルである。FIG. 3 is a profile of impurities in a source / drain region in a depth direction in Example 1 of the present invention.
【図４】本発明の実施例２におけるＭＯＳＦＥＴの断面
図である。FIG. 4 is a sectional view of a MOSFET according to a second embodiment of the present invention.
【図５】本発明の実施例３におけるＭＯＳＦＥＴの断面
図である。FIG. 5 is a sectional view of a MOSFET according to a third embodiment of the present invention.
【図６】従来のＭＯＳＦＥＴにおける製造途中の断面図
である。FIG. 6 is a cross-sectional view of a conventional MOSFET during manufacture.
【図７】従来のソース／ドレイン領域における不純物の
深さ方向のプロファイルその１である。FIG. 7 is a first profile of impurities in a depth direction in a conventional source / drain region.
【図８】従来のソース／ドレイン領域における不純物の
深さ方向のプロファイルその２である。FIG. 8 is a second profile of impurities in the depth direction in a conventional source / drain region.
６ 中濃度のソース／ドレイン拡散層 ８ メタルシリサイドとなるＴｉＳｉ2 層 ９ 保護層となるアモルファスシリコン層 １２ 高濃度のソース／ドレイン拡散層6 Medium concentration source / drain diffusion layer 8 TiSi 2 layer which becomes metal silicide 9 Amorphous silicon layer which serves as protective layer 12 High concentration source / drain diffusion layer
Claims (3)
を備えた電界効果トランジスタにおいて、 前記ソース／ドレインは、 ソース／ドレイン領域（６，１２）表面のほぼ全面に形
成されたメタルシリサイド層（８）と、 該メタルシリサイド層（８）表面のほぼ全面に形成され
た保護層（９）とからなり、 該保護層（９）は導電層であることを特徴とする半導体
装置。1. Source / drain and gate electrodes (4)
In the field effect transistor including: the source / drain, the metal silicide layer (8) formed on substantially the entire surface of the source / drain region (6, 12), and almost the entire surface of the metal silicide layer (8). And a protective layer (9) formed on the surface of the semiconductor device, the protective layer (9) being a conductive layer.
程と、 該絶縁膜（３）上に半導体層を形成する工程と、 該半導体層を選択的に除去し、ゲート電極（４）を形成
する工程と、 該ゲート電極（４）をマスクにして、前記基板（１）中
に一導電型の第一の不純物を注入し、第一の不純物層
（６）を形成する工程と、 該第一の不純物層（６）上に、メタルシリサイド層
（８）を形成する工程と、 該メタルシリサイド層（８）上に、半導体層（９）を形
成する工程と、 次いで、前記ゲート電極（４）をマスクにして、前記基
板（１）中に一導電型の第二の不純物を注入し、第二の
不純物層（１２）を形成する工程とを有することを特徴
とする半導体装置の製造方法。2. A step of forming an insulating film (3) on a substrate (1), a step of forming a semiconductor layer on the insulating film (3), and selectively removing the semiconductor layer to form a gate electrode. Step of forming (4), and using the gate electrode (4) as a mask, a first impurity of one conductivity type is implanted into the substrate (1) to form a first impurity layer (6). A step of forming a metal silicide layer (8) on the first impurity layer (6), a step of forming a semiconductor layer (9) on the metal silicide layer (8), Forming a second impurity layer (12) by implanting a second impurity of one conductivity type into the substrate (1) using the gate electrode (4) as a mask. Manufacturing method of semiconductor device.
をマスクにして、前記基板（１）中に前記一導電型の第
一の不純物を打込む工程の後に、該ゲート電極（４）の
側面にサイドウォール（７）を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。3. The gate electrode (4) according to claim 2.
A step of forming a side wall (7) on the side surface of the gate electrode (4) after the step of implanting the first impurity of the one conductivity type into the substrate (1) using the mask as a mask. A method for manufacturing a characteristic semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18358692A JPH0629310A (en) | 1992-07-10 | 1992-07-10 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18358692A JPH0629310A (en) | 1992-07-10 | 1992-07-10 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629310A true JPH0629310A (en) | 1994-02-04 |
Family
ID=16138412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18358692A Withdrawn JPH0629310A (en) | 1992-07-10 | 1992-07-10 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629310A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5707721A (en) * | 1995-09-29 | 1998-01-13 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having oxidation-controlled gate lengths |
| KR100327422B1 (en) * | 1999-04-26 | 2002-03-13 | 박종섭 | Method of fabricating for semiconductor device |
| US6833293B2 (en) | 1995-11-14 | 2004-12-21 | United Microelectronics Corporation | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-07-10 JP JP18358692A patent/JPH0629310A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5707721A (en) * | 1995-09-29 | 1998-01-13 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having oxidation-controlled gate lengths |
| US6833293B2 (en) | 1995-11-14 | 2004-12-21 | United Microelectronics Corporation | Semiconductor device and method for manufacturing the same |
| KR100327422B1 (en) * | 1999-04-26 | 2002-03-13 | 박종섭 | Method of fabricating for semiconductor device |
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