JPH0629222A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629222A JPH0629222A JP4182680A JP18268092A JPH0629222A JP H0629222 A JPH0629222 A JP H0629222A JP 4182680 A JP4182680 A JP 4182680A JP 18268092 A JP18268092 A JP 18268092A JP H0629222 A JPH0629222 A JP H0629222A
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Abstract
(57)【要約】
【目的】 プラズマＳｉＮ膜の成膜時の応力を制御して
同応力に起因する不具合を回避できる半導体装置の製造
方法を提供することにある。 【構成】 シリコン基板にラテラルＰＮＰバイポーラト
ランジスタ１とラテラルＮＰＮバイポーラトランジスタ
２とコンデンサ３を形成するとともに当該基板の一部に
直接ＧａＡｓホール素子４を形成する。そして、プラズ
マＣＶＤ装置を用いてプラズマＣＶＤ装置のチャンバー
内に原料ガスとしてＳｉＨ4 ／Ｈｅ，Ｎ2，ＮＨ3 に加
えＨｅガスを導入しながらＧａＡｓホール素子４の表面
保護膜としてプラズマＳｉＮ膜２６を堆積する。
同応力に起因する不具合を回避できる半導体装置の製造
方法を提供することにある。 【構成】 シリコン基板にラテラルＰＮＰバイポーラト
ランジスタ１とラテラルＮＰＮバイポーラトランジスタ
２とコンデンサ３を形成するとともに当該基板の一部に
直接ＧａＡｓホール素子４を形成する。そして、プラズ
マＣＶＤ装置を用いてプラズマＣＶＤ装置のチャンバー
内に原料ガスとしてＳｉＨ4 ／Ｈｅ，Ｎ2，ＮＨ3 に加
えＨｅガスを導入しながらＧａＡｓホール素子４の表面
保護膜としてプラズマＳｉＮ膜２６を堆積する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に係り、詳しくは、同一基板内に半導体素子とＧａＡ
ｓ素子とが形成された半導体装置の製造方法に関するも
のである。
法に係り、詳しくは、同一基板内に半導体素子とＧａＡ
ｓ素子とが形成された半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】特開平３−９１２７３号公報には、シリ
コンバイポーラＩＣとＧａＡｓホール素子を１チップに
集積化した半導体装置が示されている。この構造では、
ＧａＡｓホール素子部の電気的絶縁をとるために中間絶
縁層（層間絶縁膜）としてプラズマＳｉＮ膜を用いてお
り、そのプラズマＳｉＮ膜の成膜後にＧａＡｓホール素
子とシリコントランジスタとをアルミ配線にて結線して
いる。
コンバイポーラＩＣとＧａＡｓホール素子を１チップに
集積化した半導体装置が示されている。この構造では、
ＧａＡｓホール素子部の電気的絶縁をとるために中間絶
縁層（層間絶縁膜）としてプラズマＳｉＮ膜を用いてお
り、そのプラズマＳｉＮ膜の成膜後にＧａＡｓホール素
子とシリコントランジスタとをアルミ配線にて結線して
いる。
【０００３】
【発明が解決しようとする課題】ところが、前記公報に
おいてはプラズマＳｉＮ膜の構造及び膜形成法について
は言及されていないが、プラズマＳｉＮ膜の成膜後のア
ルミシンターの際に、ＧａＡｓホール素子の金電極端に
クラックが発生する虞があることが判明した。これは、
デポジションされたプラズマＳｉＮ膜は高い引張応力を
有するためである。
おいてはプラズマＳｉＮ膜の構造及び膜形成法について
は言及されていないが、プラズマＳｉＮ膜の成膜後のア
ルミシンターの際に、ＧａＡｓホール素子の金電極端に
クラックが発生する虞があることが判明した。これは、
デポジションされたプラズマＳｉＮ膜は高い引張応力を
有するためである。
【０００４】そこで、この発明の目的は、プラズマＳｉ
Ｎ膜の膜応力を制御して同応力に起因する不具合を回避
できる半導体装置の製造方法を提供することにある。
Ｎ膜の膜応力を制御して同応力に起因する不具合を回避
できる半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、半導体基板
に半導体素子を形成するとともに当該基板の一部に直接
ＧａＡｓ素子を形成する第１工程と、プラズマＣＶＤ装
置を用いてプラズマＣＶＤ装置のチャンバー内に希ガス
を導入しながら前記ＧａＡｓ素子の表面保護膜としてプ
ラズマＳｉＮ膜を堆積する第２工程とを備えた半導体装
置の製造方法をその要旨とするものである。
に半導体素子を形成するとともに当該基板の一部に直接
ＧａＡｓ素子を形成する第１工程と、プラズマＣＶＤ装
置を用いてプラズマＣＶＤ装置のチャンバー内に希ガス
を導入しながら前記ＧａＡｓ素子の表面保護膜としてプ
ラズマＳｉＮ膜を堆積する第２工程とを備えた半導体装
置の製造方法をその要旨とするものである。
【０００６】
【作用】第１工程により半導体基板に半導体素子が形成
されるとともに当該基板の一部に直接ＧａＡｓ素子が形
成され、第２工程によりプラズマＣＶＤ装置を用いてプ
ラズマＣＶＤ装置のチャンバー内に希ガスを導入しなが
らＧａＡｓ素子の表面保護膜としてプラズマＳｉＮ膜が
堆積される。
されるとともに当該基板の一部に直接ＧａＡｓ素子が形
成され、第２工程によりプラズマＣＶＤ装置を用いてプ
ラズマＣＶＤ装置のチャンバー内に希ガスを導入しなが
らＧａＡｓ素子の表面保護膜としてプラズマＳｉＮ膜が
堆積される。
【０００７】つまり、膜に悪影響を及ぼさない希ガスを
導入することにより、キャリアガスのイオン衝撃効果に
てプラズマＳｉＮ膜の膜構成原子の長距離秩序性が乱
れ、実効的に格子間距離が大きくなる。その結果、プラ
ズマＳｉＮ膜が圧縮応力を有することとなる。
導入することにより、キャリアガスのイオン衝撃効果に
てプラズマＳｉＮ膜の膜構成原子の長距離秩序性が乱
れ、実効的に格子間距離が大きくなる。その結果、プラ
ズマＳｉＮ膜が圧縮応力を有することとなる。
【０００８】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１はホールＩＣの断面構造を示
す。本装置は、ラテラルＰＮＰバイポーラトランジスタ
１とラテラルＮＰＮバイポーラトランジスタ２とコンデ
ンサ３とＧａＡｓホール素子４とが同一基板内に形成さ
れている。
に従って説明する。図１はホールＩＣの断面構造を示
す。本装置は、ラテラルＰＮＰバイポーラトランジスタ
１とラテラルＮＰＮバイポーラトランジスタ２とコンデ
ンサ３とＧａＡｓホール素子４とが同一基板内に形成さ
れている。
【０００９】又、図２はプラズマＳｉＮ膜を形成する際
に用いるプラズマＣＶＤ装置の概略図を示す。プラズマ
ＣＶＤ装置にはチャンバー５が設けられ、排気口６から
ターボ分子ポンプとドライポンプによりチャンバー５内
の気体が排出され、１０-3Ｐａの真空度にすることがで
きるようになっている。又、チャンバー５には原料ガス
としてＳｉＨ4 ／Ｈｅ，Ｎ2 ，ＮＨ3 に加えてＨｅがガ
ス導入配管７からガス通路１３を通して導入される。
尚、チャンバー５内は各原料ガスの流量及び排気ライン
に設けたバルブを調整することにより所望の圧力とな
る。
に用いるプラズマＣＶＤ装置の概略図を示す。プラズマ
ＣＶＤ装置にはチャンバー５が設けられ、排気口６から
ターボ分子ポンプとドライポンプによりチャンバー５内
の気体が排出され、１０-3Ｐａの真空度にすることがで
きるようになっている。又、チャンバー５には原料ガス
としてＳｉＨ4 ／Ｈｅ，Ｎ2 ，ＮＨ3 に加えてＨｅがガ
ス導入配管７からガス通路１３を通して導入される。
尚、チャンバー５内は各原料ガスの流量及び排気ライン
に設けたバルブを調整することにより所望の圧力とな
る。
【００１０】チャンバー５内にはウェハ載置台８が設け
られ、その上方には電極１０が対向するように配置され
ている。同電極１０には高周波交流電源１１が接続さ
れ、電極１０に１３．５６ＭＨｚの高周波を印加するこ
とによりプラズマが発生する。又、ウェハ載置台８の裏
面には加熱ヒータ９が配置されている。尚、プラズマの
状態はチャンバー５に設けた窓１２により視認できるよ
うになっている。
られ、その上方には電極１０が対向するように配置され
ている。同電極１０には高周波交流電源１１が接続さ
れ、電極１０に１３．５６ＭＨｚの高周波を印加するこ
とによりプラズマが発生する。又、ウェハ載置台８の裏
面には加熱ヒータ９が配置されている。尚、プラズマの
状態はチャンバー５に設けた窓１２により視認できるよ
うになっている。
【００１１】図３〜図７にはホールＩＣの製造工程を示
す。まず、図３に示すように、Ｐ型シリコン基板１４を
用意する。この基板１４はその主面が（１００）面に対
して＜０１１＞方向に４±１°傾斜している。このＰ型
シリコン基板１４の主表面に公知の半導体加工技術を用
いてラテラルＰＮＰバイポーラトランジスタ１とラテラ
ルＮＰＮバイポーラトランジスタ２とコンデンサ３を形
成する。つまり、Ｐ型シリコン基板１４の主表面上にＮ
+ 型埋込層１５，１６、Ｎ- 型エピタキシャル層１７を
形成する。そして、Ｎ- 型エピタキシャル層１７の主表
面上にシリコン酸化膜１８をＣＶＤ装置を用いて形成す
る。その後、シリコン酸化膜１８を所望の回路パターン
によりフォトエッチングし、不純物の拡散にてＰ+ 型素
子分離領域１９、Ｐ+ 型拡散領域２０、Ｎ+ 型拡散領域
２１を形成する。即ち、Ｎ+ ならばリンを、Ｐ+ ならば
ボロンをイオン注入法もしくは拡散法により選択的に拡
散して形成する。
す。まず、図３に示すように、Ｐ型シリコン基板１４を
用意する。この基板１４はその主面が（１００）面に対
して＜０１１＞方向に４±１°傾斜している。このＰ型
シリコン基板１４の主表面に公知の半導体加工技術を用
いてラテラルＰＮＰバイポーラトランジスタ１とラテラ
ルＮＰＮバイポーラトランジスタ２とコンデンサ３を形
成する。つまり、Ｐ型シリコン基板１４の主表面上にＮ
+ 型埋込層１５，１６、Ｎ- 型エピタキシャル層１７を
形成する。そして、Ｎ- 型エピタキシャル層１７の主表
面上にシリコン酸化膜１８をＣＶＤ装置を用いて形成す
る。その後、シリコン酸化膜１８を所望の回路パターン
によりフォトエッチングし、不純物の拡散にてＰ+ 型素
子分離領域１９、Ｐ+ 型拡散領域２０、Ｎ+ 型拡散領域
２１を形成する。即ち、Ｎ+ ならばリンを、Ｐ+ ならば
ボロンをイオン注入法もしくは拡散法により選択的に拡
散して形成する。
【００１２】次に、シリコン酸化膜１８におけるＧａＡ
ｓホール素子形成領域にフォトリソグラフィーを用いて
選択的に開口部をあけＧａＡｓ成長用窓２２を形成す
る。そして、図４に示すように、Ｎ- 型エピタキシャル
層１７の主表面上に薄膜のＧａＡｓ２３をＴＥＧａ（ト
リエチルガリウム）とＡｓＨ3 （アルシン）を熱分解し
て形成したＡｓ分子を原料ガスとしてヘテロエピタキシ
ャル成長させる。
ｓホール素子形成領域にフォトリソグラフィーを用いて
選択的に開口部をあけＧａＡｓ成長用窓２２を形成す
る。そして、図４に示すように、Ｎ- 型エピタキシャル
層１７の主表面上に薄膜のＧａＡｓ２３をＴＥＧａ（ト
リエチルガリウム）とＡｓＨ3 （アルシン）を熱分解し
て形成したＡｓ分子を原料ガスとしてヘテロエピタキシ
ャル成長させる。
【００１３】引き続き、図５に示すように、ＧａＡｓヘ
テロエピタキシャル成長層２３をホール素子パターン形
状とするためにフォトリソグラフィを用いて十字形状に
メサエッチングする。
テロエピタキシャル成長層２３をホール素子パターン形
状とするためにフォトリソグラフィを用いて十字形状に
メサエッチングする。
【００１４】次に、このＧａＡｓホール素子上にリフト
オフ法にてＡｕ／ＡｕＧｅ薄膜を形成してオーミック電
極２４，２５を配置する。そして、図６に示すように、
プラズマＳｉＮ膜２６を堆積する。
オフ法にてＡｕ／ＡｕＧｅ薄膜を形成してオーミック電
極２４，２５を配置する。そして、図６に示すように、
プラズマＳｉＮ膜２６を堆積する。
【００１５】このプラズマＳｉＮ膜２６を堆積するに
は、図２に示すプラズマＣＶＤ装置を用いる。まず、プ
ラズマＳｉＮ膜を堆積するシリコン基板２７をロードロ
ック室のウェハトレイに乗せ、図２に示すチャンバー５
に搬送する。搬送された基板２７はウェハ載置台８上に
置かれる。チャンバー５内のガスはターボ分子ポンプと
ドライポンプにより排気口６から排出され、１０-3Ｐａ
の真空度になる。その後、加熱ヒータ９によりシリコン
基板２７を２５０℃まで加熱し、その温度に保持する。
そして、原料ガスとしてＳｉＨ4 ／Ｈｅ，Ｎ2 ，ＮＨ3
に加えてＨｅをガス導入管７から導入する。さらに、所
望の圧力とするために各原料ガスの流量及び排気ライン
に設けたバルブを調整する。プラズマは１３．５６ＭＨ
ｚの高周波を電極１０により印加して発生する。プラズ
マＳｉＮ膜の膜厚は予め条件出しにより決定しており、
デポ時間で制御する。プラズマＳｉＮ膜２６の厚みは約
１．０μｍとなっている。
は、図２に示すプラズマＣＶＤ装置を用いる。まず、プ
ラズマＳｉＮ膜を堆積するシリコン基板２７をロードロ
ック室のウェハトレイに乗せ、図２に示すチャンバー５
に搬送する。搬送された基板２７はウェハ載置台８上に
置かれる。チャンバー５内のガスはターボ分子ポンプと
ドライポンプにより排気口６から排出され、１０-3Ｐａ
の真空度になる。その後、加熱ヒータ９によりシリコン
基板２７を２５０℃まで加熱し、その温度に保持する。
そして、原料ガスとしてＳｉＨ4 ／Ｈｅ，Ｎ2 ，ＮＨ3
に加えてＨｅをガス導入管７から導入する。さらに、所
望の圧力とするために各原料ガスの流量及び排気ライン
に設けたバルブを調整する。プラズマは１３．５６ＭＨ
ｚの高周波を電極１０により印加して発生する。プラズ
マＳｉＮ膜の膜厚は予め条件出しにより決定しており、
デポ時間で制御する。プラズマＳｉＮ膜２６の厚みは約
１．０μｍとなっている。
【００１６】引き続き、図６に示すように、フォトリソ
グラフィにてＧａＡｓホール素子４部分にのみプラズマ
ＳｉＮ膜２６を残す。このプラズマＳｉＮ膜２６により
ＧａＡｓホール素子４及びＮ- 型エピタキシャル層１７
の表面が露出している部位が保護される。
グラフィにてＧａＡｓホール素子４部分にのみプラズマ
ＳｉＮ膜２６を残す。このプラズマＳｉＮ膜２６により
ＧａＡｓホール素子４及びＮ- 型エピタキシャル層１７
の表面が露出している部位が保護される。
【００１７】その後、図７に示すように、シリコン基板
に形成したトランジスタとのコンタクトをとるためにシ
リコン酸化膜１８にフォトリソグラフィにより穴をあけ
オーミック電極用のアルミ薄膜２８を形成する。
に形成したトランジスタとのコンタクトをとるためにシ
リコン酸化膜１８にフォトリソグラフィにより穴をあけ
オーミック電極用のアルミ薄膜２８を形成する。
【００１８】さらに、４５０℃×３０分のアニール工程
を加えてアルミシンターを行う。このとき、オーミック
電極２４，２５の端部にクラックは発生しない。引き続
き、図１に示すように、図２のプラズマＣＶＤ装置を用
いて基板上にプラズマＳｉＮ膜２９を堆積する。
を加えてアルミシンターを行う。このとき、オーミック
電極２４，２５の端部にクラックは発生しない。引き続
き、図１に示すように、図２のプラズマＣＶＤ装置を用
いて基板上にプラズマＳｉＮ膜２９を堆積する。
【００１９】最後に、４５０℃×３０分のアニール処理
を行いプラズマＳｉＮ膜２６，２９の形成時のトランジ
スタのダメージ回復を行う。このときも、オーミック電
極２４，２５の端部にクラックは発生しない。
を行いプラズマＳｉＮ膜２６，２９の形成時のトランジ
スタのダメージ回復を行う。このときも、オーミック電
極２４，２５の端部にクラックは発生しない。
【００２０】ここで、図２のプラズマＣＶＤ装置を用い
たプラズマＳｉＮ膜の成膜について説明する。一般的に
プラズマＳｉＮ膜を形成する原料ガスとして、ＳｉＨ4
／Ｎ 2 ，Ｎ2 ，ＮＨ3 のみを用いており、基板温度２５
０℃、投入電力１００Ｗで形成したプラズマＳｉＮ膜に
は引張応力が発生し、この引張応力によりオーミック電
極２４，２５にクラックが発生しようとする。このクラ
ックが発生しようとする場所は、応力シュミュレーショ
ンを行うと応力の集中する箇所でもあった。又、投入電
力を大きくすると、さらに大きな引張応力が発生するこ
とも実験により判明している。
たプラズマＳｉＮ膜の成膜について説明する。一般的に
プラズマＳｉＮ膜を形成する原料ガスとして、ＳｉＨ4
／Ｎ 2 ，Ｎ2 ，ＮＨ3 のみを用いており、基板温度２５
０℃、投入電力１００Ｗで形成したプラズマＳｉＮ膜に
は引張応力が発生し、この引張応力によりオーミック電
極２４，２５にクラックが発生しようとする。このクラ
ックが発生しようとする場所は、応力シュミュレーショ
ンを行うと応力の集中する箇所でもあった。又、投入電
力を大きくすると、さらに大きな引張応力が発生するこ
とも実験により判明している。
【００２１】これに対し、本実施例のように、プラズマ
ＳｉＮ膜２６に悪影響を及ぼさない希ガスとしてＨｅガ
スを導入しながらプラズマＳｉＮ膜２６を堆積すると、
その後の熱処理時にＧａＡｓホール素子のオーミック電
極２４，２５の端部でクラックが発生しない。これは、
プラズマＳｉＮ膜２６の膜応力が圧縮応力となったため
である。
ＳｉＮ膜２６に悪影響を及ぼさない希ガスとしてＨｅガ
スを導入しながらプラズマＳｉＮ膜２６を堆積すると、
その後の熱処理時にＧａＡｓホール素子のオーミック電
極２４，２５の端部でクラックが発生しない。これは、
プラズマＳｉＮ膜２６の膜応力が圧縮応力となったため
である。
【００２２】以下、これを詳細に説明する。プラズマＳ
ｉＮ膜の膜応力を制御する方法としては、プラズマ発生
用の高周波と基板電位用の高周波の２つの高周波電力を
使い分ける方法が知られている。この方法は基板温度４
００℃の高温で確立された技術であり、又、シリコンデ
バイス用に開発された技術である。これに対し、ＧａＡ
ｓに適用できる２５０℃の基板温度で圧縮応力を得る成
膜技術が本実施例によるものである。つまり、Ｈｅガス
を導入しながらプラズマＳｉＮ膜２６を堆積すると、キ
ャリアガスのイオン衝撃効果によりプラズマＳｉＮ膜の
膜構成原子の長距離秩序性が乱れ、実効的に格子間距離
が大きくなる。その結果、プラズマＳｉＮ膜の温度特性
とＧａＡｓの温度特性が接近してＧａＡｓの温度膨張係
数とプラズマＳｉＮ膜の温度膨張係数との差に起因する
応力が引張応力ではなく圧縮応力となり、ＧａＡｓホー
ル素子のオーミック電極２４，２５の端部でクラックが
発生しない。
ｉＮ膜の膜応力を制御する方法としては、プラズマ発生
用の高周波と基板電位用の高周波の２つの高周波電力を
使い分ける方法が知られている。この方法は基板温度４
００℃の高温で確立された技術であり、又、シリコンデ
バイス用に開発された技術である。これに対し、ＧａＡ
ｓに適用できる２５０℃の基板温度で圧縮応力を得る成
膜技術が本実施例によるものである。つまり、Ｈｅガス
を導入しながらプラズマＳｉＮ膜２６を堆積すると、キ
ャリアガスのイオン衝撃効果によりプラズマＳｉＮ膜の
膜構成原子の長距離秩序性が乱れ、実効的に格子間距離
が大きくなる。その結果、プラズマＳｉＮ膜の温度特性
とＧａＡｓの温度特性が接近してＧａＡｓの温度膨張係
数とプラズマＳｉＮ膜の温度膨張係数との差に起因する
応力が引張応力ではなく圧縮応力となり、ＧａＡｓホー
ル素子のオーミック電極２４，２５の端部でクラックが
発生しない。
【００２３】そして、Ｈｅガスを用いて諸条件での膜応
力の変化を調べた。図８には、Ｈｅ／（Ｎ2 ＋Ｈｅ）を
大きくした場合のプラズマＳｉＮ膜に加わる応力の測定
結果を示す。同図から、Ｈｅ／（Ｎ2 ＋Ｈｅ）が約０．
８１より大きくなると圧縮応力に変わり０．９３で−
２．４×１０9dyn／cm2 になる。
力の変化を調べた。図８には、Ｈｅ／（Ｎ2 ＋Ｈｅ）を
大きくした場合のプラズマＳｉＮ膜に加わる応力の測定
結果を示す。同図から、Ｈｅ／（Ｎ2 ＋Ｈｅ）が約０．
８１より大きくなると圧縮応力に変わり０．９３で−
２．４×１０9dyn／cm2 になる。
【００２４】又、図９には、Ｈｅ／（Ｎ2 ＋Ｈｅ）＝
０．９３一定とした時の、投入電力と膜応力の関係を調
べた結果を示す。同図から、投入電力３００ワットまで
はほぼ同じ圧縮応力値を示すが４００ワットでは−５×
１０9dyn／cm2 と大きく変化することが判明した。これ
は、投入電力が大きいと、イオン衝撃効果が大きくプラ
ズマＳｉＮ膜の膜構成原子の秩序性が大きく失われてし
まうためであると考えられる。
０．９３一定とした時の、投入電力と膜応力の関係を調
べた結果を示す。同図から、投入電力３００ワットまで
はほぼ同じ圧縮応力値を示すが４００ワットでは−５×
１０9dyn／cm2 と大きく変化することが判明した。これ
は、投入電力が大きいと、イオン衝撃効果が大きくプラ
ズマＳｉＮ膜の膜構成原子の秩序性が大きく失われてし
まうためであると考えられる。
【００２５】さらに、図１０には、膜形成時の圧力と膜
応力との測定結果を示す。圧力が１．３〜１．５Ｔorr
の範囲で圧縮応力がほぼ同じ値となることが判明した。
尚、圧縮応力−１．０×１０9dyn／cm2 以上では本ホー
ルＩＣにプラズマＳｉＮ膜を堆積し、４５０℃×３０分
のアニール工程を加えてもクラックが発生しないことを
確認している。
応力との測定結果を示す。圧力が１．３〜１．５Ｔorr
の範囲で圧縮応力がほぼ同じ値となることが判明した。
尚、圧縮応力−１．０×１０9dyn／cm2 以上では本ホー
ルＩＣにプラズマＳｉＮ膜を堆積し、４５０℃×３０分
のアニール工程を加えてもクラックが発生しないことを
確認している。
【００２６】又、これらの実験に際し、膜応力はデポジ
ション前後のシリコン基板の反りを測定して求めた。こ
のように本実施例では、シリコン基板（半導体基板）に
ラテラルＰＮＰバイポーラトランジスタ１とラテラルＮ
ＰＮバイポーラトランジスタ２とコンデンサ３を形成す
るとともに当該基板の一部に直接ＧａＡｓ素子４を形成
し（第１工程）、図２に示すプラズマＣＶＤ装置を用い
てプラズマＣＶＤ装置のチャンバー５内にＨｅガス（希
ガス）を導入しながらＧａＡｓ素子４の表面保護膜とし
てプラズマＳｉＮ膜２６を堆積するようにした（第２工
程）。
ション前後のシリコン基板の反りを測定して求めた。こ
のように本実施例では、シリコン基板（半導体基板）に
ラテラルＰＮＰバイポーラトランジスタ１とラテラルＮ
ＰＮバイポーラトランジスタ２とコンデンサ３を形成す
るとともに当該基板の一部に直接ＧａＡｓ素子４を形成
し（第１工程）、図２に示すプラズマＣＶＤ装置を用い
てプラズマＣＶＤ装置のチャンバー５内にＨｅガス（希
ガス）を導入しながらＧａＡｓ素子４の表面保護膜とし
てプラズマＳｉＮ膜２６を堆積するようにした（第２工
程）。
【００２７】よって、Ｈｅガスを導入することによりキ
ャリアガスのイオン衝撃効果にてプラズマＳｉＮ膜２６
の膜構成原子の長距離秩序性が乱れ、実効的に格子間距
離が大きくなる。その結果、プラズマＳｉＮ膜２６は圧
縮応力を有することとなり、プラズマＳｉＮ膜の成膜後
におけるアニール時のオーミック電極端部でのクラック
発生等の不具合を回避できる。
ャリアガスのイオン衝撃効果にてプラズマＳｉＮ膜２６
の膜構成原子の長距離秩序性が乱れ、実効的に格子間距
離が大きくなる。その結果、プラズマＳｉＮ膜２６は圧
縮応力を有することとなり、プラズマＳｉＮ膜の成膜後
におけるアニール時のオーミック電極端部でのクラック
発生等の不具合を回避できる。
【００２８】又、アルミと金の合金化反応が２５０℃を
越えると急激に促進されＡｕＡｌ2が生じるが、膜形成
温度を２５０℃と低温にてプラズマＳｉＮ膜を成膜する
ことができる。
越えると急激に促進されＡｕＡｌ2が生じるが、膜形成
温度を２５０℃と低温にてプラズマＳｉＮ膜を成膜する
ことができる。
【００２９】尚、この発明は上記実施例に限定されるも
のではなく、例えば、上記実施例ではシリコンバイポー
ラＩＣ上にＧａＡｓホール素子を集積化したホールＩＣ
の例を示したが、ホールＩＣ以外の例えば、シリコンＭ
ＯＳＩＣ上にＧａＡｓ素子を形成した場合も適用でき
る。
のではなく、例えば、上記実施例ではシリコンバイポー
ラＩＣ上にＧａＡｓホール素子を集積化したホールＩＣ
の例を示したが、ホールＩＣ以外の例えば、シリコンＭ
ＯＳＩＣ上にＧａＡｓ素子を形成した場合も適用でき
る。
【００３０】又、前記実施例のプラズマＣＶＤ装置では
基板温度２５０℃の例を示したが、２５０℃以外でも１
５０℃〜３００℃の基板温度でもよい。さらに、前記実
施例ではチャンバー５内に導入する希ガスとしてＨｅガ
スの例を示したが、Ｎｅ，Ａｒ，Ｘｅ，Ｋｒ等でもよ
い。
基板温度２５０℃の例を示したが、２５０℃以外でも１
５０℃〜３００℃の基板温度でもよい。さらに、前記実
施例ではチャンバー５内に導入する希ガスとしてＨｅガ
スの例を示したが、Ｎｅ，Ａｒ，Ｘｅ，Ｋｒ等でもよ
い。
【００３１】
【発明の効果】以上詳述したようにこの発明によれば、
プラズマＳｉＮ膜の膜応力を制御して同応力に起因する
不具合を回避できる優れた効果を発揮する。
プラズマＳｉＮ膜の膜応力を制御して同応力に起因する
不具合を回避できる優れた効果を発揮する。
【図１】ホールＩＣの断面構造を示す図である。
【図２】プラズマＣＶＤ装置の概略図を示す図である。
【図３】製造工程を示す図である。
【図４】製造工程を示す図である。
【図５】製造工程を示す図である。
【図６】製造工程を示す図である。
【図７】製造工程を示す図である。
【図８】実験結果を示す図である。
【図９】実験結果を示す図である。
【図１０】実験結果を示す図である。
１ ラテラルＰＮＰバイポーラトランジスタ（半導体素
子） ２ ラテラルＮＰＮバイポーラトランジスタ（半導体素
子） ３ コンデンサ（半導体素子） ４ ＧａＡｓホール素子 ５ チャンバー ２６ プラズマＳｉＮ膜
子） ２ ラテラルＮＰＮバイポーラトランジスタ（半導体素
子） ３ コンデンサ（半導体素子） ４ ＧａＡｓホール素子 ５ チャンバー ２６ プラズマＳｉＮ膜
Claims (1)
- 【請求項１】 半導体基板に半導体素子を形成するとと
もに当該基板の一部に直接ＧａＡｓ素子を形成する第１
工程と、 プラズマＣＶＤ装置を用いてプラズマＣＶＤ装置のチャ
ンバー内に希ガスを導入しながら前記ＧａＡｓ素子の表
面保護膜としてプラズマＳｉＮ膜を堆積する第２工程と
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182680A JPH0629222A (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182680A JPH0629222A (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629222A true JPH0629222A (ja) | 1994-02-04 |
Family
ID=16122560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182680A Pending JPH0629222A (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629222A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09148649A (ja) * | 1995-11-29 | 1997-06-06 | Toshiba Corp | ホール素子 |
| JP2002158226A (ja) * | 2000-11-21 | 2002-05-31 | Sharp Corp | 窒化シリコン固体表面保護膜及びその製造方法とホール素子 |
| KR100315016B1 (ko) * | 1998-06-30 | 2002-08-28 | 주식회사 하이닉스반도체 | 디램디바이스의전하저장전극형성방법 |
| KR100315018B1 (ko) * | 1998-06-30 | 2002-09-04 | 주식회사 하이닉스반도체 | 디램디바이스의전하저장전극형성방법 |
| JP2013149727A (ja) * | 2012-01-18 | 2013-08-01 | Asahi Kasei Electronics Co Ltd | 半導体素子 |
| KR20200016397A (ko) * | 2017-07-06 | 2020-02-14 | 어플라이드 머티어리얼스, 인코포레이티드 | 다수의 증착된 반도체 층들의 적층체를 형성하는 방법들 |
-
1992
- 1992-07-09 JP JP4182680A patent/JPH0629222A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11056406B2 (en) | 2017-07-06 | 2021-07-06 | Applied Materials, Inc. | Stack of multiple deposited semiconductor layers |
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