JPH06291170A - Semiconductor device and selecting method thereof - Google Patents
Semiconductor device and selecting method thereofInfo
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- JPH06291170A JPH06291170A JP7316393A JP7316393A JPH06291170A JP H06291170 A JPH06291170 A JP H06291170A JP 7316393 A JP7316393 A JP 7316393A JP 7316393 A JP7316393 A JP 7316393A JP H06291170 A JPH06291170 A JP H06291170A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路の集積
回路チップ上に論理ゲートやトランジスタといった基本
セルをあらかじめ形成しておいて、基本セル間の配線設
計だけを追加して、所望の回路を形成するマスタスライ
ス方式において、一枚のウエハ上に電気特性の異なる集
積回路チップを混在する際に集積回路チップの種類を選
別する半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a desired circuit in which basic cells such as logic gates and transistors are formed in advance on an integrated circuit chip of a semiconductor integrated circuit and only wiring design between the basic cells is added. The present invention relates to a semiconductor device that selects a type of integrated circuit chip when mixed with integrated circuit chips having different electric characteristics on a single wafer in a master slice method for forming.
【０００２】[0002]
【従来の技術】マスタスライス方式により設計された半
導体集積回路は、設計完了から製品完成までの期間が短
く、設計も容易であるため、短納期を必要とする少量生
産品種に適しており、近年急速に市場が拡大している。
近年、マスタスライス方式の特徴であるところの、配線
を除く基本セルが既に構成されていることを利用して、
一枚のウエハ上に配線の変えた複数の集積回路チップを
構成することが行われるようになってきた。ウエハ状態
で電気的特性を検査して、組立後に電気特性を測定する
ためには、同一の配線を施して同じ電気的特性の集積回
路チップをあらかじめ選別する必要がある。2. Description of the Related Art A semiconductor integrated circuit designed by a master slice method has a short period from completion of design to completion of a product and is easy to design. Therefore, it is suitable for a small amount of products requiring a short delivery time. The market is expanding rapidly.
In recent years, using the fact that the basic cells except wiring, which is a feature of the master slice method, are already configured,
It has become popular to form a plurality of integrated circuit chips with different wirings on a single wafer. In order to inspect the electrical characteristics in a wafer state and measure the electrical characteristics after assembling, it is necessary to select the integrated circuit chips having the same wiring and the same electrical characteristics in advance.
【０００３】図２は従来の半導体装置の回路図である。
図２の１枚のウエハ１の上に各半導体チップ２が形成さ
れる。各半導体チップは数種類の電気的特性の異なった
集積回路が構成されている。各半導体チップのボンディ
ングパッドのうち、ボンディングパッド３とボンディン
グパッド４との間に抵抗６を持つ構成とする。以上の構
成において、種類の異なる半導体チップでは抵抗６の抵
抗値が異なるものを構成して選別する。FIG. 2 is a circuit diagram of a conventional semiconductor device.
Each semiconductor chip 2 is formed on one wafer 1 shown in FIG. Each semiconductor chip comprises several types of integrated circuits having different electrical characteristics. Among the bonding pads of each semiconductor chip, the resistor 6 is provided between the bonding pad 3 and the bonding pad 4. In the above-described configuration, different types of semiconductor chips having different resistance values of the resistor 6 are configured and selected.
【０００４】以上のように構成された半導体装置につい
て、以下その動作について説明する。The operation of the semiconductor device configured as described above will be described below.
【０００５】従来の構成では２個のボンディングパッド
の両端に電流を流してその両端に発生する電圧値によっ
て、各半導体チップの種類を選別している。あるいは、
逆にボンディングパッドに固定電圧を与えて、その電流
を測定して選別する。この場合、各抵抗はばらつき範囲
を持っており、各選別の種類が重ならないように選別範
囲を定めなければならない。In the conventional structure, the type of each semiconductor chip is selected according to the voltage value generated across both ends of the two bonding pads by applying a current. Alternatively,
On the contrary, a fixed voltage is applied to the bonding pad, and the current is measured and selected. In this case, each resistance has a variation range, and the selection range must be determined so that the types of selection do not overlap.
【０００６】ここで、最小の抵抗をＲとし、その拡散の
ばらつきが±ｘ％となる場合を説明する。電気的特性の
異なる集積回路チップの選別すべき種類の数をＭとす
る。最小の抵抗Ｒからばらつき範囲以上に大きくしない
と区別することができないので、次に大きい抵抗の抵抗
値は（１＋ｘ／１００）×Ｒとなる。順に、次の大きさ
の抵抗は（１＋ｘ／１００）倍される。もっとも大きい
抵抗の抵抗値は（１＋ｘ／１００）M-1×Ｒである。こ
こで、抵抗が占める面積を示す。抵抗の面積は幅と長さ
の積であり、一方、抵抗値は長さに比例し、幅に反比例
する。したがって、理想的には、最大の抵抗と最小の抵
抗の占める面積が一致するときに、半導体装置を用意す
る面積がもっとも狭くてすむことになるが、ここでは、
説明を簡単にするために幅を一定とする。このとき、最
小の抵抗値のときに面積がもっとも狭く、最大の抵抗値
のときに面積がもっとも広くなる。抵抗Ｒの面積をＡと
すれば、最大の面積はおおよそ（１＋ｘ／１００）M-1
×Ａであり、この面積が各集積回路チップに用意すべき
面積である。特に、マスタスライスでは、２個のボンデ
ィングパッド間の抵抗の抵抗値を選別の種類だけ用意す
るために、同じ抵抗値を持つ複数の抵抗を配線によって
接続する抵抗の本数を増やすことで、抵抗値を一般にか
える。その場合、典型的には、ｘは１００％となる。す
なわち、最大の抵抗値は２M-1×Ｒであり、面積は２M-1
×Ａである。Here, a case will be described in which the minimum resistance is R and the variation in diffusion is ± x%. Let M be the number of types of integrated circuit chips having different electrical characteristics to be selected. It cannot be distinguished from the minimum resistance R unless it is increased beyond the variation range, and the resistance value of the next largest resistance is (1 + x / 100) × R. In turn, the next magnitude resistance is multiplied by (1 + x / 100). The resistance value of the largest resistance is (1 + x / 100) M-1 × R. Here, the area occupied by the resistance is shown. The area of resistance is the product of width and length, while the resistance value is proportional to length and inversely proportional to width. Therefore, ideally, when the area occupied by the maximum resistance matches the area occupied by the minimum resistance, the area for preparing the semiconductor device may be the smallest, but here,
For simplicity of explanation, the width is constant. At this time, the area is the smallest when the resistance value is minimum, and the area is the largest when the resistance value is maximum. If the area of the resistor R is A, the maximum area is approximately (1 + x / 100) M-1
× A, and this area is the area to be prepared for each integrated circuit chip. In particular, in the master slice, in order to prepare the resistance value of the resistance between the two bonding pads only for the selection type, the resistance value is increased by increasing the number of resistances that connect multiple resistances with the same resistance value by wiring Generally change. In that case, x will typically be 100%. That is, the maximum resistance value is 2 M-1 × R and the area is 2 M-1
XA.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、選別すべき種類の数が多量にあると、抵
抗を用意する面積が幾何級数的に増加するため、選別数
が多くなると巨大な面積を必要とするので、集積回路チ
ップの面積に対し、従来の半導体装置の面積の占める割
合が多くなる。したがって、半導体装置は本来集積回路
チップが提供する機能に対して不要な部分であるため、
その面積が増すと、コストパフォーマンスを悪化させる
という欠点を有していた。However, in the above conventional structure, when the number of types to be selected is large, the area for preparing the resistance increases geometrically. Since the area is required, the ratio of the area of the conventional semiconductor device to the area of the integrated circuit chip is large. Therefore, since the semiconductor device is an unnecessary part for the function originally provided by the integrated circuit chip,
If the area is increased, there is a drawback that cost performance is deteriorated.
【０００８】本発明は上記の従来の問題点を解決するも
ので、２個のボンディングパッド間に、抵抗と直列に接
続する極性を反対にしたダイオードを並列に接続するこ
とにより、半導体装置の占める面積が選別数に対して算
術級数的に増加する半導体装置を提供することを目的と
する。The present invention solves the above-mentioned conventional problems and occupies a semiconductor device by connecting in parallel, between two bonding pads, a diode connected in series with a resistor and having opposite polarities. An object of the present invention is to provide a semiconductor device whose area increases arithmetically with respect to the number of selections.
【０００９】[0009]
【課題を解決するための手段】第１の発明の半導体装置
は、半導体チップ上に形成された２個のモニター用パッ
ドと、前記２個のモニター用パッド間に並列接続された
ダイオードと選別用抵抗との２個の直列回路とを備えた
構成とした。According to a first aspect of the present invention, there is provided a semiconductor device comprising: two monitor pads formed on a semiconductor chip; a diode connected in parallel between the two monitor pads; It has a configuration including two series circuits with a resistor.
【００１０】次に、第２の発明は、半導体チップ上に形
成された２個のモニター用パッドと、前記２個のモニタ
ー用パッド間に並列接続されたダイオードと選別用抵抗
との２個の直列回路とを備え、前記２個のモニター用パ
ッドのうち１個が前記半導体チップ上に形成された別機
能端子用のパッドと共用化した構成とした。Next, a second aspect of the present invention is directed to two monitor pads formed on a semiconductor chip, two diodes connected in parallel between the two monitor pads and a selection resistor. A serial circuit is provided, and one of the two monitoring pads is also used as a pad for another function terminal formed on the semiconductor chip.
【００１１】第３の発明である半導体装置の選別方法
は、１枚のウエハ上に区画されて形成された電気的特性
の異なる複数の半導体チップと、前記複数の半導体チッ
プ上に各々形成された２個のモニター用パッドと、前記
複数の各半導体チップ毎に抵抗値の組合せを異ならせた
２個の選別用抵抗と、ダイオードと前記選別用抵抗を直
列接続した第１，第２の直列回路とを有し、前記各ダイ
オードを互いに逆向きにするように前記第１，第２の直
列回路が前記２個のモニター用パッド間に並列接続され
た半導体装置を備え、前記２個のモニター用パッド間に
一方向と逆方向の電流を流し、各々電圧−電流特性の勾
配を測定するものとした。According to a third aspect of the present invention, there is provided a method of selecting a semiconductor device, wherein a plurality of semiconductor chips having different electric characteristics are formed by being partitioned on one wafer, and the semiconductor chips are respectively formed on the plurality of semiconductor chips. Two monitor pads, two sorting resistors having different combinations of resistance values for each of the plurality of semiconductor chips, and first and second series circuits in which a diode and the sorting resistor are connected in series. And a semiconductor device in which the first and second series circuits are connected in parallel between the two monitor pads so as to make the respective diodes reverse to each other. A current in one direction and a direction in the opposite direction were passed between the pads, and the gradient of the voltage-current characteristics was measured.
【００１２】[0012]
【作用】上記の構成によって、第１の発明は、ダイオー
ドの整流作用によって電流を流す選別用抵抗の選択がな
され、他方の抵抗値の測定に影響されることなく選別用
抵抗が個別に測定され、選別用抵抗の抵抗値の組合せに
よって、数多くの半導体チップの選別ができる。With the above construction, in the first aspect of the present invention, the selection resistor for passing the current is selected by the rectifying action of the diode, and the selection resistor is individually measured without being affected by the measurement of the other resistance value. A large number of semiconductor chips can be sorted by combining the resistance values of the sorting resistors.
【００１３】次に、第２の発明は、２個のモニター用パ
ッドのうち１個を別機能端子用のパッドと共用化するか
ら、選別用の回路を半導体チップ内に内蔵するために、
１個のモニター用パッドを追加するだけで２個の選別用
抵抗の接続が可能となる。Next, in the second invention, one of the two monitor pads is shared with the pad for the different function terminal. Therefore, in order to incorporate the selection circuit in the semiconductor chip,
It is possible to connect two selection resistors by simply adding one monitor pad.
【００１４】最後に、第３の発明は、２個のモニター用
パッド間に一方向と逆方向の電流を流し、各々Ｖ−Ｉ特
性の勾配を測定することで、２個の選別用抵抗が他方の
抵抗値の測定に影響されることなく個別に測定され、電
気的特性の異なる半導体チップ毎に対応させた半導体装
置の選別が可能になる。また、選別用抵抗１個当りのＮ
段階の選別分解能を有するとすると、半導体チップ毎に
合わせてＮ2 通りの選別が可能となる。Finally, according to the third aspect of the invention, by passing a current in one direction and a reverse direction between the two monitoring pads and measuring the gradient of the VI characteristic, the two sorting resistors are separated. It is possible to select the semiconductor devices that are individually measured without being affected by the measurement of the other resistance value and correspond to each semiconductor chip having different electrical characteristics. In addition, N per sorting resistor
If it has a step-by-step selection resolution, it is possible to select N 2 ways according to each semiconductor chip.
【００１５】[0015]
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１６】図１において、１はウエハ、２は半導体チ
ップ、３，４はモニター用パッド、５，６は選別用の抵
抗、７，８はダイオードである。In FIG. 1, 1 is a wafer, 2 is a semiconductor chip, 3 and 4 are monitor pads, 5 and 6 are screening resistors, and 7 and 8 are diodes.
【００１７】ウエハ１は、シリコンまたは化合物半導体
を基体とする円盤状のもので、単結晶であっても多結晶
であってもよい、同一形状で区画された半導体チップ２
−１，２−２，……，２−５が一主面に所定のピッチで
連続的配列されたものである。The wafer 1 is a disc-shaped substrate having silicon or a compound semiconductor as a base, and may be a single crystal or a polycrystal and is divided into semiconductor chips 2 of the same shape.
-1, 2-2, ..., 2-5 are continuously arranged on one main surface at a predetermined pitch.
【００１８】半導体チップ２は、半導体デバイスの単体
（トランジスタ，ダイオード，サイリスタ，ＬＥＤ，Ｍ
ＯＳトランジスタ等のデバイス），集積回路（バイポー
ラトランジスタ，ＭＯＳトランジスタ，抵抗，コンデン
サ，インダクタンス等を用いて半導体基板に形成された
電子回路）等を基板の一主面に形成したものをいい、評
価用に作製した評価用ＩＣや、ゲートアレイ，マスター
スライス等も対象に入り、少なくともデバイスの電極が
パッドに接続され、そのパッドから出力信号または入力
信号を出し入れすることが可能なものである。The semiconductor chip 2 is a single semiconductor device (transistor, diode, thyristor, LED, M).
A device such as an OS transistor), an integrated circuit (an electronic circuit formed on a semiconductor substrate using a bipolar transistor, a MOS transistor, a resistor, a capacitor, an inductance, etc.) and the like formed on one main surface of the substrate for evaluation. The evaluation IC, the gate array, the master slice, and the like manufactured in the above are also applicable, and at least the electrode of the device is connected to the pad, and an output signal or an input signal can be input and output from the pad.
【００１９】モニター用パッド３，４は、半導体チップ
２の一主面に形成され、選別用の抵抗５，６がそれらの
パッド３，４間に接続されたものである。The monitor pads 3 and 4 are formed on one main surface of the semiconductor chip 2, and the screening resistors 5 and 6 are connected between the pads 3 and 4.
【００２０】選別用の抵抗５，６は、不純物拡散層で形
成された抵抗であってもよいし、多結晶シリコンに不純
物をドープしたもの、もしくは、基板表面に被着された
ニッケルやクロム，アルミニウム，銅，鉄等の金属膜、
またはそれらの合金の膜であってもよい。The selection resistors 5 and 6 may be resistors formed of an impurity diffusion layer, polycrystalline silicon doped with impurities, or nickel or chromium deposited on the substrate surface. Metal film of aluminum, copper, iron, etc.,
Alternatively, a film of those alloys may be used.
【００２１】そして、第１の発明は、半導体チップ２上
に２個のモニター用パッド３，４を形成し、ダイオード
７と選別用抵抗５を直列接続した第１の直列回路と、ダ
イオード８と選別用抵抗６を直列接続した第２の直列回
路とを構成し、ダイオード７と同８とが逆方向になるよ
うに、前記第１，第２の直列回路を２個のモニター用パ
ッド３，４間に並列接続した構成である。In the first invention, two monitor pads 3 and 4 are formed on the semiconductor chip 2, and a first series circuit in which a diode 7 and a selection resistor 5 are connected in series, and a diode 8 are provided. A second series circuit in which selection resistors 6 are connected in series is configured, and the first and second series circuits are connected to two monitor pads 3 so that the diodes 7 and 8 are in opposite directions. It is a configuration in which four are connected in parallel.
【００２２】第１の発明によれば、ダイオード７または
ダイオード８の整流作用によって、選別用抵抗５または
同６に流す電流路を選択する。たとえば、図１におい
て、パッド３からパッド４へ向けて電流を流すと、ダイ
オード７の導通によって一方の選別用抵抗５に電流が流
れる。このとき、ダイオード８のアノード・カソード間
が逆バイアスになって、ダイオード８が遮断状態とな
り、他方の選別用抵抗６には電流が流れない。したがっ
て、他方の抵抗のインピーダンスに影響されることな
く、選別用抵抗５または同６に選択的に電流が与えら
れ、電圧（Ｖ）−電流（Ｉ）特性を個別に測定すること
ができる。そして、２個の選別用抵抗の抵抗値の組合せ
によって、数多くの半導体チップの選別ができる。According to the first aspect of the present invention, the rectifying action of the diode 7 or the diode 8 selects the current path to be passed through the screening resistor 5 or 6. For example, in FIG. 1, when a current is made to flow from the pad 3 to the pad 4, the diode 7 becomes conductive so that a current flows in one of the selection resistors 5. At this time, a reverse bias is applied between the anode and the cathode of the diode 8, the diode 8 is cut off, and no current flows through the other sorting resistor 6. Therefore, a current is selectively applied to the sorting resistors 5 or 6 without being affected by the impedance of the other resistor, and the voltage (V) -current (I) characteristics can be individually measured. A large number of semiconductor chips can be sorted by combining the resistance values of the two sorting resistors.
【００２３】次に、第２の発明について説明する。第２
の発明の基本的な構成は、半導体チップ２上に２個のモ
ニター用パッド３，４を形成し、ダイオード７と選別用
抵抗５を直列接続した第１の直列回路と、ダイオード８
と選別用抵抗６を直列接続した第２の直列回路とを構成
し、ダイオード７と同８とが逆方向になるように、前記
第１，第２の直列回路を２個のモニター用パッド３，４
間に並列接続しており、上述の第１の発明とほぼ同様で
あるが、２個のモニター用パッド３または４のうち一方
が別機能端子用のパッド（図示せず）と共用化した点
が、第１の発明と異なる。ここで言う、別機能端子用の
パッドは、デバイスの電極（コレクタ，エミッタベー
ス，ソース，ゲート，ドレイン，カソード，アノード
等）に接続されたパッドであってもよいし、接地用また
は電源電圧供給用の電源端子の接続されたパッドであっ
てもよい。Next, the second invention will be described. Second
The basic configuration of the invention is that the two monitoring pads 3 and 4 are formed on the semiconductor chip 2, the diode 7 and the sorting resistor 5 are connected in series, and the diode 8 is provided.
And a selection resistor 6 are connected in series to form a second series circuit, and the first and second series circuits are connected to two monitor pads 3 so that the diodes 7 and 8 are in opposite directions. , 4
It is connected in parallel between them and is almost the same as the above-mentioned first invention, but one of the two monitor pads 3 or 4 is shared with a pad (not shown) for another function terminal. However, it is different from the first invention. The pad for another function terminal referred to here may be a pad connected to an electrode (collector, emitter base, source, gate, drain, cathode, anode, etc.) of the device, or may be a ground or supply voltage supply. It may be a pad to which a power supply terminal for is connected.
【００２４】第２の発明では、２個のモニター用パッド
３，４のうち１個を別機能端子用のパッドと共用化する
から、選別用の回路を半導体チップ内に内蔵するため
に、１個のモニター用パッドを追加するだけで２個の選
別用抵抗５，６の接続が可能となる。したがって、第１
の発明に比べて、モニター用パッドの１個分が削減で
き、選別用の回路を半導体チップ内に内蔵するために、
チップサイズの増大が最小限にでき、他方のモニター用
パッドを開放状態にして、半導体チップをパッケージ内
に封止すれば、同一の半導体チップ内に形成されたデバ
イスの電気的特性を損なうことがない。In the second invention, one of the two monitor pads 3 and 4 is shared with the pad for the different function terminal. Therefore, in order to incorporate the sorting circuit in the semiconductor chip, It is possible to connect the two selection resistors 5 and 6 simply by adding the monitor pads. Therefore, the first
In comparison with the invention of 1), one monitor pad can be reduced, and a screening circuit is built in the semiconductor chip.
The increase in chip size can be minimized, and if the other monitor pad is left open and the semiconductor chip is sealed in the package, the electrical characteristics of the devices formed in the same semiconductor chip can be impaired. Absent.
【００２５】上記のチップサイズの増大が最小限にでき
る効果について、さらに詳しく言えば、通常、パッドの
大きさは１００×１００μｍ2のものが用いられ、ボン
ディングワイヤをそのパッドにボンディングするとき、
ボンディング装置の機械的精度の問題から、ボンディン
グワイヤの先端部のボンディング位置が、パッドの中心
点を中心として、半径約５０μｍの範囲でばらつく。こ
のことから、パッド周辺のアルミニウム配線はパッドか
ら約５０μｍのセパレーションを持たせて配置される。
したがって、パッドの中心点から半径約１００μｍの範
囲では、抵抗やデバイスを配置することが困難であり、
パッド周辺の約５０μｍの領域が殆どデッドスペースと
なる。一方、抵抗５，６とダイオード７，８とで構成さ
れる選別用の回路は、パッドの面積と同じ１００×１０
０μｍ2のスペースがあれば、十分に収納可能である
が、パッド１個を設けるために約２００×２００μｍ2
のスペースが必要であり、パッド１個が削減できること
は半導体チップの面積を狭くすることに大きく寄与す
る。More specifically, the effect that the increase in the chip size can be minimized will be described in more detail. Usually, a pad having a size of 100 × 100 μm 2 is used, and when a bonding wire is bonded to the pad,
Due to the problem of the mechanical accuracy of the bonding apparatus, the bonding position of the tip portion of the bonding wire fluctuates within a radius of about 50 μm centered on the center point of the pad. Therefore, the aluminum wiring around the pad is arranged with a separation of about 50 μm from the pad.
Therefore, it is difficult to arrange resistors and devices within a range of a radius of about 100 μm from the center of the pad.
An area of about 50 μm around the pad is almost dead space. On the other hand, the selection circuit composed of the resistors 5 and 6 and the diodes 7 and 8 has a size of 100 × 10
If there is a space of 0 μm 2 , it can be stored sufficiently, but about 200 × 200 μm 2 for providing one pad.
Is required, and the fact that one pad can be reduced greatly contributes to reducing the area of the semiconductor chip.
【００２６】なお、本発明は、マスクパターンの異なる
数多くの試作用チップを１枚のウエハ上に形成し、わず
かに異なるパターンの確認の手間を選別用抵抗の測定で
簡単にするものであるが、半導体装置の量産中に特性改
善のためのマスク変更を実施した場合、マスク変更後の
製品中にマスク変更前のものが混入した場合の選別手段
としても活用することができる。また、本装置は、マス
タスライスに限らず、ウエハ上の複数の集積回路チップ
を構成する際に各集積回路チップの選別に適用できる。
たとえば、開発の初期段階で、回路の中に使われるデバ
イスのパラメータを知るために、ウエハプロセスを新し
く開発する場合には、各種の構造定数測定用、あるいは
デバイス定数測定用のパターンの入ったウエハを製作工
程に流して、そのテスティングを行うために、このよう
なパターンの組み合わせをＴＥＧ（Test Element Grou
p)と呼び、数種類の集積回路チップをウエハ上に形成す
るが、種類が多数になる場合に本装置を用いて有効に選
別できる。In the present invention, a large number of prototype chips having different mask patterns are formed on one wafer, and the effort of confirming a slightly different pattern is simplified by measuring the screening resistance. When the mask is changed for improving the characteristics during mass production of the semiconductor device, it can be utilized as a selection means when the product before the mask change is mixed in the product after the mask change. Further, the present apparatus is applicable not only to the master slice but also to the selection of each integrated circuit chip when forming a plurality of integrated circuit chips on the wafer.
For example, when developing a new wafer process in order to know the parameters of the device used in the circuit in the early stages of development, a wafer containing patterns for measuring various structural constants or device constants may be used. In order to perform the testing, the combination of such patterns is used in the TEG (Test Element Grou
Called p), several types of integrated circuit chips are formed on a wafer, but when there are many types, it can be effectively sorted using this device.
【００２７】２個のボンディングパッド間の抵抗がそれ
ぞれ、（Ｎ＋１）種類ある場合、２ N通りの選別数が可
能で、前述の従来例と比較するために、この選別数２N
をＭとすれば、Ｎ＝ｌｏｇ2Ｍである。そこで、選別数
Ｍが同じ場合の面積を比較すると、Ｒの面積を従来例と
同じくＡとしたとき、最大の面積は、Ｌ＝２×（１＋ｘ
／１００）N×Ａとなる。すなわち、Ｍ＝４以上のＭに
対して、従来例に比較して面積が狭くなることを示して
いる。特に、マスタスライスで、ｘが典型的に１００％
のときに、最大の抵抗値は２×Ｍ×Ｒであり、その面積
は算術級数で増加する２×Ｍ×Ａとなる。本実施例は選
別数に対して算術級数的にしか増加しないためＭが大き
くなればなるほど有利であることが明らかである。The resistance between the two bonding pads is
If there are (N + 1) types, 2 NNumber of streets selected
In order to compare with the above-mentioned conventional example, this selection number 2N
Let M be N = log2It is M. Therefore, the number of selections
Comparing the areas when M is the same, the area of R is
Similarly, when A is set, the maximum area is L = 2 × (1 + x
/ 100)NXA. That is, for M of M = 4 or more
On the other hand, showing that the area becomes smaller than the conventional example
There is. Especially in the master slice, x is typically 100%
, The maximum resistance value is 2 × M × R, and its area
Becomes 2 × M × A, which increases with arithmetic series. This example is optional
M is large because it increases only arithmetically with respect to another number
It is clear that the lower the value, the better.
【００２８】この装置は、ボンディングパッド数を増せ
ば、それだけ面積に対する選別数の増加がはかれるが、
一方でボンディングパッド数の増加と選別に要する検査
回数も増加するという難点がでてくるため、場合に応じ
てボンディングパッド数を決める必要がある。In this device, if the number of bonding pads is increased, the number of selections with respect to the area can be increased accordingly.
On the other hand, the number of bonding pads increases and the number of inspections required for selection also increases, so it is necessary to determine the number of bonding pads depending on the case.
【００２９】最後に、第３の発明にかかる半導体装置の
選別方法の一実施例について説明する。Finally, an embodiment of a method of selecting a semiconductor device according to the third invention will be described.
【００３０】図１は、主面に半導体装置が作り込まれた
ウエハ１を示すものであり、１枚のウエハ１上に区画さ
れて形成された電気的特性の異なる複数の半導体チップ
（２−１，２−２，……，２−５）と、前記複数の半導
体チップ上に各々形成された２個のモニター用パッド
３，４と、前記複数の各半導体チップ毎に抵抗値の組合
せを異ならせた２個の選別用抵抗５，６と、ダイオード
と前記選別用抵抗を直列接続した第１，第２の直列回路
（７と５、または８と６）とを有し、前記各ダイオード
を互いに逆向きにするように前記第１，第２の直列回路
が前記２個のモニター用パッド間に並列接続された半導
体装置を被測定物とする。さらに詳しく言えば、半導体
チップ２−１，２−２，２−３，２−４および２−５を
各々電気的特性の異なるものを作る。このチップの列を
選別抵抗５に相当するものを全てＲ１＝２ｋΩの抵抗値
に設定し、選別抵抗６に相当するものを２００Ω，５０
０Ω，１ｋΩ，２ｋΩおよび５ｋΩというように設定値
を変える。そして、上段のチップの列を選別抵抗５に相
当するものを全てＲ1＝１ｋΩとし、下段のチップの列
を選別抵抗５に相当するものを全てＲ1＝５ｋΩとする
ようにして、選別抵抗５，６の設定値の組合せが同一に
なるものを避ける。FIG. 1 shows a wafer 1 having a semiconductor device formed on its main surface. A plurality of semiconductor chips (2- 1, 2-2, ..., 2-5), two monitor pads 3 and 4 respectively formed on the plurality of semiconductor chips, and a combination of resistance values for each of the plurality of semiconductor chips. Each of the diodes includes two different selection resistors 5 and 6 and first and second series circuits (7 and 5 or 8 and 6) in which a diode and the selection resistor are connected in series. A semiconductor device in which the first and second series circuits are connected in parallel between the two monitoring pads so as to be opposite to each other is taken as an object to be measured. More specifically, the semiconductor chips 2-1, 2-2, 2-3, 2-4 and 2-5 having different electrical characteristics are manufactured. All of the columns of this chip corresponding to the sorting resistor 5 are set to a resistance value of R1 = 2 kΩ, and those corresponding to the sorting resistor 6 are set to 200Ω, 50
The set value is changed to 0Ω, 1kΩ, 2kΩ and 5kΩ. Then, all of the upper chip rows corresponding to the sorting resistor 5 are set to R 1 = 1 kΩ, and all the lower chip rows corresponding to the sorting resistor 5 are set to R 1 = 5 kΩ. Avoid the same combination of set values 5 and 6.
【００３１】そして、前記２個のモニター用パッド３，
４間に一方向と逆方向の電流を流し、各々Ｖ−Ｉ特性の
勾配を測定する。抵抗値の測定について、詳しく述べれ
ば、モニター用パッド３から４に向けて電流を流せば、
ダイオード７が導通して抵抗５の抵抗値が測定可能にな
る。しかし、モニター用パッド３，４間の電圧がゼロか
らダイオード順方向電圧（以下、Ｖdという）に至るま
では、ほぼ無限大の抵抗に近い。さらに、モニター用パ
ッド３，４間の電圧を高めると、ダイオード７が導通し
する。このとき、ダイオード７の順方向の立ち上がり特
性が急峻であり、ダイオード７の内部インピーダンスが
小さくなるために、抵抗５の抵抗値に相当する勾配でパ
ッド３，４間のＶ−Ｉ特性が変化する。したがって、パ
ッド３，４間のＶ−Ｉ特性の勾配を測定することで、抵
抗５の抵抗値を測定することができる。抵抗６を測定す
る場合には、モニター用パッド４から同３へ向けて電流
を流し、上述と同様にして測定する。The two monitor pads 3,
A current in one direction and a direction in the opposite direction are passed between 4 and the gradient of the VI characteristic is measured. To describe the measurement of the resistance value in detail, if a current is applied to the monitor pads 3 to 4,
The diode 7 becomes conductive and the resistance value of the resistor 5 can be measured. However, the voltage between the monitor pads 3 and 4 is almost infinite resistance from zero to the diode forward voltage (hereinafter referred to as V d ). When the voltage between the monitor pads 3 and 4 is further increased, the diode 7 becomes conductive. At this time, the forward rising characteristic of the diode 7 is steep and the internal impedance of the diode 7 becomes small, so that the VI characteristic between the pads 3 and 4 changes with a gradient corresponding to the resistance value of the resistor 5. . Therefore, the resistance value of the resistor 5 can be measured by measuring the gradient of the VI characteristic between the pads 3 and 4. When the resistance 6 is measured, a current is passed from the monitor pad 4 toward the monitor pad 3 and the resistance 6 is measured in the same manner as described above.
【００３２】上記のような第３の発明の構成にすれば、
２個の選別用抵抗が他方の抵抗値の測定に影響されるこ
となく個別に測定され、電気的特性の異なる半導体チッ
プ毎に対応させた半導体装置の選別が可能になる。した
がって、選別用抵抗１個当りのＮ段階の選別分解能を有
するとすると、半導体チップ毎に合わせてＮ2 通りの選
別が可能となり、ウエハ１上の全ての半導体チップを全
て識別することが可能であり、各半導体チップ毎にマス
ク乾板を異ならせ、各半導体チップ毎に異なる構造の半
導体デバイスを抵抗値のモニターで識別できる。With the configuration of the third invention as described above,
The two sorting resistors are individually measured without being affected by the measurement of the resistance value of the other, and it is possible to sort the semiconductor devices corresponding to the semiconductor chips having different electrical characteristics. Therefore, if each sorting resistor has N steps of sorting resolution, it is possible to sort N 2 patterns for each semiconductor chip, and all semiconductor chips on the wafer 1 can be identified. Therefore, the mask dry plate is different for each semiconductor chip, and the semiconductor device having a different structure for each semiconductor chip can be identified by the resistance value monitor.
【００３３】なお、上記第３の発明では、各半導体チッ
プ毎に半導体デバイスの構造が異なることを前提にした
例で説明したが、全てのデバイスを同一構造とし、選別
抵抗５，６の設定値の組合せが同一になるものを避けて
設計すれば、抵抗値の測定データをもとにチップ配列の
Ｘ−Ｙ座標を割り出すことができるから、デバイスパラ
メータや電気的特性のばらつきの分布データを作る際
に、座標情報のモニターとして活用することもできる。Although the third invention has been described on the assumption that the structure of the semiconductor device is different for each semiconductor chip, all the devices have the same structure and the set values of the selection resistors 5 and 6 are set. If the design is done by avoiding the same combination, the XY coordinates of the chip arrangement can be calculated based on the resistance measurement data, so that the distribution data of the dispersion of device parameters and electrical characteristics is created. At this time, it can also be utilized as a monitor of coordinate information.
【００３４】図１は本発明の実施例における半導体装置
の回路図である。図１の１枚のウエハ１の上に各集積回
路チップ２が形成される。各集積回路チップは数種類の
電気特性の異なった集積回路が構成されている。各集積
回路チップのボンディングパッドのうち、ボンディング
パッド３とボンディングパッド４との間に抵抗５とダイ
オード７を直列接続し、かつ、ボンディングパッド３と
ボンディングパッド４との間に抵抗６とダイオード８を
直列接続し、上記ダイオード７とダイオード８の極性が
相互に反転している構成とする。以上の構成において、
電気的特性の異なる集積回路チップでは抵抗５と抵抗６
の抵抗値を異なるものを使用して区別する。FIG. 1 is a circuit diagram of a semiconductor device according to an embodiment of the present invention. Each integrated circuit chip 2 is formed on one wafer 1 shown in FIG. Each integrated circuit chip comprises several kinds of integrated circuits having different electrical characteristics. Of the bonding pads of each integrated circuit chip, the resistor 5 and the diode 7 are connected in series between the bonding pad 3 and the bonding pad 4, and the resistor 6 and the diode 8 are connected between the bonding pad 3 and the bonding pad 4. The diodes 7 and 8 are connected in series and the polarities of the diode 7 and the diode 8 are mutually inverted. In the above configuration,
Resistors 5 and 6 are used in integrated circuit chips with different electrical characteristics.
Distinguish the resistance values of different ones.
【００３５】選別時に電流を流す方向を変えて発生する
電圧がそれぞれ、２個のボンディングパッド間の２種類
の抵抗５、抵抗６がそれぞれ（Ｎ＋１）種類ある場合、
２N通りの選別数が可能で、前述の従来例と比較するた
めに、この選別数２NをＭとすれば、Ｎ＝ｌｏｇ2Ｍであ
る。そこで、選別数Ｍが同じ場合の面積を比較すると、
Ｒの面積は従来例と同じくＡとしたとき、最大の面積
は、Ｌ＝２×（１＋ｘ／１００）N×Ａとなる。すなわ
ち、Ｍ＝４以上のＭに対して、従来例に比較して面積が
小さくなることを示している。特に、マスタスライス
で、ｘが典型的に１００％のときに、最大の抵抗値は２
×Ｍ×Ｒであり、その面積は算術級数で増加する２×Ｍ
×Ａとなる。本実施例は選別数に対して算術級数的にし
か増加しないためＭが大きくなればなるほど有利である
ことが明らかである。When the voltages generated by changing the direction of current flow at the time of selection are two types of resistors 5 and 6 between two bonding pads (N + 1), respectively,
It is possible to have 2 N selection numbers, and for comparison with the above-mentioned conventional example, if this selection number 2 N is M, then N = log 2 M. Therefore, comparing the areas when the number M of selections is the same,
When the area of R is A as in the conventional example, the maximum area is L = 2 × (1 + x / 100) N × A. That is, for M = 4 or more, the area is smaller than that of the conventional example. In particular, in the master slice, when x is typically 100%, the maximum resistance is 2
× M × R, whose area increases by arithmetic series 2 × M
XA. Since the present embodiment only increases arithmetically with respect to the selection number, it is clear that the larger M is, the more advantageous it is.
【００３６】本実施例は、半導体集積回路の集積回路チ
ップ上に論理ゲートやトランジスタといった基本セルを
あらかじめ形成しておいて、基本セル間の配線設計だけ
を追加して、所望の回路を形成するマスタスライス方式
において、一枚のウエハ上に電気特性の異なる集積回路
チップを混在する際に、集積回路チップの種類を選別す
ることができる。In this embodiment, basic cells such as logic gates and transistors are formed in advance on an integrated circuit chip of a semiconductor integrated circuit, and only a wiring design between the basic cells is added to form a desired circuit. In the master slice method, when integrated circuit chips having different electric characteristics are mixed on one wafer, the type of integrated circuit chip can be selected.
【００３７】[0037]
【発明の効果】本発明の半導体装置は、２個のモニター
用パッド間に逆方向に電流を流して２個の選別用抵抗の
抵抗値が個別に測定でき、２つの抵抗値の組合せで数多
くの半導体装置の選別が可能となる。また、２個のモニ
ター用パッドのうち１個は、半導体装置の他機能のパッ
ド（電源用，接地用，信号端子用）と共用することが可
能であり、もし共用化を図れば、チップ占有面積の大き
なパッドを１個増設する事で、２個の選別用抵抗が接続
可能になり、選別用回路の設置してもチップ面積がほと
んど増大しないという格別の効果を奏する。According to the semiconductor device of the present invention, the resistance values of the two sorting resistors can be individually measured by applying a current in the opposite direction between the two monitoring pads, and a large number can be obtained by combining the two resistance values. It becomes possible to sort the semiconductor devices. In addition, one of the two monitor pads can be shared with other semiconductor device pads (for power supply, ground, and signal terminals), and if shared, the chip will be occupied. By adding one pad having a large area, two sorting resistors can be connected, and even if the sorting circuit is installed, the chip area hardly increases, which is a remarkable effect.
【図１】本発明の半導体装置における一実施例の構成図FIG. 1 is a configuration diagram of an embodiment of a semiconductor device of the present invention.
【図２】従来の半導体装置の構成図FIG. 2 is a configuration diagram of a conventional semiconductor device.
１ ウエハ ２ 集積回路チップ ３ 第１のボンディングパッド ４ 第２のボンディングパッド ５，６ 選別用の抵抗 ７，８ ダイオード 1 Wafer 2 Integrated Circuit Chip 3 First Bonding Pad 4 Second Bonding Pad 5,6 Selection Resistor 7,8 Diode
Claims (3)
ー用パッドと、ダイオードと選別用抵抗を直列接続した
第１，第２の直列回路とを備え、前記各ダイオードを互
いに逆向きにするように前記第１，第２の直列回路が前
記２個のモニター用パッド間に並列接続されたことを特
徴とする半導体装置。1. A semiconductor chip comprising two monitor pads, first and second series circuits in which a diode and a selection resistor are connected in series, and the diodes are arranged in opposite directions. Thus, the semiconductor device in which the first and second series circuits are connected in parallel between the two monitor pads.
体チップ上に形成された別機能端子用のパッドと共用化
されたことを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein one of the two monitor pads is shared with a pad for another function terminal formed on the semiconductor chip.
気的特性の異なる複数の半導体チップと、前記複数の半
導体チップ上に各々形成された２個のモニター用パッド
と、前記複数の各半導体チップ毎に抵抗値の組合せを異
ならせた２個の選別用抵抗と、ダイオードと前記選別用
抵抗を直列接続した第１，第２の直列回路とを有し、前
記各ダイオードを互いに逆向きにするように前記第１，
第２の直列回路が前記２個のモニター用パッド間に並列
接続された半導体装置を備え、前記２個のモニター用パ
ッド間に一方向と逆方向の電流を流し、各々電圧−電流
特性の勾配を測定することを特徴とする半導体装置の選
別方法。3. A plurality of semiconductor chips having different electric characteristics formed on one wafer by division, two monitor pads respectively formed on the plurality of semiconductor chips, and a plurality of the plurality of monitoring pads. Each semiconductor chip has two selection resistors having different combinations of resistance values, and a first and a second series circuit in which a diode and the selection resistor are connected in series. The first, so as to face
A second series circuit includes a semiconductor device connected in parallel between the two monitoring pads, and a current flows in one direction and in the opposite direction between the two monitoring pads to obtain a gradient of voltage-current characteristics. A method for selecting a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7316393A JPH06291170A (en) | 1993-03-31 | 1993-03-31 | Semiconductor device and selecting method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7316393A JPH06291170A (en) | 1993-03-31 | 1993-03-31 | Semiconductor device and selecting method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291170A true JPH06291170A (en) | 1994-10-18 |
Family
ID=13510227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7316393A Pending JPH06291170A (en) | 1993-03-31 | 1993-03-31 | Semiconductor device and selecting method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291170A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045139A1 (en) * | 2000-12-01 | 2002-06-06 | Hitachi, Ltd | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
-
1993
- 1993-03-31 JP JP7316393A patent/JPH06291170A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045139A1 (en) * | 2000-12-01 | 2002-06-06 | Hitachi, Ltd | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
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