JPH06291082A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH06291082A JPH06291082A JP5105186A JP10518693A JPH06291082A JP H06291082 A JPH06291082 A JP H06291082A JP 5105186 A JP5105186 A JP 5105186A JP 10518693 A JP10518693 A JP 10518693A JP H06291082 A JPH06291082 A JP H06291082A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にタングステンの埋め込み電極を有する
導体装置及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a conductor device having a tungsten buried electrode and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体基板１の表面を覆う絶縁層８に形
成されたコンタクトホール９（図７）に配線材料として
のタングステン電極を埋め込む方法としては一般に、ま
ず図８に示すように、コンタクトホール９の底面及び側
面並びに絶縁層８の表面上に、スパッタリング法を用い
てＴi及び／またはＴiＮから成るバリアメタル層１０を
形成し、続いて図９に示すように、ＣＶＤ法によりコン
タクトホール９を充満するようにタングステン（Ｗ）１
３を堆積させた後、図１０に示すように、エッチバック
することにより電極としてのタングステン１３表面を平
坦化する方法が採用されている。2. Description of the Related Art As a method of burying a tungsten electrode as a wiring material in a contact hole 9 (FIG. 7) formed in an insulating layer 8 covering a surface of a semiconductor substrate 1, first, as shown in FIG. A barrier metal layer 10 made of Ti and / or TiN is formed on the bottom surface and the side surface of the insulating film 9 and the surface of the insulating layer 8 by a sputtering method, and then a contact hole 9 is formed by a CVD method as shown in FIG. Tungsten (W) 1 to fill
After depositing 3, the method of flattening the surface of the tungsten 13 as an electrode by etching back is adopted as shown in FIG.
【０００３】ここで、図９に示すように、Ｔi及び／ま
たはＴiＮから成るバリアメタル層１０は、タングステ
ン１３が半導体基板１内へ拡散することをを防止するた
めのものである。Here, as shown in FIG. 9, the barrier metal layer 10 made of Ti and / or TiN is for preventing the tungsten 13 from diffusing into the semiconductor substrate 1.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら上述の方
法では、実際には、図９に示すように、コンタクトホー
ル９の底面のコーナー部１４に於けるバリアメタル層１
０の膜厚が薄く、カバレッジ（被覆率）が低いため、タ
ングステン１３が基板１内に拡散して、リーク電流が発
生し易いという問題点があった。However, in the above-mentioned method, as shown in FIG. 9, the barrier metal layer 1 at the corner portion 14 of the bottom surface of the contact hole 9 is actually used.
Since the film thickness of 0 is thin and the coverage (coverage) is low, there is a problem that the tungsten 13 diffuses into the substrate 1 and a leak current is likely to occur.
【０００５】このような従来技術の問題点に鑑み、本発
明の主な目的は、バリアメタル層のカバレッジ能力が低
い場合でも、埋め込み電極としてのタングステンが基板
内に拡散することがない半導体装置及びその製造方法を
提供することにある。In view of the above problems of the prior art, a main object of the present invention is to provide a semiconductor device in which tungsten as a buried electrode does not diffuse into a substrate even when the coverage capacity of a barrier metal layer is low. It is to provide the manufacturing method.
【０００６】[0006]
【課題を解決するための手段】上述した目的は本発明に
よれば、半導体基板と、前記半導体基板上に開口部を存
するように形成された絶縁層と、前記開口部内面を覆う
ためのバリアメタル層と、前記バリアメタル層の上から
少なくとも前記開口部底面を覆うように形成されたタン
グステンシリサイド層と、前記開口部に充塞するように
前記タングステンシリサイド層上に形成されたタングス
テン電極とを有することを特徴とする半導体装置及び、
半導体基板上に開口部を存するように絶縁層を形成する
過程と、前記開口部内面を覆うためのバリアメタル層を
形成する過程と、前記開口部に充塞するようにタングス
テン電極を形成する過程とを有する半導体装置の製造方
法に於いて、前記タングステン電極の形成過程が、ＣＶ
Ｄ装置を用いて六フッ化タングステンガスと該六フッ化
タングステンガスに対して所定の割合のモノシランガス
とをもって、前記バリアメタル層の上から少なくとも前
記開口部底面を覆うようにタングステンシリサイド層を
形成する過程と、前記タングステンシリサイド層の形成
過程に連続して、前記ＣＶＤ装置を用いて前記モノシラ
ンガスの割合を減少させることにより、前記開口部に充
塞するように前記タングステンシリサイド層上にタング
ステン層を形成する過程とからなることを特徴とする半
導体装置の製造方法１を提供することにより達成され
る。According to the present invention, the above-mentioned object is achieved by a semiconductor substrate, an insulating layer formed on the semiconductor substrate so as to have an opening, and a barrier for covering the inner surface of the opening. A metal layer, a tungsten silicide layer formed on the barrier metal layer so as to cover at least the bottom surface of the opening, and a tungsten electrode formed on the tungsten silicide layer so as to fill the opening. A semiconductor device characterized by the above, and
A step of forming an insulating layer on the semiconductor substrate so as to have an opening, a step of forming a barrier metal layer for covering the inner surface of the opening, and a step of forming a tungsten electrode so as to fill the opening. In the method of manufacturing a semiconductor device having the above-mentioned method, the step of forming the tungsten electrode is CV.
A tungsten silicide layer is formed on the barrier metal layer so as to cover at least the bottom surface of the opening with a tungsten hexafluoride gas and a monosilane gas in a predetermined ratio with respect to the tungsten hexafluoride gas using a D apparatus. In succession to the step and the step of forming the tungsten silicide layer, a tungsten layer is formed on the tungsten silicide layer so as to fill the opening by reducing the proportion of the monosilane gas using the CVD apparatus. It is achieved by providing a method 1 for manufacturing a semiconductor device, which comprises the steps of:
【０００７】[0007]
【作用】このようにすれば、ＣＶＤ法を用いてタングス
テン電極をコンタクトホールに埋め込む際に、モノシラ
ン（ＳiＨ4）を六フッ化タングステン（ＷＦ6）に対し
て過剰に供給することによりコンタクトホールの底面に
堆積したタングステンシリサイド（ＷＳiX）層が、Ｓi
Ｈ4を減少させることによりＷＳiX層上に堆積するタン
グステンのバッファとして機能するため、タングステン
の基板内への拡散を防ぐことが可能となる。With this configuration, when the tungsten electrode is embedded in the contact hole by the CVD method, monosilane (SiH 4 ) is excessively supplied with respect to the tungsten hexafluoride (WF 6 ) so that the contact hole is formed. The tungsten silicide (WSi X ) layer deposited on the bottom surface is
By reducing H 4 , it functions as a buffer for the tungsten deposited on the WSi X layer, so that the diffusion of tungsten into the substrate can be prevented.
【０００８】[0008]
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
【０００９】図１〜図５は、本発明が適用された一実施
例である半導体装置の構造を示す部分断面図である。1 to 5 are partial sectional views showing the structure of a semiconductor device according to an embodiment of the present invention.
【００１０】まず、図１に示すように、半導体基板１の
表面に、ＬＯＣＯＳ領域２、ゲート酸化膜３、ゲート電
極４、ＬＤＤ領域５、サイドウォール６、ソース・ドレ
イン領域７及び絶縁層８を形成した後、ソース・ドレイ
ン領域７の表面を露出させるべく絶縁層３をエッチング
してコンタクトホール９を形成する。First, as shown in FIG. 1, a LOCOS region 2, a gate oxide film 3, a gate electrode 4, an LDD region 5, a sidewall 6, a source / drain region 7 and an insulating layer 8 are formed on the surface of a semiconductor substrate 1. After the formation, the insulating layer 3 is etched to expose the surface of the source / drain region 7, and the contact hole 9 is formed.
【００１１】次に、図２に示すように、コンタクトホー
ル９の底面及び側面並びに絶縁層８の表面上に、スパッ
タリング法を用いてＴi及び／またはＴiＮから成るバリ
アメタル層１０を堆積させる。Next, as shown in FIG. 2, a barrier metal layer 10 made of Ti and / or TiN is deposited on the bottom and side surfaces of the contact hole 9 and the surface of the insulating layer 8 by using a sputtering method.
【００１２】続いて、ＣＶＤ法を用いて、六フッ化タン
グステン（ＷＦ6）ガス及び該ＷＦ6ガスに比して過剰な
モノシラン（ＳiＨ4）ガスを反応チャンバ内に供給して
Ｓiがリッチな条件にすることによりタングステンシリ
サイド（ＷＳiX）を生成し、図３に示すように、コンタ
クトホール９の底面を含むバリアメタル層１０上にＷＳ
iX層１１を形成する。Then, using the CVD method, tungsten hexafluoride (WF 6 ) gas and monosilane (SiH 4 ) gas, which is in excess of the WF 6 gas, are supplied into the reaction chamber to enrich Si. Under these conditions, tungsten silicide (WSi X ) is generated, and as shown in FIG. 3, WS is formed on the barrier metal layer 10 including the bottom surface of the contact hole 9.
The i X layer 11 is formed.
【００１３】続いて、図６のタイムチャートに示すよう
に、反応チャンバ内に供給するＷＦ6ガスの流量を一定
にした状態でＳiＨ4ガスの流量を連続的に減少させ、更
に、反応チャンバ内にタングステンが生成する条件にな
った段階でＳiＨ4ガスの流量を一定にすることにより、
図４に示すように、コンタクトホール９を充満するよう
にタングステン層１２を形成する。Then, as shown in the time chart of FIG. 6, the flow rate of the SiH 4 gas is continuously reduced while the flow rate of the WF 6 gas supplied into the reaction chamber is kept constant, and further, By making the flow rate of SiH 4 gas constant at the stage when the condition for producing tungsten is reached,
As shown in FIG. 4, a tungsten layer 12 is formed so as to fill the contact hole 9.
【００１４】続いて、図５に示すように、エッチバック
法を用いてタングステン層１２の表面を平坦化すること
により、コンタクトホールへのタングステン電極の埋め
込みが完成する。Then, as shown in FIG. 5, the surface of the tungsten layer 12 is flattened by using an etch-back method to complete the embedding of the tungsten electrode in the contact hole.
【００１５】[0015]
【発明の効果】以上の説明により明らかなように、本発
明による半導体装置によれば、コンタクトホール内面の
バリアメタル層のカバレッジ能力が不足している場合で
も、バリアメタル層とタングステン層との間に形成され
たタングステンシリサイド層がバッファと機能するた
め、タングステンが基板内に拡散せず、リーク電流の発
生を防止することが可能となる。As is apparent from the above description, according to the semiconductor device of the present invention, even if the barrier metal layer on the inner surface of the contact hole lacks the coverage capability, the barrier metal layer and the tungsten layer are not covered with each other. Since the tungsten silicide layer formed on the substrate functions as a buffer, tungsten does not diffuse into the substrate, and it becomes possible to prevent the occurrence of leak current.
【００１６】また、同一のＣＶＤ装置を用いて供給ガス
の流量を変化させることにより、タングステンシリサイ
ド層及びタングステン層を連続成膜させるため、工程数
が増加することがない。Moreover, since the tungsten silicide layer and the tungsten layer are continuously formed by changing the flow rate of the supply gas using the same CVD apparatus, the number of steps does not increase.
【００１７】また、タングステンシリサイド層がタング
ステン層を成膜する際の核となるので、タングステンの
膜厚均一性が向上する効果もある。Further, since the tungsten silicide layer serves as a nucleus when the tungsten layer is formed, it has an effect of improving the film thickness uniformity of tungsten.
【図１】本発明が適用された半導体装置の構造及びその
製造方法を図２乃至図５と共に示す縦断面図である。FIG. 1 is a vertical cross-sectional view showing a structure of a semiconductor device to which the present invention is applied and a manufacturing method thereof together with FIGS.
【図２】本発明が適用された半導体装置の構造及びその
製造方法を図１、及び図３乃至図５と共に示す縦断面図
である。FIG. 2 is a vertical cross-sectional view showing the structure of a semiconductor device to which the present invention is applied and the manufacturing method thereof, together with FIG. 1 and FIGS.
【図３】本発明が適用された半導体装置の構造及びその
製造方法を図１、図２、図４及び図５と共に示す縦断面
図である。FIG. 3 is a vertical cross-sectional view showing the structure of a semiconductor device to which the present invention is applied and a method for manufacturing the same, together with FIGS. 1, 2, 4, and 5.
【図４】本発明が適用された半導体装置の構造及びその
製造方法を図１乃至図３、及び図５と共に示す縦断面図
である。FIG. 4 is a vertical cross-sectional view showing a structure of a semiconductor device to which the present invention is applied and a method of manufacturing the same, together with FIGS. 1 to 3 and FIG.
【図５】本発明が適用された半導体装置の構造及びその
製造方法を図１乃至図４と共に示す縦断面図である。FIG. 5 is a vertical cross-sectional view showing the structure of a semiconductor device to which the present invention is applied and a method of manufacturing the same, together with FIGS. 1 to 4.
【図６】本発明が適用された半導体装置の製造方法を説
明するための図である。FIG. 6 is a drawing for explaining the manufacturing method of the semiconductor device to which the present invention is applied.
【図７】従来の半導体装置の構造及びその製造方法を図
８乃至図１０と共に示す縦断面図である。FIG. 7 is a vertical cross-sectional view showing a structure of a conventional semiconductor device and a manufacturing method thereof together with FIGS.
【図８】従来の半導体装置の構造及びその製造方法を図
７、図９及び図１０と共に示す縦断面図である。FIG. 8 is a vertical cross-sectional view showing a structure of a conventional semiconductor device and a method of manufacturing the same, together with FIGS. 7, 9 and 10.
【図９】従来の半導体装置の構造及びその製造方法を図
７、図８及び図１０と共に示す縦断面図である。FIG. 9 is a vertical cross-sectional view showing a structure of a conventional semiconductor device and a manufacturing method thereof together with FIGS. 7, 8 and 10.
【図１０】従来の半導体装置の構造及びその製造方法を
図７乃至図９と共に示す縦断面図である。FIG. 10 is a vertical cross-sectional view showing a structure of a conventional semiconductor device and a manufacturing method thereof together with FIGS. 7 to 9.
１ 半導体基板 ２ ＬＯＣＯＳ領域 ３ ゲート酸化膜 ４ ゲート電極 ５ ＬＤＤ領域 ６ サイドウォール ７ ソース・ドレイン領域 ８ 絶縁層 ９ コンタクトホール １０ バリアメタル層 １１ タングステンシリサイド層 １２ タングステン層 １３ タングセテン電極 １４ コーナー部 1 Semiconductor Substrate 2 LOCOS Region 3 Gate Oxide Film 4 Gate Electrode 5 LDD Region 6 Sidewall 7 Source / Drain Region 8 Insulation Layer 9 Contact Hole 10 Barrier Metal Layer 11 Tungsten Silicide Layer 12 Tungsten Layer 13 Tungsten Electron 14 Corner Section
Claims (2)
口部を存するように形成された絶縁層と、前記開口部内
面を覆うためのバリアメタル層と、前記バリアメタル層
の上から少なくとも前記開口部底面を覆うように形成さ
れたタングステンシリサイド（ＷＳｉX）層と、前記開
口部に充塞するように前記タングステンシリサイド（Ｗ
ＳｉX）層上に形成されたタングステン（Ｗ）電極とを
有することを特徴とする半導体装置。1. A semiconductor substrate, an insulating layer formed on the semiconductor substrate so as to have an opening, a barrier metal layer for covering the inner surface of the opening, and at least the opening from above the barrier metal layer. and a tungsten silicide (WSi X) layer formed so as to cover the part bottom, the tungsten silicide to full up to the opening (W
A semiconductor device having a tungsten (W) electrode formed on a Si x ) layer.
絶縁層を形成する過程と、前記開口部内面を覆うための
バリアメタル層を形成する過程と、前記開口部に充塞す
るようにタングステン（Ｗ）電極を形成する過程とを有
する半導体装置の製造方法に於いて、 前記タングステン電極の形成過程が、 ＣＶＤ装置を用いて六フッ化タングステン（ＷＦ6）ガ
スと該六フッ化タングステン（ＷＦ6）ガスに対して所
定の割合のモノシランガス（ＳiＨ4）とをもって、前記
バリアメタル層の上から少なくとも前記開口部底面を覆
うようにタングステンシリサイド（ＷＳｉX）層を形成
する過程と、 前記タングステンシリサイド（ＷＳｉX）層の形成過程
に連続して、 前記ＣＶＤ装置を用いて前記モノシラン（ＳiＨ4）ガス
の割合を減少させることにより、前記開口部に充塞する
ように前記タングステンシリサイド（ＷＳｉX）層上に
タングステン（Ｗ）層を形成する過程とからなることを
特徴とする半導体装置の製造方法。2. A process of forming an insulating layer on a semiconductor substrate so as to have an opening, a process of forming a barrier metal layer for covering the inner surface of the opening, and a tungsten () film filling the opening. in the method of manufacturing a semiconductor device having a step of forming a W) electrode, the formation process of the tungsten electrode is formed by a CVD apparatus tungsten hexafluoride (WF 6) gas and該Roku tungsten hexafluoride (WF 6 ) comprising the steps of: forming a tungsten silicide (WSi X) layer as with a with a predetermined proportion of monosilane (SiH 4), cover at least the opening bottom surface from the top of the barrier metal layer to gases, the tungsten silicide ( In order to reduce the proportion of the monosilane (SiH 4 ) gas by using the CVD apparatus, the WSi x ) layer is continuously formed. More, the manufacturing method of a semiconductor device characterized by comprising a process of forming a tungsten (W) layer on the tungsten silicide (WSi X) layer so as to being filled into the opening.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105186A JPH06291082A (en) | 1993-04-06 | 1993-04-06 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105186A JPH06291082A (en) | 1993-04-06 | 1993-04-06 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291082A true JPH06291082A (en) | 1994-10-18 |
Family
ID=14400655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105186A Pending JPH06291082A (en) | 1993-04-06 | 1993-04-06 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291082A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003520445A (en) * | 2000-01-21 | 2003-07-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Method and device for tungsten gate electrode |
| JP2005223220A (en) * | 2004-02-06 | 2005-08-18 | Kansai Electric Power Co Inc:The | High-breakdown wide band gap semiconductor device of and power device |
-
1993
- 1993-04-06 JP JP5105186A patent/JPH06291082A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003520445A (en) * | 2000-01-21 | 2003-07-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Method and device for tungsten gate electrode |
| JP2005223220A (en) * | 2004-02-06 | 2005-08-18 | Kansai Electric Power Co Inc:The | High-breakdown wide band gap semiconductor device of and power device |
| JP4585772B2 (en) * | 2004-02-06 | 2010-11-24 | 関西電力株式会社 | High breakdown voltage wide gap semiconductor device and power device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020305 |