JPH06282945A - Viterbi decoding device - Google Patents
Viterbi decoding deviceInfo
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- JPH06282945A JPH06282945A JP6787893A JP6787893A JPH06282945A JP H06282945 A JPH06282945 A JP H06282945A JP 6787893 A JP6787893 A JP 6787893A JP 6787893 A JP6787893 A JP 6787893A JP H06282945 A JPH06282945 A JP H06282945A
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- Pending
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Landscapes
- Error Detection And Correction (AREA)
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はビタビ復号装置に係り、
特にビタビ復号において生き残りパスの不確定状態の連
続数の制限をなくして復号可能とするビタビ復号回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Viterbi decoding device,
In particular, the present invention relates to a Viterbi decoding circuit that enables decoding without the limitation on the number of consecutive uncertain states of surviving paths in Viterbi decoding.
【0002】[0002]
【従来の技術】放送、通信および記録媒体等のデータ伝
送システムにおいて符号間干渉等の影響による伝送誤り
の低減は大きな課題であり、この課題を克服するための
手段としてビタビ復号の適用が考えられている。データ
伝送システムとして光ディスク媒体からのデータ再生に
ビタビ復号を適用したデータ再生方式は例えば"ビタビ
復号による高密度記録",テレビ学会技報,Vol.14,No.64,
pp.13〜17,Vir'90-63,(Sep.1990)や、"ディジタル磁気
記録における再生等化器の最適化実験",テレビ学会技
報,Vol.14,No.47,pp.7〜12,Vir'90-49,(Sep.1990)に提
案されている。これらに示されるビタビ復号は符号間干
渉を逆に利用して最もゆう度の高い復号パスを選択する
という最ゆう復号による信号検出を行ない、S/Nに対
する誤り率が波形等化を用いた場合より小さくできる。
これらの従来技術によるビタビ復号回路の具体例は例え
ば特開平4-21973に示されているが、ここでは光ディス
クの記録再生特性をクラスI(1+D)のパーシャルレスポ
ンス特性とみなしてビタビ復号を適用する場合について
従来技術を説明する。2. Description of the Related Art Reduction of transmission errors due to the influence of intersymbol interference or the like is a major problem in data transmission systems such as broadcasting, communication and recording media, and Viterbi decoding is considered to be a means for overcoming this problem. ing. As a data transmission system, the data reproduction method applying Viterbi decoding to the data reproduction from the optical disk medium is, for example, "High density recording by Viterbi decoding", Technical Report of the Institute of Television Engineers, Vol.14, No.64,
pp.13-17, Vir'90-63, (Sep.1990) and "Optimization experiment of reproduction equalizer in digital magnetic recording", Technical Report of IEICE, Vol.14, No.47, pp.7 ~ 12, Vir'90-49, (Sep. 1990). In the Viterbi decoding shown in these, signal detection is performed by maximum likelihood decoding in which inter-code interference is inversely used to select the decoding path with the highest likelihood, and when the error rate for S / N uses waveform equalization. Can be smaller.
A specific example of the Viterbi decoding circuit according to the conventional technique is shown in, for example, Japanese Patent Laid-Open No. 4-21973, but here, the Viterbi decoding is performed by regarding the recording / reproducing characteristics of the optical disk as the partial response characteristics of class I (1 + D). The prior art will be described in the case of application.
【0003】図5は光ディスクの記録再生系のブロック
図であり、ビタビ復号の位置付けを示す。図5において
1はプリコーダ、2は光ディスクの特性モデル、3はビ
タビ復号器、4は記録データ入力、5は再生データ出力
である。光ディスクの特性モデル2は21の光ディスク、
6のノイズ入力、22の加算器、23のフィルタで構成され
る。記録データ入力4から入力される記録データはプリ
コーダ1によって1/(1+D)の演算処理を行なったのち光
ディスク21に記録される。光ディスクの特性は平均値ゼ
ロのランダムノイズ加算器22とクラスI(1+D)のパーシ
ャルレスポンス特性とするフィルタ23によりモデル化で
きる。このモデル化された光ディスクからの再生信号は
ビタビ復号器3に入力され以下で述べるビタビアルゴリ
ズムにより再生データ5を出力する。FIG. 5 is a block diagram of a recording / reproducing system of an optical disc, and shows the position of Viterbi decoding. In FIG. 5, 1 is a precoder, 2 is a characteristic model of an optical disk, 3 is a Viterbi decoder, 4 is recording data input, and 5 is reproduction data output. The optical disc characteristic model 2 is 21 optical discs,
It consists of 6 noise inputs, 22 adders and 23 filters. The recording data input from the recording data input 4 is recorded on the optical disc 21 after the precoder 1 has performed 1 / (1 + D) arithmetic processing. The characteristics of the optical disc can be modeled by a random noise adder 22 having an average value of zero and a filter 23 having a class I (1 + D) partial response characteristic. The reproduced signal from the modeled optical disk is input to the Viterbi decoder 3 and reproduced data 5 is output by the Viterbi algorithm described below.
【0004】図6はクラスI(1+D)のパーシャルレスポ
ンス特性における孤立ピットに対応する再生波形例であ
り、サンプル点t=0とt=1Tにおいて振幅値は1.0、それ以
外のサンプル点は0.0である。光ディスクからの再生信
号波形はデータ系列に対応するこの孤立再生波形の重ね
合わせにより生成できる。FIG. 6 shows an example of a reproduced waveform corresponding to an isolated pit in the partial response characteristic of class I (1 + D). The amplitude value is 1.0 at sample points t = 0 and t = 1T, and the other sample points are. It is 0.0. The reproduced signal waveform from the optical disk can be generated by superposing the isolated reproduced waveforms corresponding to the data series.
【0005】図7は図6の孤立再生波形を基にしたビタ
ビ復号予測サンプル値の例であり、隣接する2ビットの
組合せによる孤立再生波形の重ね合わせによりT0〜T2の
3つの予測サンプル値を設定する。すなわちT0はビット
の組合せ"00"の場合、T1はビットの組合せ"01"または"1
0"の場合、T2はビットの組合せ"11"の場合のそれぞれの
予測サンプル値である。E0〜E2は再生信号振幅Ynとこれ
ら3つの予測サンプル値T0〜T2の絶対差分値をとった値
であり、ここで扱うビタビ復号はこれらの値を用いて最
も確率の高いデータ系列を求めるという最ゆう復号を行
なう。ビタビアルゴリズムの詳細は以下の通りである。FIG. 7 shows an example of a Viterbi decoding prediction sample value based on the isolated reproduction waveform of FIG. 6, and three prediction sample values of T0 to T2 are obtained by superimposing the isolated reproduction waveform by a combination of adjacent 2 bits. Set. That is, when T0 is the bit combination "00", T1 is the bit combination "01" or "1".
In the case of 0 ", T2 is the respective prediction sample value in the case of the bit combination" 11 ". E0 to E2 are the values obtained by taking the absolute difference value between the reproduction signal amplitude Yn and these three prediction sample values T0 to T2. The Viterbi decoding handled here performs maximum likelihood decoding of obtaining a data sequence with the highest probability using these values.The details of the Viterbi algorithm are as follows.
【0006】ある時点nにおける復号パス"0"および"
1"に対応するメトリックをmn(1),mn(0)とするとDecoding passes "0" and "at some time n"
If the metric corresponding to 1 "is m n (1), m n (0)
【0007】[0007]
【数1】mn(1)=min{mn-1(1)+E2,mn-1(0)+E1} mn(0)=min{mn-1(1)+E1,mn-1(0)+E0} で示される。この式でminは小さい方の値を選ぶ関数で
あり、メトリックが小さければゆう度が高いことを意味
する。これらのメトリック差をQnとすると[Formula 1] m n (1) = min {m n-1 (1) + E2, m n-1 (0) + E1} m n (0) = min {m n-1 (1) + E1, It is indicated by m n-1 (0) + E0}. In this equation, min is a function that selects the smaller value, and a smaller metric means a higher likelihood. If these metric differences are Q n
【0008】[0008]
【数2】 Qn=mn(1)-mn(0)=min{Qn-1+E2,E1}-min{Qn-1+E1,E0} となる。ここで Qn-1+E2≦E1でかつQn-1+E1≦E0の場合は復号パス"1"
としてマージできQn=E2-E1となる。[Number 2] Q n = m n (1) becomes -m n (0) = min { Q n-1 + E2, E1} -min {Q n-1 + E1, E0}. Here, if Q n-1 + E2 ≦ E1 and Q n-1 + E1 ≦ E0, the decoding pass is “1”.
Can be merged as Qn = E2-E1.
【0009】Qn-1+E2>E1でかつQn-1+E1≦E0の場合は
復号パスはマージできずQn=-Qn-1となる。When Q n-1 + E2> E1 and Q n-1 + E1 ≦ E0, the decoding paths cannot be merged and Qn = -Q n-1 .
【0010】Qn-1+E2>E1でかつQn-1+E1>E0の場合は
復号パス"0"としてマージできQn=E1-E0となる。In the case of Q n-1 + E2> E1 and Q n-1 + E1> E0, it can be merged as a decoding path "0" and Qn = E1-E0.
【0011】図8は再生信号の2ビットの組合せの4状
態(S00〜S11)に対する状態遷移図とトレリス線図であ
る。破線がビット"0"の状態遷移、実線がビット"1"の
状態遷移を示す。例えば再生信号の2ビットの組合せ
が"00"で状態S00のとき次のビットの採り得る状態はS00
またはS01であることを示している。図9は図8の4状
態(S00〜S11)のうちS00とS10,S01とS11をまとめて2状
態とした場合の状態遷移図とトレリス線図である。上記
した条件のとき復号パスはS0に接続することが確定
し、条件のとき復号パスはS0,S1のどちらに接続する
か確定せず、また条件のとき復号パスはS1に接続する
ことが確定する。このゆう度判別を繰返し行なって生き
残るパスを求めることで復号データを得る。FIG. 8 is a state transition diagram and a trellis diagram for four states (S00 to S11) of a combination of 2 bits of a reproduction signal. The broken line shows the state transition of bit "0", and the solid line shows the state transition of bit "1". For example, if the combination of two bits of the reproduction signal is "00" and the state is S00, the next bit can have the state S00.
It also indicates S01. FIG. 9 is a state transition diagram and a trellis diagram when S00 and S10 and S01 and S11 of the four states (S00 to S11) of FIG. It is determined that the decoding path connects to S0 under the above conditions, it is not determined whether the decoding path connects to S0 or S1 under the conditions, and it is determined that the decoding path connects to S1 under the conditions. To do. Decoded data is obtained by repeatedly performing this likelihood determination to obtain a surviving path.
【0012】図4は上記したビタビアルゴリズムに対応
するビタビ復号回路の従来例を示す図である。図4にお
いて破線で示すブロック41はゆう度判別手段、42は復号
パス判定手段であり、43,44,45は前述のT0〜T2の予測サ
ンプル値に対応するレベル入力、46は再生信号入力、47
はクロック入力、48はデータ復号出力である。ゆう度判
別手段41において301〜303は絶対差分検出回路、304,30
5は加算回路、306,308は減算回路、307は反転回路、30
9,310は比較回路、311は3入力選択回路、312はラッチ
回路である。また復号パス判定手段42において313,314
は2入力選択回路、315,316はレジスタ回路である。FIG. 4 is a diagram showing a conventional example of a Viterbi decoding circuit corresponding to the above Viterbi algorithm. In FIG. 4, a block 41 indicated by a broken line is a likelihood determining means, 42 is a decoding path determining means, 43, 44 and 45 are level inputs corresponding to the above-mentioned predicted sample values of T0 to T2, and 46 is a reproduction signal input, 47
Is a clock input, and 48 is a data decoding output. In the likelihood determination means 41, 301 to 303 are absolute difference detection circuits, 304 and 30.
5 is an addition circuit, 306 and 308 are subtraction circuits, 307 is an inversion circuit, 30
9,310 is a comparison circuit, 311 is a 3-input selection circuit, and 312 is a latch circuit. Further, the decoding path determining means 42
Is a 2-input selection circuit, and 315 and 316 are register circuits.
【0013】図4に示すゆう度判別手段41の絶対差分検
出回路301は再生信号入力46と隣接ビット2ビットの組
合せ"11"に対応する予測サンプル値入力43との絶対差分
を取り絶対差分値E2を出力する。絶対差分検出回路302
は再生信号入力46と隣接ビット2ビットの組合せ"01"ま
たは"10"に対応する予測サンプル値入力44との絶対差分
を取り絶対差分値E1を出力する。絶対差分検出回路303
は再生信号入力46と隣接ビット2ビットの組合せ"00"に
対応する予測サンプル値入力45との絶対差分を取り絶対
差分値E0を出力する。加算回路304は1ビット前のメト
リック差であるラッチ回路312の出力Qn-1と絶対差分値E
2とを加算し、加算回路305は1ビット前のメトリック差
であるラッチ回路312の出力Qn-1と絶対差分値E2とを加
算する。比較回路309および310は加算回路304の出力Q
n-1+E2と絶対差分値E1および加算回路305の出力Qn-1+E1
と絶対差分値E0とをそれぞれ比較し、比較結果を入力選
択回路311および復号パス判定手段42のレジスタ回路31
5,316に出力する。この比較結果より上述したゆう度判
別条件が得られる。減算回路306および308は絶対差分値
E2と絶対差分値E1の差E2-E1および絶対差分値E1と絶対
差分値E0の差E1-E0を3入力選択回路311に出力する。反
転回路307は1ビット前のメトリック差であるラッチ回
路312の出力Qn-1の極性(正負)を反転し3入力選択回路3
11に出力する。3入力選択回路311は減算回路306,308お
よび反転回路307からの3入力を比較回路309および310
の比較結果に応じて上述したゆう度判別条件に対応して
ゆう度判別後のメトリック差となる1入力だけを選択す
る。ラッチ回路312は3入力選択回路311で選択されたメ
トリック差をラッチし、その出力は次のビットのゆう度
判別に使用する。復号パス判定手段42のレジスタ回路31
5および316は比較回路309および310の出力をクロック入
力37のクロック周期でそれぞれ記録すると同時に2入力
選択回路313および314の出力を記録する。2入力選択回
路313および314は比較回路309および310の出力に応じて
レジスタ回路315および316のシリアルまたはパラレルシ
フトの切換えのため、それぞれの複数ビットのレジスタ
出力を切換える。すなわち比較回路309および310の出力
が上述のゆう度判別条件のとき2入力選択回路313お
よび314はともにレジスタ回路315からのレジスタ出力に
切り換わるように動作する。またゆう度判別条件のと
きは2入力選択回路313はレジスタ回路316からのレジス
タ出力に切り換わり、2入力選択回路314はレジスタ回
路315からのレジスタ出力に切り換わるよう動作する。
さらにゆう度判別条件のときは2入力選択回路313お
よび314はともにレジスタ回路316からのレジスタ出力に
切り換わるよう動作する。これによりレジスタ回路315
および316の出力はゆう度判別条件およびのときは
一致しその時点より以前のデータ復号が確定する。また
ゆう度判別条件のときは一致せず不確定となる。通常
レジスタ回路の315および316のレジスタ段数はゆう度判
別条件の最大連続数以上であるので復号出力38はゆう
度判別よりレジスタ段数だけ遅延して得られる。なお復
号出力48がレジスタ回路316より出力されるのは、ゆう
度判別条件が"1"または"0"のどちらかにマージすれば
レジスタ回路315および316は必ず同じ出力になるのでレ
ジスタ回路316の復号出力48で代表したためである。The absolute difference detection circuit 301 of the likelihood discriminating means 41 shown in FIG. 4 obtains the absolute difference between the reproduction signal input 46 and the predicted sample value input 43 corresponding to the combination "11" of two adjacent bits, and the absolute difference value. Outputs E2. Absolute difference detection circuit 302
Takes the absolute difference between the reproduction signal input 46 and the predicted sample value input 44 corresponding to the combination "01" or "10" of two adjacent bits and outputs the absolute difference value E1. Absolute difference detection circuit 303
Takes the absolute difference between the reproduction signal input 46 and the predicted sample value input 45 corresponding to the combination "00" of two adjacent bits and outputs the absolute difference value E0. The adder circuit 304 outputs the absolute difference value E and the output Q n-1 of the latch circuit 312 which is the metric difference one bit before.
2 is added, and the adder circuit 305 adds the output Q n-1 of the latch circuit 312, which is the metric difference one bit before, and the absolute difference value E2. The comparator circuits 309 and 310 are the output Q of the adder circuit 304.
n-1 + E2 and absolute difference value E1 and output of adder circuit 305 Q n-1 + E1
And the absolute difference value E0 are compared with each other, and the comparison result is input selection circuit 311 and register circuit 31 of decoding path determination means 42.
Output to 5,316. From the comparison result, the above-mentioned likelihood determination condition is obtained. Subtraction circuits 306 and 308 are absolute difference values
The difference E2-E1 between E2 and the absolute difference value E1 and the difference E1-E0 between the absolute difference value E1 and the absolute difference value E0 are output to the 3-input selection circuit 311. The inverting circuit 307 inverts the polarity (positive or negative) of the output Q n-1 of the latch circuit 312, which is the metric difference of 1 bit before, and the 3-input selection circuit 3
Output to 11. The 3-input selection circuit 311 compares the 3-inputs from the subtraction circuits 306 and 308 and the inverting circuit 307 with the comparison circuits 309 and 310.
According to the comparison result of (1), only one input that is the metric difference after the likelihood determination is selected corresponding to the above-described likelihood determination condition. The latch circuit 312 latches the metric difference selected by the 3-input selection circuit 311, and the output thereof is used for determining the likelihood of the next bit. Register circuit 31 of decoding path determination means 42
5 and 316 record the outputs of the comparator circuits 309 and 310 at the clock cycle of the clock input 37, respectively, and at the same time the outputs of the 2-input selection circuits 313 and 314. Two-input selection circuits 313 and 314 switch respective register outputs of a plurality of bits for switching serial or parallel shift of register circuits 315 and 316 according to outputs of comparison circuits 309 and 310. That is, when the outputs of the comparison circuits 309 and 310 are the above likelihood determination conditions, the two-input selection circuits 313 and 314 both operate so as to switch to the register output from the register circuit 315. Further, under the likelihood determination condition, the 2-input selection circuit 313 operates so as to switch to the register output from the register circuit 316, and the 2-input selection circuit 314 operates so as to switch to the register output from the register circuit 315.
Further, under the likelihood determination condition, both 2-input selection circuits 313 and 314 operate so as to switch to the register output from the register circuit 316. This allows the register circuit 315
The outputs of 316 and 316 coincide with each other when the likelihood determination condition is, and the data decoding before that time is confirmed. Also, when the likelihood determination condition is met, the two do not match and are indeterminate. Since the number of register stages of the normal register circuits 315 and 316 is more than the maximum number of continuous likelihood determination conditions, the decoded output 38 is obtained by delaying the number of register stages from the likelihood determination. The decoded output 48 is output from the register circuit 316 because the register circuits 315 and 316 always have the same output if the likelihood determination condition is merged into either "1" or "0". This is because the decoding output 48 is representative.
【0014】[0014]
【発明が解決しようとする課題】この従来技術によるビ
タビ復号のゆう度比較においてゆう度判別条件の状態
が続き、復号パスの不確定状態が連続するとその間は復
号パスがマージするまで復号結果も不確定となる。この
復号パスの不確定状態の連続数は再生信号波形により異
なるが最大で区切られるブロック単位のデータ数とな
り、このデータ数全部をカバーして不確定状態の復号パ
スを保持しておくとすると復号データレジスタ段数が巨
大になるだけでなく、2つのレジスタ出力のシリアルま
たはパラレルシフトを切換える切換え回路の切換えビッ
ト数も大きくなり回路規模が増大する。通常は誤り率と
の兼ね合いで統計的にある数に制限してレジスタ段数を
縮小しているが、この場合再生信号波形によっては復号
パスの不確定状態の連続数がレジスタ段数を超えてしま
うケースがあり、この場合復号誤りが生じその時点から
の復号データの信頼度は大きく損なわれることになって
いた。In the likelihood comparison of the Viterbi decoding according to this conventional technique, if the state of the likelihood determination condition continues and the indeterminate state of the decoding paths continues, the decoding result is also inaccurate until the decoding paths are merged during that time. It will be confirmed. The number of continuous uncertain states of this decoding path depends on the reproduced signal waveform, but it is the maximum number of blocks of data that can be divided. Not only does the number of data register stages become enormous, but the number of switching bits of the switching circuit for switching serial or parallel shift between the two register outputs also increases and the circuit scale increases. Normally, the number of register stages is reduced by limiting the number to a certain number statistically in consideration of the error rate. In this case, however, the number of consecutive undefined states in the decoding path exceeds the number of register stages depending on the reproduced signal waveform. However, in this case, a decoding error occurs, and the reliability of the decoded data from that point is greatly impaired.
【0015】本発明の目的は、上記した従来技術の問題
点を解決しビタビ復号装置において、ゆう度比較結果よ
り復号パスの不確定状態が延々と連続して続いても、復
号ミスを生じさせることなく誤り率を少なく抑えること
ができるビタビ復号回路を提供することにある。An object of the present invention is to solve the above-mentioned problems of the prior art and to cause a decoding error in a Viterbi decoding device even if the indeterminate state of the decoding path continues endlessly from the likelihood comparison result. An object of the present invention is to provide a Viterbi decoding circuit which can suppress the error rate to a small value without any error.
【0016】[0016]
【課題を解決するための手段】上記目的を達成するため
に本発明では、ビタビアルゴリズムによるゆう度比較結
果を判別するゆう度比較判別手段と、該ゆう度比較判別
手段によるゆう度判別結果をデータブロック単位にすべ
て記録する記録手段と、該記録手段の記録読出しを制御
し、記録手段にゆう度判別結果をデータブロック単位に
順々に記録すると同時にすでに記録されている記録手段
からのゆう度判別結果をデータブロック単位に記録順の
逆に読み出す記録読出し制御手段と、該記録読出し制御
手段によって記録手段により読出されたゆう度判別結果
よりビタビ復号パスを伝送順に対しデータブロック単位
ごとさかのぼって決定して復号データを出力する復号パ
ス出力手段を設ける構成とした。In order to achieve the above object, in the present invention, a likelihood comparison determination means for determining a likelihood comparison result by a Viterbi algorithm, and a likelihood determination result by the likelihood comparison determination means are stored as data. Recording means for recording all in block units and recording / reading of the recording means to sequentially record the likelihood determination result in the recording means in data block units and at the same time determine the likelihood from the already recorded recording means. Recording / reading control means for reading out the result in data block units in the reverse order of recording order, and Viterbi decoding path is determined retrospectively for each data block unit in transmission order from the likelihood determination result read by the recording means by the recording / reading control means. A decoding path output means for outputting the decoded data is provided.
【0017】[0017]
【作用】本発明においてゆう度比較判別手段はビタビア
ルゴリズムによりゆう度を比較し、復号パスが"0"にマ
ージする状態、"1"にマージする状態、マージしない状
態の3状態を示すゆう度判別結果を出力する。記録手段
はそれらのゆう度判別結果をデータブロック単位に順々
に記録する。記録読出し制御手段は記録手段への記録お
よび記録手段からの読出しの制御を行なって、ゆう度比
較判別手段からのゆう度判別結果を再生信号の伝送順に
データブロック単位に記録すると同時に記録順の逆にす
でに記録されたゆう度判別結果をデータブロック単位に
読み出す。復号パス判定手段は読み出したゆう度判別結
果よりビタビ復号パスを再生信号の伝送順に対しさかの
ぼって判定して復号データを出力する。これにより復号
パスがマージしない状態の連続数が大きくなってもデー
タブロックすべての再生信号に対するゆう度判別結果を
記録し、記録し終わったデータブロック単位のゆう度判
別結果より一括してビタビ復号パスをさかのぼって決定
するので復号ミスを生じることなくデータ復号が可能と
なる。In the present invention, the likelihood comparison / determination means compares the likelihoods by the Viterbi algorithm, and the decoding paths indicate three states of a state of merging to "0", a state of merging to "1", and a state of not merging. Output the discrimination result. The recording means sequentially records the likelihood determination results in data block units. The recording / reading control means controls recording on the recording means and reading from the recording means, records the likelihood determination result from the likelihood comparison determination means in a data block unit in the transmission order of the reproduction signal, and at the same time reverses the recording order. The likelihood determination result already recorded in is read out in data block units. The decoding path judging means judges the Viterbi decoding path from the read likelihood judgment result by tracing back to the transmission order of the reproduction signal and outputs the decoded data. As a result, even if the number of consecutive non-merged decoding paths is large, the likelihood determination results for all the reproduced signals of the data blocks are recorded, and the Viterbi decoding pass is collectively performed from the recorded likelihood determination results for each data block. Since it is determined retroactively, data can be decoded without causing a decoding error.
【0018】[0018]
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【0019】図1は本発明によるビタビ復号装置の実施
例を示すブロック図である。また図2は図1に示すビタ
ビ復号装置の詳細を示す回路図である。これらの図を用
いて実施例の構成および動作について説明する。FIG. 1 is a block diagram showing an embodiment of a Viterbi decoding apparatus according to the present invention. 2 is a circuit diagram showing details of the Viterbi decoding device shown in FIG. The configuration and operation of the embodiment will be described with reference to these drawings.
【0020】図1において41はゆう度判別手段、11は記
録読出し制御手段、12は記録手段、13は復号パス判定手
段である。また46は再生信号入力、47はクロック入力、
48はデータ復号出力であり、従来技術の説明で述べた図
4と同一符号で示す。また49はデータロード信号、50お
よび51はゆう度判別結果である。In FIG. 1, 41 is a likelihood determining means, 11 is a recording / reading controlling means, 12 is a recording means, and 13 is a decoding path determining means. Also, 46 is a reproduction signal input, 47 is a clock input,
Reference numeral 48 denotes a data decoding output, which is indicated by the same reference numeral as that shown in FIG. Further, 49 is a data load signal, and 50 and 51 are likelihood determination results.
【0021】図1においてゆう度判別手段41は図4を用
いた従来技術の説明で述べたように再生信号と予測サン
プル値との関係よりゆう度判別を行ない、記録読出し制
御手段11にゆう度判別結果50を出力する。記録読出し制
御手段11は記録手段12のデータブロック単位の記録読出
しの切換えを行なうとともに、ゆう度判別手段41より送
られてくるゆう度判別結果50を記録手段12に順々に記録
すると同時に、記録手段12にデータブロック単位に一括
して記録されているゆう度判別結果を記録順とは逆の順
番に読出してそのゆう度判別結果51を復号パス判定手段
13に出力する。復号パス判定手段13はそのゆう度判別結
果51より復号パスを判定して復号データ48を出力する。In FIG. 1, the likelihood discriminating means 41 discriminates the likelihood from the relationship between the reproduced signal and the predicted sample value as described in the explanation of the prior art using FIG. The determination result 50 is output. The recording / reading control means 11 switches the recording / reading of the recording means 12 in units of data blocks, and simultaneously records the likelihood determination result 50 sent from the likelihood determination means 41 to the recording means 12 at the same time. The likelihood determination results, which are collectively recorded in the means 12 in data block units, are read out in the reverse order of the recording order, and the likelihood determination results 51 are decoded path determining means.
Output to 13. The decoding path judging means 13 judges the decoding path from the likelihood judgment result 51 and outputs the decoded data 48.
【0022】図2は図1に示す記録読出し制御手段11、
複数系列記録手段12および復号パス判定手段13の詳細を
示す回路図である。図2において101は切換制御回路、1
02および103はシフトレジスタ回路、104は排他的論理和
(EOR)回路、105は切換回路、106はラッチ回路、107は論
理反転回路である。また47はクロック入力、48はデータ
復号出力、49はデータロード信号、50および51はゆう度
判別結果であり、図1と同一符号で示す。FIG. 2 shows the recording / reading control means 11 shown in FIG.
3 is a circuit diagram showing details of a plurality of series recording means 12 and a decoding path determination means 13. FIG. In FIG. 2, 101 is a switching control circuit, 1
02 and 103 are shift register circuits, 104 is exclusive OR
(EOR) circuit, 105 is a switching circuit, 106 is a latch circuit, and 107 is a logic inverting circuit. Reference numeral 47 is a clock input, 48 is a data decoding output, 49 is a data load signal, and 50 and 51 are likelihood determination results, which are indicated by the same reference numerals as those in FIG.
【0023】図2においてゆう度判別結果50は図1に示
すゆう度判別手段41より切換制御回路101に出力され
る。このゆう度判別結果50は図4に示す比較回路309と3
10より出力される2ビットである。切換制御回路101は
この2ビットのゆう度判別結果50をクロック入力47を利
用してクロック周期の前半でシフトレジスタ回路102に
順々に転送するとともに、クロック周期の後半でシフト
レジスタ回路103に記録されている2ビットのゆう度判
別結果51を読出して復号パス判定手段13に出力する。シ
フトレジスタ回路102および103はゆう度判別結果50およ
び51の記録と読出しを行ない、シフトレジスタ回路102
はゆう度判別結果50の出力を到来順にクロック入力47に
より順次シフトしながらデータブロック全部になるまで
記録していく。シフトレジスタ回路103はデータブロッ
ク全部のゆう度判別結果50がシフトレジスタ回路102に
記録された後にデータロード信号49によりそのブロック
単位のゆう度判別結果50を転送して記録する。このデー
タブロックは例えばサンプルフォーマットのように分割
されるセグメント単位のデータブロックである。シフト
レジスタ回路103に記録されたブロック単位のゆう度判
別結果51はシフトレジスタ回路102に記録された順序と
逆にクロック入力47により順次読出される。すなわちシ
フトレジスタ回路102に記録された最後のゆう度判別結
果がシフトレジスタ回路103に一括転送された後最初に
読出される。シフトレジスタ回路103より読出されたゆ
う度判別結果51は復号パス判定手段13に順次転送され
る。In FIG. 2, the likelihood determination result 50 is output to the switching control circuit 101 from the likelihood determining means 41 shown in FIG. This likelihood determination result 50 is the comparison circuit 309 and 3 shown in FIG.
2 bits output from 10. The switching control circuit 101 sequentially transfers the 2-bit likelihood determination result 50 to the shift register circuit 102 in the first half of the clock cycle using the clock input 47, and records it in the shift register circuit 103 in the second half of the clock cycle. The 2-bit likelihood determination result 51 is read and output to the decoding path determination means 13. The shift register circuits 102 and 103 record and read the likelihood determination results 50 and 51.
The output of the likelihood determination result 50 is sequentially recorded by shifting in the order of arrival by the clock input 47 until the entire data block is recorded. The shift register circuit 103 transfers and records the likelihood determination result 50 for each block by the data load signal 49 after the likelihood determination result 50 of all the data blocks is recorded in the shift register circuit 102. This data block is a data block for each segment that is divided, for example, like a sample format. The block-likelihood determination result 51 recorded in the shift register circuit 103 is sequentially read by the clock input 47 in the reverse order of the order recorded in the shift register circuit 102. That is, the final likelihood determination result recorded in the shift register circuit 102 is transferred to the shift register circuit 103 in a batch and then read first. The likelihood determination result 51 read from the shift register circuit 103 is sequentially transferred to the decoding path determination means 13.
【0024】復号パス判定手段13において排他的論理和
(EOR)回路104は切換制御回路101より転送される2ビッ
トのゆう度判別結果51の排他的論理和(EOR)を取って切
換回路105に出力する。切換回路105は切換制御回路101
より転送される2ビットのゆう度判別結果51のうちの片
方の1ビットとラッチ回路106の出力を反転回路107で反
転した出力とを排他的論理和(EOR)回路104の出力により
切換える。すなわち排他的論理和(EOR)の結果が"0"の
場合ゆう度判別結果51のうちの片方の1ビットに切換
え、"1"の場合反転回路107の出力に切換える。ラッチ
回路106は切換回路105の出力をラッチし、この出力がビ
タビ復号出力48となる。Exclusive OR in decoding path determination means 13
The (EOR) circuit 104 takes the exclusive OR (EOR) of the 2-bit likelihood determination results 51 transferred from the switching control circuit 101 and outputs it to the switching circuit 105. The switching circuit 105 is the switching control circuit 101.
One bit of the 2-bit likelihood determination result 51 transferred by the above and the output obtained by inverting the output of the latch circuit 106 by the inverting circuit 107 are switched by the output of the exclusive OR (EOR) circuit 104. That is, when the result of the exclusive OR (EOR) is "0", it is switched to one bit of the likelihood determination result 51, and when it is "1", it is switched to the output of the inverting circuit 107. The latch circuit 106 latches the output of the switching circuit 105, and this output becomes the Viterbi decoding output 48.
【0025】図3は再生波形に対するビタビ復号パスと
ゆう度判別結果およびビタビ復号出力の一例をを示す図
である。ビタビ復号パスは図9に示したように取りえる
3状態のゆう度判別結果のうちS0にマージする場合("0
0"の場合)とS1にマージする場合("11"の場合)にのみ確
定しそれ以外は不確定となる。本実施例によるビタビ復
号パスの判定方法は記録読出し制御手段11、複数系列記
録手段12および復号パス判定手段13の動作により、ゆう
度判別結果をブロック単位にまとめて再生信号の伝送順
とは逆方向に行なう。したがって図3に示すゆう度判別
結果のビタビ復号出力は2ビットのゆう度判別結果
が"00"の場合(EOR回路104の出力"0")はその時点より1
ビット周期前の再生信号のビタビ復号結果は"0"とな
り、2ビットのゆう度判別結果が"01"の場合(EOR回路
104の出力"1")はその時点より1ビット周期前の再生信
号のビタビ復号結果は現時点のビタビ復号結果を反転し
た値となり、2ビットのゆう度判別結果が"11"の場合
(EOR回路104の出力"0")はその時点より1ビット周期前
の再生信号のビタビ復号結果は"1"となる。これにより
ブロック単位の再生信号は伝送順とは逆の順序でビタビ
復号出力が得られる。ブロックの最後のゆう度判別結果
はブロックに分割される再生信号の最終では必ずS0にマ
ージする場合("00"の場合)になるので、その時点より前
のビタビ復号出力はすべて確定することになる。なおこ
のビタビ復号出力は再生信号が転送されるデータブロッ
クより1ブロック遅延する。FIG. 3 is a diagram showing an example of the Viterbi decoding path for the reproduced waveform, the likelihood determination result, and the Viterbi decoding output. As shown in FIG. 9, the Viterbi decoding path is merged with S0 among the possible three-state likelihood determination results (“0
It is determined only when it is merged with S1 (when it is "0") and when it is merged with S1 (when it is "11"). Other than that, it is undetermined. The likelihood determination results are collected in block units in the reverse direction of the reproduction signal transmission order by the operations of the means 12 and the decoding path determination means 13. Therefore, the Viterbi decoding output of the likelihood determination results shown in FIG. If the likelihood determination result is "00" (the output of the EOR circuit 104 is "0"), it is 1 from that point.
The Viterbi decoding result of the reproduced signal before the bit period is "0" and the 2-bit likelihood determination result is "01" (EOR circuit
The output "1" of 104 is the Viterbi decoding result of the reproduced signal one bit cycle before that time, which is the inverted value of the current Viterbi decoding result, and the 2-bit likelihood determination result is "11".
(The output of the EOR circuit 104 is "0"), and the Viterbi decoding result of the reproduction signal one bit period before that time is "1". As a result, the reproduction signal of the block unit can obtain the Viterbi decoding output in the order opposite to the transmission order. The final likelihood determination result of the block is always merged into S0 (in the case of "00") at the end of the reproduction signal divided into blocks, so all Viterbi decoding outputs before that point are fixed. Become. The Viterbi decoding output is delayed by one block from the data block to which the reproduction signal is transferred.
【0026】このように本発明の実施例の動作による
と、ビタビ復号をブロック単位に一括して再生信号の伝
送順とは逆にビタビ復号パスを判定してデータ復号を行
なうことができるので、ゆう度判別結果によるビタビ復
号パスの不確定状態が連続してもすべてのデータブロッ
クのビタビ復号出力を得ることができ復号ミスをなくす
ことができる。また従来技術のように2系統のシフトレ
ジスタ出力のシリアルまたはパラレルロードの切換回路
が不要になり回路構成が簡略化できる。As described above, according to the operation of the embodiment of the present invention, the Viterbi decoding can be collectively performed on a block-by-block basis, and the Viterbi decoding path can be determined in the reverse order of the transmission order of the reproduced signal to perform data decoding. Even if the indeterminate state of the Viterbi decoding path based on the likelihood determination result continues, Viterbi decoding outputs of all data blocks can be obtained and decoding errors can be eliminated. Further, unlike the prior art, a switching circuit for switching serial or parallel loads of shift register outputs of two systems is not required and the circuit configuration can be simplified.
【0027】図10は図1に示すビタビ復号回路のもう一
つの実施例であり、記録読出し制御手段11および複数系
列記録手段12を図2とは別の詳細な構成で示す回路図で
ある。図10において図2と同一部分については同一符号
で示し、新たな符号である110および111は切換回路であ
る。また52はデータブロック切換信号である。FIG. 10 is another embodiment of the Viterbi decoding circuit shown in FIG. 1, and is a circuit diagram showing the recording / reading control means 11 and the plural series recording means 12 in a detailed configuration different from that of FIG. In FIG. 10, the same parts as those in FIG. 2 are designated by the same reference numerals, and new reference numerals 110 and 111 are switching circuits. Reference numeral 52 is a data block switching signal.
【0028】図10においてゆう度判別結果50は図1に示
すゆう度判別手段41より切換回路110に出力される。切
換回路110はこのゆう度判別結果50をデータブロック切
換信号52によりシフトレジスタ回路102および103にデー
タブロック単位に交互に転送するように切換える。シフ
トレジスタ回路102および103に記録されたゆう度判別結
果はそれぞれ切換回路111に入力され、切換回路111はこ
のゆう度判別結果をデータブロック切換信号52により切
換回路110の切換え動作とは反対にデータブロック単位
に交互に切換えて、復号パス判定手段13に出力する。す
なわち切換回路110がシフトレジスタ回路102にゆう度判
別結果50を転送するように切り替わると切換回路111は
シフトレジスタ回路103からのゆう度判別結果が51とし
て復号パス判定手段13に出力され、逆に切換回路110が
シフトレジスタ回路103にゆう度判別結果50を転送する
ように切り替わると切換回路111はシフトレジスタ回路1
02からのゆう度判別結果が51として復号パス判定手段13
に出力される。復号パス判定手段13の構成および動作は
すでに述べているので省略する。In FIG. 10, the likelihood determination result 50 is output to the switching circuit 110 from the likelihood determining means 41 shown in FIG. The switching circuit 110 switches so as to alternately transfer the likelihood determination result 50 to the shift register circuits 102 and 103 in data block units by the data block switching signal 52. The likelihood determination results recorded in the shift register circuits 102 and 103 are respectively input to the switching circuit 111, and the switching circuit 111 outputs the likelihood determination results to the data block switching signal 52, which is the opposite of the switching operation of the switching circuit 110. The data is alternately switched in block units and output to the decoding path determination means 13. That is, when the switching circuit 110 is switched to transfer the likelihood determination result 50 to the shift register circuit 102, the switching circuit 111 outputs the likelihood determination result from the shift register circuit 103 to the decoding path determination means 13 as 51, and vice versa. When the switching circuit 110 switches so as to transfer the likelihood determination result 50 to the shift register circuit 103, the switching circuit 111 causes the shift register circuit 1 to move.
The likelihood determination result from 02 is 51, and the decoding path determination means 13
Is output to. The configuration and operation of the decoding path determination means 13 have already been described, and will be omitted.
【0029】この図10に示す実施例では2系統のシフト
レジスタ回路をデータブロック単位に交互に記録と読出
しを切換えて行なうのでシフトレジスタ回路間のパラレ
ルデータロードが不要になり、配線数が図2の実施例に
比べ削減できる。In the embodiment shown in FIG. 10, since two systems of shift register circuits are alternately switched between recording and reading in data block units, parallel data loading between the shift register circuits is not necessary, and the number of wirings is as shown in FIG. It can be reduced as compared with the embodiment.
【0030】図11は図1に示すビタビ復号回路のさらに
もう一つの実施例であり、記録読出し制御手段11および
複数系列記録手段12を図2および図10とは別の詳細な構
成で示す回路図である。図11において図2または図10と
同一部分については同一符号で示し、新たな符号である
120はアドレス発生回路、121は反転回路、122はアドレ
ス切換回路、123はデータ切換回路、124はメモリ回路で
ある。FIG. 11 shows still another embodiment of the Viterbi decoding circuit shown in FIG. 1, which is a circuit showing the recording / reading control means 11 and the plural series recording means 12 in a detailed configuration different from those of FIGS. 2 and 10. It is a figure. 11, the same parts as those in FIG. 2 or FIG. 10 are indicated by the same reference numerals and are new reference numerals.
120 is an address generating circuit, 121 is an inverting circuit, 122 is an address switching circuit, 123 is a data switching circuit, and 124 is a memory circuit.
【0031】図11においてゆう度判別結果50は図1に示
すゆう度判別手段41よりデータ切換回路123に出力され
る。データ切換回路123はこのゆう度判別結果50をクロ
ック入力47によりクロックの前半でメモリ回路124に記
録すると同時にクロックの後半でメモリ回路124にすで
に1データブロック前に記録されているゆう度判別結果
を読出し51として復号パス判定手段13に出力する。アド
レス発生回路120はクロック入力47をカウントしてメモ
リ回路124にゆう度判別結果を記録するアドレスを順次
生成する。反転回路123はこのアドレスを反転すること
により記録アドレスとは逆順の読出しアドレスを順次生
成する。アドレス切換回路122はクロック入力47により
クロックの前半でメモリ回路124にアドレス発生回路120
からの記録アドレスを入力すると同時にクロックの後半
でメモリ回路124に反転回路123からの読出しアドレスを
入力する。メモリ回路124はこれらのアドレス入力とデ
ータ入出力によりゆう度判別結果の記録と読出しをクロ
ック周期で交互に行なう。なおメモリ回路124の記録と
読出し領域はデータブロック切換信号52によりデータブ
ロック単位の転送終了ごとに切換える。In FIG. 11, the likelihood determination result 50 is output to the data switching circuit 123 from the likelihood determining means 41 shown in FIG. The data switching circuit 123 records the likelihood determination result 50 by the clock input 47 in the memory circuit 124 in the first half of the clock, and at the same time, in the latter half of the clock, the likelihood determination result already recorded in the memory circuit 124 one data block before. It is output as the reading 51 to the decoding path determination means 13. The address generation circuit 120 counts the clock input 47 and sequentially generates addresses for recording the likelihood determination result in the memory circuit 124. The inverting circuit 123 inverts this address to sequentially generate the read address in the reverse order of the recording address. The address switching circuit 122 supplies the address generation circuit 120 to the memory circuit 124 in the first half of the clock by the clock input 47.
The read address from the inverting circuit 123 is input to the memory circuit 124 in the latter half of the clock at the same time as inputting the recording address from. The memory circuit 124 alternately records and reads the likelihood determination result by the address input and the data input / output at the clock cycle. The recording / reading area of the memory circuit 124 is switched by the data block switching signal 52 each time data block is transferred.
【0032】この図11に示す実施例では図2および図10
に示す2系統のシフトレジスタ回路のかわりにメモリを
用いているので回路構成がさらに簡略化できる。2 and 10 in the embodiment shown in FIG.
Since a memory is used instead of the two-system shift register circuit shown in FIG. 1, the circuit configuration can be further simplified.
【0033】図12は本発明によるビタビ復号回路の他の
実施例であり、図1に示す実施例に記録読出し制御回路
14と記録手段15を追加した構成からなる。この実施例で
は復号パス判定手段13から再生信号の転送順とは逆に出
力される復号データ48を記録読出し制御回路11と記録手
段12と同一構成および動作からなる記録読出し制御回路
14と記録手段15により再生信号の転送順に戻して復号デ
ータ53を出力する。これにより再生信号の転送順に復号
データを得ることができる。なおこの実施例で得られる
復号データは再生信号の転送時点より2データブロック
の遅延となる。またこの実施例において記録読出し制御
回路14と記録手段15はそれぞれ記録読出し制御回路11と
記録手段12と一体化する構成であってもよい。FIG. 12 shows another embodiment of the Viterbi decoding circuit according to the present invention. The recording / reading control circuit shown in FIG.
14 and recording means 15 are added. In this embodiment, the read / write control circuit 11 has the same configuration and operation as the read / write control circuit 11 and the read / write control circuit 11 and the read / write control circuit 11 outputs the decoded data 48 output in the reverse order of the reproduction signal transfer order.
14 and the recording means 15 restore the reproduction signal in the transfer order and output the decoded data 53. As a result, decoded data can be obtained in the order of reproduction signal transfer. The decoded data obtained in this embodiment has a delay of two data blocks from the point of time when the reproduction signal is transferred. Further, in this embodiment, the recording / reading control circuit 14 and the recording means 15 may be integrated with the recording / reading control circuit 11 and the recording means 12, respectively.
【0034】[0034]
【発明の効果】本発明によればゆう度判別結果より復号
パスの不確定状態が連続しても、復号パスが必ず確定す
るデータブロックごとに一括して記録した後に、記録順
とは逆順にゆう度判別結果を読出して復号パスを判定す
るので復号ミスを生じさせることなく誤り発生を低く抑
えることができ、回路構成も簡略化できる。According to the present invention, even if the uncertain state of the decoding path is continuous according to the likelihood determination result, after the data blocks in which the decoding path is definitely determined are collectively recorded, the recording order is reversed. Since the likelihood determination result is read and the decoding path is determined, the error occurrence can be suppressed to a low level without causing a decoding error, and the circuit configuration can be simplified.
【図1】本発明の実施例によるビタビ復号回路ブロック
図である。FIG. 1 is a block diagram of a Viterbi decoding circuit according to an embodiment of the present invention.
【図2】本発明の第1の実施例によるビタビ復号回路の
詳細ブロック図である。FIG. 2 is a detailed block diagram of a Viterbi decoding circuit according to the first embodiment of the present invention.
【図3】ビタビ復号例を示す図である。FIG. 3 is a diagram illustrating an example of Viterbi decoding.
【図4】従来技術によるビタビ復号回路ブロック図であ
る。FIG. 4 is a block diagram of a Viterbi decoding circuit according to a conventional technique.
【図5】記録再生ブロック図である。FIG. 5 is a recording / reproducing block diagram.
【図6】クラスIパーシャルレスポンス孤立再生波形の
例を示す図である。FIG. 6 is a diagram showing an example of a class I partial response isolated reproduction waveform.
【図7】ビタビ復号予測サンプル値の例を示す図であ
る。FIG. 7 is a diagram illustrating an example of Viterbi decoded prediction sample values.
【図8】ビタビ復号の状態遷移図とトレリス線図であ
る。FIG. 8 is a state transition diagram and a trellis diagram for Viterbi decoding.
【図9】ビタビ復号の状態遷移図とトレリス線図であ
る。FIG. 9 is a state transition diagram and a trellis diagram for Viterbi decoding.
【図10】本発明の実施例によるビタビ復号回路の第2
の詳細ブロック図である。FIG. 10 shows a second Viterbi decoding circuit according to the embodiment of the present invention.
3 is a detailed block diagram of FIG.
【図11】本発明の実施例によるビタビ復号回路の第3
の詳細ブロック図である。FIG. 11 is a third Viterbi decoding circuit according to the embodiment of the present invention.
3 is a detailed block diagram of FIG.
【図12】本発明の他の実施例によるビタビ復号回路ブ
ロック図である。FIG. 12 is a block diagram of a Viterbi decoding circuit according to another embodiment of the present invention.
41…ゆう度判別手段、 11,14…記録読出し制御手段、 12,15…記録手段、 42,13…復号パス判定手段、 101…切換制御回路、 102,103…シフトレジスタ回路、 104…排他的論理和(EOR)回路、 105…切換回路、 106…ラッチ回路、 107…論理反転回路、 110,111…切換回路、 120…アドレス発生回路、 121…アドレス反転回路、 122…アドレス切換回路、 123…データ切換回路、 124…メモリ回。、 41 ... Likelihood determination means, 11,14 ... Recording read control means, 12,15 ... Recording means, 42,13 ... Decoding path determination means, 101 ... Switching control circuit, 102, 103 ... Shift register circuit, 104 ... Exclusive OR (EOR) circuit, 105 ... switching circuit, 106 ... latch circuit, 107 ... logic inverting circuit, 110, 111 ... switching circuit, 120 ... address generating circuit, 121 ... address inverting circuit, 122 ... address switching circuit, 123 ... data switching circuit, 124 ... Memory times. ,
Claims (5)
を行なうビタビ復号装置において、伝送信号を複数のブ
ロックに分割し、分割するブロック単位に一括してゆう
度比較判別を行ない、一括したブロック単位のゆう度比
較判別結果を伝送順に対しさかのぼってビタビ復号パス
を判定することを特徴とするビタビ復号装置。1. A Viterbi decoding device for decoding data by applying a Viterbi algorithm, wherein a transmission signal is divided into a plurality of blocks, and likelihood comparison and determination are performed collectively for each block to be divided. A Viterbi decoding device, wherein the Viterbi decoding path is judged by tracing back the likelihood comparison judgment result in the transmission order.
を行なうビタビ復号装置において、伝送信号に対する複
数の予測振幅値相互のゆう度比較を行なってゆう度判別
結果を出力するゆう度比較判別手段と、該ゆう度比較判
別手段からのゆう度判別結果をブロック単位に記録する
記録手段と、該記録手段のゆう度判別結果を記録順とは
逆順に読出すように記録読出しを制御する記録読出し制
御手段と、該記録読出し制御手段によって上記記録手段
より読出されたゆう度判別結果からビタビ復号パスを伝
送順に対しブロック単位にさかのぼって判定する復号パ
ス判定手段を設けたことを特徴とするビタビ復号装置。2. A Viterbi decoding device for applying a Viterbi algorithm to perform data decoding, and a likelihood comparison / determination means for performing a likelihood comparison between a plurality of predicted amplitude values for a transmission signal and outputting a likelihood determination result. Recording means for recording the likelihood determination result from the likelihood comparison / determination means in block units, and recording / reading control means for controlling the recording / reading so that the likelihood determination result of the recording means is read out in the reverse order of the recording order. And a decoding path determination means for determining the Viterbi decoding path in block units in the transmission order from the likelihood determination result read by the recording / reading control means from the recording means.
伝送信号の伝送クロック周期でに交互に切換えることを
特徴とする請求項2記載のビタビ復号装置。3. The Viterbi decoding apparatus according to claim 2, wherein recording / reading of the likelihood determination result of the recording means is alternately switched at a transmission clock cycle of a transmission signal.
ブロックの記録領域を有するメモリにより構成し、該メ
モリの記録領域を伝送ブロック周期で交互に切換えて記
録読出しを行なうことを特徴とする請求項2記載のビタ
ビ復号装置。4. A recording means for recording the likelihood determination result is constituted by a memory having a plurality of blocks of recording areas, and the recording areas of the memory are alternately switched at a transmission block cycle to perform recording and reading. The Viterbi decoding device according to claim 2.
ビタビ復号パスを判定する復号パス判定手段からの復号
データをブロック単位に複数ブロック記録する第2の記
録手段と、該第2の記録手段の復号データを記録順とは
逆順に読出すように記録読出しを制御し、読出す復号デ
ータを伝送順と同順にする第2の記録読出し制御手段を
設けたことを特徴とする請求項2記載のビタビ復号装
置。5. A second recording means for recording a plurality of blocks of the decoded data from the decoding path judging means for judging the Viterbi decoding path by tracing the transmission order in block units, and decoding by the second recording means. 3. Viterbi according to claim 2, further comprising a second recording / reading control means for controlling the recording / reading so that the data is read out in the reverse order of the recording order, and for providing the decoded data to be read out in the same order as the transmission order. Decoding device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6787893A JPH06282945A (en) | 1993-03-26 | 1993-03-26 | Viterbi decoding device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6787893A JPH06282945A (en) | 1993-03-26 | 1993-03-26 | Viterbi decoding device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06282945A true JPH06282945A (en) | 1994-10-07 |
Family
ID=13357612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6787893A Pending JPH06282945A (en) | 1993-03-26 | 1993-03-26 | Viterbi decoding device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06282945A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6098193A (en) * | 1997-03-05 | 2000-08-01 | Nec Corporoation | Data-reproducing device that detects equalization in the presence of pre-equalization data variation |
-
1993
- 1993-03-26 JP JP6787893A patent/JPH06282945A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6098193A (en) * | 1997-03-05 | 2000-08-01 | Nec Corporoation | Data-reproducing device that detects equalization in the presence of pre-equalization data variation |
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