JPH06275806A - Semiconductor circuit and its manufacture - Google Patents
Semiconductor circuit and its manufactureInfo
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- JPH06275806A JPH06275806A JP5086745A JP8674593A JPH06275806A JP H06275806 A JPH06275806 A JP H06275806A JP 5086745 A JP5086745 A JP 5086745A JP 8674593 A JP8674593 A JP 8674593A JP H06275806 A JPH06275806 A JP H06275806A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）および薄膜ダイオード（ＴＦＤ）を有する半導体
回路（例えば、イメージセンサー）およびその作製方法
に関するものである。本発明によって作製される半導体
回路は、ガラス等の絶縁基板上、単結晶シリコン等の半
導体基板上、いずれにも形成される。特に本発明は、熱
アニールによる活性化を経て作製されるＴＦＴを有する
半導体回路に関する。The present invention relates to a thin film transistor (T
The present invention relates to a semiconductor circuit (for example, an image sensor) having an FT) and a thin film diode (TFD) and a manufacturing method thereof. The semiconductor circuit manufactured by the present invention is formed on either an insulating substrate such as glass or a semiconductor substrate such as single crystal silicon. In particular, the present invention relates to a semiconductor circuit having a TFT manufactured through activation by thermal annealing.
【０００２】[0002]
【従来の技術】薄膜トランジスタ、薄膜ダイオード等の
薄膜半導体素子は、使用されるシリコンの種類によっ
て、アモルファス系素子と結晶系素子に分かれている。
アモルファスシリコンは作製温度が低く、量産性に優れ
ていたが、電界効果移動度や導電率等の物性で結晶性シ
リコンに劣るので、高速動作特性を得るには結晶系の半
導体素子が求められていた。一方、アモルファス半導体
は、一般に光導電率の変化が大きいので光センサー等に
使用できることが知られていた。そして、最近では、ア
モルファスシリコンダイオードを用いた光センサーを、
高速動作が可能な結晶系シリコンを用いた薄膜トランジ
スタによって駆動する回路（例えば、集積化イメージセ
ンサー回路）が提唱されている。2. Description of the Related Art Thin film semiconductor devices such as thin film transistors and thin film diodes are classified into amorphous devices and crystalline devices depending on the type of silicon used.
Amorphous silicon was low in manufacturing temperature and excellent in mass productivity, but it is inferior to crystalline silicon in physical properties such as field effect mobility and conductivity, so a crystalline semiconductor element is required to obtain high-speed operation characteristics. It was On the other hand, it has been known that an amorphous semiconductor generally has a large change in photoconductivity and thus can be used for an optical sensor or the like. And recently, the optical sensor using amorphous silicon diode,
A circuit (for example, an integrated image sensor circuit) driven by a thin film transistor using crystalline silicon capable of high-speed operation has been proposed.
【０００３】[0003]
【発明が解決しようする課題】従来のアモルファスシリ
コンダイオードと結晶シリコンＴＦＴを組み合わせた回
路の作製手順の例を図４に示す。ガラス基板４１上に下
地絶縁膜４２を形成し、その上にアモルファスシリコン
膜を形成して、これを６００℃以上の温度で長時間アニ
ールすることにより結晶化させ、パターニングして島状
シリコン領域４３を得る。そして、ゲイト絶縁膜４４を
形成し、さらに、ゲイト電極４５Ｎ、４５Ｐを形成す
る。（図４（Ａ））FIG. 4 shows an example of a procedure for producing a circuit in which a conventional amorphous silicon diode and a crystalline silicon TFT are combined. A base insulating film 42 is formed on a glass substrate 41, an amorphous silicon film is formed on the base insulating film 42, and this is crystallized by annealing for a long time at a temperature of 600 ° C. or higher and patterned to form an island-shaped silicon region 43. To get Then, the gate insulating film 44 is formed, and further the gate electrodes 45N and 45P are formed. (Fig. 4 (A))
【０００４】そして、公知のＣＭＯＳ作製技術を使用し
てＮ型不純物領域４６ＮとＰ型不純物領域４６Ｐを形成
する。この不純物導入工程においてはゲイト電極に対し
て自己整合的に不純物が導入される。不純物注入後は、
レーザーアニール、熱アニール等の手段で不純物の活性
化がおこなわれる。（図４（Ｂ））Then, the N-type impurity region 46N and the P-type impurity region 46P are formed by using a known CMOS manufacturing technique. In this impurity introducing step, impurities are introduced in a self-aligned manner with respect to the gate electrode. After implanting impurities,
The impurities are activated by means such as laser annealing and thermal annealing. (Fig. 4 (B))
【０００５】次に、第１の層間絶縁物４７を形成して、
これにコンタクトホールを形成し、ＴＦＴのソース、ド
レインに電極・配線４８ａ、４８ｂ、４８ｃおよびアモ
ルファスシリコンダイオードの電極４８ｄが形成され
る。（図４（Ｃ）） 次に、Ｐ型、Ｉ型（真性）、Ｎ型のアモルファスシリコ
ン膜４９Ｐ、４９Ｉ、４９Ｎを順次積層して、これをパ
ターニングし、ダイオードの接合部を形成する。（図４
（Ｄ）） 最後に、第２の層間絶縁物５０を形成し、これにコンタ
クトホールを形成して、アモルファスシリコンダイオー
ドの電極５１を形成して、回路が完成する。（図４
（Ｅ））Next, a first interlayer insulator 47 is formed,
Contact holes are formed in this, and electrodes / wirings 48a, 48b, 48c and electrodes 48d of the amorphous silicon diode are formed on the source and drain of the TFT. (FIG. 4C) Next, P-type, I-type (intrinsic) and N-type amorphous silicon films 49P, 49I, and 49N are sequentially stacked and patterned to form a diode junction. (Fig. 4
(D) Finally, a second interlayer insulator 50 is formed, a contact hole is formed in the second interlayer insulator 50, and an electrode 51 of the amorphous silicon diode is formed to complete the circuit. (Fig. 4
(E))
【０００６】このような手順を要する従来の方法では、
長時間の成膜が要求されるシリコン膜および層間絶縁物
がそれぞれ２層と、それに加えてＮ層、Ｐ層の成膜も必
要であるので、スループットが低下するという問題点を
抱えていた。しかも、これらの成膜において使用される
プラズマＣＶＤ法、減圧ＣＶＤ法では、メンテナンスの
ための装置のデッドタイムが大きく、これらの工程が余
分に存在することは一層のスループット低下をもたら
す。In the conventional method which requires such a procedure,
Since it is necessary to form two layers each of a silicon film and an interlayer insulating film, which are required to be formed for a long time, and an N layer and a P layer in addition to the two layers, there is a problem that throughput is reduced. In addition, in the plasma CVD method and the low pressure CVD method used for forming these films, the dead time of the apparatus for maintenance is large, and the existence of these extra steps further lowers the throughput.
【０００７】また、結晶シリコンＴＦＴに用いるシリコ
ン膜の結晶化をおこなうにも６００℃以上の温度が必要
であり、かつ、その結晶化に２４時間以上の長い時間が
必要であったので、実際に量産する場合には、結晶化装
置の設備がいくつも必要とされ、巨額の設備投資がコス
トに跳ね返ってくるという問題を抱えていた。本発明
は、結晶シリコンＴＦＴに用いるシリコン膜とアモルフ
ァスシリコンダイオードに用いるシリコン膜とを同時に
形成し、かつ、層間絶縁物も１層のみとすることによっ
て、上記の問題点を克服し、また、６００℃以下の温度
で、かつ、実質的に問題にならない程度の短時間でシリ
コン膜の結晶化をおこなう技術を提供する。In addition, a temperature of 600 ° C. or higher is required to crystallize the silicon film used for the crystalline silicon TFT, and a long time of 24 hours or more is required for the crystallization, so that it is actually necessary. When mass-producing, a number of crystallization equipment facilities were required, and there was the problem that a huge amount of equipment investment would rebound into costs. The present invention overcomes the above problems by forming a silicon film used for a crystalline silicon TFT and a silicon film used for an amorphous silicon diode at the same time, and using only one interlayer insulating film. Provided is a technique for crystallizing a silicon film at a temperature equal to or lower than 0 ° C. and for a short time that does not substantially cause a problem.
【０００８】[0008]
【課題を解決するための手段】本発明人の考察による
と、アモルファスシリコンＴＦＴの最大の問題点は、ソ
ース、ドレイン領域の導電率が著しく低いことに帰結す
ることが明らかになった。もし、ＴＦＴのソース、ドレ
インの導電率が結晶シリコン並のものであれば、ＴＦＤ
を駆動するに十分な動作が得られることが分かった。According to the study of the present inventor, it has been clarified that the biggest problem of the amorphous silicon TFT is that the conductivity of the source and drain regions is extremely low. If the TFT source and drain conductivity is similar to that of crystalline silicon, TFD
It has been found that enough motion is obtained to drive the.
【０００９】上記の課題を解決するためにはアモルファ
スシリコン、特にＴＦＴ、ＴＦＤの不純物領域（ソース
・ドレインもしくはＮ形・Ｐ形領域）の結晶化、活性化
を進めて導電率を下げればよい。本発明者の研究の結
果、実質的にアモルファス状態のシリコン被膜に微量の
触媒材料を添加することによって結晶化を促進させ、結
晶化温度を低下させ、結晶化時間を短縮できることが明
らかになった。触媒元素としては、ニッケル（Ｎｉ）、
鉄（Ｆｅ）、コバルト（Ｃｏ）、白金（Ｐｔ）が適して
いる。具体的には、これらの触媒元素単体あるいは珪化
物等の化合物を有する膜、粒子、クラスター等をアモル
ファスシリコン膜の下、もしくは上に密着して形成し、
あるいはイオン注入法等の方法によってアモルファスシ
リコン膜中にこれらの触媒元素を導入し、その後、これ
を適当な温度、典型的には５８０℃以下の温度で熱アニ
ールすることによって結晶化させることができる。In order to solve the above problems, the conductivity should be lowered by promoting the crystallization and activation of amorphous silicon, especially the impurity regions (source / drain or N-type / P-type regions) of TFTs and TFDs. As a result of the research conducted by the present inventors, it has been clarified that the addition of a trace amount of a catalyst material to a silicon film in a substantially amorphous state can promote crystallization, lower the crystallization temperature, and shorten the crystallization time. . As the catalytic element, nickel (Ni),
Iron (Fe), cobalt (Co) and platinum (Pt) are suitable. Specifically, a film, particles, clusters or the like having these catalytic element simple substance or a compound such as a silicide is formed in close contact with or under the amorphous silicon film,
Alternatively, these catalytic elements can be crystallized by introducing these catalytic elements into the amorphous silicon film by a method such as an ion implantation method and then thermally annealing this at an appropriate temperature, typically 580 ° C. or lower. .
【００１０】当然のことであるが、アニール温度が高い
ほど結晶化時間は短いという関係がある。また、触媒元
素の濃度が大きいほど結晶化温度が低く、結晶化時間が
短いという関係がある。本発明人の研究では、結晶化を
進行させるには、これらのうちの少なくとも１つの元素
の濃度が１×１０17ｃｍ-3、好ましくは５×１０18ｃｍ
-3以上存在することが必要であることがわかった。ま
た、アニール温度と時間によっては、１０〜２０μｍ程
度触媒元素が拡散し、横方向に結晶化が進行することも
明らかになった。。As a matter of course, there is a relationship that the higher the annealing temperature, the shorter the crystallization time. Further, there is a relationship that the higher the concentration of the catalyst element, the lower the crystallization temperature and the shorter the crystallization time. According to the research conducted by the present inventors, in order to promote crystallization, the concentration of at least one of these elements is 1 × 10 17 cm −3 , preferably 5 × 10 18 cm 3.
-It turns out that it is necessary to exist more than -3 . It was also clarified that depending on the annealing temperature and time, the catalyst element was diffused by about 10 to 20 μm and the crystallization proceeded in the lateral direction. .
【００１１】一方、上記触媒材料はいずれもシリコンに
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、特に
活性領域として利用する場合には、十分な信頼性および
特性を得るためにこれらの触媒材料の濃度は合計して２
×１０20ｃｍ-3を越えないことが望まれる。On the other hand, all of the above catalyst materials are unfavorable materials for silicon, so that it is desirable that the concentration thereof be as low as possible. In the present inventors' research, especially when used as an active region, the total concentration of these catalyst materials is 2 in order to obtain sufficient reliability and characteristics.
It is desired not to exceed × 10 20 cm -3 .
【００１２】さらに、注目すべき事柄は、このような触
媒材料の存在しない領域では、全く結晶化を進行させる
ことなく、アモルファス状態を維持できることである。
例えば、通常、このような触媒材料を有しないアモルフ
ァスシリコンの結晶化は６００℃以上の温度で開始され
るが、５８０℃以下では全く進行しない。ただし、３０
０℃以上の雰囲気ではアモルファスシリコン中のダング
リングボンドを中和するのに必要な水素が離脱するの
で、良好な光感度を得るにはアニールは水素雰囲気でお
こなわれることが望まれる。Further, it should be noted that the amorphous state can be maintained in such a region where the catalyst material does not exist without causing crystallization at all.
For example, crystallization of amorphous silicon without such a catalyst material usually starts at a temperature of 600 ° C. or higher, but does not proceed at 580 ° C. or lower. However, 30
Since hydrogen necessary for neutralizing dangling bonds in amorphous silicon is released in an atmosphere of 0 ° C. or higher, it is desirable that annealing be performed in a hydrogen atmosphere in order to obtain good photosensitivity.
【００１３】本発明人は、この触媒元素の効果に着目
し、これを利用することによってより低温、短時間のア
ニールによって不純物領域の導電率を低下させることが
可能となった。本発明では、上記の触媒材料による結晶
化の特徴を生かして、不純物領域のみを結晶化、活性化
させ、ＴＦＤはアモルファス状態のままとすることによ
って素子の機能を高める。さらに本発明人は考察を進
め、上記の他の問題点であるプロセスの簡略化、すなわ
ち、成膜工程の削減を可能とする方法を見出した。その
概要を以下に示す。 アモルファスシリコン膜の成膜 絶縁被膜（ゲイト絶縁膜）の成膜 ＴＦＴのゲイト電極、ＴＦＤのマスク材の形成 ドーピング不純物の導入（イオン注入もしくはイオ
ンドーピング法による） ’触媒元素を有する物質のＴＦＴ領域のシリコン膜へ
の成膜 ドーピング不純物の活性化（６００℃以下、８時間
以内） 層間絶縁物の形成 ＴＦＴのソース、ドレイン電極の形成The inventor of the present invention paid attention to the effect of this catalytic element, and by utilizing this effect, it became possible to lower the conductivity of the impurity region by annealing at a lower temperature for a shorter time. In the present invention, the characteristics of the crystallization by the catalyst material described above are used to crystallize and activate only the impurity region and leave the TFD in the amorphous state to enhance the device function. Further, the present inventor further studied and found a method that enables simplification of the process which is another problem described above, that is, reduction of the film forming step. The outline is shown below. Amorphous silicon film formation Insulation film (gate insulation film) formation TFT gate electrode, TFD mask material formation Doping impurity introduction (by ion implantation or ion doping method) ' Film formation on silicon film Activation of doping impurities (600 ° C or less, within 8 hours) Formation of interlayer insulator Formation of TFT source and drain electrodes
【００１４】あるいは、 アモルファスシリコン膜の成膜 絶縁被膜（ゲイト絶縁膜）の成膜 ＴＦＴのゲイト電極、ＴＦＤのマスク材の形成 ドーピング不純物の導入（イオン注入もしくはイオ
ンドーピング法による） ’触媒元素のＴＦＴ領域のシリコン膜への導入（イオ
ン注入もしくはイオンドーピング法による） ドーピング不純物の活性化（６００℃以下、８時間
以内） 層間絶縁物の形成 ＴＦＴのソース、ドレイン電極の形成Alternatively, formation of amorphous silicon film, formation of insulating film (gate insulating film), formation of gate electrode of TFT, mask material of TFD, introduction of doping impurities (by ion implantation or ion doping method) 'TFT of catalytic element Introduction of regions into silicon film (by ion implantation or ion doping method) Activation of doping impurities (600 ° C or less, within 8 hours) Formation of interlayer insulator Formation of source and drain electrodes of TFT
【００１５】これらの工程において、および’はそ
の順序を逆転させることも可能である。触媒元素の濃度
を精密に制御するという意味からはイオン注入法等の手
段が望ましい。結晶化、活性化のためには、６００℃以
下、典型的には５５０℃以下の温度で十分であり、ま
た、アニール時間も８時間以内、典型的には４時間以内
で十分である。特に、イオン注入法やイオンドーピング
法によって最初から均等に触媒元素が分布している場合
には、極めて結晶化が進行しやすかった。In these steps, and 'can also reverse their order. Means such as an ion implantation method is desirable from the viewpoint of precisely controlling the concentration of the catalytic element. A temperature of 600 ° C. or lower, typically 550 ° C. or lower is sufficient for crystallization and activation, and an annealing time of 8 hours or less, typically 4 hours or less is sufficient. In particular, when the catalyst element was evenly distributed from the beginning by the ion implantation method or the ion doping method, the crystallization was extremely easy to proceed.
【００１６】本発明においては、活性領域の上にゲイト
電極が存在するので、’の工程で活性領域にじかに触
媒元素が密着したり、注入されたりすることはない。そ
のため、活性領域の特性を損なうことがない。また、適
当な温度・時間条件でアニールをおこなうと、ソース、
ドレインから結晶化が進行し、活性領域も結晶シリコン
となる。この結果、極めて高移動度のＴＦＴが得られ
る。In the present invention, since the gate electrode exists on the active region, the catalytic element is not directly adhered to or injected into the active region in the step '. Therefore, the characteristics of the active region are not impaired. Also, when annealing is performed under appropriate temperature and time conditions, the source,
Crystallization proceeds from the drain, and the active region also becomes crystalline silicon. As a result, an extremely high mobility TFT can be obtained.
【００１７】本発明において、ＴＦＤの構造について簡
単に述べると、従来のＴＦＤが、層構造を有していたの
に対し、本発明のＴＦＤは平面上（プレーナー）構造を
有することを特徴とする。本発明においては、ＴＦＴの
活性領域とＴＦＤの真性領域は同じアモルファスシリコ
ン膜を出発点とする。これは、本発明におけるアニール
温度が従来のものより５０℃以上も低下させることが可
能であるために実現したことである。このため、従来で
は、２層のシリコン膜の形成が必要とされていたのに対
し、本発明では１層のシリコン膜の成膜で足りてしま
う。そして、従来必要であった、Ｎ層、Ｐ層に関しては
ＴＦＴの不純物ドーピングの際に同時に平面的に形成す
ることによって得られる。すなわち、ＴＦＴにＮ型不純
物を注入するときにＴＦＤのＮ型領域を形成し、ＴＦＴ
にＰ型不純物を注入するときにＴＦＤのＰ型領域を形成
する。この結果、層間絶縁物も１層となる。In the present invention, the structure of the TFD will be briefly described. In contrast to the conventional TFD having a layered structure, the TFD of the present invention is characterized by having a planar (planar) structure. . In the present invention, the active region of the TFT and the intrinsic region of the TFD start from the same amorphous silicon film. This is achieved because the annealing temperature in the present invention can be lowered by 50 ° C. or more compared to the conventional one. For this reason, conventionally, it was necessary to form a two-layer silicon film, whereas in the present invention, formation of a single-layer silicon film is sufficient. Then, the N layer and the P layer, which have been conventionally required, can be obtained by forming the N layer and the P layer in a plane at the same time as the impurity doping of the TFT. That is, when the N-type impurity is injected into the TFT, the N-type region of the TFD is formed,
A P-type region of the TFD is formed when a P-type impurity is implanted into. As a result, the interlayer insulator also becomes one layer.
【００１８】このような平面的なＴＦＤは従来にない特
色を有する。従来のＴＦＤ（図４に示されるような形状
を有する）を例えば光センサーとして使用する場合に
は、半導体内部に発生する電界のかかる方向と光照射面
が垂直となり、光照射強度が電界のかかる方向で一様で
なく、効率よく電子・ホールを発生させ、外部に取り出
すことができなかった。また、層間のピンホール等によ
りＴＦＤがショートすることもあった。本発明において
は、ＴＦＤに生じる電界の方向が光照射面と平行である
ので、電界方向での光強度が一定となり、光電変換効率
が向上し、また、ショートも生じにくい。Such a planar TFD has a feature not heretofore available. When a conventional TFD (having a shape as shown in FIG. 4) is used as an optical sensor, for example, the direction in which the electric field generated inside the semiconductor is applied is perpendicular to the light irradiation surface, and the light irradiation intensity is applied by the electric field. The direction was not uniform, and electrons / holes were efficiently generated and could not be taken out to the outside. In addition, the TFD may be short-circuited due to pinholes between layers. In the present invention, since the direction of the electric field generated in the TFD is parallel to the light irradiation surface, the light intensity in the electric field direction is constant, the photoelectric conversion efficiency is improved, and a short circuit hardly occurs.
【００１９】さらに、本発明においては、触媒元素の作
用のために、通常の熱アニールによっては結晶化しない
１０００Å以下の薄いアモルファスシリコン膜も結晶化
する。ＴＦＴの段差部におけるゲイト絶縁膜のピンホー
ルや絶縁不良、ゲイト電極の断線等を防止する観点から
は、結晶シリコン膜の厚さは、１０００Å以下、好まし
くは５００Å以下が要求されていた。従来はレーザー結
晶化以外の方法では実現できなかったが、本発明によっ
て低温においても熱アニールによって実現できた。この
ことが歩留りのさらなる向上に寄与することは言うまで
もない。以下に実施例を用いて、より詳細に本発明を説
明する。Further, in the present invention, a thin amorphous silicon film having a thickness of 1000 Å or less, which is not crystallized by ordinary thermal annealing, is crystallized due to the action of the catalytic element. The thickness of the crystalline silicon film is required to be 1000 Å or less, preferably 500 Å or less from the viewpoint of preventing pinholes and insulation defects in the gate insulating film in the step portion of the TFT, and disconnection of the gate electrode. Conventionally, it could not be realized by a method other than laser crystallization, but according to the present invention, it could be realized by thermal annealing even at low temperature. It goes without saying that this contributes to further improvement in yield. Hereinafter, the present invention will be described in more detail with reference to examples.
【００２０】[0020]
【実施例】〔実施例１〕 図１に本実施例の作製工程の
断面図を示す。まず、基板（コーニング７０５９）１０
上にスパッタリング法によって厚さ２０００Åの酸化珪
素の下地膜１１を形成した。さらに、プラズマＣＶＤ法
によって、厚さ５００〜１５００Å、例えば１５００Å
の真性（Ｉ型）のアモルファスシリコン膜を堆積した。
次に得られたアモルファスシリコン膜をフォトリソグラ
フィー法によってパターニングし、島状シリコン領域１
２ａ（ＴＦＴ用）および１２ｂ（ＴＦＤ用）を形成し
た。さらに、スパッタリング法によって厚さ１０００Å
の酸化珪素膜１３をゲイト絶縁膜として堆積した。スパ
ッタリングには、ターゲットとして酸化珪素を用い、ス
パッタリング時の基板温度は２００〜４００℃、例えば
２５０℃、スパッタリング雰囲気は酸素とアルゴンで、
アルゴン／酸素＝０〜０．５、例えば０．１以下とし
た。引き続いて、減圧ＣＶＤ法によって、厚さ６０００
〜８０００Å、例えば６０００Åのシリコン膜（０．１
〜２％の燐を含む）を堆積した。なお、この酸化珪素と
シリコン膜の成膜工程は連続的におこなうことが望まし
い。そして、シリコン膜をパターニングして、ＴＦＴの
ゲイト電極１４ａ、１４ｂおよびＴＦＤのマスク材１４
ｃを形成した。（図１（Ａ））[Embodiment] [Embodiment 1] FIG. 1 shows a cross-sectional view of a manufacturing process of this embodiment. First, the substrate (Corning 7059) 10
An underlying film 11 of silicon oxide having a thickness of 2000 Å was formed on the upper surface by a sputtering method. Further, by the plasma CVD method, the thickness is 500 to 1500Å, for example 1500Å
Intrinsic (I-type) amorphous silicon film was deposited.
Next, the obtained amorphous silicon film is patterned by photolithography to form island-shaped silicon regions 1
2a (for TFT) and 12b (for TFD) were formed. Furthermore, the thickness is 1000Å by the sputtering method.
Was deposited as a gate insulating film. For sputtering, silicon oxide is used as a target, the substrate temperature during sputtering is 200 to 400 ° C., for example 250 ° C., the sputtering atmosphere is oxygen and argon,
Argon / oxygen = 0 to 0.5, for example, 0.1 or less. Subsequently, a thickness of 6000 is obtained by the low pressure CVD method.
~ 8000Å, eg 6000Å silicon film (0.1
˜2% phosphorus) was deposited. It is desirable that the steps of forming the silicon oxide and the silicon film are continuously performed. Then, the silicon film is patterned to form the gate electrodes 14a and 14b of the TFT and the mask material 14 of the TFD.
c was formed. (Fig. 1 (A))
【００２１】次に、図１（Ｂ）に示すように、フォトレ
ジストのマスク１５ａを形成し、プラズマドーピング法
によって、シリコン領域にゲイト電極をマスクとして不
純物（燐）を注入した。ドーピングガスとして、フォス
フィン（ＰＨ3 ）を用い、加速電圧を６０〜９０ｋＶ、
例えば８０ｋＶとした。ドーズ量は１×１０15〜８×１
０15ｃｍ-2、例えば、２×１０15ｃｍ-2とした。この結
果、ＴＦＴのＮ型の不純物領域１６ａ、ＴＦＤのＮ型の
不純物領域１７ｎが形成された。（図１（Ｂ））Next, as shown in FIG. 1B, a photoresist mask 15a was formed, and impurities (phosphorus) were implanted into the silicon region by plasma doping using the gate electrode as a mask. Phosphine (PH 3 ) is used as the doping gas, the acceleration voltage is 60 to 90 kV,
For example, it is set to 80 kV. Dose amount is 1 × 10 15 to 8 × 1
It was set to 0 15 cm -2 , for example, 2 × 10 15 cm -2 . As a result, the N-type impurity region 16a of the TFT and the N-type impurity region 17n of the TFD were formed. (Fig. 1 (B))
【００２２】次に、図１（Ｃ）に示すように、フォトレ
ジストのマスク１５ｂを形成し、プラズマドーピング法
によって、シリコン領域にゲイト電極をマスクとして不
純物（ホウ素）を注入した。ドーピングガスとして、ジ
ボラン（Ｂ2 Ｈ6 ）を用い、加速電圧を４０〜８０ｋ
Ｖ、例えば６５ｋＶとした。ドーズ量は１×１０15〜８
×１０15ｃｍ-2、例えば、５×１０15とした。この結
果、ＴＦＴのＰ型の不純物領域１６ｂ、ＴＦＤのＰ型の
不純物領域１７ｐが形成された。なお、このドーピング
不純物の導入の際には、ＴＦＤのマスク材１４ｃによっ
て、ＴＦＤのＮ型領域とＰ型領域に挟まれた領域には不
純物は注入ず、真性領域１７ｉとなる。不純物導入後、
ＴＦＤのマスク材１４ｃを除去した。（図１（Ｃ））Next, as shown in FIG. 1C, a photoresist mask 15b was formed, and impurities (boron) were implanted into the silicon region by plasma doping using the gate electrode as a mask. Diborane (B 2 H 6 ) was used as a doping gas, and the acceleration voltage was 40 to 80 k.
V, for example, 65 kV. The dose amount is 1 × 10 15 to 8
It was set to × 10 15 cm -2 , for example, 5 × 10 15 . As a result, the P-type impurity region 16b of the TFT and the P-type impurity region 17p of the TFD were formed. At the time of introducing this doping impurity, the mask material 14c of the TFD does not inject the impurity into the region sandwiched between the N-type region and the P-type region of the TFD, and becomes the intrinsic region 17i. After introducing impurities,
The TFD mask material 14c was removed. (Fig. 1 (C))
【００２３】さらに、図１（Ｄ）に示すように、ＴＦＤ
領域を覆ってフォトレジストのマスク１５ｃを形成し、
これを用いて、イオン注入法によってニッケルイオンを
注入した。ドーズ量は１×１０13〜５×１０14ｃｍ-2、
例えば５×１０13ｃｍ-2とした。この結果、ＴＦＴ領域
の不純物領域１６ａ、１６ｂには、５×１０18ｃｍ-3程
度の濃度でニッケルが注入された。（図１（Ｄ））Further, as shown in FIG.
Forming a photoresist mask 15c covering the region,
Using this, nickel ions were implanted by the ion implantation method. The dose amount is 1 × 10 13 to 5 × 10 14 cm -2 ,
For example, it is set to 5 × 10 13 cm -2 . As a result, nickel was implanted into the impurity regions 16a and 16b in the TFT region at a concentration of about 5 × 10 18 cm −3 . (Fig. 1 (D))
【００２４】その後、０．１〜１気圧の水素還元雰囲気
中、５００℃で４時間アニールすることによって、不純
物を活性化させた。このとき、先にニッケルの注入され
た領域１６ａ、１６ｂにはニッケルが拡散しているの
で、このアニールによって結晶化が容易に進行し、ドー
ピング不純物が活性化した。さらに、ゲイト電極の幅が
２０μｍ以下、好ましくは１０μｍ以下の場合には、不
純物領域からニッケルが拡散して、活性領域にまで結晶
化が進行した。一方、ＴＦＤの真性領域１６ｉのシリコ
ン中にはニッケルが存在しないので結晶化しなかった。Then, the impurities were activated by annealing at 500 ° C. for 4 hours in a hydrogen reducing atmosphere of 0.1 to 1 atm. At this time, since nickel has diffused into the regions 16a and 16b into which nickel was previously implanted, this annealing facilitates crystallization and activates the doping impurities. Further, when the width of the gate electrode was 20 μm or less, preferably 10 μm or less, nickel diffused from the impurity region and crystallization proceeded to the active region. On the other hand, nickel was not present in the silicon of the intrinsic region 16i of the TFD, so that it was not crystallized.
【００２５】続いて、厚さ６０００Åの酸化珪素膜１８
を層間絶縁物としてプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってＴＦＴ
の電極・配線１９ａ、１９ｂ、１９ｃ、ＴＦＤの電極・
配線１９ｄ、１９ｅを形成した。最後に、１気圧の水素
雰囲気で３５０℃、３０分のアニールをおこなった。以
上の工程によって半導体回路が完成した。（図１
（Ｅ））Then, a silicon oxide film 18 having a thickness of 6000Å is formed.
Is formed by plasma CVD as an interlayer insulator,
A contact hole is formed in this, and the TFT is made of a metal material, for example, a multilayer film of titanium nitride and aluminum.
Electrodes / wirings 19a, 19b, 19c, TFD electrodes /
The wirings 19d and 19e are formed. Finally, annealing was performed at 350 ° C. for 30 minutes in a hydrogen atmosphere of 1 atm. The semiconductor circuit is completed through the above steps. (Fig. 1
(E))
【００２６】本工程では、図から明らかなようにシリコ
ン膜、層間絶縁物を共に１層とすることができた。その
結果、成膜プロセスは大きく削減された。また、ニッケ
ルの濃度を２次イオン質量分析（ＳＩＭＳ）法によって
測定したところ、ＴＦＴの不純物領域においては、１×
１０18〜５×１０18ｃｍ-3のニッケルが検出された。一
方、ＴＦＤの真性領域では測定限界（１×１０16ｃ
ｍ-3）以下であった。In this step, both the silicon film and the interlayer insulator could be formed into one layer, as is clear from the figure. As a result, the film forming process was greatly reduced. Further, when the concentration of nickel was measured by the secondary ion mass spectrometry (SIMS) method, it was found that 1 × was found in the impurity region of the TFT.
10 18 to 5 × 10 18 cm −3 of nickel was detected. On the other hand, in the true region of TFD, the measurement limit (1 × 10 16 c
m -3 ) or less.
【００２７】本実施例の半導体回路のうち、ＴＦＤの部
分を図２（Ａ）に示す。このＴＦＤは光センサーとして
使用する場合には上方から光が入射される。このＴＦＤ
のＡ−Ａ’に沿ったエネルギーバンド図は、図２（Ｂ）
のように示される。The TFD portion of the semiconductor circuit of this embodiment is shown in FIG. When this TFD is used as an optical sensor, light is incident from above. This TFD
The energy band diagram along AA 'of FIG.
As shown.
【００２８】〔実施例２〕 図３に本実施例の作製工程
の断面図を示す。基板（コーニング７０５９）３０上に
スパッタリング法によって厚さ２０００Åの酸化珪素の
下地膜３１、さらにプラズマＣＶＤ法によってアモルフ
ァスシリコン膜を形成した。そして、アモルファスシリ
コン膜をパターニングして、島状シリコン領域３２ａ
（ＴＦＴ用）および３２ｂ（ＴＦＤ用）を形成した。さ
らに、テトラ・エトキシ・シラン（Ｓｉ（ＯＣ2 Ｈ5 ）
4 、ＴＥＯＳ）と酸素を原料として、プラズマＣＶＤ法
によってゲイト絶縁膜として、厚さ１０００Åの酸化珪
素３３を形成した。原料には、上記ガスに加えて、トリ
クロロエチレン（Ｃ2 ＨＣｌ3 ）を用いた。成膜前にチ
ャンバーに酸素を４００ＳＣＣＭ流し、基板温度３００
℃、全圧５Ｐａ、ＲＦパワー１５０Ｗでプラズマを発生
させ、この状態を１０分保った。その後、チャンバーに
酸素３００ＳＣＣＭ、ＴＥＯＳを１５ＳＣＣＭ、トリク
ロロエチレンを２ＳＣＣＭを導入して、酸化珪素膜の成
膜をおこなった。基板温度、ＲＦパワー、全圧は、それ
ぞれ３００℃、７５Ｗ、５Ｐａであった。成膜完了後、
チャンバーに１００Ｔｏｒｒの水素を導入し、３５０℃
で３５分の水素アニールをおこなった。[Embodiment 2] FIG. 3 shows a cross-sectional view of a manufacturing process of this embodiment. A 2000 Å-thick silicon oxide base film 31 was formed on a substrate (Corning 7059) 30 by a sputtering method, and an amorphous silicon film was formed by a plasma CVD method. Then, the amorphous silicon film is patterned to form the island-shaped silicon region 32a.
(For TFT) and 32b (for TFD) were formed. Furthermore, tetra-ethoxy-silane (Si (OC 2 H 5 ))
4 , TEOS) and oxygen were used as raw materials to form a silicon oxide 33 with a thickness of 1000 Å as a gate insulating film by a plasma CVD method. As the raw material, trichlorethylene (C 2 HCl 3 ) was used in addition to the above gas. Before film formation, oxygen is flown in the chamber at 400 SCCM and the substrate temperature is set to 300.
Plasma was generated at a temperature of 5 ° C., a total pressure of 5 Pa, and an RF power of 150 W, and this state was maintained for 10 minutes. After that, 300 SCCM of oxygen, 15 SCCM of TEOS and 2 SCCM of trichloroethylene were introduced into the chamber to form a silicon oxide film. The substrate temperature, RF power, and total pressure were 300 ° C., 75 W, and 5 Pa, respectively. After film formation is complete,
Introduce 100 Torr of hydrogen into the chamber, 350 ℃
Then, hydrogen annealing was performed for 35 minutes.
【００２９】引き続いて、スパッタリング法によって、
厚さ６０００〜８０００Å、例えば６０００Åのタンタ
ル膜を堆積した。なお、この酸化珪素３３とタンタル膜
の成膜工程は連続的におこなうことが望ましい。タンタ
ルの代わりに、クロム、モリブテン、タングステン、チ
タン等を用いてもよいが、いずれも後のアニール工程に
耐えられることが必要である。そして、タンタル膜をパ
ターニングして、ＴＦＴのゲイト電極３４ａ、３４ｂ、
ＴＦＤのマスク材３４ｃを形成した。さらに、このタン
タル配線の表面を陽極酸化して、表面に酸化物層を形成
した。陽極酸化は、酒石酸の１〜５％エチレングリコー
ル溶液中でおこなった。得られた酸化物層の厚さは２０
００Åであった。（図３（Ａ））Subsequently, by the sputtering method,
A tantalum film having a thickness of 6000 to 8000Å, for example, 6000Å was deposited. It is desirable that the steps of forming the silicon oxide 33 and the tantalum film be continuously performed. Chromium, molybdenum, tungsten, titanium, or the like may be used instead of tantalum, but it is required that they can withstand the subsequent annealing step. Then, by patterning the tantalum film, the gate electrodes 34a, 34b of the TFT,
A TFD mask material 34c was formed. Further, the surface of this tantalum wiring was anodized to form an oxide layer on the surface. Anodization was performed in a 1-5% ethylene glycol solution of tartaric acid. The thickness of the obtained oxide layer is 20.
It was 00Å. (Fig. 3 (A))
【００３０】次に、プラズマドーピング法によって、シ
リコン領域に不純物（燐）を注入した。ドーピングガス
として、フォスフィン（ＰＨ3 ）を用い、加速電圧を６
０〜９０ｋＶ、例えば８０ｋＶとした。ドーズ量は１×
１０15〜８×１０15ｃｍ-2、例えば、２×１０15ｃｍ-2
とした。このようにしてＮ型の不純物領域３５を形成し
た。（図３（Ｂ））Next, impurities (phosphorus) were implanted into the silicon region by the plasma doping method. Phosphine (PH 3 ) was used as the doping gas, and the acceleration voltage was 6
It was set to 0 to 90 kV, for example, 80 kV. 1x dose
10 15 to 8 × 10 15 cm -2 , for example, 2 × 10 15 cm -2
And Thus, the N-type impurity region 35 was formed. (Fig. 3 (B))
【００３１】さらに、左側のＴＦＴ（Ｎチャネル型ＴＦ
Ｔ）およびＴＦＤの右側の領域（Ｎ型領域）をフォトレ
ジスト３６ａでマスクして、再び、プラズマドーピング
法で右側のＴＦＴ（ＰチャネルＴＦＴ）のシリコン領域
およびＴＦＤの左側の領域（Ｐ型領域）に不純物（ホウ
素）を注入した。ドーピングガスとして、ジボラン（Ｂ
2 Ｈ6 ）を用い、加速電圧を５０〜８０ｋＶ、例えば６
５ｋＶとした。ドーズ量は１×１０15〜８×１０15ｃｍ
-2、例えば、先に注入された燐より多い５×１０15ｃｍ
-2とした。この結果、ＴＦＴのＮ型の不純物領域３７
ａ、同Ｐ型領域３７ｂおよびＴＦＤのＮ型領域３８ｎ、
Ｐ型領域３８ｐを形成した。（図３（Ｄ）） 次いで、ＴＦＤの領域にフォトレジストによってマスク
３６ｂを形成し、イオン注入法によって、ニッケルイオ
ンを注入した。ドーズ量は１×１０13〜５×１０14ｃｍ
-2、例えば５×１０13ｃｍ-2とした。この結果、ＴＦＴ
の不純物領域３７ａ、３７ｂには、５×１０18ｃｍ-3程
度の濃度でニッケルが注入された。（図３（Ｄ））Further, the left TFT (N-channel type TF
T) and the region on the right side of the TFD (N-type region) are masked with the photoresist 36a, and again the silicon region of the TFT on the right side (P-channel TFT) and the region on the left side of the TFD (P-type region) are formed by plasma doping. Impurity (boron) was injected into. As a doping gas, diborane (B
2 H 6 ) and an acceleration voltage of 50 to 80 kV, for example 6
It was set to 5 kV. Dose amount is 1 × 10 15 to 8 × 10 15 cm
-2 , eg 5 × 10 15 cm more than the previously injected phosphorus
-2 . As a result, the N-type impurity region 37 of the TFT is formed.
a, the P-type region 37b and the N-type region 38n of the TFD,
A P-type region 38p was formed. (FIG. 3D) Next, a mask 36b was formed in the TFD region with a photoresist, and nickel ions were implanted by an ion implantation method. Dose amount is 1 × 10 13 to 5 × 10 14 cm
-2 , for example, 5 × 10 13 cm -2 . As a result, the TFT
Nickel was implanted into the impurity regions 37a and 37b at a concentration of about 5 × 10 18 cm −3 . (Fig. 3 (D))
【００３２】その後、０．１〜１気圧の水素還元雰囲気
中、５００℃で４時間アニールすることによって、不純
物を活性化させた。このとき、先にニッケルの注入され
た領域３７ａ、３７ｂでは、このアニールによって結晶
化が容易に進行し、ドーピング不純物が活性化した。一
方、ＴＦＤの真性領域３８ｉのシリコン中にはニッケル
が存在しないので結晶化しなかった。続いて、厚さ２０
００Åの酸化珪素膜３９を層間絶縁物としてプラズマＣ
ＶＤ法によって形成し、これにコンタクトホールを形成
して、金属材料、例えば、窒化チタンとアルミニウムの
多層膜によってＴＦＴの電極・配線４０ａ、４０ｂ、４
０ｃ、ＴＦＤの電極・配線４０ｄ、４０ｅを形成した。
最後に、１気圧の水素雰囲気で３５０℃、３０分のアニ
ールをおこなった。以上の工程によって半導体回路が完
成した。（図３（Ｅ））Then, the impurities were activated by annealing at 500 ° C. for 4 hours in a hydrogen reducing atmosphere of 0.1 to 1 atm. At this time, in the regions 37a and 37b into which nickel was previously implanted, the crystallization easily proceeded by this annealing, and the doping impurities were activated. On the other hand, since nickel was not present in the silicon of the intrinsic region 38i of TFD, it was not crystallized. Then, thickness 20
Plasma C using a silicon oxide film 39 of 00Å as an interlayer insulator
The TFT electrodes / wirings 40a, 40b, 4 and
0c and TFD electrodes / wirings 40d and 40e were formed.
Finally, annealing was performed at 350 ° C. for 30 minutes in a hydrogen atmosphere of 1 atm. The semiconductor circuit is completed through the above steps. (Fig. 3 (E))
【００３３】本実施例では、ＴＦＤのマスク材３４ｃ
は、他のゲイト電極配線とは絶縁されており、浮遊電位
状態とした。しかし、この場合には何らかの電荷の蓄積
によってＴＦＤの動作が妨げられることがある。もし、
安定な動作が要求されるのであれば、ＴＦＤのＰ型領域
もしくはＮ型領域と同電位とするとよい。また、本実施
例では、真性領域３８ｉ上にはマスク材３４ｃが存在し
ているので、ＴＦＤを光センサーとして使用する場合に
は、基板側から光を入射させることが必要である。In this embodiment, the TFD mask material 34c is used.
Is insulated from other gate electrode wirings and is in a floating potential state. However, in this case, the operation of the TFD may be hindered by the accumulation of some electric charge. if,
If stable operation is required, it may be set to the same potential as the P-type region or N-type region of the TFD. Further, in this embodiment, since the mask material 34c is present on the intrinsic region 38i, when the TFD is used as an optical sensor, it is necessary to make light incident from the substrate side.
【００３４】作製されたＴＦＴの特性は従来の６００℃
のアニールによって結晶化する工程によって作製された
ものとは何ら劣るところはなかった。例えば、本実施例
によって作成したシフトレジスタは、ドレイン電圧１５
Ｖで１１ＭＨｚ、１７Ｖで１６ＭＨｚの動作を確認でき
た。また、信頼性の試験においても従来のものとの差を
見出せなかった。The characteristics of the manufactured TFT are 600 ° C. of the conventional one.
There was nothing inferior to the one produced by the step of crystallizing by annealing. For example, the shift register manufactured according to this embodiment has a drain voltage of 15
Operation at 11 MHz at V and 16 MHz at 17 V was confirmed. Also, in the reliability test, no difference from the conventional one was found.
【００３５】[0035]
【発明の効果】本発明によって、結晶性シリコンＴＦＴ
とアモルファスシリコンＴＦＤを有する半導体回路を作
製するプロセスを削減し、量産性を高めることができ
た。また、本発明は、例えば、５００℃というような低
温、かつ、４時間という短時間でシリコンの結晶化をお
こなうことによっても、スループットを向上させること
ができる。加えて、従来、６００℃以上のプロセスを採
用した場合にはガラス基板の縮みやソリが歩留り低下の
原因として問題となっていたが、本発明を利用すること
によってそのような問題点は一気に解消してしまう。According to the present invention, a crystalline silicon TFT is provided.
The number of processes for manufacturing a semiconductor circuit having amorphous silicon TFD can be reduced and mass productivity can be improved. Further, the present invention can also improve the throughput by crystallization of silicon at a low temperature of 500 ° C. and a short time of 4 hours, for example. In addition, conventionally, when a process of 600 ° C. or higher is adopted, shrinkage or warpage of the glass substrate has been a problem as a cause of a decrease in yield, but by using the present invention, such a problem is solved at once. Resulting in.
【００３６】このことは、大面積の基板を一度に処理で
きることを意味するものである。すなわち、大面積基板
を処理することによって、１枚の基板から多くの集積回
路等を切りだすことによって単価を大幅に低下させるこ
とができる。このように本発明は工業上有益な発明であ
る。This means that a large area substrate can be processed at one time. That is, by processing a large-area substrate, a large number of integrated circuits or the like can be cut out from one substrate, whereby the unit price can be significantly reduced. Thus, the present invention is an industrially useful invention.
【図１】 実施例１の作製工程断面図を示す。1A to 1C are cross-sectional views of a manufacturing process of Example 1.
【図２】 実施例１で得られたＴＦＤおよびそのバン
ド図を示す。FIG. 2 shows the TFD obtained in Example 1 and its band diagram.
【図３】 実施例２の作製工程断面図を示す。3A to 3C are sectional views showing a manufacturing process of the second embodiment.
【図４】 従来の作製工程例（断面図）を示す。FIG. 4 shows a conventional manufacturing process example (cross-sectional view).
１０・・・基板 １１・・・下地絶縁膜（酸化珪素） １２・・・島状シリコン領域 １３・・・ゲイト絶縁膜（酸化珪素） １４・・・ゲイト電極およびマスク材（燐ドープされた
シリコン） １５・・・ドーピングマスク（フォトレジスト） １６・・・ＴＦＴのソース、ドレイン領域 １７・・・ＴＦＤの不純物領域・真性領域 １８・・・層間絶縁物（酸化珪素） １９・・・金属配線・電極（窒化チタン／アルミニウ
ム）DESCRIPTION OF SYMBOLS 10 ... Substrate 11 ... Base insulating film (silicon oxide) 12 ... Island silicon region 13 ... Gate insulating film (silicon oxide) 14 ... Gate electrode and mask material (phosphorus-doped silicon) ) 15 ... Doping mask (photoresist) 16 ... TFT source / drain region 17 ... TFD impurity region / intrinsic region 18 ... Interlayer insulator (silicon oxide) 19 ... Metal wiring Electrode (titanium nitride / aluminum)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ 9056−4Ｍ ３１１ Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication location H01L 29/784 9056-4M H01L 29/78 311 Y 9056-4M 311 C
Claims (5)
膜トランジスタと少なくとも１つの薄膜ダイオードを有
し、前記薄膜トランジスタの活性領域（チャネル形成領
域）を形成する半導体膜は、前記薄膜ダイオードのＮ型
領域、Ｐ型領域および真性領域（Ｉ層）と同じ層の半導
体膜であり、また、前記薄膜トランジスタのソース、ド
レイン領域に含まれるシリコンの結晶化を促進する触媒
元素の濃度は１×１０17ｃｍ-3もしくはそれ以上の濃
度、かつ２×１０20ｃｍ-3未満であることを特徴とする
半導体回路。1. A semiconductor film having at least one thin film transistor and at least one thin film diode formed on a substrate, wherein a semiconductor film forming an active region (channel forming region) of the thin film transistor is an N-type region of the thin film diode, The semiconductor film is in the same layer as the P-type region and the intrinsic region (I layer), and the concentration of the catalyst element that promotes crystallization of silicon contained in the source and drain regions of the thin film transistor is 1 × 10 17 cm −3. Alternatively, the semiconductor circuit is characterized by having a concentration of not less than 2 × 10 20 cm −3 .
２次イオン質量分析法によって得られた最小値によって
定義されることを特徴とする半導体回路。2. The concentration of the catalytic element according to claim 1,
A semiconductor circuit characterized by being defined by a minimum value obtained by secondary ion mass spectrometry.
ル、鉄、コバルト、白金の少なくとも１つであることを
特徴とする半導体回路。3. The semiconductor circuit according to claim 1, wherein the catalytic element is at least one of nickel, iron, cobalt and platinum.
膜トランジスタと少なくとも１つの薄膜ダイオードを有
し、前記薄膜トランジスタの活性領域（チャネル形成領
域）を形成する半導体膜は、前記薄膜ダイオードのＮ型
領域、Ｐ型領域および真性領域（Ｉ層）と同じ層の半導
体膜であり、また、前記薄膜トランジスタのソース、ド
レイン領域は結晶シリコンにより、また、前記薄膜ダイ
オードのＮ型領域、Ｐ型領域は実質的にアモルファスシ
リコンから構成されていることを特徴とする半導体回
路。4. A semiconductor film having at least one thin film transistor and at least one thin film diode formed on a substrate, wherein a semiconductor film forming an active region (channel forming region) of the thin film transistor is an N-type region of the thin film diode, The semiconductor film is in the same layer as the P-type region and the intrinsic region (I layer), the source and drain regions of the thin film transistor are made of crystalline silicon, and the N-type region and P-type region of the thin film diode are substantially A semiconductor circuit characterized by being composed of amorphous silicon.
する第１の工程と、 前記アモルファスシリコン膜上に絶縁被膜および薄膜ト
ランジスタのゲイト電極、および薄膜ダイオードのマス
ク材を形成する第２の工程と、 前記ゲイト電極およびマスク材をマスクとして、アモル
ファスシリコン膜にドーピング不純物を、また、薄膜ト
ランジスタを構成するアモルファスシリコン膜に関して
は、結晶化を促進する触媒元素をそれぞれ添加する第３
の工程と、 前記シリコン膜を熱アニールすることによって、導入さ
れた不純物の活性化をおこなう第４の工程とを有するこ
とを特徴とする半導体回路の作製方法。5. A first step of forming an amorphous silicon film on a substrate, a second step of forming an insulating film and a gate electrode of a thin film transistor, and a mask material of a thin film diode on the amorphous silicon film, Using the gate electrode and the mask material as a mask, a doping impurity is added to the amorphous silicon film, and a catalyst element that promotes crystallization is added to the amorphous silicon film forming the thin film transistor.
And a fourth step of activating the introduced impurities by thermally annealing the silicon film.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08674593A JP3347804B2 (en) | 1993-03-22 | 1993-03-22 | Method for manufacturing semiconductor circuit |
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| JP3347804B2 JP3347804B2 (en) | 2002-11-20 |
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ID=13895331
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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