JPH06275646A - Method of forming thin film transistor - Google Patents

Abstract

PURPOSE:To repair an insulating film after formation, improve the characteristics of the interface between the insulating film and semiconductor and the interface between the insulating film and gate electrode material, and obtain a thin film transistor more excellent in characteristics. CONSTITUTION:An island type non-single crystal semiconductor region 3 is formed on a substrate 1. An insulating film 4 covering the non-single crystal region 3, and a gate electrode 5 which is formed on the insulating film 4 by using material capable of anodic oxidation are formed. The substrate 1 is dipped in electrolytic solution, and a current is made to flow using the gate electrode 5 as the anode. Thereby an anodic oxidation material film 6 is formed on the surface of the gate electrode 5. A part or the whole part of the insulating film 4 on the semiconductor region 3 except the part under the gate electrode 5 is eliminated. The substrate 1 is dipped in electrolytic solution, and a positive voltage or a negative voltage is applied to the gate electrode 5. Thereby the characteristics of a TFT can be remarkably improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、非単結晶半導体薄膜を
有する薄膜トランジスタ（ＴＦＴ）の作製方法に関する
ものである。本発明によって作製される薄膜トランジス
タは、ガラス等の絶縁基板上、単結晶シリコン等の半導
体基板上、いずれにも形成される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor (TFT) having a non-single crystal semiconductor thin film. The thin film transistor manufactured by the present invention is formed on either an insulating substrate such as glass or a semiconductor substrate such as single crystal silicon.

【０００２】[0002]

【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、利用する半導体の材料
・結晶状態によって、アモルファスシリコンＴＦＴや結
晶性シリコンＴＦＴというように区別されている。2. Description of the Related Art Recently, research has been conducted on an insulating gate type semiconductor device having a thin film active layer (also called an active region) on an insulating substrate. In particular, thin-film insulating gate transistors, so-called thin film transistors (TFTs), have been eagerly studied. These are distinguished as an amorphous silicon TFT or a crystalline silicon TFT depending on the material / crystal state of the semiconductor used.

【０００３】結晶半導体は、アモルファス半導体よりも
電界移動度が大きく、したがって、高速動作が可能であ
る。また、結晶性シリコンでは、ＮＭＯＳのＴＦＴだけ
でなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯ
Ｓ回路を形成することが可能である。このため、特に最
近では結晶シリコンを使用したＴＦＴが盛んに研究され
ている。A crystalline semiconductor has a larger electric field mobility than an amorphous semiconductor, and therefore can operate at high speed. Also, with crystalline silicon, not only NMOS TFTs but also PMOS TFTs can be obtained in the same way, so CMO
It is possible to form S circuits. Therefore, particularly recently, TFTs using crystalline silicon have been actively researched.

【０００４】[0004]

【発明が解決しようとする課題】これまでの実績からこ
のようなゲイト絶縁型素子を作製する上で、最も良好な
特性が得られるのはシリコンの熱酸化膜のゲイト絶縁膜
であった。しかしながら、熱酸化膜を得るには１０００
℃程度の温度で処理することが必要であった。このよう
な温度では使用する基板材料が限られてしまうので、こ
のようなＴＦＴの作製には、スパッタリングや各種化学
気相成長（ＣＶＤ）法によって作製された絶縁膜が用い
られてきた。In producing such a gate insulation type element from the past results, it is the gate insulation film which is the thermal oxide film of silicon that has the best characteristics. However, to obtain a thermal oxide film, 1000
It was necessary to treat at a temperature of about ° C. Since the substrate material to be used is limited at such a temperature, an insulating film produced by sputtering or various chemical vapor deposition (CVD) methods has been used for producing such a TFT.

【０００５】これらの絶縁膜の作製にはそれほどの高温
は要求されないので基板に対する制約は解消された。そ
の一方で、このような気相成長法によって作製された絶
縁皮膜は、界面準位密度が高いことやピンホール等の欠
陥が数多く存在することが問題となっていた。そして、
このような欠陥のリペア（改修）や特性の改善に関して
は、成膜後には何ら処置をすることができず、もっぱら
成膜条件の最適化によって対処しているのが現状であっ
た。本発明はこの問題点に鑑みてなされたものであり、
成膜後の絶縁膜のリペア、および絶縁膜と半導体、ある
いは絶縁膜とゲイト電極材料の界面の特性の改善をおこ
ない、よってより特性の優れたＴＦＴを得る方法を提供
する。Since the production of these insulating films does not require a high temperature, the restriction on the substrate has been resolved. On the other hand, the insulating film produced by such a vapor phase growth method has a problem that the interface state density is high and many defects such as pinholes are present. And
Regarding the repair (repair) of such defects and the improvement of the characteristics, no treatment can be performed after the film formation, and the current situation is that the film formation conditions are exclusively optimized. The present invention has been made in view of this problem,
A method of obtaining a TFT having more excellent characteristics by repairing an insulating film after film formation and improving characteristics of an interface between the insulating film and a semiconductor or between an insulating film and a gate electrode material.

【０００６】[0006]

【課題を解決するための手段】本発明人の研究では、ゲ
イト絶縁膜をはさんで、ゲイト電極と半導体層との間に
正もしくは負の電圧を印加するとＴＦＴの特性が著しく
改善することを見いだした。この効果を電流キュアもし
くは電流アニールと称することとする。印加する電圧に
関しては、いずれでも電流キュア効果が生じるのではな
く、例えば、Ｎチャネル型ＴＦＴ（ソース、ドレインが
Ｎ型）の場合には、ゲイト電極に正の電圧を印加するこ
とが必要で、その逆ではかえって特性が顕著に改善され
なかった。Ｐチャネル型ＴＦＴ（ソース、ドレインがＰ
型）の場合にも、同様でゲイト電極に負の電圧を印加す
ることが好ましかった。According to the research conducted by the present inventors, it was found that applying a positive or negative voltage between the gate electrode and the semiconductor layer across the gate insulating film significantly improves the characteristics of the TFT. I found it. This effect will be referred to as current curing or current annealing. Regarding the applied voltage, the current cure effect does not occur in any case. For example, in the case of an N-channel TFT (source and drain are N-type), it is necessary to apply a positive voltage to the gate electrode. On the contrary, the characteristics were not significantly improved. P-channel TFT (source and drain are P
Similarly, it was preferable to apply a negative voltage to the gate electrode.

【０００７】このような電流キュア効果は、一つには電
気化学的効果によって、酸化膜のピンホールが埋められ
ることによって生じる。すなわち、ゲイト絶縁膜の厚さ
に不均一性があると、印加された電圧によって、不均一
な部分をならすようにイオン（主として酸素イオン）が
移動する現象である。この結果、ゲイト絶縁膜のＴＦＴ
内での均一性が良くなる。Such current curing effect is caused, in part, by filling the pinholes in the oxide film due to the electrochemical effect. That is, when the thickness of the gate insulating film is non-uniform, ions (mainly oxygen ions) move by the applied voltage so as to smooth the non-uniform portion. As a result, the gate insulating film TFT
The homogeneity within is improved.

【０００８】他の一つは、電流による発熱によって、実
質的に高温でのアニール処理と同じ効果がもたらされる
ことである。すなわち、固定電荷を一掃し、不対結合手
に適切なイオンおよび珪素の不対結合手同志を結合さ
せ、界面準位密度を低下させる。このようなことを基板
全体にわたっておこなうには１０００℃程度の高温が必
要であるが、電流キュアにおいては基板全体としては室
温または冷却下の液体中でおこなわれる。しかしなが
ら、ミクロには、特に問題となるゲイト絶縁膜の微少な
領域においては１０００℃に相当するエネルギー（０．
１ｅＶ程度）の処理がおこなわれている。The other is that the heat generated by the electric current brings about the same effect as the annealing treatment at a substantially high temperature. That is, the fixed charges are swept away, and appropriate ions and silicon unpaired bonds are bonded to the unpaired bonds, and the interface state density is lowered. Although a high temperature of about 1000 ° C. is required to perform such a process over the entire substrate, current cure is performed at room temperature or in a liquid under cooling for the entire substrate. However, microscopically, in a very small area of the gate insulating film, which is particularly problematic, the energy (1000 μC) corresponding to 1000 ° C.
Processing of about 1 eV).

【０００９】例えば、ＴＦＴのソース、ドレインを同電
位とし、これとゲイト電極の間に電圧を印加したときの
状態を図２に示す。（第２図（Ａ）〜（Ｄ））第２図
（Ａ）および（Ｃ）は第１図（Ａ）におけるＡ−Ａ’断
面におけるエネルギーバンド図を示す。また、第２図
（Ｂ）、（Ｄ）は、第１図（Ａ）におけるＢ−Ｂ’断面
のエネルギーバンド図を示す。ここではソース、ドレイ
ンにはドーピングがされていないものとし、ゲイト電極
下の活性領域と同じく真性であるとする。図２（Ａ）お
よび（Ｂ）はゲイト電極に正の、図２（Ｃ）および
（Ｄ）はゲイト電極に負の電圧を印加したものである。
いずれもゲイト電極とゲイト絶縁膜の近傍でバンドが印
加電圧の影響によって急激に曲げられ、酸化珪素−珪素
界面の珪素近傍はディープインバージョンが形成され
る。そして、電子やホール（正孔）が、第２図（Ａ）、
（Ｃ）に示すごとく、エネルギーバンドの急勾配な部分
で加速され、再結合中心を介して、互いに再結合する。
するとこの再結合で運動エネルギーを失い、局所的に発
光し、不対結合手どうしを再結合し、中和するのであ
る。また、第２図（Ｂ）、（Ｄ）に示すごとく、半導体
内部から電子またはホールが界面を経て、ゲイト絶縁膜
に高エネルギーのまま突入する。そして、この電子やホ
ールが格子と衝突して、局所的には多大な発熱が生じる
のである。For example, FIG. 2 shows a state in which the source and drain of the TFT have the same potential and a voltage is applied between this and the gate electrode. (FIGS. 2 (A) to (D)) FIGS. 2 (A) and (C) show energy band diagrams in the AA ′ cross section in FIG. 1 (A). Further, FIGS. 2B and 2D are energy band diagrams of the BB ′ cross section in FIG. 1A. Here, it is assumed that the source and drain are not doped, and that they are as intrinsic as the active region under the gate electrode. 2 (A) and 2 (B), a positive voltage is applied to the gate electrode, and FIGS. 2 (C) and 2 (D) are applied to the gate electrode with a negative voltage.
In both cases, the band is sharply bent near the gate electrode and the gate insulating film under the influence of the applied voltage, and deep inversion is formed in the vicinity of silicon at the silicon oxide-silicon interface. Then, electrons and holes are generated in FIG.
As shown in (C), they are accelerated in the steep part of the energy band and recombine with each other via the recombination center.
Then, this recombination loses kinetic energy, locally emits light, and recombines and neutralizes unpaired hands. Further, as shown in FIGS. 2B and 2D, electrons or holes rush from the inside of the semiconductor through the interface into the gate insulating film with high energy. Then, the electrons and holes collide with the lattice, and a large amount of heat is locally generated.

【００１０】さて、実験的には上記のような効果は明ら
かに確かめられるのであるが、量産的に実行するには非
常な困難があった。一つには半導体領域とゲイト電極と
にどのように電圧を印加するかという問題であった。Although the above effects can be clearly confirmed experimentally, it was very difficult to carry out the method in mass production. One problem was how to apply a voltage to the semiconductor region and the gate electrode.

【００１１】実験的にはゲイト電極と半導体領域を電線
でつなげば良いのであるが、量産的にはそのような手法
は現実的でない。この問題に関しては、本発明人は、室
温または冷却された電解溶液を使用することを考えつい
た。この溶液は局部加熱が強く生じすぎ、永久破壊に至
ることを防ぐクールシンク（冷却媒体）の作用も有す
る。動作を概説すると、例えば、図１（Ａ）のようなＴ
ＦＴ素子を考える。ＴＦＴは、基板１、下地絶縁膜２上
に形成され、島状半導体領域３とゲイト絶縁膜４、ゲイ
ト電極５からなる。そして、ゲイト電極５の周囲には絶
縁膜６が形成されている。この絶縁膜６は、電解溶液を
使用する場合には極めて重要である。この絶縁膜６は通
常はゲイト電極を陽極酸化して得られる酸化膜を用いる
とよい。Although it is experimentally possible to connect the gate electrode and the semiconductor region with an electric wire, such a method is not practical for mass production. With regard to this problem, the inventor has come up with using an electrolytic solution at room temperature or cooled. This solution also has the function of a cool sink (cooling medium) that prevents local heating from occurring too much and causing permanent destruction. When the operation is outlined, for example, as shown in FIG.
Consider an FT element. The TFT is formed on the substrate 1 and the base insulating film 2, and is composed of the island-shaped semiconductor region 3, the gate insulating film 4, and the gate electrode 5. An insulating film 6 is formed around the gate electrode 5. This insulating film 6 is extremely important when an electrolytic solution is used. As the insulating film 6, it is usually preferable to use an oxide film obtained by anodizing the gate electrode.

【００１２】図では１つのＴＦＴしか書かれていない
が、同じ基板上にいくつものＴＦＴが独立に存在してい
るものとする。そして、ゲイト電極に電圧を印加するこ
とによってゲイト絶縁膜の上下に電位差を生じさせて、
電流キュアをおこなうことができる。Although only one TFT is shown in the figure, it is assumed that several TFTs exist independently on the same substrate. Then, by applying a voltage to the gate electrode, a potential difference is generated above and below the gate insulating film,
Current cure can be performed.

【００１３】このようなＴＦＴの等価回路は図１（Ｂ）
に示される。すなわち、ゲイト電極の電位はＶ_G であ
る。そして、ゲイト電極から見ると、絶縁膜６（抵抗Ｒ
₁ ）を通して電解溶液へ達するルートと、ゲイト電極の
下のゲイト絶縁膜４（抵抗Ｒ₂）、半導体領域３（抵抗
Ｒ₄ ）、再びゲイト絶縁膜４（抵抗Ｒ₃ ）を通して電解
溶液に達するルートの２種類がある。そして、この抵抗
Ｒ₁ 、Ｒ₂ 、Ｒ₃ 、Ｒ₄を加減することによってゲイト
電極下のゲイト絶縁膜に印加される電圧Ｖ_CGの値を最適
化できることは明らかであろう。An equivalent circuit of such a TFT is shown in FIG.
Shown in. That is, the potential of the gate electrode is V _G. When viewed from the gate electrode, the insulating film 6 (resistor R
₁ ) to the electrolytic solution, the route to reach the electrolytic solution through the gate insulating film 4 (resistor R ₂ ) below the gate electrode, the semiconductor region 3 (resistor R ₄ ) and again the gate insulating film 4 (resistor R ₃ ). There are two types. It will be apparent that the value of the voltage V _CG applied to the gate insulating film under the gate electrode can be optimized by adjusting the resistances R ₁ , R ₂ , R ₃ and R ₄ .

【００１４】もし、絶縁膜６が存在しない場合には、Ｒ
₁ ＝０なので、Ｖ_CG＝０であり、ゲイト絶縁膜に電圧が
印加されることはない。したがって、絶縁膜６が存在す
ることは必要である。また、回路から明らかなように、
Ｒ₁ ＜Ｒ₂ ＋Ｒ₃ ＋Ｒ₄ であれば、Ｖ_CGの大きさは、絶
縁膜６にかかる電圧の大きさよりも小さくなる。Ｖ_CGの
大きさとしては、３０〜８０Ｖが必要であることが実験
からわかっているが、このような高い電圧を得るには、
Ｒ₁ を高くし、Ｒ₃ を下げることが望ましい。If the insulating film 6 does not exist, R
_{Since 1} = 0, V _CG = 0 and no voltage is applied to the gate insulating film. Therefore, it is necessary for the insulating film 6 to be present. Also, as is clear from the circuit,
If R ₁ <R ₂ + R ₃ + R ₄ , the magnitude of V _CG is smaller than the magnitude of the voltage applied to the insulating film 6. Experiments have shown that the magnitude of V _CG needs to be 30 to 80 V, but in order to obtain such a high voltage,
It is desirable to raise R ₁ and lower R ₃ .

【００１５】具体的には半導体領域３上に設けられたゲ
イト絶縁膜４のうち、ゲイト電極下の部分以外の領域
で、一様にそれを薄くするか、もしくはその一部、もし
くは全部を除去してしまうことである。例えば、全部を
除去してしまえば、Ｒ₃ ＝０であるので、Ｖ_CGは格段に
上昇する。また、絶縁膜６を厚くすることも効果があ
る。この結果、ゲイト電極に印加する電圧Ｖ_G をそれほ
ど大きくしなくとも有効な電流キュアをおこなうことが
できる。また、Ｎチャネル型ＴＦＴには正の、Ｐチャネ
ル型ＴＦＴには負の電圧を、それぞれ印加すればよい。Specifically, in the gate insulating film 4 provided on the semiconductor region 3, it is uniformly thinned in a region other than the portion under the gate electrode, or part or all thereof is removed. Is to do. For example, if all are removed, R ₃ = 0, so V _CG rises dramatically. Further, thickening the insulating film 6 is also effective. As a result, effective current curing can be performed without increasing the voltage V _G applied to the gate electrode so much. Further, a positive voltage may be applied to the N-channel TFT and a negative voltage may be applied to the P-channel TFT.

【００１６】なお、絶縁膜６としてゲイト電極材料の陽
極酸化物を用いるのであれば、ゲイト電極にはアルミニ
ウム、タンタル、シリコン、チタン、タングステン、ク
ロム等を用いればよい。また、このような電解溶液は反
応が均一に行なわれるように一定の温度に保つことが望
ましい。本発明は電解溶液を用いることを特徴とする
が、電解溶液においては冷却（＝熱拡散）が容易である
ので、局所的な過剰発熱による破壊を防止することがで
きる。If anodic oxide of the gate electrode material is used as the insulating film 6, aluminum, tantalum, silicon, titanium, tungsten, chromium or the like may be used for the gate electrode. Further, it is desirable that such an electrolytic solution is kept at a constant temperature so that the reaction can be carried out uniformly. The present invention is characterized by using an electrolytic solution. However, since the electrolytic solution can be easily cooled (= thermal diffusion), it is possible to prevent destruction due to local excessive heat generation.

【００１７】図６には本発明の電流キュアをおこなう装
置の概要を示す。電解槽７内に電解液８を満たし、これ
に白金、パラジウム等の耐酸化性に優れた電極１０と基
板９を浸漬する。基板の浸漬に関しては、図６（Ａ）の
ようにじかに溶液に浸漬する方法と、図６（Ｂ）のよう
に、基板の支持板９Ａに基板９を固定して浸漬する方法
の２通りが考えられる。これらの電極、基板から取り出
された端子Ａ、Ｂには正もしくは負の電圧が印加され
る。以下に実施例を示し、本発明を実施する場合の具体
的な方法について説明する。FIG. 6 shows an outline of an apparatus for performing current curing according to the present invention. The electrolytic bath 7 is filled with an electrolytic solution 8, and an electrode 10 having excellent oxidation resistance such as platinum and palladium and a substrate 9 are immersed in the electrolytic solution 8. Regarding the immersion of the substrate, there are two methods: a method of directly immersing the substrate in the solution as shown in FIG. 6 (A) and a method of fixing the substrate 9 on the support plate 9A of the substrate as shown in FIG. 6 (B). Conceivable. A positive or negative voltage is applied to these electrodes and terminals A and B taken out from the substrate. Examples will be shown below to describe specific methods for carrying out the present invention.

【００１８】[0018]

【実施例】【Example】

〔実施例１〕 図３に本実施例の作製工程の断面図を示
す。本実施例はＮチャネルＴＦＴの作製例である。ま
ず、基板（コーニング７０５９）１１上にスパッタリン
グ法によって厚さ２０００Åの酸化珪素の下地膜１２を
形成した。さらに、プラズマＣＶＤ法によって、厚さ５
００〜１５００Å、例えば１５００Åの真性（Ｉ型）の
アモルファスシリコン膜を、さらにその上にスパッタリ
ング法によって厚さ２００Åの酸化珪素膜を堆積した。
そして、このアモルファスシリコン膜を窒素雰囲気中、
６００℃、４８時間アニールして結晶化させた。Example 1 FIG. 3 shows a cross-sectional view of the manufacturing process of this example. This example is an example of manufacturing an N-channel TFT. First, a base film 12 of silicon oxide having a thickness of 2000Å was formed on a substrate (Corning 7059) 11 by a sputtering method. Furthermore, by plasma CVD method, the thickness of 5
An intrinsic (I-type) amorphous silicon film having a thickness of 00 to 1500Å, for example 1500Å, and a silicon oxide film having a thickness of 200Å were further deposited thereon by a sputtering method.
Then, in a nitrogen atmosphere, this amorphous silicon film is
Crystallization was performed by annealing at 600 ° C. for 48 hours.

【００１９】結晶化工程後、シリコン膜をパターニング
して、島状シリコン領域１３を形成し、さらに、スパッ
タリング法によって厚さ１０００Åの酸化珪素膜１４を
ゲイト絶縁膜として堆積した。スパッタリングには、タ
ーゲットとして酸化珪素を用い、スパッタリング時の基
板温度は２００〜４００℃、例えば２５０℃、スパッタ
リング雰囲気は酸素とアルゴンで、アルゴン／酸素＝０
〜０．５、例えば０．１以下とした。After the crystallization step, the silicon film was patterned to form island-shaped silicon regions 13, and a silicon oxide film 14 having a thickness of 1000 Å was deposited as a gate insulating film by the sputtering method. For sputtering, silicon oxide is used as a target, the substrate temperature during sputtering is 200 to 400 ° C., for example 250 ° C., the sputtering atmosphere is oxygen and argon, and argon / oxygen = 0.
.About.0.5, for example 0.1 or less.

【００２０】引き続いて、スパッタリング法によって、
シリコンを０．５〜３％、例えば２％含むアルミニウム
膜を厚さ１０００〜１００００Å、例えば５０００Å堆
積した。なお、この酸化珪素とアルミニウム膜の成膜工
程は連続的におこなうことが望ましい。そして、アルミ
ニウム膜を燐酸を主成分とする混酸によってエッチング
し、ゲイト電極１５を形成した。（図３（Ａ））Subsequently, by the sputtering method,
An aluminum film containing 0.5 to 3%, for example, 2% of silicon was deposited to a thickness of 1000 to 10000Å, for example 5000Å. In addition, it is desirable that the steps of forming the silicon oxide film and the aluminum film are continuously performed. Then, the aluminum film was etched with a mixed acid containing phosphoric acid as a main component to form a gate electrode 15. (Fig. 3 (A))

【００２１】続いて、酒石酸のエチレングリコール溶液
（１〜５％、アンモニアによって中性とする）に基板を
浸漬して、ゲイト電極に正の電圧を印加して電流を通
じ、ゲイト電極の表面に陽極酸化物（酸化アルミニウ
ム）層１６を成長させた。ゲイト電極の電位は、最初は
２〜５Ｖ／分、例えば４Ｖ／分で２００〜３００Ｖ、例
えば２５０Ｖまで上昇させ、そのまま２時間一定に保っ
た。印加する電圧の大きさによって得られる陽極酸化物
の厚さが決定された。陽極酸化物の厚さは１０００〜５
０００Å、特に２０００〜３０００Åが好ましかった。
ここでは２５００Åとした。Then, the substrate is immersed in a solution of tartaric acid in ethylene glycol (1 to 5%, neutralized with ammonia), a positive voltage is applied to the gate electrode to pass an electric current, and an anode is formed on the surface of the gate electrode. An oxide (aluminum oxide) layer 16 was grown. The potential of the gate electrode was initially raised to 2 to 5 V / min, for example, 4 V / min to 200 to 300 V, for example 250 V, and kept constant for 2 hours. The thickness of the anodic oxide obtained was determined by the magnitude of the applied voltage. The thickness of anodic oxide is 1000-5
000Å, especially 2000-3000Å was preferred.
Here, it is set to 2500Å.

【００２２】次に、ドライエッチングによってゲイト絶
縁膜を５００Åだけエッチングした。エッチングガスと
しては四フッ化炭素（ＣＦ₄ ）を用いた。（図３
（Ｂ））そして、再び、酒石酸のエチレングリコール溶
液（１〜５％、アンモニアによって中性とする）に基板
を浸漬して、ゲイト電極に正の電圧を印加して電流キュ
アをおこなった。するとゲイト電極が正であったので、
矢印のごとくに電流が流れ、第３図（Ａ）、（Ｂ）、
（Ｃ）の電流キュアがおこなえた。ゲイト電極の電位
は、最初は２〜５Ｖ／分、例えば４Ｖ／分で３０〜８０
Ｖ、例えば６０Ｖまで上昇させ、そのまま１時間一定に
保った。（図３（Ｃ））Next, the gate insulating film was etched by 500 Å by dry etching. Carbon tetrafluoride (CF ₄ ) was used as the etching gas. (Fig. 3
(B)) Then, again, the substrate was immersed in an ethylene glycol solution of tartaric acid (1 to 5%, neutralized with ammonia), and a positive voltage was applied to the gate electrode to perform current curing. Then, since the gate electrode was positive,
An electric current flows as shown by the arrow, and it is shown in Figs.
The current cure of (C) was performed. The potential of the gate electrode is 2 to 5 V / min at the beginning, for example, 30 V to 80 V at 4 V / min.
The voltage was raised to V, for example, 60 V, and kept constant for 1 hour. (Fig. 3 (C))

【００２３】続いて、プラズマドーピング法によって、
シリコン領域にゲイト電極とその周囲の陽極酸化物をマ
スクとして不純物（燐）を注入した。ドーピングガスと
して、フォスフィン（ＰＨ₃ ）を用い、加速電圧を６０
〜９０ｋＶ、例えば８０ｋＶとした。ドーズ量は１×１
０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば、２×１０¹⁵ｃｍ^-2と
した。この結果、Ｎ型の不純物領域１７ａ、１７ｂが形
成された。図から明らかなように、この不純物領域１７
とゲイト電極とは幾何学的に重ならないオフセット状態
となっている。（図３（Ｄ））Then, by the plasma doping method,
Impurities (phosphorus) were implanted into the silicon region using the gate electrode and the surrounding anodic oxide as a mask. Phosphine (PH ₃ ) was used as the doping gas, and the acceleration voltage was 60
˜90 kV, for example 80 kV. Dose amount is 1 × 1
It was set to 0 ¹⁵ to 8 × 10 ¹⁵ cm ⁻² , for example, 2 × 10 ¹⁵ cm ⁻² . As a result, N type impurity regions 17a and 17b were formed. As is clear from the figure, this impurity region 17
And the gate electrode are in an offset state where they do not geometrically overlap. (Fig. 3 (D))

【００２４】その後、レーザー光を照射し、レーザーア
ニールをおこなった。レーザーとしてはＫｒＦエキシマ
ーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）
を用いたが、その他のレーザー、例えば、ＸｅＦエキシ
マーレーザー（波長３５３ｎｍ）、ＸｅＣｌエキシマー
レーザー（波長３０８ｎｍ）、ＡｒＦエキシマーレーザ
ー（波長１９３ｎｍ）等を用いてもよい。レーザーのエ
ネルギー密度は、２００〜５００ｍＪ／ｃｍ² 、例えば
２５０ｍＪ／ｃｍ² とし、１か所につき２〜１０ショッ
ト、例えば２ショット照射した。レーザー照射時に、基
板を１００〜４５０℃、例えば２５０℃に加熱した。こ
うして、不純物の活性化をおこなった。（図３（Ｅ））Then, laser light was irradiated to perform laser annealing. KrF excimer laser (wavelength 248 nm, pulse width 20 nsec)
However, other lasers such as XeF excimer laser (wavelength 353 nm), XeCl excimer laser (wavelength 308 nm), ArF excimer laser (wavelength 193 nm) and the like may be used. The energy density of the laser was 200 to 500 mJ / cm ² , for example 250 mJ / cm ^2, and the irradiation was performed for 2 to 10 shots, for example, 2 shots, per location. At the time of laser irradiation, the substrate was heated to 100 to 450 ° C, for example 250 ° C. In this way, the impurities were activated. (Fig. 3 (E))

【００２５】続いて、厚さ６０００Åの酸化珪素膜１８
を層間絶縁物としてプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってＴＦＴ
のソース領域、ドレイン領域の電極・配線１９ａ、１９
ｂを形成した。最後に、１気圧の水素雰囲気で３５０
℃、３０分のアニールをおこなった。以上の工程によっ
て薄膜トランジスタが完成した。（図３（Ｆ））Then, a silicon oxide film 18 having a thickness of 6000Å is formed.
Is formed by plasma CVD as an interlayer insulator,
A contact hole is formed in this, and the TFT is made of a metal material, for example, a multilayer film of titanium nitride and aluminum.
Source / drain region electrodes / wirings 19a, 19
b was formed. Finally, in a hydrogen atmosphere at 1 atm, 350
Annealing was performed at 30 ° C. for 30 minutes. The thin film transistor was completed through the above steps. (Fig. 3 (F))

【００２６】作製された薄膜トランジスタの電界効果移
動度は、ゲイト電圧１０Ｖで７０〜１００ｃｍ² ／Ｖ
ｓ、しきい値は２．５〜４．０Ｖ、ゲイトに−２０Ｖの
電圧を印加したときのリーク電流は１０^-13 Ａ以下であ
った。本実施例はＮチャネルＴＦＴの作製に関するもの
であるので、電流キュアの工程においては正の電圧を印
加したが、ＰチャネルＴＦＴを作製する場合には負の同
等な電圧、すなわち、−３０〜−８０Ｖを印加すればよ
いことは言うまでもない。The field effect mobility of the manufactured thin film transistor is 70 to 100 cm ² / V at a gate voltage of 10V.
s, the threshold value was 2.5 to 4.0 V, and the leak current when a voltage of -20 V was applied to the gate was 10 ^-13 A or less. Since this example relates to the production of N-channel TFTs, a positive voltage was applied in the process of current curing, but in the case of producing P-channel TFTs, a negative equivalent voltage, that is, −30 to − It goes without saying that 80 V may be applied.

【００２７】〔実施例２〕 図４に本実施例の作製工程
の断面図を示す。まず、基板（コーニング７０５９）２
１上にスパッタリング法によって厚さ２０００Åの酸化
珪素の下地膜２２を形成した。さらに、プラズマＣＶＤ
法によって、厚さ２００〜１５００Å、例えば５００Å
の真性（Ｉ型）のアモルファスシリコン膜を堆積した。
そして、このシリコン膜をパターニングして、島状シリ
コン膜２３を形成した。さらに、レーザーアニールによ
って、シリコン領域を結晶化させた。レーザーとしては
ＫｒＦエキシマーレーザー（波長２４８ｎｍ）を用い、
レーザーのエネルギー密度は、２００〜５００ｍＪ／ｃ
ｍ² 、例えば３５０ｍＪ／ｃｍ² とし、１か所につき２
〜１０ショット、例えば２ショット照射した。レーザー
照射時には基板を１００〜４５０℃、例えば３５０℃に
加熱した。[Embodiment 2] FIG. 4 shows a cross-sectional view of a manufacturing process of this embodiment. First, the substrate (Corning 7059) 2
An underlayer film 22 of silicon oxide having a thickness of 2000 Å was formed on the substrate 1 by sputtering. Furthermore, plasma CVD
Depending on the method, the thickness is 200-1500Å, for example 500Å
Intrinsic (I-type) amorphous silicon film was deposited.
Then, this silicon film was patterned to form an island-shaped silicon film 23. Further, the silicon region was crystallized by laser annealing. As the laser, a KrF excimer laser (wavelength 248 nm) is used,
Laser energy density is 200-500 mJ / c
m ² , for example, 350 mJ / cm ² and 2 per location
Irradiation was performed for 10 shots, for example, 2 shots. At the time of laser irradiation, the substrate was heated to 100 to 450 ° C, for example 350 ° C.

【００２８】さらに、テトラ・エトキシ・シラン（Ｓｉ
（ＯＣ₂ Ｈ₅ ）₄ 、ＴＥＯＳ）と酸素を原料として、プ
ラズマＣＶＤ法によって結晶シリコンＴＦＴのゲイト絶
縁膜として、厚さ１０００Åの酸化珪素２４を形成し
た。原料には、上記ガスに加えて、トリクロロエチレン
（Ｃ₂ ＨＣｌ₃ ）を用いた。成膜前にチャンバーに酸素
を４００ＳＣＣＭ流し、基板温度３００℃、全圧５Ｐ
ａ、ＲＦパワー１５０Ｗでプラズマを発生させ、この状
態を１０分保った。その後、チャンバーに酸素３００Ｓ
ＣＣＭ、ＴＥＯＳを１５ＳＣＣＭ、トリクロロエチレン
を２ＳＣＣＭを導入して、酸化珪素膜の成膜をおこなっ
た。基板温度、ＲＦパワー、全圧は、それぞれ３００
℃、７５Ｗ、５Ｐａであった。成膜完了後、チャンバー
に１００Ｔｏｒｒの水素を導入し、３５０℃で３５分の
水素アニールをおこなった。Furthermore, tetra ethoxy silane (Si
Using (OC ₂ H ₅ ) ₄ , TEOS) and oxygen as raw materials, a 1000 Å thick silicon oxide 24 was formed as a gate insulating film of a crystalline silicon TFT by a plasma CVD method. As the raw material, trichlorethylene (C ₂ HCl ₃ ) was used in addition to the above gas. Oxygen 400SCCM flow into the chamber before film formation, substrate temperature 300 ° C, total pressure 5P
a, plasma was generated with an RF power of 150 W, and this state was maintained for 10 minutes. After that, 300S oxygen is added to the chamber.
A silicon oxide film was formed by introducing 15 SCCM of CCM and TEOS and 2 SCCM of trichloroethylene. The substrate temperature, RF power, and total pressure are each 300
C., 75 W, 5 Pa. After the film formation was completed, 100 Torr of hydrogen was introduced into the chamber, and hydrogen annealing was performed at 350 ° C. for 35 minutes.

【００２９】引き続いて、スパッタリング法によって、
シリコンを０．５〜３％、例えば２％含むアルミニウム
膜を厚さ１０００〜１００００Å、例えば５０００Å堆
積した。そして、アルミニウム膜を燐酸を主成分とする
混酸によってエッチングし、ゲイト電極２５を形成し
た。Subsequently, by the sputtering method,
An aluminum film containing 0.5 to 3%, for example, 2% of silicon was deposited to a thickness of 1000 to 10000Å, for example 5000Å. Then, the aluminum film was etched with a mixed acid containing phosphoric acid as a main component to form a gate electrode 25.

【００３０】続いて、酒石酸のエチレングリコール溶液
（１〜５％、アンモニアによって中性とする）に基板を
浸漬して、ゲイト電極に電流を通じ、ゲイト電極の表面
に陽極酸化物（酸化アルミニウム）層１７を成長させ
た。陽極酸化物の厚さは１０００〜５０００Å、特に２
０００〜３０００Åが好ましかった。ここでは２５００
Åとした。（図４（Ａ））Subsequently, the substrate is immersed in a solution of tartaric acid in ethylene glycol (1 to 5%, neutralized with ammonia), and a current is passed through the gate electrode to form an anodic oxide (aluminum oxide) layer on the surface of the gate electrode. 17 was grown. The thickness of anodic oxide is 1000 ~ 5000Å, especially 2
000-3000Å was preferred. 2500 here
Å (Fig. 4 (A))

【００３１】次に、フォトレジストによってマスク２７
を形成し、ＴＦＴの半導体領域の一部を露出させた。そ
して、このマスクを用いて酸化珪素膜２４をエッチング
した。エッチャントとしては、１０％フッ化水素酸を用
いた。（図４（Ｂ））Next, a mask 27 is formed by photoresist.
Was formed to expose a part of the semiconductor region of the TFT. Then, the silicon oxide film 24 was etched using this mask. As the etchant, 10% hydrofluoric acid was used. (Fig. 4 (B))

【００３２】一般に実施例１に示されたような酸化珪素
膜を一様にエッチングするという方法は大面積基板の場
合には技術的に困難であり、場所によって酸化珪素膜の
厚い箇所や薄い箇所が生じる。そして、このような酸化
珪素膜の不均一性は、ゲイト電極下の酸化珪素膜（ゲイ
ト絶縁膜）に印加される電圧の不均一性の原因となり、
好ましくない。本実施例のように一様に酸化珪素膜をエ
ッチングする方法は上記のごとき問題点がないので好ま
しい。Generally, the method of uniformly etching the silicon oxide film as shown in Example 1 is technically difficult in the case of a large-area substrate, and the thick or thin portion of the silicon oxide film depends on the location. Occurs. Such non-uniformity of the silicon oxide film causes non-uniformity of the voltage applied to the silicon oxide film (gate insulating film) below the gate electrode,
Not preferable. The method of uniformly etching the silicon oxide film as in this embodiment is preferable because it does not have the above problems.

【００３３】その後、再び酒石酸のエチレングリコール
溶液（１〜５％、アンモニアによって中性とする）に基
板を浸漬して、ゲイト電極に正の電圧を印加して電流キ
ュアをおこなった。すると、シリコン膜中、特にチャネ
ル形成領域（活性領域）に電流を流すことにより、第２
図（Ａ）、（Ｂ）に示したごとく、電流キュアのプロセ
スを生じさせる。かくして、チャネル形成領域、特に将
来、ピンチオフする部分の絶縁膜−シリコン界面の再結
合中心を中和、消滅させることができた。ゲイト電極の
電位は、最初は２〜５Ｖ／分、例えば４Ｖ／分で３０〜
８０Ｖ、例えば６０Ｖまで上昇させ、そのまま１時間一
定に保った。（図４（Ｃ））After that, the substrate was again immersed in an ethylene glycol solution of tartaric acid (1 to 5%, neutralized with ammonia), and a positive voltage was applied to the gate electrode for current curing. Then, a current is caused to flow in the silicon film, particularly in the channel formation region (active region), so that the second
As shown in FIGS. (A) and (B), a current curing process is performed. Thus, it was possible to neutralize and eliminate the recombination center of the insulating film-silicon interface in the channel forming region, particularly in the pinch-off portion in the future. The potential of the gate electrode is 2 to 5 V / min at the beginning, for example, 30 V at 4 V / min.
The voltage was raised to 80 V, for example 60 V, and kept constant for 1 hour. (Fig. 4 (C))

【００３４】そして、プラズマドーピング法によって、
シリコン領域にゲイト電極とその周囲の陽極酸化物をマ
スクとして不純物（燐）を注入した。ドーピングガスと
して、フォスフィン（ＰＨ₃ ）を用い、加速電圧を６０
〜９０ｋＶ、例えば８０ｋＶとした。ドーズ量は１×１
０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば、２×１０¹⁵ｃｍ^-2と
した。この結果、Ｎ型の不純物領域２８ａ、２８ｂが形
成された。（図４（Ｄ））Then, by the plasma doping method,
Impurities (phosphorus) were implanted into the silicon region using the gate electrode and the surrounding anodic oxide as a mask. Phosphine (PH ₃ ) was used as the doping gas, and the acceleration voltage was 60
˜90 kV, for example 80 kV. Dose amount is 1 × 1
It was set to 0 ¹⁵ to 8 × 10 ¹⁵ cm ⁻² , for example, 2 × 10 ¹⁵ cm ⁻² . As a result, N type impurity regions 28a and 28b are formed. (Fig. 4 (D))

【００３５】その後、レーザー光を照射し、レーザーア
ニールをおこなった。レーザーとしてはＫｒＦエキシマ
ーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）
を用いた。レーザーのエネルギー密度は、２００〜５０
０ｍＪ／ｃｍ² 、例えば２５０ｍＪ／ｃｍ² とし、１か
所につき２〜１０ショット、例えば２ショット照射し
た。レーザー照射時に、基板を１００〜４５０℃、例え
ば２５０℃に加熱した。こうして、不純物の活性化をお
こなった。（図４（Ｅ））Then, laser light was irradiated to perform laser annealing. KrF excimer laser (wavelength 248 nm, pulse width 20 nsec)
Was used. The energy density of the laser is 200-50
The irradiation was performed at 0 mJ / cm ² , for example, 250 mJ / cm ^2, and the irradiation was performed for 2 to 10 shots, for example, 2 shots at one location. At the time of laser irradiation, the substrate was heated to 100 to 450 ° C, for example 250 ° C. In this way, the impurities were activated. (Fig. 4 (E))

【００３６】続いて、厚さ６０００Åの酸化珪素膜２９
を層間絶縁物としてプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってＴＦＴ
のソース領域、ドレイン領域の電極・配線３０ａ、３０
ｂを形成した。最後に、１気圧の水素雰囲気で３５０
℃、３０分のアニールをおこなった。以上の工程によっ
て薄膜トランジスタが完成した。（図４（Ｆ））Then, a silicon oxide film 29 having a thickness of 6000Å is formed.
Is formed by plasma CVD as an interlayer insulator,
A contact hole is formed in this, and the TFT is made of a metal material, for example, a multilayer film of titanium nitride and aluminum.
Source / drain region electrodes / wirings 30a, 30
b was formed. Finally, in a hydrogen atmosphere at 1 atm, 350
Annealing was performed at 30 ° C. for 30 minutes. The thin film transistor was completed through the above steps. (Fig. 4 (F))

【００３７】〔実施例３〕 図５に本実施例の作製工程
の断面図を示す。本実施例はＮチャネルＴＦＴとＰチャ
ネルＴＦＴが同じ基板上に形成された相補型ＴＦＴ（Ｃ
ＴＦＴ）の作製例である。まず、基板（コーニング７０
５９）３１上にスパッタリング法によって厚さ２０００
Åの酸化珪素の下地膜３２を形成した。さらに、プラズ
マＣＶＤ法によって、厚さ５００〜１５００Å、例えば
１５００Åの真性（Ｉ型）のアモルファスシリコン膜
を、さらにその上にスパッタリング法によって厚さ２０
０Åの酸化珪素膜を堆積した。そして、このアモルファ
スシリコン膜を窒素雰囲気中、６００℃、４８時間アニ
ールして結晶化させた。[Embodiment 3] FIG. 5 shows a cross-sectional view of a manufacturing process of this embodiment. In this embodiment, a complementary TFT (C-channel TFT, in which an N-channel TFT and a P-channel TFT are formed on the same substrate).
It is an example of manufacturing a TFT. First, the substrate (Corning 70
59) Sputtering method is applied to a thickness of 2000 on 31.
A base film 32 of silicon oxide of Å was formed. Further, an intrinsic (I-type) amorphous silicon film having a thickness of 500 to 1500 Å, for example 1500 Å, is further formed by the plasma CVD method, and a thickness 20 is further formed thereon by the sputtering method.
A 0Å silicon oxide film was deposited. Then, this amorphous silicon film was annealed in a nitrogen atmosphere at 600 ° C. for 48 hours to be crystallized.

【００３８】結晶化工程後、シリコン膜をパターニング
して、島状シリコン領域３３ｐ（ＰチャネルＴＦＴ用）
と同３３ｎ（ＮチャネルＴＦＴ用）を形成し、さらに、
スパッタリング法によって厚さ１０００Åの酸化珪素膜
３４をゲイト絶縁膜として堆積した。スパッタリングに
は、ターゲットとして酸化珪素を用い、スパッタリング
時の基板温度は２００〜４００℃、例えば２５０℃、ス
パッタリング雰囲気は酸素とアルゴンで、アルゴン／酸
素＝０〜０．５、例えば０．１以下とした。After the crystallization process, the silicon film is patterned to form island-shaped silicon regions 33p (for P-channel TFT).
33n (for N-channel TFT) is formed, and
A 1000 Å thick silicon oxide film 34 was deposited as a gate insulating film by a sputtering method. For sputtering, silicon oxide is used as a target, the substrate temperature during sputtering is 200 to 400 ° C., for example 250 ° C., the sputtering atmosphere is oxygen and argon, and argon / oxygen = 0 to 0.5, for example 0.1 or less. did.

【００３９】引き続いて、スパッタリング法によって、
シリコンを０．５〜３％、例えば２％含むアルミニウム
膜を厚さ１０００〜１００００Å、例えば５０００Å堆
積した。なお、この酸化珪素とアルミニウム膜の成膜工
程は連続的におこなうことが望ましい。そして、アルミ
ニウム膜を燐酸を主成分とする混酸によってエッチング
し、ゲイト電極３５ｐ（ＰチャネルＴＦＴ用）と同３５
ｎ（ＮチャネルＴＦＴ用）を形成した。Subsequently, by the sputtering method,
An aluminum film containing 0.5 to 3%, for example, 2% of silicon was deposited to a thickness of 1000 to 10000Å, for example 5000Å. In addition, it is desirable that the steps of forming the silicon oxide film and the aluminum film are continuously performed. Then, the aluminum film is etched with a mixed acid containing phosphoric acid as a main component to form the same as the gate electrode 35p (for P-channel TFT).
n (for N-channel TFT) was formed.

【００４０】続いて、酒石酸のエチレングリコール溶液
（１〜５％、アンモニアによって中性とする）に基板を
浸漬して、ゲイト電極に正の電圧を印加して電流を通
じ、それぞれのゲイト電極の表面に陽極酸化物（酸化ア
ルミニウム）層３６ｐ、３６ｎを成長させた。陽極酸化
物の厚さは２５００Åとした。（図５（Ａ））Subsequently, the substrate was immersed in an ethylene glycol solution of tartaric acid (1-5%, neutralized with ammonia), a positive voltage was applied to the gate electrodes, and a current was passed to the surface of each gate electrode. Then, anodic oxide (aluminum oxide) layers 36p and 36n were grown. The thickness of the anodic oxide was 2500Å. (Figure 5 (A))

【００４１】次に、フォトレジストによってマスク３７
ｎを形成し、ＮチャネルＴＦＴの半導体領域３３ｎを露
出させた。そして、このマスクを用いて酸化珪素膜３４
をエッチングした。エッチャントとしては、１０％フッ
化水素酸を用いた。そして、再び、酒石酸のエチレング
リコール溶液（１〜５％、アンモニアによって中性とす
る）に基板を浸漬して、ゲイト電極に正の電圧を印加し
て電流キュアをおこなった。ゲイト電極の電位は、最初
は４Ｖ／分で３０〜８０Ｖ、例えば６０Ｖまで上昇さ
せ、そのまま１時間一定に保った。Next, a mask 37 is formed with a photoresist.
n was formed to expose the semiconductor region 33n of the N-channel TFT. Then, the silicon oxide film 34 is formed using this mask.
Was etched. As the etchant, 10% hydrofluoric acid was used. Then, again, the substrate was immersed in an ethylene glycol solution of tartaric acid (1 to 5%, neutralized with ammonia), and a positive voltage was applied to the gate electrode to perform current curing. The potential of the gate electrode was initially raised to 30 to 80 V, for example 60 V at 4 V / min, and kept constant for 1 hour.

【００４２】なお、この際にはＰチャネル型ＴＦＴにお
いても、ゲイト電極には電圧が印加されているのである
が、全体が絶縁性の材料で覆われているため、ゲイト電
極下の絶縁膜に特定の電圧が印加されるということはな
かった。そのため、こう工程ではＰチャネル型には電流
キュアはおこなわれない。このことはＰチャネルＴＦＴ
にとっては都合のよいことである。すなわち、Ｐチャネ
ルＴＦＴにおいては、正の電圧がゲイト絶縁膜に印加さ
れると特性の劣化が生じるからである。（図５（Ｂ））At this time, even in the P-channel TFT, a voltage is applied to the gate electrode, but since the whole is covered with an insulating material, the insulating film below the gate electrode is covered. No specific voltage was applied. Therefore, current curing is not performed on the P-channel type in this process. This is a P-channel TFT
It's convenient for me. That is, in the P-channel TFT, the characteristics are deteriorated when a positive voltage is applied to the gate insulating film. (Fig. 5 (B))

【００４３】続いて、プラズマドーピング法によって、
ＮチャネルＴＦＴのシリコン領域３３ｎにマスク３７ｎ
およびゲイト電極３５ｎとその周囲の陽極酸化物３５ｎ
をマスクとして不純物（燐）を注入した。ドーピングガ
スとして、フォスフィン（ＰＨ₃ ）を用い、加速電圧を
６０〜９０ｋＶ、例えば８０ｋＶとした。ドーズ量は１
×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば、２×１０¹⁵ｃｍ
^-2とした。この結果、Ｎ型の不純物領域３８ｎが形成さ
れた。（図５（Ｃ））Then, by the plasma doping method,
Mask 37n on the silicon region 33n of the N-channel TFT
And gate electrode 35n and surrounding anodic oxide 35n
Impurities (phosphorus) were implanted using the as a mask. Phosphine (PH ₃ ) was used as a doping gas, and the acceleration voltage was set to 60 to 90 kV, for example, 80 kV. Dose amount is 1
× 10 ¹⁵ to 8 × 10 ¹⁵ cm ^-2 , for example, 2 × 10 ¹⁵ cm
^-2 . As a result, the N-type impurity region 38n was formed. (Fig. 5 (C))

【００４４】そして今度は、ＮチャネルＴＦＴをフォト
レジストによってマスク３７ｐによって覆い、Ｐチャネ
ルＴＦＴの半導体領域３３ｐを露出させた。そして、こ
のマスクを用いて酸化珪素膜３４をエッチングした。エ
ッチャントとしては、１０％フッ化水素酸を用いた。そ
して、再び、酒石酸のエチレングリコール溶液（１〜５
％、アンモニアによって中性とする）に基板を浸漬し
て、今度はゲイト電極に負の電圧を印加して電流キュア
をおこなった。ゲイト電極の電位は、最初は−４Ｖ／分
で−３０〜−８０Ｖ、例えば−６０Ｖまで上昇させ、そ
のまま１時間一定に保った。Then, the N-channel TFT was covered with a mask 37p by a photoresist to expose the semiconductor region 33p of the P-channel TFT. Then, the silicon oxide film 34 was etched using this mask. As the etchant, 10% hydrofluoric acid was used. Then, again, an ethylene glycol solution of tartaric acid (1 to 5
%, Neutralized with ammonia) and then a negative voltage was applied to the gate electrode for current curing. The potential of the gate electrode was initially raised at −4 V / min to −30 to −80 V, for example −60 V, and kept constant for 1 hour.

【００４５】なお、この際にも先の場合と同様にＮチャ
ネル型ＴＦＴにおいても、ゲイト電極には電圧が印加さ
れているのであるが、全体が絶縁性の材料で覆われてい
るため、ゲイト電極下の絶縁膜に特定の電圧が印加され
るということはなかった。（図５（Ｄ））Also in this case, as in the previous case, even in the N-channel TFT, a voltage is applied to the gate electrode, but since the whole is covered with an insulating material, the gate is No specific voltage was applied to the insulating film below the electrodes. (Figure 5 (D))

【００４６】続いて、プラズマドーピング法によって、
ＰチャネルＴＦＴのシリコン領域３３ｐにマスク３７ｐ
およびゲイト電極３５ｐとその周囲の陽極酸化物３６ｐ
をマスクとして不純物（硼素）を注入した。ドーピング
ガスとして、ジボラン（Ｂ₂Ｈ₆ ）を用い、加速電圧を
４０〜８０ｋＶ、例えば６５ｋＶとした。ドーズ量は１
×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば、５×１０¹⁵ｃｍ
^-2とした。この結果、Ｐ型の不純物領域３８ｐが形成さ
れた。（図５（Ｅ））Then, by the plasma doping method,
Mask 37p on the silicon region 33p of the P-channel TFT
And the gate electrode 35p and the surrounding anodic oxide 36p
Impurities (boron) were implanted using the as a mask. Diborane (B ₂ H ₆ ) was used as a doping gas, and the acceleration voltage was set to 40 to 80 kV, for example, 65 kV. Dose amount is 1
× 10 ¹⁵ to 8 × 10 ¹⁵ cm ^-2 , for example, 5 × 10 ¹⁵ cm
^-2 . As a result, a P-type impurity region 38p is formed. (Fig. 5 (E))

【００４７】その後、レーザー光を照射し、レーザーア
ニールをおこなった。レーザーとしてはＫｒＦエキシマ
ーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）
を用い、レーザーのエネルギー密度は、２００〜５００
ｍＪ／ｃｍ² 、例えば２５０ｍＪ／ｃｍ² とし、１か所
につき２〜１０ショット、例えば２ショット照射した。
レーザー照射時に、基板を１００〜４５０℃、例えば２
５０℃に加熱した。こうして、不純物の活性化をおこな
った。After that, laser annealing was performed by irradiating laser light. KrF excimer laser (wavelength 248 nm, pulse width 20 nsec)
And the energy density of the laser is 200 to 500
mJ / cm ^2, for example, a 250 mJ / cm ^2, 2 to 10 shots per location, for example 2 shots irradiated.
During laser irradiation, the substrate is heated to 100 to 450 ° C., for example, 2
Heated to 50 ° C. In this way, the impurities were activated.

【００４８】続いて、厚さ６０００Åの酸化珪素膜３９
を層間絶縁物としてプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってＴＦＴ
のソース領域、ドレイン領域の電極・配線４０ａ、４０
ｂ、４０ｃ、４０ｄを形成した。最後に、１気圧の水素
雰囲気で３５０℃、３０分のアニールをおこなった。以
上の工程によって薄膜トランジスタが完成した。（図５
（Ｆ））Then, a silicon oxide film 39 having a thickness of 6000Å is formed.
Is formed by plasma CVD as an interlayer insulator,
A contact hole is formed in this, and the TFT is made of a metal material, for example, a multilayer film of titanium nitride and aluminum.
Source / drain region electrodes / wirings 40a, 40
b, 40c, 40d were formed. Finally, annealing was performed at 350 ° C. for 30 minutes in a hydrogen atmosphere of 1 atm. The thin film transistor was completed through the above steps. (Fig. 5
(F))

【００４９】作製された薄膜トランジスタを用いてシフ
トレジスタを構成した。ドレイン電圧１５Ｖで１１ＭＨ
ｚ、同１８Ｖで２０ＭＨｚの動作が確認された。本実施
例のようなＣＴＦＴにおいて電流キュアをおこなう場合
には、ＰチャネルＴＦＴとＮチャネルＴＦＴのゲイト電
極を別個に設け、それぞれに独立に電圧が印加されるよ
うにすることが一般的であろう。しかし、ＣＴＦＴの回
路においては、ＮチャネルＴＦＴとＰチャネルＴＦＴの
ゲイト電極が接続されるケースが頻発するので、このよ
うに別系統の電圧供給をおこなえば、後でそれらを接続
するパターンが必要となる。A shift register was constructed using the manufactured thin film transistor. 11 MH at a drain voltage of 15V
It was confirmed that the operation at 20 MHz was performed at the same z and 18 V. When current curing is performed in the CTFT as in the present embodiment, it is general that the gate electrodes of the P-channel TFT and the N-channel TFT are separately provided and voltages are independently applied to them. . However, in the CTFT circuit, the gate electrodes of the N-channel TFT and the P-channel TFT are often connected to each other. Therefore, if a voltage of another system is supplied in this way, a pattern for connecting them later is required. Become.

【００５０】一方、本実施例では、そのような困難をマ
スク３７ｐ、３７ｎによって解決することを特徴とす
る。このようなマスクは実際にはドーピングマスクを兼
ねているので、作製工程の増加とはならないのである。On the other hand, the present embodiment is characterized in that such difficulty is solved by the masks 37p and 37n. Since such a mask actually serves as a doping mask, the number of manufacturing steps does not increase.

【００５１】〔実施例４〕 図７に本実施例の作製工程
の断面図を示す。本実施例はＣＴＦＴの作製例である。
まず、基板（コーニング７０５９）４１上にスパッタリ
ング法によって厚さ２０００Åの酸化珪素の下地膜４２
を形成した。さらに、プラズマＣＶＤ法によって、厚さ
５００〜１５００Å、例えば１５００Åの真性（Ｉ型）
のアモルファスシリコン膜を、さらにその上にスパッタ
リング法によって厚さ２００Åの酸化珪素膜を堆積し
た。そして、このアモルファスシリコン膜を窒素雰囲気
中、６００℃、４８時間アニールして結晶化させた。[Embodiment 4] FIG. 7 shows a cross-sectional view of a manufacturing process of this embodiment. This embodiment is an example of manufacturing a CTFT.
First, a base film 42 of silicon oxide having a thickness of 2000 Å is formed on a substrate (Corning 7059) 41 by a sputtering method.
Was formed. Further, by plasma CVD method, an intrinsic (I type) having a thickness of 500 to 1500Å, for example 1500Å
Of amorphous silicon film, and a silicon oxide film having a thickness of 200 Å was further deposited thereon by the sputtering method. Then, this amorphous silicon film was annealed in a nitrogen atmosphere at 600 ° C. for 48 hours to be crystallized.

【００５２】結晶化工程後、シリコン膜をパターニング
して、島状シリコン領域４３ｎ（ＮチャネルＴＦＴ用）
および４３ｐ（ＰチャネルＴＦＴ用）を形成し、さら
に、スパッタリング法によって厚さ１０００Åの酸化珪
素膜４４をゲイト絶縁膜として堆積した。引き続いて、
スパッタリング法によって、シリコンを０．５〜３％、
例えば２％含むアルミニウム膜を厚さ１０００〜１００
００Å、例えば５０００Å堆積した。そして、アルミニ
ウム膜をエッチングし、ゲイト電極４５ｎ（Ｎチャネル
ＴＦＴ用）および４５ｐ（ＰチャネルＴＦＴ用）を形成
した。After the crystallization process, the silicon film is patterned to form island-shaped silicon regions 43n (for N-channel TFT).
And 43p (for P-channel TFT) were formed, and a silicon oxide film 44 having a thickness of 1000 Å was deposited as a gate insulating film by a sputtering method. Then,
By the sputtering method, 0.5 to 3% of silicon,
For example, an aluminum film containing 2% has a thickness of 1000 to 100.
00Å, for example 5000Å, was deposited. Then, the aluminum film was etched to form gate electrodes 45n (for N-channel TFT) and 45p (for P-channel TFT).

【００５３】続いて、酒石酸のエチレングリコール溶液
（１〜５％、アンモニアによって中性とする）に基板を
浸漬して、ゲイト電極に正の電圧を印加して電流を通
じ、ゲイト電極の表面に陽極酸化物（酸化アルミニウ
ム）層４６ｎおよび４６ｐを成長させた。陽極酸化物の
厚さは１０００〜５０００Å、特に２０００〜３０００
Åが好ましかった。ここでは２５００Åとした。（図７
（Ａ））Then, the substrate was immersed in a solution of tartaric acid in ethylene glycol (1 to 5%, neutralized with ammonia), a positive voltage was applied to the gate electrode to pass an electric current, and the surface of the gate electrode was anodized. Oxide (aluminum oxide) layers 46n and 46p were grown. The thickness of anodic oxide is 1000 ~ 5000Å, especially 2000 ~ 3000
I liked Å. Here, it is set to 2500Å. (Fig. 7
(A))

【００５４】次に、ドライエッチングによってゲイト絶
縁膜を５００Åだけエッチングした。エッチングガスと
しては四フッ化炭素（ＣＦ₄ ）を用いた。そして、再
び、酒石酸のエチレングリコール溶液（１〜５％、アン
モニアによって中性とする）に基板を浸漬して、ゲイト
電極のうち、４５ｎに正の電圧を印加して電流キュアを
おこなった。ゲイト電極の電位は、最初は２〜５Ｖ／
分、例えば４Ｖ／分で３０〜８０Ｖ、例えば６０Ｖまで
上昇させ、そのまま１時間一定に保った。他方のゲイト
電極４５ｐの電位は０にした。この結果、ＮチャネルＴ
ＦＴのみ電流キュアされた。（図７（Ｂ））Next, the gate insulating film was etched by 500 Å by dry etching. Carbon tetrafluoride (CF ₄ ) was used as the etching gas. Then, again, the substrate was immersed in an ethylene glycol solution of tartaric acid (1 to 5%, neutralized with ammonia), and a positive voltage was applied to 45n of the gate electrode to perform current curing. The potential of the gate electrode is 2-5V /
Min, for example 4 V / min to 30-80 V, for example 60 V, and kept constant for 1 hour. The potential of the other gate electrode 45p was set to zero. As a result, the N channel T
Only FT was current cured. (Fig. 7 (B))

【００５５】次に他方のゲイト電極４５ｐに負の電圧を
印加して電流キュアをおこなった。ゲイト電極の電位
は、最初は−２〜−５Ｖ／分、例えば−４Ｖ／分で−３
０〜−８０Ｖ、例えば−６０Ｖまで上昇させ、そのまま
１時間一定に保った。他方のゲイト電極４５ｎの電位は
０にした。この結果、両ＴＦＴが電流キュアされた。
（図７（Ｃ））Next, a negative voltage was applied to the other gate electrode 45p to cure the current. The potential of the gate electrode is −2 to −5 V / min at first, −4 V / min for −3, for example.
The voltage was raised to 0 to -80V, for example -60V, and kept constant for 1 hour. The potential of the other gate electrode 45n was set to zero. As a result, both TFTs were current-cured.
(Fig. 7 (C))

【００５６】続いて、公知のＣＭＯＳ作成技術を用い
て、プラズマドーピング法によって、シリコン領域に不
純物（燐および硼素）を注入した。ドーズ量は燐は２×
１０¹⁵ｃｍ^-2、硼素は５×１０¹⁵ｃｍ^-2とした。この結
果、Ｎ型の不純物領域４７ｎとＰ型不純物領域４７ｐが
形成された。（図７（Ｄ））Subsequently, impurities (phosphorus and boron) were implanted into the silicon region by the plasma doping method using a known CMOS fabrication technique. The dose is 2 x phosphorus
10 ¹⁵ cm ^-2 and boron was 5 × 10 ¹⁵ cm ^-2 . As a result, the N-type impurity region 47n and the P-type impurity region 47p are formed. (Figure 7 (D))

【００５７】その後、レーザー光を照射し、レーザーア
ニールをおこなった。レーザーとしてはＫｒＦエキシマ
ーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）
を用いたｑレーザーのエネルギー密度は、２００〜５０
０ｍＪ／ｃｍ² 、例えば２５０ｍＪ／ｃｍ² とし、１か
所につき２〜１０ショット、例えば２ショット照射し
た。レーザー照射時に、基板を１００〜４５０℃、例え
ば２５０℃に加熱した。こうして、不純物の活性化をお
こなった。（図７（Ｅ））After that, laser annealing was performed by irradiating laser light. KrF excimer laser (wavelength 248 nm, pulse width 20 nsec)
The energy density of the q-laser using
The irradiation was performed at 0 mJ / cm ² , for example, 250 mJ / cm ^2, and the irradiation was performed for 2 to 10 shots, for example, 2 shots at one location. At the time of laser irradiation, the substrate was heated to 100 to 450 ° C, for example 250 ° C. In this way, the impurities were activated. (Fig. 7 (E))

【００５８】続いて、厚さ６０００Åの酸化珪素膜４８
を層間絶縁物としてプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってＴＦＴ
のソース領域、ドレイン領域の電極・配線４９ａ、４９
ｂ、４９ｃ、４９ｄを形成した。最後に、１気圧の水素
雰囲気で３５０℃、３０分のアニールをおこなった。以
上の工程によってＣＭＯＳのＴＦＴ回路（ＣＴＦＴ）が
完成した。（図７（Ｆ））Then, a silicon oxide film 48 having a thickness of 6000Å is formed.
Is formed by plasma CVD as an interlayer insulator,
A contact hole is formed in this, and the TFT is made of a metal material, for example, a multilayer film of titanium nitride and aluminum.
Source / drain region electrodes / wirings 49a, 49
b, 49c and 49d were formed. Finally, annealing was performed at 350 ° C. for 30 minutes in a hydrogen atmosphere of 1 atm. Through the above steps, the CMOS TFT circuit (CTFT) is completed. (Figure 7 (F))

【００５９】[0059]

【発明の効果】本発明によって、多量のＴＦＴに対して
量産的に電流キュアを実施することができるようになっ
た。電流キュアによってＴＦＴの特性が向上することは
先に述べた通りであるが、それが工業的にも実施できる
ことの経済的インパクトは大きい。このように本発明は
工業上有益な発明である。According to the present invention, it has become possible to mass-produce current cure for a large number of TFTs. Although the characteristics of the TFT are improved by the current curing, as described above, the fact that it can be industrially implemented has a large economic impact. Thus, the present invention is an industrially useful invention.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の概念図を示す。FIG. 1 shows a conceptual diagram of the present invention.

【図２】 電流キュアの様子を示すバンド図。FIG. 2 is a band diagram showing a state of current cure.

【図３】 実施例１の作製工程断面図を示す。3A to 3D are cross-sectional views of the manufacturing process of the first embodiment.

【図４】 実施例２の作製工程断面図を示す。4A to 4C are cross-sectional views of a manufacturing process of Example 2.

【図５】 実施例３の作製工程断面図を示す。5A to 5C are sectional views showing a manufacturing process of the third embodiment.

【図６】 電流キュアをおこなう装置の例を示す。FIG. 6 shows an example of a device for performing current curing.

【図７】 実施例４の作製工程断面図を示す。7A to 7C are cross-sectional views of a manufacturing process of Example 4.

【符号の説明】[Explanation of symbols]

１・・・基板 ２・・・下地絶縁膜 ３・・・島状シリコン領域 ４・・・ゲイト絶縁膜 ５・・・ゲイト電極 ６・・・絶縁膜（陽極酸化物） DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Base insulating film 3 ... Island silicon region 4 ... Gate insulating film 5 ... Gate electrode 6 ... Insulating film (anodic oxide)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安達 広樹 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hiroki Adachi, 398 Hase, Atsugi City, Kanagawa Prefecture, Semi Conductor Energy Laboratory Co., Ltd. (72) Inventor, Yasuhiko Takemura, 398, Hase, Atsugi City, Kanagawa Prefecture, Semiconductor Energy Laboratory Co., Ltd.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 基板上に島状非単結晶半導体領域を形成
する第１の工程と、 前記非単結晶半導体領域を覆う絶縁被膜と、前記絶縁被
膜上に、陽極酸化可能な材料によって形成されたゲイト
電極を形成する第２の工程と、 該基板を電解溶液中に浸漬し、前記ゲイト電極を正極と
して電流を印加することにより前記ゲイト電極の表面に
陽極酸化物膜を形成する第３の工程と、 前記ゲイト電極下の部分を除く前記半導体領域上の前記
絶縁被膜の一部もしくは全部を除去する第４の工程と、 該基板を電解溶液中に浸漬し、前記ゲイト電極に正もし
くは負の電圧を印加する第５の工程と、 前記半導体領域に不純物をドーピングする第６の工程
と、を有することを特徴とする薄膜トランジスタの作製
方法。1. A first step of forming an island-shaped non-single-crystal semiconductor region on a substrate, an insulating film covering the non-single-crystal semiconductor region, and an insulating film formed on the insulating film by using an anodizable material. A second step of forming a gate electrode, and a third step of forming an anodic oxide film on the surface of the gate electrode by immersing the substrate in an electrolytic solution and applying a current using the gate electrode as a positive electrode. A fourth step of removing a part or all of the insulating coating on the semiconductor region except the portion below the gate electrode, and immersing the substrate in an electrolytic solution to form a positive or negative electrode on the gate electrode. 5. A method for manufacturing a thin film transistor, comprising: a fifth step of applying the voltage of 5); and a sixth step of doping the semiconductor region with an impurity. 【請求項２】 請求項１の第５の工程において、該薄膜
トランジスタがＮチャネル型であり、かつ、ゲイト電極
には正の電圧が印加されることを特徴とする薄膜トラン
ジスタの作製方法。2. The method of manufacturing a thin film transistor according to claim 5, wherein the thin film transistor is an N-channel type, and a positive voltage is applied to the gate electrode. 【請求項３】 請求項１の第５の工程において、該薄膜
トランジスタがＰチャネル型であり、かつ、ゲイト電極
には負の電圧が印加されることを特徴とする薄膜トラン
ジスタの作製方法。3. The method of manufacturing a thin film transistor according to claim 5, wherein the thin film transistor is a P-channel type, and a negative voltage is applied to the gate electrode. 【請求項４】 基板上に少なくとも２つの島状非単結晶
半導体領域を形成する第１の工程と、 前記非単結晶半導体領域を覆う絶縁被膜と、前記絶縁被
膜上に、陽極酸化可能な材料によって形成されたゲイト
電極をそれぞれ形成する第２の工程と、 該基板を電解溶液中に浸漬し、前記ゲイト電極を正極と
して電流を印加することに前記ゲイト電極の表面に陽極
酸化物膜を形成する第３の工程と、 前記半導体領域のうち少なくとも１つはその全面が絶縁
性の材料によってマスクされる第４の工程と、 前記マスクを用いて、マスクされていない半導体領域上
の前記絶縁被膜の一部もしくは全部を除去する第５の工
程と、 該基板を電解溶液中に浸漬し、前記ゲイト電極に正もし
くは負の電圧を印加する第６の工程と、 前記半導体領域に不純物をドーピングする第７の工程
と、 前記マスクを除去する第８の工程とを有することを特徴
とする薄膜トランジスタの作製方法。4. A first step of forming at least two island-shaped non-single-crystal semiconductor regions on a substrate, an insulating coating covering the non-single-crystal semiconductor regions, and an anodizable material on the insulating coating. And a second step of forming the gate electrodes formed by the method, and immersing the substrate in an electrolytic solution to apply a current with the gate electrode as a positive electrode to form an anodic oxide film on the surface of the gate electrode. And a fourth step in which at least one of the semiconductor regions is entirely masked with an insulating material, and the insulating coating is formed on the unmasked semiconductor region using the mask. A fifth step of removing a part or all of the substrate, a sixth step of immersing the substrate in an electrolytic solution and applying a positive or negative voltage to the gate electrode, and an impurity doping to the semiconductor region. 7. A method of manufacturing a thin film transistor, comprising: a seventh step of pinging; and an eighth step of removing the mask. 【請求項５】 基板上に少なくとも１つのＮチャネル薄
膜トランジスタ用の第１の島状非単結晶半導体領域と少
なくとも１つのＰチャネル薄膜トランジスタ用の第２の
島状非単結晶半導体領域とを形成する第１の工程と、 前記両非単結晶半導体領域を覆う絶縁被膜と、前記絶縁
被膜上に、前記第１および第２の半導体領域をそれぞれ
横断して陽極酸化可能な材料によって形成されたゲイト
電極を形成する第２の工程と、 該基板を電解溶液中に浸漬し、前記ゲイト電極を正極と
して電流を印加することに前記ゲイト電極の表面に陽極
酸化物膜を形成する第３の工程と、 前記第１もしくは第２の半導体領域のうちどちらか一方
の全面を絶縁性の材料によって第１のマスクを形成する
第４の工程と、 前記第１のマスクを用いて、マスクされていない他方の
半導体領域上の前記絶縁被膜の一部もしくは全部を除去
する第５の工程と、 該基板を電解溶液中に浸漬し、前記ゲイト電極に正もし
くは負の電圧を印加する第６の工程と、 前記半導体領域に不純物をドーピングする第７の工程
と、 前記第１のマスクを除去する第８の工程と前記第４の工
程でマスクされなかった半導体領域の全面を絶縁性の材
料によって第２のマスクを形成する第９の工程と、 前記第２のマスクを用いて、マスクされていない他方の
半導体領域上の前記絶縁被膜の一部もしくは全部を除去
する第１０の工程と、 該基板を電解溶液中に浸漬し、前記ゲイト電極に第６の
工程とは逆極性の電圧を印加する第１１の工程と、 前記半導体領域に不純物をドーピングする第１２の工程
と、 前記第２のマスクを除去する第１３の工程とを有するこ
とを特徴とする薄膜トランジスタの作製方法。5. Forming at least one first island-shaped non-single-crystal semiconductor region for N-channel thin film transistors and at least one second island-shaped non-single-crystal semiconductor region for P-channel thin film transistors on a substrate. 1), an insulating film covering both the non-single-crystal semiconductor regions, and a gate electrode formed on the insulating film by a material capable of anodizing across the first and second semiconductor regions, respectively. A second step of forming the substrate, a third step of immersing the substrate in an electrolytic solution, and applying an electric current using the gate electrode as a positive electrode to form an anodic oxide film on the surface of the gate electrode; A fourth step of forming a first mask with an insulating material on the entire surface of either the first or second semiconductor region; and A fifth step of removing a part or all of the insulating coating on the other semiconductor region, and a sixth step of immersing the substrate in an electrolytic solution and applying a positive or negative voltage to the gate electrode. A seventh step of doping the semiconductor region with impurities, an eighth step of removing the first mask, and a second step of using an insulating material to cover the entire surface of the semiconductor region not masked in the fourth step. And a tenth step of removing a part or all of the insulating coating on the other unmasked semiconductor region by using the second mask, An eleventh step of applying a voltage having a polarity opposite to that of the sixth step to the gate electrode by immersing in the electrolytic solution, a twelfth step of doping the semiconductor region with impurities, and a second mask Thirteenth to remove The method for manufacturing a thin film transistor which is characterized by a step.