JPH06268206A - Insulated gate type thyristor - Google Patents

Abstract

PURPOSE:To increase the safe operation region of the title insulated gate type thyristor having the second gate electrode on the surface between the n-emitter region on the surface layer of the p-base region, formed on the surface layer of the n-base layer, and the n-source region which comes in contact with the first gate electrode, the n-emitter region and the inside of the n-emitter region. CONSTITUTION:A gate electrode 9 is provided on an emitter region 5 by connecting the first gate electrode and the second gate electrode. By growing a hole by inverting the surface layer of the n-emitter region 5 when gate voltage is zeroes and it is turned OFF, the injection of electrons from the above- mentioned region is stopped, and a latch-up phenomenon is prevented.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、電源装置などに利用さ
れる電圧駆動型スイッチング素子として使われる絶縁ゲ
ート型サイリスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate thyristor used as a voltage drive type switching element used in a power supply device or the like.

【０００２】[0002]

【従来の技術】スイッチング用半導体素子は定常損失と
スイッチング損失の双方が小さいことが理想であり、こ
の目的のため各種半導体素子が提案されている。しかし
ながら一般的には定常損失とスイッチング損失はトレー
ドオフの関係にあり、定常損失を低減しようとするとス
イッチング損失が増大するという問題がある。これは定
常損失を低下させるためには伝導度変調を利用したサイ
リスタ動作を行わせる必要があるが、サイリスタ動作を
行う場合には少数キャリアが消滅するまでに時間がかか
り、ターンオフタイムの増大、すなわちスイッチング損
失の増大を招くことになる。この少数キャリアの再結合
を促進し、スイッチング損失を低減するためにライフタ
イムキラーを導入すると、伝導度変調が少なくなり、オ
ン電圧、すなわち定常損失が増大する。これに対し、オ
ン電圧を低下させるために従来電流駆動であったサイリ
スタ動作を、入力損失を極端に低下させる電圧駆動にし
た絶縁ゲート型サイリスタが提案されている。2. Description of the Related Art A semiconductor element for switching is ideally low in both steady loss and switching loss, and various semiconductor elements have been proposed for this purpose. However, in general, the steady loss and the switching loss have a trade-off relationship, and there is a problem that the switching loss increases when trying to reduce the steady loss. In order to reduce the steady loss, it is necessary to perform thyristor operation using conductivity modulation, but in the case of thyristor operation, it takes time for minority carriers to disappear, increasing turn-off time, that is, This causes an increase in switching loss. If a lifetime killer is introduced to promote the recombination of the minority carriers and reduce the switching loss, the conductivity modulation is reduced and the on-voltage, that is, the steady loss is increased. On the other hand, there has been proposed an insulated gate thyristor in which a thyristor operation that was conventionally driven by current in order to reduce the on-voltage is changed to voltage drive that extremely reduces input loss.

【０００３】図２に絶縁ゲート型サイリスタの基本構造
を示す。この絶縁ゲート型サイリスタにおいては、ｐ⁺
コレクタ層１の表面上にｎ⁺ バッファ層２を介してｎベ
ース層３が形成され、ｎ^- ベース層の表面層には選択的
にｐベース領域４が、その表面層に選択的にｎ⁺ エミッ
タ領域５が、さらにその内側にｎ⁺ ソース領域６が形成
されている。そして、ｐベース領域４のエミッタ領域５
とｎ^- ベース層３の露出部とにはさまれた領域41にチャ
ネルを形成するため、表面上にゲート酸化膜７を介して
ゲート端子Ｇに配線91で接続された第一ゲート電極81が
形成される。また、ｐベース領域４のエミッタ領域５と
ソース領域６とにはさまれた領域42にチャネルを形成す
るために、表面上にゲート酸化膜を介してゲート端子Ｇ
に配線92によって接続された第二ゲート電極82が形成さ
れる。ｐベース領域４にはｎ⁺ ソース領域６と共通に配
線93によりエミッタ端子Ｅに接続されたエミッタ電極10
が接触し、ｐ⁺ コレクタ層１には配線94によりコレクタ
端子Ｃに接続されたコレクタ電極11が接触している。FIG. 2 shows the basic structure of an insulated gate thyristor. In this insulated gate thyristor, p ⁺
An n base layer 3 is formed on the surface of the collector layer 1 via an n ⁺ buffer layer 2, a p base region 4 is selectively formed on the surface layer of the n ⁻ base layer, and an n ⁺ layer is formed selectively on the surface layer. An emitter region 5 and an n ⁺ source region 6 are formed further inside. Then, the emitter region 5 of the p base region 4
In order to form a channel in the region 41 sandwiched between the exposed portion of the n ⁻ base layer 3 and the n ⁻ base layer 3, the first gate electrode 81 connected to the gate terminal G by the wiring 91 via the gate oxide film 7 is formed on the surface. It is formed. Further, in order to form a channel in the region 42 sandwiched between the emitter region 5 and the source region 6 of the p base region 4, the gate terminal G is formed on the surface through the gate oxide film.
A second gate electrode 82 connected to the wiring 92 is formed. In the p base region 4, the emitter electrode 10 connected to the emitter terminal E by the wiring 93 in common with the n ⁺ source region 6
, And the collector electrode 11 connected to the collector terminal C by the wiring 94 is in contact with the p ⁺ collector layer 1.

【０００４】このような絶縁ゲート型サイリスタのコレ
クタ電極11に正の電圧が印加された状態で第一、第二ゲ
ート電極81、82にＧ端子を介して正の電圧を印加する
と、領域41、42の双方に反転層が形成され、まず、ソー
ス領域６からチャネル領域42を介してエミッタ領域５に
電子が供給され、ｎ⁺ ソース領域６とｎ⁺ エミッタ領域
５が短絡される。しかし、同時にチャネル領域41に反転
層が生ずるため、エミッタ電極10からｎ⁺ ソース領域
６、ｎ⁺ エミッタ領域５を介してｎ^- ベース層３に至る
電子の流入が発生する。コレクタ電極11には正の電圧が
印加されており、ｐ ⁺ コレクタ層１、ｎ⁺ バッファ層２
およびｎ^- ベース層３、ｐベース領域４からなるｐｎｐ
トランジスタが駆動される。このとき、コレクタ層１か
ら正孔が注入され、ｎ^- ベース層３に伝導度変調が発生
する。この正孔電流が、ｎ^- ベース層３、ｐベース領域
４、短絡されたｎ⁺ エミッタ領域５およびｎ⁺ ソース領
域６からなるｎｐｎトランジスタのベース電流となって
いる。このｎｐｎトランジスタのｎ⁺ エミッタ領域５お
よびｎ⁺ ソース領域６からなるｎエミッタ層は長くなっ
ていて積極的にｎｐｎトランジスタを駆動する構造にな
っており、ｎ⁺ エミッタ領域５およびｎ⁺ ソース領域６
からの電子の注入が起こりやすい。このようにｐｎｐト
ランジスタとｎｐｎトランジスタを駆動することによ
り、ｐ⁺ コレクタ層１、ｎ⁺ バッファ層２およびｎ^- ベ
ース層３、ｐベース領域４、ｎ⁺ エミッタ領域５および
ｎ⁺ ソース領域６からなるｐｎｐｎサイリスタ構造がオ
ンすることができる。この素子をオフさせるには、ゲー
ト電圧を０にすることによってｎ⁺ エミッタ領域５およ
びｎ⁺ ソース領域６からの電子の注入を止め、チャネル
領域41、42の反転層の形成を除去することにより行うこ
とができる。This type of insulated gate thyristor
When a positive voltage is applied to the contactor electrode 11, the first and second gates are
A positive voltage is applied to the gate electrodes 81 and 82 via the G terminal.
And an inversion layer is formed in both regions 41 and 42.
From the source region 6 to the emitter region 5 via the channel region 42.
Supplied with electrons, n⁺Source region 6 and n⁺Emitter area
5 is short-circuited. But at the same time inverted to the channel region 41
As a layer is formed, the emitter electrodes 10 to n⁺Source area
6, n⁺N through the emitter region 5^-To the base layer 3
An inflow of electrons occurs. A positive voltage is applied to the collector electrode 11.
Applied, p ⁺Collector layer 1, n⁺Buffer layer 2
And n^-Pnp consisting of base layer 3 and p base region 4
The transistor is driven. At this time, the collector layer 1
Holes are injected from the^-Conductivity modulation occurs in the base layer 3
To do. This hole current is n^-Base layer 3, p base region
4, shorted n⁺Emitter regions 5 and n⁺Source territory
It becomes the base current of the npn transistor which consists of area 6.
There is. N of this npn transistor⁺Emitter area 5
And n⁺The n emitter layer consisting of the source region 6 becomes long
And has a structure that actively drives the npn transistor.
And n⁺Emitter regions 5 and n⁺Source area 6
Injection of electrons from is likely to occur. In this way pnp
By driving the transistor and npn transistor
, P⁺Collector layer 1, n⁺Buffer layers 2 and n^-Be
Source layer 3, p base region 4, n⁺Emitter region 5 and
n⁺The pnpn thyristor structure composed of the source region 6 is
You can To turn off this device,
N by setting the voltage⁺Emitter region 5 and
And n⁺The injection of electrons from the source region 6 is stopped and the channel
This is done by removing the formation of the inversion layer in regions 41 and 42.
You can

【０００５】[0005]

【発明が解決しようとする課題】この絶縁ゲート型サイ
リスタは、ｎ⁺ 領域５および６と第二ゲート電極82とに
よって形成されるＭＯＳＦＥＴが、大電流を流していく
とオン抵抗が大きくなり、通常のサイリスタ構造と違っ
て電流容量が飽和される特性を維持し、電圧駆動型サイ
リスタよりは安全動作領域が広いが、サイリスタ構造の
ために絶縁ゲート型バイポーラトランジスタ (ＩＧＢ
Ｔ) よりは安全動作領域が狭い欠点をもつ。In this insulated gate thyristor, the MOSFET formed by the n ⁺ regions 5 and 6 and the second gate electrode 82 has a large on-resistance as a large current flows, and Unlike the current thyristor structure, it maintains the characteristic that the current capacity is saturated and has a wider safe operating area than the voltage drive type thyristor. However, due to the thyristor structure, the insulated gate bipolar transistor (IGB
T) has a narrower safe operating area than that of T).

【０００６】本発明の目的は、この欠点を除去し、安全
動作領域を広げた絶縁ゲート型サイリスタを提供するこ
とにある。An object of the present invention is to eliminate this drawback and to provide an insulated gate thyristor having a wider safe operation area.

【０００７】[0007]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型サイリスタは、一側に第二
導電形のコレクタ層が接する第一導電形層の他側に第二
導電形のベース層が接する半導体基体の第二導電形ベー
ス層の表面層に選択的に第一導電形のベース領域が形成
され、その第一導電形のベース領域の表面層に選択的に
第二導電形のエミッタ領域およびさらにその内側の第二
導電形のソース領域が形成され、そのソース領域のエミ
ッタ領域側の縁部表面上から第一導電形ベース領域表面
と第二導電形ベース層露出面との境界部上までゲート絶
縁膜を介してゲート電極が設けられ、エミッタ電極がソ
ース領域および第一導電形ベース層露出面に共通に接触
し、コレクタ電極がコレクタ層表面に接触するものとす
る。そして、半導体基体がシリコンからなること、ゲー
ト絶縁膜がシリコン酸化膜からなること、またゲート電
極が多結晶シリコンからなることが有効である。In order to achieve the above object, an insulated gate thyristor of the present invention comprises a second conductivity type layer having a second conductivity type collector layer contacting one side with a second conductivity type second layer on the other side. A base region of the first conductivity type is selectively formed on a surface layer of the second conductivity type base layer of the semiconductor substrate which is in contact with the base layer of the conductivity type, and a base region of the base region of the first conductivity type is selectively formed on the surface layer. A second conductivity type emitter region and a second conductivity type source region inside thereof are formed, and the first conductivity type base region surface and the second conductivity type base layer are exposed from the edge surface of the source region on the emitter region side. A gate electrode is provided through the gate insulating film to the boundary with the surface, the emitter electrode contacts the source region and the first conductivity type base layer exposed surface in common, and the collector electrode contacts the collector layer surface. To do. It is effective that the semiconductor substrate is made of silicon, the gate insulating film is made of a silicon oxide film, and the gate electrode is made of polycrystalline silicon.

【０００８】[0008]

【作用】コレクタ層がｐ形、すなわち第一導電形がｐ
形、第二導電形がｎ形の場合を例にとって説明すると、
ゲート電極がｎ形のエミッタ領域の上にも存在するた
め、ターンオフ時にゲート電圧を０にしたときエミッタ
領域の表面層に反転層が形成される。従来構造では、ゲ
ート電圧をオフした時にもその瞬間には蓄積効果によっ
て大電流が流れており、エミッタ領域の直下を流れる電
流とｐベース領域の抵抗との積により、エミッタ領域の
曲率の大きい部分から電子の注入が起き、ラッチアップ
の原因となる。しかし、本発明の場合は上記のようにｎ
形エミッタ領域表面層が反転して正孔が生じ、ｐベース
領域と電気的に短絡状態となり、同電位となることか
ら、まず両者間の電位降下が小さくなるとともに、正孔
の生成により電子の注入が起きなくなる。また、ターン
オフ時の大電流とｐベース領域の抵抗との積によりｎ形
ソース領域からも電子の注入が起こるが、ここからの電
子の注入は比較的正孔の流れを分散することになるの
で、ラッチアップは起きにくく、ターンオフ時の安全動
作領域が拡大する。The collector layer is p-type, that is, the first conductivity type is p-type.
Type, the second conductivity type is n type,
Since the gate electrode also exists on the n-type emitter region, an inversion layer is formed in the surface layer of the emitter region when the gate voltage is set to 0 at turn-off. In the conventional structure, even when the gate voltage is turned off, a large current flows at that moment due to the storage effect. Due to the product of the current flowing immediately below the emitter region and the resistance of the p base region, the portion where the emitter region has a large curvature Electrons are injected from the inside, causing latch-up. However, in the case of the present invention, as described above,
The surface layer of the emitter region is inverted to generate holes, which are electrically short-circuited with the p base region and have the same potential. Therefore, the potential drop between the two becomes small, and the holes generate electrons. Infusion stops. Further, electrons are also injected from the n-type source region due to the product of the large current at turn-off and the resistance of the p-base region, but the injection of electrons from this region relatively disperses the flow of holes. Latch-up is less likely to occur and the safe operation area at turn-off is expanded.

【０００９】[0009]

【実施例】以下、図２と共通の部分に同一の符号を付し
た図１を引用して本発明の一実施例について説明する。
図１の絶縁ゲート型サイリスタでは、図２の第一ゲート
電極41と第二ゲート電極42を連結した単一のゲート電極
８が形成され、配線９によりゲート端子Ｇと接続されて
いる。このようなゲート電極は、シリコン基体表面をゲ
ート酸化膜７により被覆後、その上に多結晶シリコン層
を堆積し、パターニングすることにより形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG. 1 in which parts common to those in FIG.
In the insulated gate thyristor of FIG. 1, a single gate electrode 8 connecting the first gate electrode 41 and the second gate electrode 42 of FIG. 2 is formed, and is connected to the gate terminal G by the wiring 9. Such a gate electrode is formed by covering the surface of the silicon substrate with the gate oxide film 7, depositing a polycrystalline silicon layer thereon, and patterning the polycrystalline silicon layer.

【００１０】そのあと、絶縁膜71により被覆する。図２
の従来構造では、ゲート酸化膜７上の多結晶シリコン層
に、第一ゲート電極81と第二ゲート電極82との間の微細
な間隔を形成するための加工が必要であり、加工精度の
確保が困難であったが、本発明の構造ではゲート酸化膜
との共通パターニングでよく、プロセスが簡単になっ
た。このようにしてｎ⁺ エミッタ領域５の上にもゲート
電極９が設けられることにより、ターンオフ時にｎ⁺ 領
域５の表面層を反転させ、正孔を生成させることができ
る。After that, it is covered with an insulating film 71. Figure 2
In the conventional structure, the processing is required to form a fine gap between the first gate electrode 81 and the second gate electrode 82 in the polycrystalline silicon layer on the gate oxide film 7, and the processing accuracy is ensured. However, in the structure of the present invention, common patterning with the gate oxide film is sufficient, and the process is simplified. By thus providing the gate electrode 9 also on the n ⁺ emitter region 5, the surface layer of the n ⁺ region 5 can be inverted and holes can be generated at the time of turn-off.

【００１１】[0011]

【発明の効果】本発明によれば、エミッタ電極の接触す
るソース領域とエミッタ領域とを短絡するための第二ゲ
ート電極をエミッタ領域からベース層への注入を起こす
ための第一ゲート電極とを連結し、エミッタ領域上にも
ゲート電極を存在させることにより、ターンオフ時にエ
ミッタ領域の表面層を反転させ、ラッチアップを防止し
て絶縁ゲート型サイリスタのターンオフ時の安全動作領
域を拡大させることができた。そして、このような構造
はゲート電極層とゲート酸化膜の共通パターニングで形
成できるため、加工精度を必要とせず、簡単に作製する
ことができる。According to the present invention, the second gate electrode for short-circuiting the source region and the emitter region in contact with the emitter electrode and the first gate electrode for causing the injection from the emitter region to the base layer are provided. By connecting and making the gate electrode also on the emitter region, the surface layer of the emitter region is inverted at turn-off, latch-up can be prevented, and the safe operating region at turn-off of the insulated gate thyristor can be expanded. It was Since such a structure can be formed by common patterning of the gate electrode layer and the gate oxide film, it does not require processing accuracy and can be easily manufactured.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の絶縁ゲート型サイリスタの
断面図FIG. 1 is a sectional view of an insulated gate thyristor according to an embodiment of the present invention.

【図２】従来の絶縁ゲート型サイリスタの断面図FIG. 2 is a sectional view of a conventional insulated gate thyristor.

【符号の説明】[Explanation of symbols]

１ ｐ⁺ コレクタ層 ２ ｎ⁺ バッファ層 ３ ｎベース層 ４ ｐベース領域 ５ ｎ⁺ エミッタ領域 ６ ｎ⁺ ソース領域 ７ ゲート酸化膜 ７１ 絶縁膜 ８ ゲート電極 １０ エミッタ電極 １１ コレクタ電極1 p ⁺ collector layer 2 n ⁺ buffer layer 3 n base layer 4 p base region 5 n ⁺ emitter region 6 n ⁺ source region 7 gate oxide film 71 insulating film 8 gate electrode 10 emitter electrode 11 collector electrode

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】一側に第二導電形のコレクタ層が接する第
一導電形層の他側に第二導電形のベース層が接する半導
体基体の第二導電形ベース層の表面層に選択的に第一導
電形のベース領域が形成され、その第一導電形のベース
領域の表面層に選択的に第二導電形のエミッタ領域およ
びその内側の第二導電形のソース領域が形成され、その
ソース領域のエミッタ領域側の縁部表面上から第一導電
形ベース領域表面と第二導電形ベース層露出面との境界
部上までゲート絶縁膜を介してゲート電極が設けられ、
エミッタ電極がソース領域および第一導電形ベース層露
出面に共通に接触し、コレクタ電極がコレクタ層表面に
接触することを特徴とする絶縁ゲート型サイリスタ。1. A surface layer of a second conductivity type base layer of a semiconductor substrate having a first conductivity type layer in contact with one side and a second conductivity type base layer in contact with the other side. A first conductivity type base region is formed on the first conductivity type base region, and a second conductivity type emitter region and an inner second conductivity type source region are selectively formed on the surface layer of the first conductivity type base region. A gate electrode is provided through a gate insulating film from the edge surface of the source area on the emitter area side to the boundary of the first conductivity type base area surface and the second conductivity type base layer exposed surface,
An insulated gate thyristor characterized in that the emitter electrode is in common contact with the source region and the exposed surface of the first conductivity type base layer, and the collector electrode is in contact with the surface of the collector layer. 【請求項２】半導体基体がシリコンからなる請求項１記
載の絶縁ゲート型サイリスタ。2. The insulated gate thyristor according to claim 1, wherein the semiconductor substrate is made of silicon. 【請求項３】ゲート絶縁膜がシリコン酸化膜からなる請
求項２記載の絶縁ゲート型サイリスタ。3. The insulated gate thyristor according to claim 2, wherein the gate insulating film is a silicon oxide film. 【請求項４】ゲート電極が多結晶シリコンからなる請求
項１ないし３のいずれかに記載の絶縁ゲート型サイリス
タ。4. The insulated gate thyristor according to claim 1, wherein the gate electrode is made of polycrystalline silicon.