JPH06266553A - Computer system - Google Patents

Abstract

PURPOSE:To support a CISC type instruction by an RISC type processor. CONSTITUTION:A conversion table 2 stores the correspondence between the instruction codes that are not supported by a CPU 1 and a string of instruction codes that are supported by a processor and attains a function equivalent to those instruction codes that are not supported by the CPU 1. If the instruction code supplied to the CPU 1 directly from a memory 7 or via an instruction cache 4 is not supported by the CPU 1, a controller 5 successively supplies the instruction codes forming a string of instruction codes stored in a conversion table to the CPU 1 in place of those instruction codes supplied from the memory 7.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＲＩＳＣ（Reduced In
struction Set Computer)型プロセッサを用いた計算機
システムに関し、特に、そのエミュレ−ションの技術に
関するものである。BACKGROUND OF THE INVENTION The present invention is a RISC (Reduced In
The present invention relates to a computer system using a (struction set computer) type processor, and particularly to the technology of its emulation.

【０００２】[0002]

【従来の技術】近年のワークステーションにおいて用い
られるＭＰＵ（Micro proccessor unit）は、ＲＩＳＣ
型が主流となりつつある。しかし、ＲＩＳＣ型ア−キテ
クチャ−の採用によリ、ハ−ドゥエア性能、機能は著し
い発展をみせている反面、このようなＲＩＳＣ型プロセ
ッサの性能を最大限に引き出すために必要となるコンパ
イラ技術等のソフトウェア技術の開発の遅れが問題とな
ってきている（日経エレクトロニクス１９９０．６．１
１．Ｐ１７２）。2. Description of the Related Art The MPU (Micro proccessor unit) used in recent workstations is a RISC.
Molds are becoming mainstream. However, due to the adoption of the RISC type architecture, hard-air performance and functions have been remarkably developed. On the other hand, compiler technology and the like required to maximize the performance of such RISC type processor. Delay in the development of software technology in Japan has become a problem (Nikkei Electronics 1990.6.1
1. P172).

【０００３】また、新たにＲＩＳＣ型プロセッサを採用
したコンピュ−タを製作する場合等、ＣＩＳＣ型プロセ
ッサを採用していた従来の機種との互換性の維持するこ
とが難しい（日経エレクトロニクス１９９２．４．２
７．Ｐ１１５）。Further, when a computer newly adopting a RISC type processor is manufactured, it is difficult to maintain compatibility with a conventional model adopting a CISC type processor (Nikkei Electronics 1992.4. Two
7. P115).

【０００４】[0004]

【発明が解決しようとする課題】さて、ソフトウェアの
開発工数を減らすためには、従来の蓄積されたノウハウ
の活用ができることが一番望ましい。特に、従来の機種
のバイナリレベル（マシン語レベル）の命令セットを、
そのまま新たな機種に流用可能となればより高い移植性
を実現でき、また製品の互換性が保つことができる。In order to reduce the man-hours for software development, it is most desirable to be able to utilize the conventional accumulated know-how. Especially, the binary level (machine language level) instruction set of the conventional model is
If it can be used as it is for a new model, higher portability can be realized and product compatibility can be maintained.

【０００５】ところで、ＣＩＳＣ型プロセッサは、様々
な処理サイクルの複雑な命令を含む命令セットを備えて
いる。したがい、少ないステップ数のプログラムを作成
するこができ、またソフトウェアの開発工数も削限でき
る。一方、ＲＩＳＣ型プロセッサは複雑な命令をサポ−
トせずに、命令を同じ処理サイクルで実行できるものに
のみに制限することで、スム−ズなパイプライン処理を
実現することにより処理の高速化をはかっている。Meanwhile, the CISC type processor is provided with an instruction set including complicated instructions of various processing cycles. Therefore, a program with a small number of steps can be created, and the man-hours for software development can be cut down. On the other hand, the RISC type processor supports complicated instructions.
By limiting the instructions to only those that can be executed in the same processing cycle without executing the operation, a smooth pipeline processing is realized to speed up the processing.

【０００６】したがい、ＣＩＳＣ型プロセッサ上で開発
したマシン語レベルのソフトウェアは、ＲＩＳＣ型プロ
セッサで実行することはできない。Therefore, the machine language level software developed on the CISC type processor cannot be executed on the RISC type processor.

【０００７】すなわち、ＣＩＳＣ型プロセッサを用いた
コンピュ−タと、ＲＩＳＣ型プロセッサを用いたコンピ
ュ−タの間には互換性がない。That is, there is no compatibility between a computer using a CISC type processor and a computer using a RISC type processor.

【０００８】このため、ＣＩＳＣ型プロセッサを用いた
コンピュ−タ上で開発したソフトウェア資産や、蓄積さ
れたノウハウを、ＲＩＳＣ型プロセッサを用いたコンピ
ュ−タ上で利用することができない。Therefore, software assets developed on a computer using a CISC type processor and accumulated know-how cannot be used on a computer using a RISC type processor.

【０００９】そこで、本発明は、ＲＩＳＣ型プロセッサ
において、そのパイプライン処理を乱すことなく、ＣＩ
ＳＣ型プロセッサや他のプロセッサの命令をサポ−トす
ることのできるアーキテクチャを提供することを目的と
する。In view of the above, the present invention is directed to a RISC type processor without disturbing its pipeline processing.
It is an object of the present invention to provide an architecture capable of supporting the instructions of SC type processors and other processors.

【００１０】[0010]

【課題を解決するための手段】前記目的達成のために、
本発明は、プロセッサと、プロセッサに供給する命令を
格納したメモリとを備えた計算機システムであって、前
記プロセッサがサポ−トしていない命令コ−ドに対応さ
せて、前記プロセッサがサポ−トする命令コ−ドの列で
あって、前記プロセッサがサポ−トしていない命令コ−
ドと等価な機能を果たす命令コ−ドの列を記憶した変換
テ−ブルと、前記メモリより前記プロセッサに供給され
た命令コ−ドが、前記プロセッサがサポ−トしていない
命令コ−ドであった場合に、前記メモリより供給された
命令コ−ドに代えて、当該命令コ−ドに対応して前記変
換テ−ブルに記憶されている命令コ−ドの列を構成する
各命令コ−ドを前記プロセッサに順次供給する制御手段
とを有することを特徴とする計算機システムを提供す
る。[Means for Solving the Problems] To achieve the above object,
The present invention is a computer system comprising a processor and a memory storing instructions to be supplied to the processor, wherein the processor supports the instruction code not supported by the processor. A sequence of instruction codes to be executed which are not supported by the processor.
A conversion table that stores a sequence of instruction codes that performs a function equivalent to that of the code and an instruction code that is supplied from the memory to the processor are instruction codes that are not supported by the processor. In this case, instead of the instruction code supplied from the memory, each instruction constituting the sequence of instruction codes stored in the conversion table corresponding to the instruction code. And a control means for sequentially supplying the code to the processor.

【００１１】[0011]

【作用】本発明に係る計算機システムによれば、たとえ
ば、メモリよりＲＩＳＣ型プロセッサに供給された命令
コ−ドが、前記プロセッサがサポ−トしていないＣＩＳ
Ｃ型命令コ−ドであった場合にも、これに代えて、当該
命令コ−ドに対応してあらかじめ、変換テ−ブルに記憶
しておいた、当該ＣＩＳＣ型命令と等価な機能を果たす
ＲＩＳＣ型命令コ−ドの列を構成する各ＲＩＳＣ型命令
コ−ドを前記ＲＩＳＣ型プロセッサに順次供給するころ
ができる。According to the computer system of the present invention, for example, the instruction code supplied from the memory to the RISC type processor is not supported by the processor.
Even in the case of a C type instruction code, instead of this, a function equivalent to the CISC type instruction stored in advance in the conversion table corresponding to the instruction code is fulfilled. Each RISC type instruction code forming a row of RISC type instruction codes can be sequentially supplied to the RISC type processor.

【００１２】よって、アプリケ−ションプログラムの依
存するプロセッサの型や種別によらずに、当該アプリケ
−ションプログラムを実行することができる。また、こ
の際、ＲＩＳＣ型プロセッサに与えられる命令はＲＩＳ
Ｃ型命令のみであるので、そのパイプライン処理が乱れ
ることもない。Therefore, the application program can be executed regardless of the type and type of the processor on which the application program depends. At this time, the instruction given to the RISC type processor is RIS.
Since there are only C-type instructions, the pipeline processing is not disturbed.

【００１３】[0013]

【実施例】以下、本発明の一実施例を説明する。EXAMPLE An example of the present invention will be described below.

【００１４】図１に、本実施例に係る計算機システムの
構成を示す。FIG. 1 shows the configuration of a computer system according to this embodiment.

【００１５】図中、１はＲＩＳＣ型のＣＰＵ、２は変換
テ−ブル、３はデータキャッシュ、４は命令キャッシ
ュ、５はコントロ−ラ、６はシステムコントロ−ラ、７
はＤＲＡＭで構成されるメモリである。また、コントロ
−ラ５は、キャッシュコントロ−ラ５２と、エンコ−ダ
５１と、カウンタ５３を内蔵した１チップコントロ−ラ
ＩＣとして実現されている。In the figure, 1 is a RISC CPU, 2 is a conversion table, 3 is a data cache, 4 is an instruction cache, 5 is a controller, 6 is a system controller, 7
Is a memory composed of a DRAM. Further, the controller 5 is realized as a one-chip controller IC having a cash controller 52, an encoder 51, and a counter 53 built therein.

【００１６】ＣＰＵ１は、所望のデータをデータキャッ
シュ３より、所望の命令を命令キャッシュ１４より取り
込み処理する。所望の命令やデータが命令キャッシュ４
もしくはデータキャッシュ４上に存在しない場合には、
システムコントローラによってメモリ上の命令、データ
が、それぞれ命令キャッシュ４、データキャッシュにロ
−ドされる。各部は、システムクロック１０３に同期し
て動作する。The CPU 1 fetches desired data from the data cache 3 and a desired instruction from the instruction cache 14 and processes them. The desired instruction or data is the instruction cache 4
Or if it does not exist in the data cache 4,
The system controller loads the instruction and data on the memory into the instruction cache 4 and the data cache, respectively. Each unit operates in synchronization with the system clock 103.

【００１７】さて、ＣＰＵ１は、システムの起動時等
に、システムコントロ−ラ６内のレジスタに、命令セッ
トの変換を行うか否かを指定する情報をセットする。シ
ステムコントロ−ラ６は、変換を行わない旨が指定され
た場合には、信号１０４をネゲ−トする。信号１０４が
ネゲ−トされると、コントロ−ラ５のキャッシュコント
ロ−ラ５２は、信号１００をネゲ−トすることにより変
換テ−ブルのパス１１１への出力を抑止する。一方、信
号１０１をアサ−トし、命令キャッシュ２からＣＰＵ１
へのパス１１０による直接出力をイネ−ブルにする。こ
のように、命令セットの変換を行わないモ−ドでは、変
換テ−ブル２が無効化された状態であり、従来の計算機
システムと同様に動作する。Now, the CPU 1 sets information designating whether or not to convert the instruction set in the register in the system controller 6 when the system is started. The system controller 6 negates the signal 104 when it is specified that the conversion is not performed. When the signal 104 is negated, the cache controller 52 of the controller 5 inhibits the output of the conversion table to the path 111 by negating the signal 100. On the other hand, the signal 101 is asserted, and the instruction cache 2 to the CPU 1
Enable direct output by path 110 to. As described above, in the mode in which the instruction set is not converted, the conversion table 2 is in the invalid state, and the operation is similar to that of the conventional computer system.

【００１８】一方、変換を行う旨が指定された場合に
は、システムコントロ−ラ６は、信号１０４をアサ−ト
する。信号１０４がアサ−トされると、コントロ−ラ５
のキャッシュコントロ−ラ５２は、信号１００をアサ−
トすることにより変換テ−ブルのパス１１１への出力を
許可する。一方、信号１０１をネゲ−トし、命令キャッ
シュ２からＣＰＵ１へのパス１１０による直接出力を抑
止する。パス１１０による出力が抑止されると、命令キ
ャッシュ４からＣＰＵ１への出力される命令は、パス１
１２を介して変換テ−ブル２に供給される。On the other hand, when the conversion is designated, the system controller 6 asserts the signal 104. When the signal 104 is asserted, the controller 5
Cash controller 52 asserts signal 100.
Output of the conversion table is permitted. On the other hand, the signal 101 is negated and the direct output from the instruction cache 2 to the CPU 1 via the path 110 is suppressed. When the output by the path 110 is suppressed, the instruction output from the instruction cache 4 to the CPU 1 is
It is supplied to the conversion table 2 via 12.

【００１９】変換テ−ブル２はＳＲＡＭにより構成さ
れ、命令キャッシュとＣＰＵの間に配置される。コント
ロ−ラ５とこの変換テ−ブル２は、命令キャッシュか
ら、ＣＰＵ１に取り込む命令がＣＩＳＣ型の命令である
場合には、これをＲＩＳＣ型の命令列に変換する。The conversion table 2 is composed of SRAM and is arranged between the instruction cache and the CPU. The controller 5 and the conversion table 2 convert the instruction fetched from the instruction cache into the CPU 1 into a RISC type instruction sequence when the instruction is a CISC type instruction.

【００２０】ここで、図２に、変換テ−ブル２で行うＣ
ＩＳＣ型命令の、ＲＩＳＣ型命令列への変換の関係を示
す。Here, in FIG. 2, C performed by the conversion table 2 is used.
The relationship of conversion of an ISC type instruction into a RISC type instruction sequence is shown.

【００２１】図２のＣＩＳＣ型命令”ＡＤＤ メモリ、
レジスタ１”は、メモリの値をレジスタ１の値と加算
し、元のメモリに結果を渡す加算命令である。The CISC type instruction "ADD memory of FIG.
Register 1 ″ is an add instruction that adds the value in memory with the value in register 1 and passes the result back to the original memory.

【００２２】ＲＩＳＣ型のプロセッサであるＣＰＵ１
は、このようなメモリに対する演算命令をサポ−トして
いない。そこで、変換テ−ブル２において、ＣＩＳＣ型
命令”ＡＤＤ メモリ、レジスタ１”と同じ結果を得る
ことのできる、３つのＲＩＳＣ型命令よりなる命令列に
ＣＩＳＣ型命令”ＡＤＤ メモリ、レジスタ１”を変換
する。CPU 1 which is a RISC type processor
Does not support arithmetic instructions for such memories. Therefore, the conversion table 2 converts the CISC type instruction "ADD memory, register 1" into an instruction sequence consisting of three RISC type instructions that can obtain the same result as the CISC type instruction "ADD memory, register 1". To do.

【００２３】すなわち、演算されるメモリの値をレジス
タ２にロードする命令”ＬＯＤ レジスタ２、メモリ”
と、レジスタ１、２間の加算を行い結果をレジスタ１に
格納する命令”ＡＤＤ レジスタ１ レジスタ２”、そ
して、レジスタ１の内容を元のメモリにストアする命
令”ＳＴＡ メモリ、レジスタ１”の３つのＲＩＳＣ型
命令の命令列に、ＣＩＳＣ型命令”ＡＤＤ メモリ、レ
ジスタ１”を変換する。That is, the instruction "LOD register 2, memory" for loading the value of the operated memory into register 2
And an instruction "ADD register 1 register 2" for adding the results between registers 1 and 2 and storing the result in register 1, and an instruction "STA memory, register 1" for storing the contents of register 1 in the original memory. The CISC type instruction “ADD memory, register 1” is converted into an instruction sequence of one RISC type instruction.

【００２４】また、たとえば、図３に示したＣＩＳＣ型
命令”ＡＤＤ メモリ１ メモリ２”は、メモリ上のメ
モリ１というアドレスの内容に、メモリ上のメモリ１と
いうアドレスの内容を加算する命令であるが、この命令
については、４つのＲＩＳＣ型命令よりなる命令列”Ｌ
ＯＤ レジスタ１ メモリ１”、”ＬＯＤ レジスタ２
メモリ２”、”ＡＤＤ レジスタ１ レジスタ
２”、”ＳＴＡ メモリ２レジスタ２”に変換するよう
にする。Further, for example, the CISC type instruction "ADD memory 1 memory 2" shown in FIG. 3 is an instruction for adding the content of the address of memory 1 on the memory to the content of the address of memory 1 on the memory. However, for this instruction, an instruction sequence "L" consisting of four RISC type instructions
OD register 1 memory 1 "," LOD register 2
The memory 2 "," ADD register 1 register 2 ", and" STA memory 2 register 2 "are converted.

【００２５】このように、本実施例に係る計算機システ
ムでは、ＣＰＵ１に取り込む命令がＣＩＳＣ型の命令で
ある場合には、これを同等の機能を果たすＲＩＳＣ型の
命令列に変換する。As described above, in the computer system according to the present embodiment, when the instruction to be loaded into the CPU 1 is a CISC type instruction, this is converted into a RISC type instruction sequence which performs an equivalent function.

【００２６】以下、命令コードが１６ビットとして、図
２で示した変換動作を例にとり、このようなＣＩＳＣ型
命令からＲＩＳＣ型命令列への変換動作について、図４
を用いて説明する。In the following, assuming that the instruction code is 16 bits, the conversion operation shown in FIG. 2 is taken as an example, and the conversion operation from such a CISC type instruction to a RISC type instruction sequence is shown in FIG.
Will be explained.

【００２７】この場合、図１の変換テ−ブル２は、２０
ビット幅のアドレスを有するＳＲＡＭで構成する。In this case, the conversion table 2 of FIG.
An SRAM having a bit width address is used.

【００２８】いま、ＣＰＵから命令を要求されると、コ
ントロ−ラ５は命令キャッシュ４もしくはシステムコン
トロ−ラ８に命令フェッチを要求し、命令を一つ読みだ
す。読みだされた命令の各ビットは変換テ−ブル２を構
成するＳＲＡＭのアドレスの上位１６ビットに入力され
る。一方、コントロ−ラ５は、カウンタ５３より、ＳＲ
ＡＭのアドレスの下位４ビットとして“０ｈ”を出力す
る。Now, when the CPU requests an instruction, the controller 5 requests the instruction cache 4 or the system controller 8 to fetch an instruction and reads one instruction. Each bit of the read instruction is input to the upper 16 bits of the SRAM address forming the conversion table 2. On the other hand, the controller 5 detects the SR from the counter 53.
"0h" is output as the lower 4 bits of the AM address.

【００２９】今、入力された命令がＣＩＳＣ型加算命令
１２５４ｈである場合、ＳＲＡＭのアドレスは、コント
ローラにより生成される下位４ビット“０ｈ”とあわせ
て、１２５４０ｈとなる。If the input instruction is the CISC type addition instruction 1254h, the address of the SRAM is 12540h including the lower 4 bits "0h" generated by the controller.

【００３０】このアドレスには、あらかじめ、ＣＩＳＣ
型加算命令加算命令と同じ結果を得ることのできる、３
つのＲＩＳＣ型命令よりなる命令列の第１番目のＲＩＳ
Ｃ型命令ＬＯＤ；１００１ｈの下位側に、この命令列の
命令数の残りを表す４ビットを連結した値を記憶させて
おく。この場合、残りの命令数は２個であるので、アド
レス１２５４０ｈには、１００１２ｈを記憶しておく。CISC is previously assigned to this address.
Type addition instruction 3 which can obtain the same result as addition instruction
First RIS of instruction sequence consisting of two RISC type instructions
A value obtained by concatenating 4 bits representing the rest of the number of instructions of this instruction sequence is stored in the lower side of the C-type instruction LOD; 1001h. In this case, since the number of remaining instructions is 2, 10012h is stored in the address 12540h.

【００３１】ＳＲＡＭのアドレス１２５４０ｈより出力
された値１００１２ｈの上位１６ビット１００１ｈは、
ＣＰＵ１に命令として与えられる。ＣＰＵ１は、この命
令を実行し、コントロ−ラ５に次の命令を要求する。一
方、ＳＲＡＭのアドレス１２５４０ｈより出力された値
１００１２ｈの下位４ビット２ｈは、コントロ−ラ５に
入力される。コントロ−ラは、エンコ−ダ５１により、
入力された値を判定し、入力された値が”０ｈ”でない
場合、ＣＰＵから命令要求を受け取ると、カウンタ５３
を１インクリメントし、ＳＲＡＭのアドレスの下位４ビ
ットを１インクリメントする。また、これによりシステ
ムコントロ−ラ６のウェイトの調整を行う。The upper 16 bits 1001h of the value 10012h output from the address 12540h of the SRAM are
It is given to the CPU 1 as an instruction. The CPU 1 executes this instruction and requests the controller 5 for the next instruction. On the other hand, the lower 4 bits 2h of the value 10012h output from the SRAM address 12540h are input to the controller 5. The controller uses the encoder 51,
The input value is judged, and if the input value is not "0h", when the instruction request is received from the CPU, the counter 53
Is incremented by 1, and the lower 4 bits of the SRAM address are incremented by 1. In addition, the weight of the system controller 6 is adjusted accordingly.

【００３２】これにより、ＳＲＡＭのアドレスは１イン
クリメントされ、アドレス１２５４１ｈが入力される。
ＳＲＡＭのこのアドレスには、あらかじめ、ＣＩＳＣ型
加算命令加算命令と同じ結果を得ることのできる、３つ
のＲＩＳＣ型命令よりなる命令列の第２番目のＲＩＳＣ
命令ＡＤＤ；２０１０ｈの下位側に、この命令列の残り
の命令数１を表す値１ｈを連結した値、２０１０１ｈを
記憶させておく。As a result, the SRAM address is incremented by 1, and the address 12541h is input.
At this address of the SRAM, the second RISC of the instruction sequence consisting of three RISC type instructions that can obtain the same result as the CISC type add instruction add instruction in advance.
A value obtained by concatenating the value 1h representing the remaining instruction count 1 of this instruction sequence, 20101h, is stored in the lower side of the instruction ADD; 2010h.

【００３３】これにより、値２０１０１ｈの上位１６ビ
ットの命令ＡＤＤ；２０１０ｈは、ＣＰＵ１に命令とし
て与えられる。ＣＰＵ１は、この命令を実行し、次の命
令をコントロ−ラ５に要求する。As a result, the upper 16-bit instruction ADD; 2010h of the value 20101h is given to the CPU 1 as an instruction. The CPU 1 executes this instruction and requests the next instruction from the controller 5.

【００３４】一方、ＳＲＡＭのアドレス１２５４１ｈよ
り出力された値の下位４ビットを受け取り、これが”０
ｈ”でないので、先程と同様に、ＣＰＵから命令要求を
受け取ると、ＳＲＡＭのアドレスの下位４ビットを１イ
ンクリメントする。On the other hand, the lower 4 bits of the value output from the SRAM address 12541h are received, and this is "0".
Since it is not h ″, when the instruction request is received from the CPU, the lower 4 bits of the address of the SRAM are incremented by 1 as in the previous case.

【００３５】これにより、今度は、ＳＲＡＭのアドレス
は１インクリメントされ、アドレス１２５４２ｈが入力
される。ＳＲＡＭのこのアドレスには、あらかじめ、Ｃ
ＩＳＣ型加算命令加算命令と同じ結果を得ることのでき
る、３つのＲＩＳＣ型命令よりなる命令列の第３番目の
ＲＩＳＣ命令ＳＴＡ；１００２ｈの下位側に、この命令
列の残りの命令数０を表す値０ｈを連結した値、１００
２０ｈを記憶させておく。As a result, the SRAM address is incremented by 1 and the address 12542h is input. This address of the SRAM is C
ISC type addition instruction The third RISC instruction STA of the instruction sequence consisting of three RISC type instructions, which can obtain the same result as the addition instruction, represents the remaining number of instructions 0 of this instruction sequence on the lower side of 1002h. Value that is the concatenation of the value 0h, 100
Remember 20h.

【００３６】これにより、値１００２０ｈの上位１６ビ
ットの命令ＳＴＡ；１００２ｈは、ＣＰＵ１に命令とし
て与えられる。ＣＰＵ１は、この命令を実行し、次の命
令をコントロ−ラ５に要求する。As a result, the upper 16-bit instruction STA; 1002h having the value 10020h is given to the CPU 1 as an instruction. The CPU 1 executes this instruction and requests the next instruction from the controller 5.

【００３７】一方、コントロ−ラは、ＳＲＡＭのアドレ
ス１２５４０ｈより出力された値の下位４ビットを受け
取り、これが”０ｈ”であるので、カウンタ５３をリセ
ットし、ＳＲＡＭのアドレスの下位４ビットを０ｈに戻
し、次の命令フェッチを、命令キャッシュ４またはシス
テムコントローラ６に対し要求し、次の命令を読みだ
す。On the other hand, the controller receives the lower 4 bits of the value output from the SRAM address 12540h, and since this is "0h", it resets the counter 53 and sets the lower 4 bits of the SRAM address to 0h. Returning, the next instruction fetch is requested to the instruction cache 4 or the system controller 6 to read the next instruction.

【００３８】さて、命令キャッシュ４またはシステムコ
ントローラ６から入力された命令が、ＲＩＳＣ型命令で
ある場合には、この命令をこのまま、スルーでＣＰＵ１
に渡せばよいのであるが、アーキテクチャを簡略化する
為、本実施例では、ＳＲＡＭ内にＲＩＳＣ型命令に対応
する値も記憶しておく。If the instruction input from the instruction cache 4 or the system controller 6 is a RISC type instruction, the CPU 1 directly passes this instruction as it is.
However, in order to simplify the architecture, a value corresponding to the RISC type instruction is also stored in the SRAM in this embodiment.

【００３９】すなわち、図５に示すように、ＲＩＳＣ型
のロード命令ＬＯＤ；１００１ｈが入力された場合も、
ＣＩＳＣ型命令の場合と同様に、命令の各ビットをＳＲ
ＡＭのアドレスの上位１６ビットに入力し、コントロ−
ラ５は、ＳＲＡＭのアドレスの下位４ビットとして“０
ｈ”を出力する。That is, as shown in FIG. 5, even when the RISC type load instruction LOD; 1001h is input,
As in the case of the CISC type instruction, each bit of the instruction is SR
Input to the upper 16 bits of AM address and control
La5 is "0" as the lower 4 bits of the SRAM address.
h "is output.

【００４０】これによって得られるＳＲＡＭのアドレス
１００１０ｈには、あらかじめ、このＲＩＳＣ命令ＬＯ
Ｄ１００１ｈの下位側に、０ｈ連結した値を記憶させて
おく。 これにより、値１００１０ｈの上位１６ビット
の命令ＬＯＤ；１００１ｈは、ＣＰＵ１に命令として与
えられる。ＣＰＵ１は、この命令を実行し、次の命令を
コントロ−ラ５に要求する。The RISC instruction LO is previously stored in the SRAM address 10010h thus obtained.
The value concatenated with 0h is stored in the lower side of D1001h. As a result, the upper 16-bit instruction LOD; 1001h having the value 10010h is given to the CPU 1 as an instruction. The CPU 1 executes this instruction and requests the next instruction from the controller 5.

【００４１】一方、コントロ−ラは、ＳＲＡＭのアドレ
ス１００１０ｈより出力された値の下位４ビットを受け
取り、これが”０ｈ”であるので、ＳＲＡＭのアドレス
の下位４ビットを０ｈのままとし、次の命令フェッチ
を、命令キャッシュ４またはシステムコントローラ６に
対し要求し、次の命令を読みだす。On the other hand, the controller receives the lower 4 bits of the value output from the address 10010h of the SRAM, and since this is "0h", the lower 4 bits of the address of the SRAM remains 0h and the next instruction is issued. A fetch is requested to the instruction cache 4 or the system controller 6 to read the next instruction.

【００４２】なお、変換テーブル２の、ＣＩＳＣ型命令
に対応する部分の内容は、システムイニシャライズ時に
ＣＰＵが設定するができる。また、システムイニシャラ
イズ時以外のときにも、適宜に書換えることにより、様
々な命令セットに対応することがでいるようになる。な
お、イニシャライズプログラムは、ＲＩＳＣ型命令によ
って記述する。The contents of the portion of the conversion table 2 corresponding to the CISC type instruction can be set by the CPU at the time of system initialization. Further, even when the system is not initialized, the instruction set can be appropriately rewritten to support various instruction sets. Note that the initialization program is described by RISC type instructions.

【００４３】なお、以上の実施例では、ＣＩＳＣ型命令
コ−ドによって、直接指定されるアドレスから順次、変
換テ−ブルに当該ＣＩＳＣ型命令と等価な機能を果たす
ＲＩＳＣ型命令コ−ドの列を記憶したが、これは、かな
らずしも、ＣＩＳＣ型命令コ−ドによって直接指定され
るアドレスから順次記憶する必要はなく、任意のアドレ
スから記憶し、記憶したアドレスと対応するＣＩＳＣ型
命令コ−ドの対応を記憶させた適当なアドレス変換テ−
ブルを用いて、処理を行うようにしてもよい。In the above embodiment, a sequence of RISC type instruction codes that perform a function equivalent to the CISC type instruction in the conversion table is sequentially provided from the address directly specified by the CISC type instruction code. However, it is not always necessary to store sequentially from the address directly specified by the CISC type instruction code, but it is possible to store from any address and to store the CISC type instruction code corresponding to the stored address. Appropriate address conversion table that stores the correspondence
You may make it process using a bull.

【００４４】以上のように、本実施例によれば、命令コ
ードを自由に換えられるため、異なる機種間のソフトウ
ェアの移植が容易となる。そのためソフトウェアの開発
工数を削減することが可能となる。また、ＲＩＳＣ型Ｃ
ＰＵが実行する命令は、ＲＩＳＣ型命令のみであるの
で、そのパイプライン処理が乱れることもない。As described above, according to this embodiment, the instruction code can be freely changed, so that the porting of software between different models becomes easy. Therefore, it is possible to reduce the man-hours for software development. Also, RISC type C
Since the PU executes only RISC type instructions, its pipeline processing is not disturbed.

【００４５】[0045]

【発明の効果】以上のように、本発明によれば、ＲＩＳ
Ｃ型プロセッサにおいて、そのパイプライン処理を乱す
ことなく、ＣＩＳＣ型プロセッサや他のプロセッサの命
令をサポ−トすることができる。As described above, according to the present invention, the RIS
In the C type processor, it is possible to support the instructions of the CISC type processor and other processors without disturbing the pipeline processing.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例に係る計算機システムの構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a computer system according to an embodiment of the present invention.

【図２】本発明の一実施例に係る計算機システムの行う
命令の変換の第１の例を示す説明図である。FIG. 2 is an explanatory diagram showing a first example of instruction conversion performed by a computer system according to an embodiment of the present invention.

【図３】本発明の一実施例に係る計算機システムの行う
命令の変換の第２の例を示す説明図である。FIG. 3 is an explanatory diagram showing a second example of instruction conversion performed by the computer system according to an embodiment of the present invention.

【図４】本発明の一実施例に係る計算機システムの行う
命令の第１の変換動作を示す説明図である。FIG. 4 is an explanatory diagram showing a first conversion operation of an instruction performed by a computer system according to an embodiment of the present invention.

【図５】本発明の一実施例に係る計算機システムの行う
命令の第２の変換動作を示す説明図である。FIG. 5 is an explanatory diagram showing a second conversion operation of an instruction performed by the computer system according to the embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ ＲＩＳＣ型のＣＰＵ ２ 変換テ−ブル ３ データキャッシュ ４ 命令キャッシュ ５ コントロ−ラ ６ システムコントロ−ラ ７ メモリ ５１ エンコ−ダ ５２ キャッシュコントロ−ラ ５３ カウンタ 1 RISC type CPU 2 conversion table 3 data cache 4 instruction cache 5 controller 6 system controller 7 memory 51 encoder 52 cache controller 53 counter

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】プロセッサと、プロセッサに供給する命令
を格納したメモリとを備えた計算機システムであって、 前記プロセッサがサポ−トしていない命令コ−ドに対応
させて、前記プロセッサがサポ−トする命令コ−ドの列
であって、前記プロセッサがサポ−トしていない命令コ
−ドと等価な機能を果たす命令コ−ドの列を記憶した変
換テ−ブルと、 前記メモリより前記プロセッサに供給された命令コ−ド
が、前記プロセッサがサポ−トしていない命令コ−ドで
あった場合に、前記メモリより供給された命令コ−ドに
代えて、当該命令コ−ドに対応して前記変換テ−ブルに
記憶されている命令コ−ドの列を構成する各命令コ−ド
を前記プロセッサに順次供給する制御手段とを有するこ
とを特徴とする計算機システム。1. A computer system comprising a processor and a memory storing instructions to be supplied to the processor, wherein the processor supports the instruction code not supported by the processor. A conversion table storing a sequence of instruction codes to be executed, the sequence of instruction codes having a function equivalent to that of an instruction code not supported by the processor; When the instruction code supplied to the processor is an instruction code which is not supported by the processor, the instruction code supplied from the memory is replaced with the instruction code. A computer system correspondingly comprising: control means for sequentially supplying to the processor each instruction code forming a sequence of instruction codes stored in the conversion table. 【請求項２】請求項１記載の計算機システムであって、 前記変換テーブルは、前記プロセッサより書換え可能で
あることを特徴とする計算機システム。2. The computer system according to claim 1, wherein the conversion table is rewritable by the processor. 【請求項３】請求項１記載の計算機システムであって、 前記変換テ−ブルは、プロセッサがサポ−トしていない
命令コ−ドによって指定されるアドレスより順次、前記
プロセッサがサポ−トする命令コ−ドの列であって、前
記プロセッサがサポ−トしていない命令コ−ドと等価な
機能を果たす命令コ−ドの列と、当該命令コ−ドの列の
最終の命令コ−ドの識別するための識別情報を記憶し、 前記制御手段は、メモリより前記プロセッサに供給され
た命令コ−ドが、前記プロセッサがサポ−トしていない
命令コ−ドであった場合に、当該命令コ−ドによって指
定されるアドレスより、前記識別情報で指定される当該
命令コ−ドの列の最終の命令コ−ドまで、前記変換テ−
ブルに記憶されている命令コ−ドを、順次読みだして、
前記プロセッサに供給することを特徴とする計算機シス
テム。3. The computer system according to claim 1, wherein the conversion table is sequentially supported by the processor from an address designated by an instruction code not supported by the processor. A sequence of instruction codes, the sequence of instruction codes having a function equivalent to that of an instruction code that is not supported by the processor, and the final instruction code of the sequence of instruction codes. Storing identification information for identifying the code, the control means, when the instruction code supplied from the memory to the processor is an instruction code not supported by the processor, From the address designated by the instruction code to the final instruction code in the sequence of the instruction code designated by the identification information, the conversion table
The command codes stored in the bull are read out one after another,
A computer system characterized by supplying to the processor.