JPH06266341A - 表示制御用集積回路 - Google Patents
表示制御用集積回路Info
- Publication number
- JPH06266341A JPH06266341A JP5052090A JP5209093A JPH06266341A JP H06266341 A JPH06266341 A JP H06266341A JP 5052090 A JP5052090 A JP 5052090A JP 5209093 A JP5209093 A JP 5209093A JP H06266341 A JPH06266341 A JP H06266341A
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- Japan
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- raster
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 画像処理システムを構成するコード／アトリ
ビュート格納用ＤＲＡＭの消費電力の低減を図った表示
制御用集積回路を提供する。 【構成】 画像処理システムの表示制御ＩＣにおいて、
第１ラスタ表示時にのみＤＲＡＭ制御回路８はリードサ
イクルを発生し、コード／アトリビュート格納用ＤＲＡ
Ｍ２からコード／アトリビュートデータを読出し、内蔵
バッファ１５に格納する。この格納されたデータに基づ
いて第１ラスタのフォントパターンデータのアドレスが
生成される。第２ラスタ以降は、ＤＲＡＭ２からのデー
タの読出は行なわれず、第１ラスタ表示時に内蔵バッフ
ァ１５に格納されたデータに基づいてフォントパターン
データのアドレスが形成される。
ビュート格納用ＤＲＡＭの消費電力の低減を図った表示
制御用集積回路を提供する。 【構成】 画像処理システムの表示制御ＩＣにおいて、
第１ラスタ表示時にのみＤＲＡＭ制御回路８はリードサ
イクルを発生し、コード／アトリビュート格納用ＤＲＡ
Ｍ２からコード／アトリビュートデータを読出し、内蔵
バッファ１５に格納する。この格納されたデータに基づ
いて第１ラスタのフォントパターンデータのアドレスが
生成される。第２ラスタ以降は、ＤＲＡＭ２からのデー
タの読出は行なわれず、第１ラスタ表示時に内蔵バッフ
ァ１５に格納されたデータに基づいてフォントパターン
データのアドレスが形成される。
Description
【０００１】
【産業上の利用分野】この発明は、表示制御用集積回路
に関し、特に、各種の画像処理システムにおいて、ディ
スプレイ装置の画面上にテキスト表示を行なうための表
示制御用集積回路に関する。
に関し、特に、各種の画像処理システムにおいて、ディ
スプレイ装置の画面上にテキスト表示を行なうための表
示制御用集積回路に関する。
【０００２】
【従来の技術】従来、各種の画像処理システムにおいて
は、コード／アトリビュートデータ、フォントパターン
データなどの画面表示用データをダイナミックランダム
アクセスメモリ（ＤＲＡＭ）に格納し、そこから読出し
たデータに基づいてディスプレイ装置の画面上に文字の
表示（テキスト表示）を行なうテキストモードが実行さ
れるよう構成されている。
は、コード／アトリビュートデータ、フォントパターン
データなどの画面表示用データをダイナミックランダム
アクセスメモリ（ＤＲＡＭ）に格納し、そこから読出し
たデータに基づいてディスプレイ装置の画面上に文字の
表示（テキスト表示）を行なうテキストモードが実行さ
れるよう構成されている。
【０００３】図２は、このような従来の画像処理システ
ムの一例を示す概略ブロック図である。図２において、
画像処理システムは、大きくは、表示制御用集積回路
（以下、表示制御ＩＣ）１と、コード／アトリビュート
格納用ＤＲＡＭ２と、フォントパターン格納用ＤＲＡＭ
３と、ＣＰＵ４と、ディスプレイ装置１４とから構成さ
れる。
ムの一例を示す概略ブロック図である。図２において、
画像処理システムは、大きくは、表示制御用集積回路
（以下、表示制御ＩＣ）１と、コード／アトリビュート
格納用ＤＲＡＭ２と、フォントパターン格納用ＤＲＡＭ
３と、ＣＰＵ４と、ディスプレイ装置１４とから構成さ
れる。
【０００４】さらに、表示制御ＩＣ１は、ＣＰＵインタ
ーフェイス５と、アドレスカウンタ６と、コード／アト
リビュートデータアクセスアービタ７と、ＤＲＡＭ制御
回路８と、ラスタアドレス生成器９と、ラスタカウンタ
１０と、フォントデータアクセスアービタ１１と、同期
信号発生回路１２と、表示用ビデオデータ変換回路１３
とを含んでいる。
ーフェイス５と、アドレスカウンタ６と、コード／アト
リビュートデータアクセスアービタ７と、ＤＲＡＭ制御
回路８と、ラスタアドレス生成器９と、ラスタカウンタ
１０と、フォントデータアクセスアービタ１１と、同期
信号発生回路１２と、表示用ビデオデータ変換回路１３
とを含んでいる。
【０００５】次に、テキストモードにおける画像処理シ
ステムの動作について説明する。まず、ＣＰＵ４によっ
てテキストモードが指定されると、アドレスカウンタ６
がＣＰＵインターフェイス５を介して起動され、画面上
での文字の表示位置を示すアドレスを発生してコード／
アトリビュート格納用ＤＲＡＭ２に与える。コード／ア
トリビュート格納用ＤＲＡＭ２からは、画面上に表示す
べき文字のコード／アトリビュートデータが読出され、
コード／アトリビュートデータアクセスアービタ７に与
えられる。
ステムの動作について説明する。まず、ＣＰＵ４によっ
てテキストモードが指定されると、アドレスカウンタ６
がＣＰＵインターフェイス５を介して起動され、画面上
での文字の表示位置を示すアドレスを発生してコード／
アトリビュート格納用ＤＲＡＭ２に与える。コード／ア
トリビュート格納用ＤＲＡＭ２からは、画面上に表示す
べき文字のコード／アトリビュートデータが読出され、
コード／アトリビュートデータアクセスアービタ７に与
えられる。
【０００６】このコード／アトリビュートデータアクセ
スアービタ７に読込まれたコード／アトリビュートデー
タは、ラスタアドレス生成器９に転送される。ラスタア
ドレス生成器９は、このコード／アトリビュートデータ
に、ラスタカウンタ１０が示す第１ラスタに対応する値
を加えることにより、表示すべき文字の第１ラスタにお
けるフォントパターンデータのアドレスを生成し、フォ
ントパターン格納用ＤＲＡＭ３に与える。
スアービタ７に読込まれたコード／アトリビュートデー
タは、ラスタアドレス生成器９に転送される。ラスタア
ドレス生成器９は、このコード／アトリビュートデータ
に、ラスタカウンタ１０が示す第１ラスタに対応する値
を加えることにより、表示すべき文字の第１ラスタにお
けるフォントパターンデータのアドレスを生成し、フォ
ントパターン格納用ＤＲＡＭ３に与える。
【０００７】フォントパターン格納用ＤＲＡＭ３から
は、表示すべき文字の第１ラスタにおけるフォントパタ
ーンデータが読出され、フォントデータアクセスアービ
タ１１に与えられる。このフォントデータアクセスアー
ビタ１１に読込まれたフォントパターンデータはさらに
表示用ビデオデータ変換回路１３に与えられ、ビデオ出
力データに変換される。このビデオ出力データは、ディ
スプレイ装置１４に与えられ、その結果、表示すべき文
字の第１ラスタがディスプレイ装置１４の画面上に表示
される。
は、表示すべき文字の第１ラスタにおけるフォントパタ
ーンデータが読出され、フォントデータアクセスアービ
タ１１に与えられる。このフォントデータアクセスアー
ビタ１１に読込まれたフォントパターンデータはさらに
表示用ビデオデータ変換回路１３に与えられ、ビデオ出
力データに変換される。このビデオ出力データは、ディ
スプレイ装置１４に与えられ、その結果、表示すべき文
字の第１ラスタがディスプレイ装置１４の画面上に表示
される。
【０００８】なお、ＤＲＡＭ２および３の動作は、ＣＰ
Ｕ４の指令を受けるＤＲＡＭ制御回路８によって制御さ
れる。また、同期信号発生回路１２は、ディスプレイ装
置１４の画面表示のための各種同期信号を発生してディ
スプレイ装置１４に与える。
Ｕ４の指令を受けるＤＲＡＭ制御回路８によって制御さ
れる。また、同期信号発生回路１２は、ディスプレイ装
置１４の画面表示のための各種同期信号を発生してディ
スプレイ装置１４に与える。
【０００９】次に、表示制御ＩＣ１は、表示すべき文字
の第２ラスタ表示のための動作に入る。まず、アドレス
カウンタ６は、上述の第１ラスタの表示時にコード／ア
トリビュート格納用ＤＲＡＭ２に与えたアドレスと同一
のアドレスをコード／アトリビュート格納用ＤＲＡＭ２
に与える。そして、コード／アトリビュート格納用ＤＲ
ＡＭ２からは、画面上に表示すべき文字のコード／アト
リビュートデータが読出され、コード／アトリビュート
データアクセスアービタ７に与えられる。
の第２ラスタ表示のための動作に入る。まず、アドレス
カウンタ６は、上述の第１ラスタの表示時にコード／ア
トリビュート格納用ＤＲＡＭ２に与えたアドレスと同一
のアドレスをコード／アトリビュート格納用ＤＲＡＭ２
に与える。そして、コード／アトリビュート格納用ＤＲ
ＡＭ２からは、画面上に表示すべき文字のコード／アト
リビュートデータが読出され、コード／アトリビュート
データアクセスアービタ７に与えられる。
【００１０】このコード／アトリビュートデータアクセ
スアービタ７に読込まれたコード／アトリビュートデー
タは、ラスタアドレス生成器９に転送される。このラス
タアドレス生成器９は、このコード／アトリビュートデ
ータに、ラスタカウンタ１０が示す第２ラスタに対応す
る値を加えることにより、表示すべき文字の第２ラスタ
におけるフォントパターンデータのアドレスを生成し、
フォントパターン格納用ＤＲＡＭ３に与える。フォント
パターン格納用ＤＲＡＭ３からは、表示すべき文字の第
２ラスタにおけるフォントパターンデータが読出され、
フォントデータアクセスアービタ１１に与えられる。
スアービタ７に読込まれたコード／アトリビュートデー
タは、ラスタアドレス生成器９に転送される。このラス
タアドレス生成器９は、このコード／アトリビュートデ
ータに、ラスタカウンタ１０が示す第２ラスタに対応す
る値を加えることにより、表示すべき文字の第２ラスタ
におけるフォントパターンデータのアドレスを生成し、
フォントパターン格納用ＤＲＡＭ３に与える。フォント
パターン格納用ＤＲＡＭ３からは、表示すべき文字の第
２ラスタにおけるフォントパターンデータが読出され、
フォントデータアクセスアービタ１１に与えられる。
【００１１】このフォントデータアクセスアービタ１１
に読込まれたフォントパターンデータはさらに表示用ビ
デオデータ変換回路１３に与えられ、ビデオ出力データ
に変換される。このビデオ出力データは、ディスプレイ
装置１４に与えられ、この結果、表示すべき文字の第２
ラスタがディスプレイ装置１４の画面上に表示される。
に読込まれたフォントパターンデータはさらに表示用ビ
デオデータ変換回路１３に与えられ、ビデオ出力データ
に変換される。このビデオ出力データは、ディスプレイ
装置１４に与えられ、この結果、表示すべき文字の第２
ラスタがディスプレイ装置１４の画面上に表示される。
【００１２】以下、第３ラスタから１文字を構成する最
後の第ｎラスタに到るまで上述の動作が繰返され、これ
によりディスプレイ装置１４の画面上に文字の表示すな
わちテキスト表示が実行されることになる。
後の第ｎラスタに到るまで上述の動作が繰返され、これ
によりディスプレイ装置１４の画面上に文字の表示すな
わちテキスト表示が実行されることになる。
【００１３】
【発明が解決しようとする課題】従来の表示用ＩＣは、
上述のように構成されているので、ディスプレイ装置の
画面上に１文字を（ｎラスタにわたって）表示するため
に、コード／アトリビュート格納ＤＲＡＭの同一アドレ
スにおけるデータにｎ回アクセスしなければならず、コ
ード／アトリビュート格納ＤＲＡＭにおける消費電力が
増大するという問題点があった。
上述のように構成されているので、ディスプレイ装置の
画面上に１文字を（ｎラスタにわたって）表示するため
に、コード／アトリビュート格納ＤＲＡＭの同一アドレ
スにおけるデータにｎ回アクセスしなければならず、コ
ード／アトリビュート格納ＤＲＡＭにおける消費電力が
増大するという問題点があった。
【００１４】したがって、この発明の目的は、画像処理
システムを構成するコード／アトリビュート格納用ＤＲ
ＡＭの消費電力の低減を図った表示制御用集積回路を提
供することである。
システムを構成するコード／アトリビュート格納用ＤＲ
ＡＭの消費電力の低減を図った表示制御用集積回路を提
供することである。
【００１５】
【課題を解決するための手段】この発明は、要約すれ
ば、コード／アトリビュートデータが格納された第１の
記憶手段と、フォントパターンデータが格納された第２
の記憶手段と、ディスプレイ装置とを少なくとも備えた
画像処理システムにおいて、第１および第２の記憶手段
に格納されたデータに基づいてディスプレイ装置の画面
上にテキスト表示を行なうための表示制御用集積回路で
ある。この表示制御用集積回路は、第１ラスタ表示時に
第１の記憶手段からコード／アトリビュートデータを読
出す手段と、読出したコード／アトリビュートデータを
複数ラスタにわたって保持する内蔵バッファと、内蔵バ
ッファに保持されたコード／アトリビュートデータに基
づいて、ラスタ毎に第２の記憶手段からフォントパター
ンデータを読出す手段と、読出したフォントパターンデ
ータに基づいてディスプレイ装置の画面上にテキスト表
示を行なう手段とを含んでいる。
ば、コード／アトリビュートデータが格納された第１の
記憶手段と、フォントパターンデータが格納された第２
の記憶手段と、ディスプレイ装置とを少なくとも備えた
画像処理システムにおいて、第１および第２の記憶手段
に格納されたデータに基づいてディスプレイ装置の画面
上にテキスト表示を行なうための表示制御用集積回路で
ある。この表示制御用集積回路は、第１ラスタ表示時に
第１の記憶手段からコード／アトリビュートデータを読
出す手段と、読出したコード／アトリビュートデータを
複数ラスタにわたって保持する内蔵バッファと、内蔵バ
ッファに保持されたコード／アトリビュートデータに基
づいて、ラスタ毎に第２の記憶手段からフォントパター
ンデータを読出す手段と、読出したフォントパターンデ
ータに基づいてディスプレイ装置の画面上にテキスト表
示を行なう手段とを含んでいる。
【００１６】
【作用】この発明によれば、表示制御用集積回路内に内
蔵バッファを設け、第１ラスタ表示時にコード／アトリ
ビュート格納用ＤＲＡＭから読出したコード／アトリビ
ュートデータをその内蔵バッファに格納し、第２ラスタ
から第ｎラスタまでの表示動作においては、コード／ア
トリビュート格納用ＤＲＡＭをアクセスせず、内蔵バッ
ファからコード／アトリビュートデータを取出すように
しているので、コード／アトリビュート格納用ＤＲＡＭ
の消費電力の増大を防止することができる。
蔵バッファを設け、第１ラスタ表示時にコード／アトリ
ビュート格納用ＤＲＡＭから読出したコード／アトリビ
ュートデータをその内蔵バッファに格納し、第２ラスタ
から第ｎラスタまでの表示動作においては、コード／ア
トリビュート格納用ＤＲＡＭをアクセスせず、内蔵バッ
ファからコード／アトリビュートデータを取出すように
しているので、コード／アトリビュート格納用ＤＲＡＭ
の消費電力の増大を防止することができる。
【００１７】
【実施例】図１は、この発明の一実施例による画像処理
システムを示す概略ブロック図である。図１に示した画
像処理システムは、以下の点を除いて、図２に示した従
来の画像処理システムと同じであり、共通する部分につ
いてはその説明を省略する。
システムを示す概略ブロック図である。図１に示した画
像処理システムは、以下の点を除いて、図２に示した従
来の画像処理システムと同じであり、共通する部分につ
いてはその説明を省略する。
【００１８】すなわち、この図１に示した実施例におい
ては、図２の従来例の構成に加えて、内蔵バッファ１５
が設けられており、さらにＤＲＡＭ制御回路８は、ＣＰ
Ｕインターフェイス５の出力とともに、ラスタカウンタ
１０の出力を受けて、ＤＲＡＭ２および３の動作を制御
する。
ては、図２の従来例の構成に加えて、内蔵バッファ１５
が設けられており、さらにＤＲＡＭ制御回路８は、ＣＰ
Ｕインターフェイス５の出力とともに、ラスタカウンタ
１０の出力を受けて、ＤＲＡＭ２および３の動作を制御
する。
【００１９】まず、ＤＲＡＭ制御回路８は、ラスタカウ
ンタ１０の出力が、第１ラスタの表示が行なわれること
を示したときにのみ、コード／アトリビュート格納用Ｄ
ＲＡＭ２に対するリードサイクル信号を発生し、コード
／アトリビュート格納用ＤＲＡＭ２からコード／アトリ
ビュートデータは読出される。読出されたコード／アト
リビュートデータは、コード／アトリビュートデータア
ービタ７を経由して、内蔵バッファ１５に与えられ、そ
こにラッチされる。内蔵バッファ１５は、ラスタカウン
タ１０の出力が、第１ラスタの表示が行なわれることを
示したときにのみ、入力データをラッチするように構成
されている。
ンタ１０の出力が、第１ラスタの表示が行なわれること
を示したときにのみ、コード／アトリビュート格納用Ｄ
ＲＡＭ２に対するリードサイクル信号を発生し、コード
／アトリビュート格納用ＤＲＡＭ２からコード／アトリ
ビュートデータは読出される。読出されたコード／アト
リビュートデータは、コード／アトリビュートデータア
ービタ７を経由して、内蔵バッファ１５に与えられ、そ
こにラッチされる。内蔵バッファ１５は、ラスタカウン
タ１０の出力が、第１ラスタの表示が行なわれることを
示したときにのみ、入力データをラッチするように構成
されている。
【００２０】次に、この内蔵バッファ１５にラッチされ
たコード／アトリビュートデータは、ラスタアドレス生
成器９に与えられ、以下、図２の従来例と同様に、ラス
タアドレス生成器９は、表示すべき文字の第１ラスタに
おけるフォントパターンデータのアドレスを生成し、フ
ォントパターン格納用ＤＲＡＭ３に与える。第１ラスタ
の表示に関する以後の動作は、図２の従来例の動作と同
じである。
たコード／アトリビュートデータは、ラスタアドレス生
成器９に与えられ、以下、図２の従来例と同様に、ラス
タアドレス生成器９は、表示すべき文字の第１ラスタに
おけるフォントパターンデータのアドレスを生成し、フ
ォントパターン格納用ＤＲＡＭ３に与える。第１ラスタ
の表示に関する以後の動作は、図２の従来例の動作と同
じである。
【００２１】次に、第２ラスタ表示のための動作におい
ては、ＤＲＡＭ制御回路８は、コード／アトリビュート
格納用ＤＲＡＭ２に対するリードサイクル信号を発生せ
ず、したがって、コード／アトリビュート格納用ＤＲＡ
Ｍ２からコード／アトリビュートデータは読出されな
い。その代わり、前述の第１ラスタ表示時に内蔵バッフ
ァ１５にラッチされたコード／アトリビュートデータ
が、第２ラスタ表示時においても必要なコード／アトリ
ビュートデータとしてラスタアドレス生成器９に与えら
れ、ラスタアドレス生成器９はこのデータに基づいて、
表示すべき文字の第２ラスタにおけるフォントパターン
データのアドレスを生成する。第２ラスタの表示に関す
る以後の動作は、図２の従来例の動作と同じである。
ては、ＤＲＡＭ制御回路８は、コード／アトリビュート
格納用ＤＲＡＭ２に対するリードサイクル信号を発生せ
ず、したがって、コード／アトリビュート格納用ＤＲＡ
Ｍ２からコード／アトリビュートデータは読出されな
い。その代わり、前述の第１ラスタ表示時に内蔵バッフ
ァ１５にラッチされたコード／アトリビュートデータ
が、第２ラスタ表示時においても必要なコード／アトリ
ビュートデータとしてラスタアドレス生成器９に与えら
れ、ラスタアドレス生成器９はこのデータに基づいて、
表示すべき文字の第２ラスタにおけるフォントパターン
データのアドレスを生成する。第２ラスタの表示に関す
る以後の動作は、図２の従来例の動作と同じである。
【００２２】以下、第３ラスタから１文字を構成する最
後の第ｎラスタに到るまで、前述の第１ラスタ表示時に
内蔵バッファ１５にラッチされたコード／アトリビュー
トデータが、各ラスタ表示において必要なコード／アト
リビュートデータとして、ラスタアドレス生成器９に与
えられ、ラスタアドレス生成器９は、このデータに基づ
いて表示すべき文字の各ラスタにおけるフォントパター
ンデータのアドレスを生成する。
後の第ｎラスタに到るまで、前述の第１ラスタ表示時に
内蔵バッファ１５にラッチされたコード／アトリビュー
トデータが、各ラスタ表示において必要なコード／アト
リビュートデータとして、ラスタアドレス生成器９に与
えられ、ラスタアドレス生成器９は、このデータに基づ
いて表示すべき文字の各ラスタにおけるフォントパター
ンデータのアドレスを生成する。
【００２３】したがって、上述のこの発明の実施例によ
れば、ｎラスタからなる１文字の表示動作中に、コード
／アトリビュート格納用ＤＲＡＭ２へのアクセスを第１
ラスタ表示時にのみ行ない、そのときに読出したデータ
を内蔵バッファ１５に格納し、この内蔵バッファ１５の
データに基づいて各ラスタ表示時におけるフォントパタ
ーンデータ格納用ＤＲＡＭ３のアドレスを生成している
ので、コード／アトリビュート格納用ＤＲＡＭ２へのア
クセス回数が図２の従来例に比べて１／ｎとなり、コー
ド／アトリビュート格納用ＤＲＡＭ２における消費電力
の低減が図られる。
れば、ｎラスタからなる１文字の表示動作中に、コード
／アトリビュート格納用ＤＲＡＭ２へのアクセスを第１
ラスタ表示時にのみ行ない、そのときに読出したデータ
を内蔵バッファ１５に格納し、この内蔵バッファ１５の
データに基づいて各ラスタ表示時におけるフォントパタ
ーンデータ格納用ＤＲＡＭ３のアドレスを生成している
ので、コード／アトリビュート格納用ＤＲＡＭ２へのア
クセス回数が図２の従来例に比べて１／ｎとなり、コー
ド／アトリビュート格納用ＤＲＡＭ２における消費電力
の低減が図られる。
【００２４】
【発明の効果】以上のように、この発明によれば、コー
ド／アトリビュートデータが格納された第１の記憶手段
と、フォントパターンデータが格納された第２の記憶手
段と、ディスプレイ装置とを少なくとも備えた画像処理
システムにおいて、第１および第２の記憶手段に格納さ
れたデータに基づいてディスプレイ装置の画面上にテキ
スト表示を行なうための表示制御用集積回路は、第１ラ
スタ表示時に第１の記憶手段からコード／アトリビュー
トデータを読出す手段と、読出したコード／アトリビュ
ートデータを複数ラスタにわたって保持する内蔵バッフ
ァと、内蔵バッファに保持されたコード／アトリビュー
トデータに基づいて、ラスタ毎に第２の記憶手段からフ
ォントパターンデータを読出す手段と、読出したフォン
トパターンデータに基づいてディスプレイ装置の画面上
にテキスト表示を行なう手段とを含むように構成したの
で、１文字の表示動作中における第１の記憶手段へのア
クセスの回数を、従来例に比べて大きく減少させること
ができ、ひいては第１の記憶手段における消費電力の大
幅な低減を図ることが可能である。
ド／アトリビュートデータが格納された第１の記憶手段
と、フォントパターンデータが格納された第２の記憶手
段と、ディスプレイ装置とを少なくとも備えた画像処理
システムにおいて、第１および第２の記憶手段に格納さ
れたデータに基づいてディスプレイ装置の画面上にテキ
スト表示を行なうための表示制御用集積回路は、第１ラ
スタ表示時に第１の記憶手段からコード／アトリビュー
トデータを読出す手段と、読出したコード／アトリビュ
ートデータを複数ラスタにわたって保持する内蔵バッフ
ァと、内蔵バッファに保持されたコード／アトリビュー
トデータに基づいて、ラスタ毎に第２の記憶手段からフ
ォントパターンデータを読出す手段と、読出したフォン
トパターンデータに基づいてディスプレイ装置の画面上
にテキスト表示を行なう手段とを含むように構成したの
で、１文字の表示動作中における第１の記憶手段へのア
クセスの回数を、従来例に比べて大きく減少させること
ができ、ひいては第１の記憶手段における消費電力の大
幅な低減を図ることが可能である。
【図１】この発明の一実施例による表示制御ＩＣを含む
画像処理システムの概略ブロック図である。
画像処理システムの概略ブロック図である。
【図２】従来の画像処理システムの一例を示す概略ブロ
ック図である。
ック図である。
１ 表示制御ＩＣ ２ コード／アトリビュート格納用ＤＲＡＭ ３ フォントパターン格納用ＤＲＡＭ ４ ＣＰＵ ５ ＣＰＵインターフェイス ６ アドレスカウンタ ７ コード／アトリビュートデータアクセスアービタ ８ ＤＲＡＭ制御回路 ９ ラスタアドレス生成器 １０ ラスタカウンタ １１ フォントデータアクセスアービタ １２ 同期信号発生回路 １３ 表示用ビデオデータ変換回路 １４ ディスプレイ装置 １５ 内蔵バッファ なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】 コード／アトリビュートデータが格納さ
れた第１の記憶手段と、フォントパターンデータが格納
された第２の記憶手段と、ディスプレイ装置とを少なく
とも備えた画像処理システムにおいて、前記第１および
第２の記憶手段に格納されたデータに基づいて前記ディ
スプレイ装置の画面上にテキスト表示を行なうための表
示制御用集積回路であって、 第１ラスタ表示時に前記第１の記憶手段から前記コード
／アトリビュートデータを読出す手段と、 前記読出したコード／アトリビュートデータを複数ラス
タにわたって保持する内蔵バッファと、 前記内蔵バッファに保持されたコード／アトリビュート
データに基づいて、ラスタ毎に前記第２の記憶手段から
前記フォントパターンデータを読出す手段と、 前記読出したフォントパターンデータに基づいて前記デ
ィスプレイ装置の画面上にテキスト表示を行なう手段と
を含む、表示制御用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052090A JPH06266341A (ja) | 1993-03-12 | 1993-03-12 | 表示制御用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052090A JPH06266341A (ja) | 1993-03-12 | 1993-03-12 | 表示制御用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266341A true JPH06266341A (ja) | 1994-09-22 |
Family
ID=12905137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5052090A Withdrawn JPH06266341A (ja) | 1993-03-12 | 1993-03-12 | 表示制御用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546647A (en) * | 1993-04-06 | 1996-08-20 | Pruna; Alberto N. | Method of making an ejector tube for molds |
-
1993
- 1993-03-12 JP JP5052090A patent/JPH06266341A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546647A (en) * | 1993-04-06 | 1996-08-20 | Pruna; Alberto N. | Method of making an ejector tube for molds |
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