JPH0626246B2 - Method of manufacturing semiconductor memory - Google Patents
Method of manufacturing semiconductor memoryInfo
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- JPH0626246B2 JPH0626246B2 JP10767583A JP10767583A JPH0626246B2 JP H0626246 B2 JPH0626246 B2 JP H0626246B2 JP 10767583 A JP10767583 A JP 10767583A JP 10767583 A JP10767583 A JP 10767583A JP H0626246 B2 JPH0626246 B2 JP H0626246B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリの製造方法に関し、詳しくは、集
積密度が高く、高速読出しの可能な読出し専用メモリ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の製造方法に関
する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory, and more particularly to a method for manufacturing a read-only memory (Read Only Memory) having a high integration density and capable of high-speed reading.
ＲＯＭは、１個のＭＯＳトランジスタを、メモリ１ビツ
ト分として使用するため、ビツト当りの構成素子数が、
各種メモリのうちで最も少なく、高集積化に適してい
る。Since the ROM uses one MOS transistor for one bit of memory, the number of constituent elements per bit is
It is the smallest among various memories and suitable for high integration.
また、デバイスの配置構成が規則的であるため、ＬＳＩ
の設計工数が少ない、という利点も有しており高集積マ
イクロコンピユーター論理構成などに、広く用いられて
いる。In addition, since the device layout is regular, the LSI
It also has the advantage of requiring less design man-hours and is widely used in highly integrated micro-computer logic configurations.
したがつて、ＲＯＭの各ビツトを構成するメモリセルの
所要面積を低減して、寄生容量や抵抗を減少させること
ができれば、ＬＳＩの高集積化や高速化に、極めて有効
であることは、明らかである。Therefore, if the area required for the memory cells that make up each bit of the ROM can be reduced and the parasitic capacitance and resistance can be reduced, it is clear that it is extremely effective for high integration and high speed of the LSI. Is.
上記ＲＯＭのメモリセルへのメモリ情報書き込みには、
種々の方法があるが、高集積ＲＯＭの製造工程の最終に
近い工程において書き込むほど、所要製造時間およびメ
モリ情報が書き込まれたＲＯＭのデバツクに要する時間
が短かくなり、好ましい。To write memory information to the memory cell of the ROM,
Although there are various methods, it is preferable that the writing is performed in a process closer to the final stage of the manufacturing process of the highly integrated ROM, because the required manufacturing time and the time required to de-debug the ROM in which the memory information is written are shorter.
すなわち、ＲＯＭを完成に近い状態にまで形成してお
き、メモリ情報の書き込みを、最終もしくは最終に近い
工程で行なうことにより、短時間でＲＯＭを完成でき
る。That is, the ROM can be completed in a short time by forming the ROM to a nearly completed state and writing the memory information in the final or near-final step.
しかし、従来のＲＯＭにおいては、ＭＯＳトランジスタ
のゲート電極の下に薄い酸化膜を形成するか、あるい
は、厚い酸化膜を形成するかによつて、メモリ情報の書
き込みが行なわれていた。このような書き込みは、ＲＯ
Ｍ製造の初期の工程において行なわれるので、製造やデ
バツクに要する時間が長いという問題があつた。However, in the conventional ROM, the memory information is written depending on whether a thin oxide film or a thick oxide film is formed under the gate electrode of the MOS transistor. Such writing is RO
Since it is carried out in the initial step of manufacturing M, there is a problem that the time required for manufacturing and debugging is long.
また、メモリセルの所要面積を増加させることなしに、
メモリ情報の書き込みを行なうことのできる、集積密度
の高いＲＯＭが強く要望されていた。Also, without increasing the required area of the memory cell,
There has been a strong demand for a highly integrated ROM capable of writing memory information.
本発明の目的は、上記従来の問題を解決し、最終もしく
は最終に近い工程で、メモリ情報を書き込むことがで
き、かつ、高い集積度の可能な半導体メモリの製造方法
を提供することである。An object of the present invention is to solve the above-mentioned conventional problems, and to provide a method of manufacturing a semiconductor memory in which memory information can be written in a final step or a step close to the final step and which can be highly integrated.
上記目的を達成するため、本発明は、ＲＯＭのメモリセ
ルを構成するＭＯＳトランジスタの、ソース、ドレイン
領域をゲート領域から分離し、両者の間の分離領域に、
上記ソース、ドレイン領域と同一もしくは逆の導電形を
有する不純物領域を形成することにより、情報の書き込
みを行なうものである。In order to achieve the above object, the present invention separates a source region and a drain region of a MOS transistor forming a memory cell of a ROM from a gate region, and an isolation region between them is provided.
Information is written by forming an impurity region having a conductivity type that is the same as or opposite to that of the source and drain regions.
実施例１ 本発明にかかるＲＯＭメモリセルの断面構造を、第１図
および第２図に示した。ゲート電極と基板の間に絶縁膜
が存在することはいうまでもないが、理解を容易にする
ため、各図面はいずれも模式的に示してあり、また、ゲ
ート絶縁膜など本発明の説明に直接関係のない部分は図
示を省略してある。Example 1 The sectional structure of a ROM memory cell according to the present invention is shown in FIGS. Needless to say, there is an insulating film between the gate electrode and the substrate, but in order to facilitate understanding, all the drawings are schematically shown. Illustration of parts that are not directly related is omitted.
第１図および第２図から明らかなように、MOSトランジ
スタのソース、ドレイン１，２および７，８は、それぞ
れゲート６および１２と分離され、ソース、ドレイン領
域１，２，７，８と同じ導電形を持つた領域３，４もし
くは異なる領域を持つた領域９，１０が、それぞれ、ゲ
ート６，１２とソース、ドレイン１，２，７，８の間の
分離域に形成されている。As is clear from FIGS. 1 and 2, the source and drain 1, 2, 7 and 8 of the MOS transistor are separated from the gates 6 and 12, respectively, and are the same as the source and drain regions 1, 2, 7 and 8. Regions 3 and 4 having a conductivity type or regions 9 and 10 having different regions are formed in the isolation regions between the gates 6 and 12 and the sources and drains 1, 2, 7 and 8, respectively.
第１図に示したように、上記分離領域に形成された不純
物領域３，４が、ソース、１，２と同じ導電形を有して
いる場合は、ゲート電極６に電圧を印加することによつ
て、ソース、ドレイン１，２間に電流が流れる。As shown in FIG. 1, when the impurity regions 3 and 4 formed in the isolation region have the same conductivity type as the sources 1 and 2, a voltage is applied to the gate electrode 6. Therefore, a current flows between the source and the drains 1 and 2.
一方、第２図に示したように、分離領域に形成されてい
る不純物領域９，１０の導電形が、ソース、ドレイン
７，８と異なる基板１１と同じである場合は、ゲート電
極１２に電圧を印加しても、電流は流れない。On the other hand, as shown in FIG. 2, when the conductivity type of the impurity regions 9 and 10 formed in the isolation region is the same as that of the substrate 11 which is different from the source and drain 7 and 8, the voltage is applied to the gate electrode 12. No current flows even when is applied.
したがつて、本発明にかかるＲＯＭにおいては、ソー
ス、ドレイン領域とゲート領域の間の分離領域に形成さ
れる不純物領域の導電形の種類を選定することによつ
て、メモリ情報の書き込みが行なわれる。Therefore, in the ROM according to the present invention, memory information is written by selecting the conductivity type of the impurity region formed in the isolation region between the source / drain region and the gate region. .
このような不純物領域の形成による情報の書込みは、後
記のように、ＲＯＭ製造の際の後半の工程において行な
うことができるので、デバイスの製造やデバツグに要す
る時間を、著しく短縮することが可能である。Since the writing of information by forming such an impurity region can be performed in the latter half step of the ROM manufacturing as will be described later, it is possible to remarkably shorten the time required for manufacturing the device and debugging. is there.
さらに、第３図に示した平面構造から明らかなように、
ソース、ドレイン領域１３，１４とゲート電極１５との
間に形成されているメモリ情報書込み領域１６，１７
は、製造プロセスの許せる限り小さくできるので、プロ
セス上達成できる最小加工寸法でメモリセルを形成する
ことが可能である。Furthermore, as is clear from the planar structure shown in FIG.
Memory information writing regions 16 and 17 formed between the source / drain regions 13 and 14 and the gate electrode 15.
Can be made as small as the manufacturing process allows, so that it is possible to form a memory cell with the minimum processing size that can be achieved in the process.
そのため、極めて高い集積密度を達成できることは勿
論、寄生容量や寄生抵抗も低下し、高速化も可能であ
る。Therefore, not only an extremely high integration density can be achieved, but also the parasitic capacitance and the parasitic resistance are reduced, and the speed can be increased.
実施例２ 第４図は、本発明にかかるＲＯＭに、メモリ情報を書き
込む方法の一例を示し、ｎチヤネル形のＲＯＭに適用し
た場合の例である。Embodiment 2 FIG. 4 shows an example of a method for writing memory information in the ROM according to the present invention, which is an example when applied to an n-channel ROM.
まず、第４図(a)に示すように、不純物濃度１０16〜１
０18cm-3を有するｎ形領域２２，２３が、両者の間に介
在するように、ｎ＋形ソース、ドレイン領域１９，２０
とゲート電極２１を形成する。First, as shown in FIG. 4 (a), the impurity concentration 10 16 -1
N + -type source / drain regions 19 and 20 so that n-type regions 22 and 23 having 0 18 cm −3 are interposed therebetween.
And the gate electrode 21 are formed.
メモリ情報を書き込むべきＲＯＭセルのＭＯＳトランジ
スターのみ、上記ｎ形領域２２，２３に、イオン打込み
法など周知の手段を用いて、ｐ形不純物を導入し、第４
図(b)に示すように、不純物濃度１０16〜１０19cm-3の
ｐ形領域２４，２５を形成した。A p-type impurity is introduced into the n-type regions 22 and 23 of the ROM cell where the memory information is to be written, into the n-type regions 22 and 23 by a well-known means such as an ion implantation method.
As shown in FIG. 6B, p-type regions 24 and 25 having an impurity concentration of 10 16 to 10 19 cm −3 were formed.
なお、上記ｐ形不純物の導入を、ゲート電極２１とフイ
ールド酸化膜２８をマスクに用いたイオン打込みによつ
て、ソース、ドレイン領域１９，２０より深く行なう
と、第４図(c)に示したような構造のＲＯＭが形成され
る。The p-type impurity is introduced deeper than the source / drain regions 19 and 20 by ion implantation using the gate electrode 21 and the field oxide film 28 as a mask, as shown in FIG. 4 (c). A ROM having such a structure is formed.
実施例３ 第５図に、本発明にかかるＲＯＭにメモリ情報を書込む
他の方法を示す。Third Embodiment FIG. 5 shows another method for writing memory information in the ROM according to the present invention.
まず、第５図(a)に示したように、Ｐ−Ｓｉ基板１８の
表面領域内に、ｎ＋形ソース、ドレイン領域１９，２０
をゲート領域２１から離間して形成しておく。メモリ情
報を書込むべきＲＯＭセルのＭＯＳトラジスタの、ソー
ス、ドレイン領域１９，２０とゲート電極２１との間の
領域に、ｎ形不純物を１０16〜１０21導入して、第５図
(b)に示すように、ｎ形領域２９，３０を形成した。First, as shown in FIG. 5A, in the surface region of the P-Si substrate 18, n + type source and drain regions 19 and 20 are formed.
Are formed separately from the gate region 21. The n-type impurity is introduced into the region between the source / drain regions 19 and 20 and the gate electrode 21 of the MOS transistor of the ROM cell in which the memory information is to be written by 10 16 to 10 21 , and FIG.
As shown in (b), n-type regions 29 and 30 were formed.
第５図(a)に示したＭＯＳトランジスタは、ゲート電極
２１に電圧を印加しても、ソース、ドレイン１９，２０
間に流れない。しかし、第５図(b)に示したＭＯＳトラ
ンジスタの場合は、電極２１に電圧を印加することによ
つて、ソース、ドレイン１９，２０間に電流が流れるの
で、流れる電流の有無によつて、書込まれた情報を検出
できる。In the MOS transistor shown in FIG. 5 (a), even if a voltage is applied to the gate electrode 21, the source and drain 19, 20
It doesn't flow in the meantime. However, in the case of the MOS transistor shown in FIG. 5 (b), when a voltage is applied to the electrode 21, a current flows between the source and drain 19 and 20, and therefore, depending on the presence or absence of the flowing current, The written information can be detected.
実施例４ 第６図に本発明の他の実施例を示す。Embodiment 4 FIG. 6 shows another embodiment of the present invention.
まず、第６図(a)に示すように、ホトレジスト膜もしく
は絶縁膜からなるマスク３１およびゲート電極２１を介
して、ｐ形Ｓｉ基板１８の露出された部分にｎ形イオン
３２を打込み、ｎ＋形ソース、ドレイン領域１９，２０
を形成する。First, as shown in FIG. 6 (a), n-type ions 32 are implanted into the exposed portion of the p-type Si substrate 18 through a mask 31 made of a photoresist film or an insulating film and a gate electrode 21, and n + Source and drain regions 19 and 20
To form.
得られたＭＯＳトランジスタは、ソース、ドレイン領域
１９，２０の端部がゲート領域に接しているので、ゲー
ト電極２１に電圧を印加すると、ソース、ドレイン領域
１９，２０間に電流が流れる。In the obtained MOS transistor, the ends of the source / drain regions 19 and 20 are in contact with the gate region. Therefore, when a voltage is applied to the gate electrode 21, a current flows between the source / drain regions 19 and 20.
しかし、第６図(b)に示したように、イオン打込み時に
用いるマスク３１がゲート電極２１の側部をも覆うよう
にすると、ソース、ドレイン領域１９′，２０′とゲー
ト領域は離間するので、この場合は、ゲート電極２１に
電圧を印加しても、ソース、ドレイン領域１９′，２
０′間に電流は流れない。However, as shown in FIG. 6 (b), if the mask 31 used at the time of ion implantation also covers the side portions of the gate electrode 21, the source / drain regions 19 'and 20' and the gate region are separated from each other. , In this case, even if a voltage is applied to the gate electrode 21, the source / drain regions 19 ′, 2
No current flows between 0 '.
すなわち、本実施例では、イオン打込み時におけるマス
クのパターンを変えるのみで、メモリ情報を容易に書き
込むことができる。That is, in this embodiment, the memory information can be easily written only by changing the mask pattern at the time of ion implantation.
実施例５ 本実施例は、メモリ情報が書き込まれる領域が、マスク
合わせ工程ではなく、自己整合的に形成される例を示
す。Fifth Embodiment This embodiment shows an example in which a region in which memory information is written is formed in a self-aligned manner, not in a mask alignment process.
まず、第７図(a)に示すように、ゲート電極２１をマス
クに用いてｎ形不純物をｐ形Ｓｉ基板１８の表面領域に
イオン打込みし、ソース、ドレイン領域３３，３４を形
成した。First, as shown in FIG. 7A, n-type impurities were ion-implanted into the surface region of the p-type Si substrate 18 using the gate electrode 21 as a mask to form source / drain regions 33 and 34.
つぎに、第７図(b)に示すように、厚さ0.5〜1.5μｍ程
度のホトレジスト膜もしくは絶縁膜３５を全面に被着し
た後、たとえば、反応性スパツタリングなど、異方性エ
ツチングを行なう。Next, as shown in FIG. 7B, a photoresist film or an insulating film 35 having a thickness of about 0.5 to 1.5 μm is deposited on the entire surface, and then anisotropic etching such as reactive sputtering is performed.
このようにすると、第７図(c)に示したように、上記ホ
トレジストまたは絶縁膜３６のうち、ゲート電極２１側
部の厚い部分を残して、他の部分は除去される。この状
態でｎ形不純物を１０15〜１０16cm-2イオン打込みし
て、ｎ＋形ソース、ドレイン領域３７，３８を形成す
る。By doing so, as shown in FIG. 7 (c), of the photoresist or insulating film 36, the thick portion on the side of the gate electrode 21 is left and the other portions are removed. In this state, 10 15 -10 16 cm -2 ions of n-type impurities are implanted to form n + -type source / drain regions 37 and 38.
ゲート電極２１の側部に残つた上記ホトレジストまたは
絶縁膜３８を除去すれば、ｎ＋形ソース、ドレイン領域
とゲート電極２１の間に、ｎ形不純物領域３３，３４を
有するＭＯＳトランジスタが形成される。If the photoresist or the insulating film 38 left on the side of the gate electrode 21 is removed, a MOS transistor having n-type impurity regions 33 and 34 is formed between the n + -type source / drain region and the gate electrode 21. .
情報を書き込むには、ゲート電極２１をマスクに用い
て、ｐ形不純物を打込み、ｎ形領域３３，３４を補償
し、第７図(d)に示すように不純物濃度１０16〜１０19c
m-3のｐ形領域３９，４０を、ｎ＋形領域３７，３８の
内側に形成すればよい。To write information, the gate electrode 21 is used as a mask, p-type impurities are implanted to compensate the n-type regions 33 and 34, and the impurity concentration is 10 16 to 10 19 c as shown in FIG. 7 (d).
The m −3 p-type regions 39 and 40 may be formed inside the n + -type regions 37 and 38.
このようにすれば、ゲート電極２１に電圧を印加して
も、ソース、ドレイン３７，３８間に電流が流れること
はなく、情報書き込みの有無が検出できる。In this way, even if a voltage is applied to the gate electrode 21, a current does not flow between the source and the drain 37, 38, and the presence or absence of information writing can be detected.
また、メモリ情報が書き込まれる不純物領域３９，４０
は自己整合的に形成され、マスク合わせ工程が不要であ
るため、ＲＯＭメモリセルの所要面積の低下と集積度の
向上が達成される。Further, the impurity regions 39 and 40 in which the memory information is written
Is formed in a self-aligned manner and a mask alignment step is not required, so that the required area of the ROM memory cell can be reduced and the degree of integration can be improved.
実施例６ 上記実施例５において、ｎ形領域３３，３４を形成する
ことなく、ゲート電極２１の側部にホトレジストまたは
絶縁膜３６を残すようにしてイオン打込みを行ない、ゲ
ート２１から離れたｎ＋形領域３７，３８を形成しても
よい。Example 6 In Example 5, ion implantation was performed without forming the n-type regions 33 and 34, leaving the photoresist or the insulating film 36 on the side portion of the gate electrode 21, and leaving n + away from the gate 21. The shaped regions 37, 38 may be formed.
このようにすれば、第７図(d)において示した情報書き
込みのためのｐ形領域３９，４０の形成を省略すること
が可能である。By doing so, it is possible to omit the formation of the p-type regions 39 and 40 for writing information shown in FIG. 7 (d).
実施例７ 本発明の他の実施例を第８図に示す。Embodiment 7 Another embodiment of the present invention is shown in FIG.
第８図(a)に示すように、ｎ＋形ソース、ドレイン領域
１９，２０およびゲート電極２１などを形成した後、り
んなどｎ形不純物を含むＰＳＧ（りんガラス）など絶縁
膜４１を全面に形成する。As shown in FIG. 8 (a), after the n + type source and drain regions 19 and 20 and the gate electrode 21 are formed, an insulating film 41 such as PSG (phosphorus glass) containing n type impurities such as phosphorus is formed on the entire surface. Form.
第８図(b)に示すように、ＣＯ2レーザーなど、上記絶縁
膜４１が吸収できるビーム４２を照射し、絶縁膜４１内
の不純物を、基板１８内に拡散して、ｎ形不純物領域４
３，４４を形成する。なお、絶縁膜４１を加熱するかわ
りに、基板１８を加熱して、上記ｎ形不純物の拡散を行
なつてもよい。As shown in FIG. 8 (b), a beam 42 that can be absorbed by the insulating film 41, such as a CO 2 laser, is irradiated to diffuse the impurities in the insulating film 41 into the substrate 18 to form the n-type impurity region 4
3,44 are formed. Instead of heating the insulating film 41, the substrate 18 may be heated to diffuse the n-type impurities.
本実施例の特長は、メモリ情報の書き込みを、ＲＯＭ製
造の最終段階において行なえることであり、ＲＯＭ製造
に要する時間が大幅に節減される。The feature of this embodiment is that the writing of memory information can be performed at the final stage of the ROM manufacturing, and the time required for the ROM manufacturing can be significantly reduced.
上記説明から明らかなように、本発明によれば、所要面
積の小さなＲＯＭが実現され、高集積化と高速化が可能
になつた。As is clear from the above description, according to the present invention, a ROM having a small required area is realized, and high integration and high speed are possible.
また、メモリ情報の書き込みを、ＲＯＭの製造工程の最
終もしくは最終に近い段階において行なうことができる
ので、ＲＯＭの製造およびデバツグに要する時間を、大
幅に短縮することができる。Moreover, since the writing of the memory information can be performed at the final stage of the ROM manufacturing process or at a stage close to the final stage, the time required for the ROM manufacturing and debugging can be significantly shortened.
本発明は、上記実施例に限定されるものではなく、種々
な変形が可能であることは、いうまでもない。Needless to say, the present invention is not limited to the above-described embodiments, and various modifications can be made.
たとえば、本発明は、シリコン基板内に形成されたｎチ
ヤネルＭＯＳトランジスタのみではなく、ｐチヤネルＭ
ＯＳトランジスタ、 SOS （Silicon on Sapphire）もし
くはＳＯＩ（Silicon on Insulator）構造のデバイス、
あるいはＧaＡsなどの化合物半導体を基板としたデバイ
スにも、適用できる。For example, the present invention is not limited to the n-channel MOS transistor formed in the silicon substrate, but the p-channel M
OS transistor, SOS (Silicon on Sapphire) or SOI (Silicon on Insulator) structure device,
Alternatively, it can be applied to a device using a compound semiconductor such as GaAs as a substrate.
また、プログラマブルロジツク（ＰＬＡ）やＬＳＩの欠
陥救済回路にも応用できるなど、得られる利益は極めて
大きい。Further, the obtained profit is extremely large such that it can be applied to a defect repair circuit of a programmable logic (PLA) or an LSI.
【図面の簡単な説明】 第１図乃至第３図は、本発明の構成を説明するための
図、第４図乃至第８図は、それぞれ本発明の異なる実施
例を説明するための図である。 １，２，７，８，１３，１４，１９，２０，３７，３８
……ソース、ドレイン領域、３，４，１６，１７，２
２，２３，２９，３０，３３，３４，４３，４４……ｎ
形領域、９，１０，２４，２５，２６，２７，３９，４
０……ｐ形領域、５，１１，１８……ｐ形シリコン基
板、６，１２，１５，２１……ゲート電極、３１，３
５，３６……マスク、２８……フイールド絶縁膜、４１
……ＰＳＧ膜、３２……ｎ形不純物イオン、４２……レ
ーザー光。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 to FIG. 3 are views for explaining the configuration of the present invention, and FIG. 4 to FIG. 8 are views for explaining different embodiments of the present invention. is there. 1, 2, 7, 8, 13, 14, 19, 20, 37, 38
... Source and drain regions, 3, 4, 16, 17, 2
2,23,29,30,33,34,43,44 ... n
Shape region, 9, 10, 24, 25, 26, 27, 39, 4
0 ... p-type region, 5,11,18 ... p-type silicon substrate, 6,12,15,21 ... gate electrode, 31,3
5, 36 ... Mask, 28 ... Field insulating film, 41
... PSG film, 32 ... n-type impurity ions, 42 ... laser light.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林田 哲哉 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中村 英夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−10261（ＪＰ，Ａ) 特開 昭51−37578（ＪＰ，Ａ) 特開 昭57−107070（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Tetsuya Hayashida 1-280 Higashi Koikekubo, Kokubunji, Tokyo Inside Hitachi Central Research Laboratory (72) Inventor Hideo Nakamura 1-280 Higashi Koikeku, Kokubunji, Tokyo Hitachi Ltd. Central Research Laboratory (56) References JP-A-59-10261 (JP, A) JP-A-51-37578 (JP, A) JP-A-57-107070 (JP, A)
Claims (1)
形成されてある絶縁膜上に形成されたゲート電極を介し
て第１のイオン打込みを行なって、上記第１導電型とは
逆の第２導電型を有する第１の不純物ドープ領域を上記
半導体基板の表面領域内に形成する工程と、ホトレジス
ト膜もしくは絶縁膜を全面に形成する工程と、当該ホト
レジスト膜もしくは絶縁膜を異方性エッチして、当該ホ
トレジスト膜もしくは絶縁膜のうち、上記ゲート電極の
側部上に形成された部分を残し他の領域上に形成された
部分を除去する工程と、第２のイオン打込みを行なっ
て、上記第２導電型を有し、上記第１の不純物ドープ領
域よりも高い不純物濃度を有する第２の不純物ドープ領
域を、上記第１の不純物ドープ領域内の、上記ゲート電
極が形成されている側とは反対の側に形成する工程と、
上記ゲート電極の側部上に形成された上記ホトレジスト
膜もしくは絶縁膜を除去する工程と、メモリ情報を書き
込むべき上記第１の不純物ドープ領域に、上記第１導電
型を有する不純物をイオン打込みして、上記第１の不純
物ドープ領域の導電型を上記第１導電型にする工程を含
むことを特徴とする半導体メモリの製造方法。1. Reversed from the first conductivity type, a first ion implantation is performed through a gate electrode formed on an insulating film formed on the surface of a semiconductor substrate having the first conductivity type. Forming a first impurity-doped region having the second conductivity type in the surface region of the semiconductor substrate, forming a photoresist film or an insulating film over the entire surface, and anisotropically forming the photoresist film or the insulating film. A step of etching to remove a portion of the photoresist film or the insulating film formed on the side portion of the gate electrode and a portion formed on another region, and performing a second ion implantation. A second impurity-doped region having the second conductivity type and a higher impurity concentration than the first impurity-doped region, the gate electrode being formed in the first impurity-doped region. Forming on the side opposite to the,
A step of removing the photoresist film or the insulating film formed on the side portion of the gate electrode, and ion-implanting the impurity having the first conductivity type into the first impurity-doped region where the memory information is to be written. And a step of setting the conductivity type of the first impurity-doped region to the first conductivity type.
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| JP10767583A JPH0626246B2 (en) | 1983-06-17 | 1983-06-17 | Method of manufacturing semiconductor memory |
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| JP10767583A JPH0626246B2 (en) | 1983-06-17 | 1983-06-17 | Method of manufacturing semiconductor memory |
Publications (2)
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|---|---|
| JPS60769A JPS60769A (en) | 1985-01-05 |
| JPH0626246B2 true JPH0626246B2 (en) | 1994-04-06 |
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ID=14465135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767583A Expired - Lifetime JPH0626246B2 (en) | 1983-06-17 | 1983-06-17 | Method of manufacturing semiconductor memory |
Country Status (1)
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-
1983
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