JPH06261086A - Demodulator in digital portable telephone set - Google Patents
Demodulator in digital portable telephone setInfo
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- JPH06261086A JPH06261086A JP5046619A JP4661993A JPH06261086A JP H06261086 A JPH06261086 A JP H06261086A JP 5046619 A JP5046619 A JP 5046619A JP 4661993 A JP4661993 A JP 4661993A JP H06261086 A JPH06261086 A JP H06261086A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、１／４πＤＱＰＳＫ
ディジタル携帯電話に係るものであり、特に周波数ドリ
フト補償（ＡＦＣ）を行うディジタル携帯電話における
復調装置に関する。BACKGROUND OF THE INVENTION The present invention relates to 1 / 4πDQPSK
The present invention relates to a digital mobile phone, and particularly to a demodulation device in a digital mobile phone that performs frequency drift compensation (AFC).
【０００２】[0002]
【従来の技術】携帯電話のための移動通信、特にディジ
タル移動通信における変調方式においては、周波数利用
効率や検波特性等を考慮すると、１／４ＤＱＰＳＫ方式
が有利であることか知られている。2. Description of the Related Art It is known that a 1/4 DQPSK system is advantageous in a mobile communication system for mobile phones, especially in a digital mobile communication system, in consideration of frequency utilization efficiency and detection characteristics.
【０００３】この様な移動通信に対しての１／４ＤＱＰ
ＳＫの復調回路においては、遅延検波と適応キャリア同
期（ＡＣＴ）が考えられているものであり、ＡＣＴ型同
期検波にあっては、同期検波後の再生搬送波の位相を１
シンボル前に検波した搬送波の適応的に追従させて検波
を行う。1/4 DQP for such mobile communication
In the SK demodulation circuit, differential detection and adaptive carrier synchronization (ACT) are considered. In ACT type synchronous detection, the phase of the reproduced carrier wave after synchronous detection is set to 1
The detection is performed by adaptively following the carrier wave detected before the symbol.
【０００４】従来の遅延検波方式にあって、周波数ドリ
フトによる入力４５５ＫＨz のＩＦデータと、内部で作
成された４５５ＫＨz のクロックとの周波数差が、エラ
ーレートに大きく影響するものであるため、この内部４
５５ＫＨz のクロックを作成するために、電圧制御型の
発振器（ＶＣＯ）必要とするものであり、同時にこのＶ
ＣＯを制御するための回路を必要としていた。またＶＣ
Ｏは温度変動の影響を受けるものであるため、信頼性を
確保することが困難であると共に、低コスト化、低消費
電力化のための問題を有する。In the conventional differential detection system, the frequency difference between the IF data of 455 KHz input by the frequency drift and the internally generated clock of 455 KHz greatly affects the error rate.
It requires a voltage controlled oscillator (VCO) to generate a clock of 55 KHz, and at the same time, this V
It needed a circuit to control the CO. Also VC
Since O is affected by temperature fluctuations, it is difficult to ensure reliability, and there are problems for cost reduction and power consumption reduction.
【０００５】[0005]
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、位相差データの下位ビット
に着目し、通常時の値と比較して入力データのキャリア
周波数の高低を検出することによりディジタル回路によ
って簡易にＡＦＣが実現されるようにして、温度変動に
対して影響を受けることがないようにすると共に、小型
化、低コスト化、低消費電力化が効果的に実現できるよ
うにしたディジタル携帯電話における復調装置を提供し
ようとするものである。The present invention has been made in view of the above points, and pays attention to the lower bits of the phase difference data, and compares the carrier frequency of the input data with the normal value to determine whether the carrier frequency of the input data is high or low. By detecting it, AFC can be easily realized by a digital circuit so that it is not affected by temperature fluctuations, and size, cost, and power consumption are effectively realized. The present invention is intended to provide a demodulation device for a digital mobile phone capable of performing the above.
【０００６】[0006]
【課題を解決するための手段】この発明に係るディジタ
ル携帯電話における復調装置は、位相変調されたディジ
タル入力信号を１シンボル遅延すると共に、この１シン
ボル遅延した位相値と前記入力信号の位相値との位相差
を位相差検出手段で求める。そして、位相判別手段で位
相差検出手段からの出力位相差値に基づいて入力信号の
位相の進みもしくは遅れを判別し、この位相判別結果に
基づき、前記位相の進みもしくは遅れに対応した補正値
を設定し、この補正値に基づいて前記入力位相値を補正
するもので、この補正された位相値が前記位相比較手段
に供給されるようにする。A demodulator in a digital mobile phone according to the present invention delays a phase-modulated digital input signal by one symbol, and a phase value delayed by this one symbol and a phase value of the input signal. The phase difference is calculated by the phase difference detecting means. Then, the phase discriminating means discriminates the advance or delay of the phase of the input signal based on the output phase difference value from the phase difference detecting means, and based on the result of the phase discrimination, a correction value corresponding to the advance or delay of the phase is obtained. The input phase value is corrected based on this correction value, and the corrected phase value is supplied to the phase comparison means.
【０００７】[0007]
【作用】この様に構成されるディシタル携帯電話におけ
る復調装置にあっては、入力位相値と１シンボル遅延さ
れた位相値との位相都の差を求めると共に、その位相差
値の特定されるビット、例えば下位３ビットを特定値と
比較することによって、入力の位相の進みもしくは遅れ
が判別されるようになるもので、この判別結果に対応し
て例えばアップ／ダウンカウンタを制御し、補正値が設
定されるようにする。そして、この補正値に基づいて入
力位相値を補正するようにすれば、位相差値に現れる位
相誤差がキャンセルされるようになり、周波数ドリフト
等のＩＦデータのキャリア周波数の変動に対して信頼性
の高い復調が行われる。In the demodulator of the digital portable telephone configured as described above, the difference between the phase value of the input phase value and the phase value delayed by one symbol is obtained, and the specified bit of the phase difference value is determined. For example, by comparing the lower 3 bits with a specific value, the lead or lag of the input phase can be discriminated. For example, the up / down counter is controlled according to the discrimination result, and the correction value is To be set. Then, if the input phase value is corrected based on this correction value, the phase error appearing in the phase difference value is canceled, and the reliability against the carrier frequency fluctuation of the IF data such as frequency drift is canceled. High demodulation is performed.
【０００８】[0008]
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はＡＦＣ回路を含む復調回路の構成を示
すもので、位相変調されたディジタル入力θの位相値Ｐ
1〜Ｐn （ｎは位相値θのサンプリングの分解能を示
す）が入力されるもので、この位相値Ｐ1 〜Ｐn は１シ
ンボル遅延部11に入力され、その出力位相値ＬＰ1 〜Ｌ
Ｐn は位相差検出部12に供給されるようになり、この位
相差検出部12からの出力位相差値ＤＰ1 〜ＤＰn はＡＦ
Ｃ回路13に供給される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a demodulation circuit including an AFC circuit. The phase value P of the phase-modulated digital input θ
1 to Pn (n indicates the sampling resolution of the phase value θ) are input, and the phase values P1 to Pn are input to the 1-symbol delay unit 11 and their output phase values LP1 to LPn.
Pn is supplied to the phase difference detecting section 12, and the output phase difference values DP1 to DPn from this phase difference detecting section 12 are AF
It is supplied to the C circuit 13.
【０００９】このＡＦＣ回路13は、位相値Ｐ1 〜Ｐn が
供給される加算部131 、位相差検出部12からの出力の供
給される第１および第２の比較部132 および133 、この
比較部132 および133 からの出力の供給される第１およ
び第２のＫ段保護部134 および135 、この第１および第
２のＫ段保護部134 および135 それぞれからの出力信号
ＡＦＲおよびＡＦＦによってアップ／ダウン制御される
アップ／ダウンカウンタ136 によって構成され、このカ
ウンタ136 からの出力ＡＦＣ1 〜ＡＦＣn は、加算部13
1 に対して加算データとして供給される。The AFC circuit 13 includes an adder 131 to which the phase values P1 to Pn are supplied, first and second comparators 132 and 133 to which the output from the phase difference detector 12 is supplied, and the comparator 132. Up and down control by output signals AFR and AFF from the first and second K-stage protectors 134 and 135 and the first and second K-stage protectors 134 and 135, respectively. The output AFC1 to AFCn from the counter 136 is composed of an up / down counter 136,
It is supplied as addition data for 1.
【００１０】すなわち、位相差検出部12は１シンボル遅
延部11からの出力ＬＰ1 〜ＬＰn と加算部131 からの出
力ＨＰ1 〜ＨＰn との位相差を検出するもので、その位
相差値ＤＰ1 〜ＤＰn がＡＦＣ回路13と共に、絶対値検
出部14に供給される。この絶対値検出部14からのＤＰ1
〜ＤＰn の絶対値ＡＢＰ1 〜ＡＢＰn は、１／２π以上
検出部15に対して供給されるもので、その検出信号ＤＴ
がＤＰＬＬ部16に対して入力される。このＤＰＬＬ部16
は、中間検出部161 およびＤＰＬＬ162 によって構成さ
れるもので、中間検出部161 からの出力ＭＤがＤＰＬＬ
162 に入力される。That is, the phase difference detector 12 detects the phase difference between the outputs LP1 to LPn from the 1-symbol delay unit 11 and the outputs HP1 to HPn from the adder 131, and the phase difference values DP1 to DPn are detected. It is supplied to the absolute value detector 14 together with the AFC circuit 13. DP1 from this absolute value detector 14
The absolute values ABP1 to ABPn of .about.DPn are supplied to the detecting unit 15 by 1 / 2.pi.
Is input to the DPLL unit 16. This DPLL section 16
Is composed of the intermediate detection unit 161 and the DPLL 162, and the output MD from the intermediate detection unit 161 is the DPLL.
Entered in 162.
【００１１】このＤＰＬＬ部16からは、復調２１ＫＨｚ
シンボルクロックＣ２１Ｋと、復調４２ＫＨz クロック
Ｃ４２Ｋが出力されるもので、このＣ２１ＫおよびＣ４
２Ｋは、位相差検出部12からの出力の上位２ビットＤＰ
n 、ＤＰn-1 と共にデコード部17に供給し、このデコー
ド部17から復調データＤＡＴＡが出力されるようにな
る。From the DPLL section 16, demodulation 21 KHz
The symbol clock C21K and the demodulation 42KHz clock C42K are output. These C21K and C4
2K is the upper 2 bits DP of the output from the phase difference detection unit 12.
It is supplied to the decoding unit 17 together with n and DPn-1, and the decoding unit 17 outputs demodulated data DATA.
【００１２】ここで、ＡＦＣ13を構成する第１の比較部
132 および第２の比較部133 は、それぞれ“比較＞２
n-3 ”および“比較＜２n-3 ”の比較動作を行うもの
で、そのそれぞれに位相差検出部12からの出力位相差値
ＤＰ1 〜ＤＰn の下位ｎ−２ビットＤＰ1 〜ＤＰn-2 が
供給されている。そして、これら第１および第２の比較
部132 および133 からのそれぞれ出力ＡＦＲおよびＡＦ
Ｆの供給されるＫ段保護部134 および135 においては、
それぞれ入力ＡＦＲ、ＡＦＦがＫ回継続して供給された
ときに、アップダウンカウンタ136 にダウン指令ＤＡＦ
Ｒ、アップ指令ＤＡＦＦを供給するようになる。Here, the first comparison unit constituting the AFC 13
132 and the second comparing unit 133 respectively perform “comparison> 2”.
n-3 "and" comparison <2 n-3 "are performed, and the lower n-2 bits DP1 to DPn-2 of the output phase difference values DP1 to DPn from the phase difference detector 12 are respectively supplied to them. And the outputs AFR and AF from the first and second comparators 132 and 133, respectively.
In the K-stage protection parts 134 and 135 to which F is supplied,
When the inputs AFR and AFF are continuously supplied K times, the down command DAF is sent to the up / down counter 136.
R, up command DAFF comes to be supplied.
【００１３】次に“ｎ＝５”としてこの復調回路の動作
を説明する。この復調回路は、シンボルレートの整数倍
で１シンボル前との位相差ＤＰ1 〜ＤＰ5 を検出し、こ
の位相差ＤＰ1 〜ＤＰ5 の絶対値ＡＢＰ1 〜ＡＢＰ5 の
１／２π以上を検出するもので、その検出信号ＤＴの中
間点にシンボル位置情報があるとして、２１ＫＨz シン
ボルクロックＣ２１Ｋを抽出して復調を行う。この様な
復調回路において、受信ＩＦ信号の周波数が変動する
と、図２で示す位相値Ｐ1 〜Ｐ5 のそれぞれの値に
“ａ”の位相誤差が存在するようになる。Next, the operation of this demodulation circuit will be described assuming that "n = 5". This demodulation circuit detects the phase difference DP1 to DP5 from the previous symbol at an integer multiple of the symbol rate, and detects 1 / 2π or more of the absolute values ABP1 to ABP5 of the phase difference DP1 to DP5. Assuming that there is symbol position information at the midpoint of the signal DT, the 21 KHz symbol clock C21K is extracted and demodulated. In such a demodulation circuit, when the frequency of the reception IF signal fluctuates, there is a phase error of "a" in each of the phase values P1 to P5 shown in FIG.
【００１４】この誤差“ａ”は入力毎に加算したかたち
となるものであり、１シンボル前との位相差ＤＰ1 〜Ｄ
Ｐ5 をとると、図２で示した場合４ａの誤差が常に現れ
るようになる。This error "a" is in the form of addition for each input, and the phase difference DP1 to D1 from the preceding symbol.
When P5 is taken, the error 4a shown in FIG. 2 always appears.
【００１５】いま“Ｙ＝４ａ”とすると、復調タイミン
グでの位相差値の誤差Ｙは、図３で示すように“±１
２”および“±４”から、受信ＩＦ信号周波数が高い状
態のときには“−Ｙ”、受信ＩＦ信号周波数が低い状態
においては“＋Ｙ”となるものであり、したがって位相
差値ＤＰＨ（ＤＰ1 〜ＤＰ5 ) は、受信ＩＦ信号周波数
の高いときには“ＤＰＨ＝δθ−Ｙ”、また受信ＩＦ信
号周波数が低いときには“ＤＰＨ＝δθ＋Ｙ”となる。Assuming that "Y = 4a", the error Y of the phase difference value at the demodulation timing is "± 1 as shown in FIG.
2 "and" ± 4 "," -Y "is obtained when the reception IF signal frequency is high, and" + Y "is obtained when the reception IF signal frequency is low. Therefore, the phase difference value DPH (DP1 to DP5) is obtained. ) Is “DPH = δθ−Y” when the reception IF signal frequency is high, and “DPH = δθ + Y” when the reception IF signal frequency is low.
【００１６】位相差値ＤＰ1 〜ＤＰ5 の中で下位３ビッ
トのデータＤＰ1 〜ＤＰ3 に着目すると図４で示すよう
に置き換えることができるもので、復調点におけるこの
３ビットＤＰ1 〜ＤＰ3 の値が“４（２n-3 ＝２5-3 ＝
２2 ）”（＝“１００”）より大きいかあるいは小さい
かによって、受信ＩＦ信号の周波数変動が検出できるよ
うになる。Focusing on the data DP1 to DP3 of the lower 3 bits in the phase difference values DP1 to DP5, the data can be replaced as shown in FIG. 4, and the value of these 3 bits DP1 to DP3 at the demodulation point is "4". (2 n-3 = 2 5-3 =
The frequency fluctuation of the received IF signal can be detected depending on whether it is larger or smaller than 2 2 ) ”(=“ 100 ”).
【００１７】図５は位相差値ＤＰ1 〜ＤＰ5 に現れる位
相誤差Ｙをキャンセルするための処理の流れを示すもの
で、ステップ200 において位相差値の下位３ビットＤＰ
1 〜ＤＰ3 が“４”より大きいか否かを判定する。ここ
では図１の第１および第２の比較部132 および133 の処
理が行われるもので、この３ビットが“４”より小さく
て受信ＩＦ信号の周波数が高いと判定されたときは、ス
テップ201 に進んでこの状態がＫ回連続して生じたか否
かを判定する。逆にステップ200 で受信ＩＦ信号周波数
が低いと判定されたときは、ステップ202 に進んでその
状態がＫ回繰返されたか否かを判定するもので、Ｋ段保
護部134 および135 における処理が実行される。ＤＰ1
〜ＤＰ3 が“４”であると判定されたときは、再びステ
ップ200の処理が繰返される。FIG. 5 shows the flow of the processing for canceling the phase error Y appearing in the phase difference values DP1 to DP5. In step 200, the lower 3 bits DP of the phase difference value DP.
It is determined whether 1 to DP3 is larger than "4". Here, the processing of the first and second comparing sections 132 and 133 of FIG. 1 is performed. If it is determined that these 3 bits are smaller than "4" and the frequency of the received IF signal is high, step 201 Then, it is determined whether or not this state has occurred K times in succession. On the contrary, when it is determined in step 200 that the received IF signal frequency is low, the process proceeds to step 202, and it is determined whether or not the state is repeated K times. To be done. DP1
When it is determined that .about.DP3 is "4", the process of step 200 is repeated again.
【００１８】ステップ201 で、受信ＩＦ信号周波数が高
いと判定されることがＫ回連続したと判定されたとき
は、ステップ203 に進んでアップ／ダウンカウンタ136
をカウントアップする。逆にステップ202 で受信ＩＦ信
号周波数が低いと判定されることがＫ回連続したと判定
されたときは、ステップ204 に進んでアップ／ダウンカ
ウンタ136 をカウントダウンする。When it is determined in step 201 that the received IF signal frequency is high for K consecutive times, the process proceeds to step 203 and the up / down counter 136 is operated.
To count up. On the contrary, if it is determined in step 202 that the received IF signal frequency is low for K consecutive times, the process proceeds to step 204 to count down the up / down counter 136.
【００１９】すなわち、第１および第２の比較部134 お
よび135 においては、位相差ＤＰ1〜ＤＰ5 の下位３ビ
ットによって位相の遅れまたは進みを検出するもので、
Ｋ段保護部134 および135 においては位相差ＤＰ1 〜Ｄ
Ｐ5 およびＤＴに現れるジッタの抑圧を行い、位相の遅
れまたは進みがＫ回以上続いたときにアップ／ダウンカ
ウンタ136 をアップもしくはダウンさせる。That is, the first and second comparators 134 and 135 detect the phase delay or advance by the lower 3 bits of the phase difference DP1 to DP5.
In the K-stage protectors 134 and 135, the phase differences DP1 to DP1
The jitter appearing at P5 and DT is suppressed, and the up / down counter 136 is turned up or down when the phase delay or advance continues K times or more.
【００２０】加算部131 においては、このアップ／ダウ
ンカウンタ136 にセットされたＡＦＣ補正値を、位相値
Ｐ1 〜Ｐ5 に加算する。すなわち、ステップ205 および
206の処理が行われるもので、ステップ205 では位相値
Ｐ1 〜Ｐ3 に補正値“＋Ｙ”を加算し、ステップ206 で
は“−Ｙ”を加算する。The adder 131 adds the AFC correction value set in the up / down counter 136 to the phase values P1 to P5. That is, step 205 and
In step 205, the correction value "+ Y" is added to the phase values P1 to P3, and in step 206 "-Y" is added.
【００２１】この様なステップ205 および206 における
処理において、位相値Ｐ1 〜Ｐ5 に対して、受信ＩＦ信
号周波数の高低に対応してアップ／ダウンカウンタ136
に設定された補正値“±Ｙ”（ＡＦＣ補正値）が加算さ
れるものであり、したがって位相値Ｐ1 〜Ｐ5 に現れる
位相誤差“Ｙ”がキャンセルされるようになり、同時に
１／２π以上検出部15の出力ＤＴの変動をなくすことが
できる。In the processing in steps 205 and 206 as described above, the up / down counter 136 corresponds to the phase values P1 to P5 corresponding to the level of the received IF signal frequency.
The correction value "± Y" (AFC correction value) set to is added, so that the phase error "Y" appearing in the phase values P1 to P5 is canceled and at the same time, 1 / 2π or more is detected. The fluctuation of the output DT of the unit 15 can be eliminated.
【００２２】図６はこの発明の他の実施例を示すもの
で、この実施例にあってはアップ／ダウンカウンタ136
にセットされたＡＦＣ補正値を、１シンボル遅延部11か
らの出力ＬＰ1 〜ＬＰn の供給される加算部137 に供給
するもので、この加算部137 からの出力が位相差検出部
12に供給され、入力位相値Ｐ1 〜Ｐn との位相差ＤＰ1
ＤＰn が検出されるようにしている。その他の部分は図
１と同一構成部分は同一符号を付してその説明を省略す
る。FIG. 6 shows another embodiment of the present invention. In this embodiment, the up / down counter 136 is shown.
The AFC correction value set to is supplied to the adding section 137 to which the outputs LP1 to LPn from the 1-symbol delay section 11 are supplied. The output from this adding section 137 is the phase difference detection section.
The phase difference DP1 with the input phase values P1 to Pn
DPn is detected. The other components are the same as those in FIG. 1, and the same reference numerals are given to omit the description.
【００２３】図７はこの実施例の制御の処理の流れを示
すもので、ステップ200 ないし202までは、図５で示し
た処理と同じである。しかし、ステップ201 でＫ回連続
してＤＰ1 〜ＤＰ3 が“４”以下と判断されてときに、
図１の前実施例とは逆にステップ303 でアップ／ダウン
カウンタ136 をダウンカウントする。また、ステップ20
2 でＫ回連続してＤＰ1 〜ＤＰ3 が“４”以上と判断さ
れてときに、ステップ304 でアップ／ダウンカウンタ13
6 をアップカウントする。そして、それ以降はステップ
305 〜308 の処理が前実施例と同様に行われ、位相差Ｄ
Ｐ1 〜ＤＰn に現れる位相誤差がキャンセルされるよう
にしている。FIG. 7 shows the flow of control processing of this embodiment, and steps 200 to 202 are the same as the processing shown in FIG. However, when it is determined that DP1 to DP3 are equal to or less than “4” K times consecutively in step 201,
Contrary to the embodiment shown in FIG. 1, the up / down counter 136 counts down in step 303. Also, step 20
When DP1 to DP3 are judged to be "4" or more in succession K times in 2, the up / down counter 13 is determined in step 304.
Count up 6. And after that step
The steps 305 to 308 are performed in the same manner as in the previous embodiment, and the phase difference D
The phase error appearing in P1 to DPn is canceled.
【００２４】[0024]
【発明の効果】以上のようにこの発明に係るディジタル
携帯電話における復調装置によれば、入力位相値と１シ
ンボル遅延した位相値との位相差値ＤＰ1 〜ＤＰn の例
えば下位ｎ−２ビットを判別することによって、この位
相差値ＤＰ1 〜ＤＰn に現れる位相誤差がを知ることが
でき、この位相誤差をキャンセルするような処理が行わ
れるものであり、周波数ドリフト等のＩＦデータのキャ
リア周波数の変動等に対して安定して復調シンボルクロ
ックが抽出されるようになる。As described above, according to the demodulator in the digital portable telephone of the present invention, for example, the lower n-2 bits of the phase difference values DP1 to DPn between the input phase value and the phase value delayed by one symbol are discriminated. By doing so, the phase error appearing in the phase difference values DP1 to DPn can be known, and processing for canceling this phase error is performed, such as fluctuation of the carrier frequency of IF data such as frequency drift. Therefore, the demodulated symbol clock can be stably extracted.
【図１】この発明の一実施例に係るＡＦＣを含む復調回
路を説明するための構成図。FIG. 1 is a configuration diagram for explaining a demodulation circuit including an AFC according to an embodiment of the present invention.
【図２】この実施例の動作を説明するタイミングチャー
ト。FIG. 2 is a timing chart explaining the operation of this embodiment.
【図３】位相差検出部から得られる位相差値を説明する
図。FIG. 3 is a diagram illustrating a phase difference value obtained from a phase difference detection unit.
【図４】同じくこの位相差値の下位３ビットを説明する
図。FIG. 4 is a diagram for explaining the lower 3 bits of the phase difference value.
【図５】上記実施例の処理の流れを示すフローチャー
ト。FIG. 5 is a flowchart showing the flow of processing of the above embodiment.
【図６】この発明の他の実施例を説明する構成図。FIG. 6 is a configuration diagram illustrating another embodiment of the present invention.
【図７】この第２の実施例の処理の流れを説明するフロ
ーチャート。FIG. 7 is a flowchart for explaining the processing flow of the second embodiment.
11…１シンボル遅延部、12…位相差検出部、13…ＡＦＣ
部、131 、137 …加算部、132 、133 …比較部、134 、
135 …Ｋ段保護部、136 …アップ／ダウンカウンタ、14
…絶対値検出部、15…１／２π以上検出部、16…ＤＰＬ
Ｌ部、17…デコード部。11 ... 1-symbol delay unit, 12 ... Phase difference detection unit, 13 ... AFC
Part, 131, 137 ... addition part, 132, 133 ... comparison part, 134,
135… K-stage protection section, 136… Up / down counter, 14
... Absolute value detector, 15 ... 1 / 2π or more detector, 16 ... DPL
L part, 17 ... Decoding part.
Claims (1)
給される１シンボル遅延手段と、 この１シンボル遅延手段からの出力位相値と前記入力信
号の位相値とを比較する位相差検出手段と、 この位相差検出手段からの出力位相差値に基づいて位相
の進みもしくは遅れを判別する位相判別手段と、 この位相判別手段の判別結果に基づき、前記位相の進み
もしくは遅れに対応した補正値を設定する補正値設定手
段と、 この補正値設定手段で設定された補正値に基づいて前記
入力位相値を補正する補正手段とを具備し、 前記補正された位相値が前記位相比較手段に供給される
ようにしたことを特徴とするディジタル携帯電話におけ
る復調装置。1. A 1-symbol delay means to which a phase-modulated digital input signal is supplied, and a phase difference detection means for comparing an output phase value from the 1-symbol delay means with a phase value of the input signal. Phase discriminating means for discriminating the lead or lag of the phase based on the output phase difference value from the phase difference detecting means, and a correction value corresponding to the lead or lag of the phase is set based on the discrimination result of the phase discriminating means. A correction value setting means and a correction means for correcting the input phase value based on the correction value set by the correction value setting means are provided, and the corrected phase value is supplied to the phase comparison means. A demodulator for a digital mobile phone characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046619A JPH06261086A (en) | 1993-03-08 | 1993-03-08 | Demodulator in digital portable telephone set |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046619A JPH06261086A (en) | 1993-03-08 | 1993-03-08 | Demodulator in digital portable telephone set |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06261086A true JPH06261086A (en) | 1994-09-16 |
Family
ID=12752319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5046619A Pending JPH06261086A (en) | 1993-03-08 | 1993-03-08 | Demodulator in digital portable telephone set |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06261086A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091789A (en) * | 1996-06-28 | 2000-07-18 | Telefonaktiebolaget Lm Ericsson | Method and device for phase modulated signals |
-
1993
- 1993-03-08 JP JP5046619A patent/JPH06261086A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091789A (en) * | 1996-06-28 | 2000-07-18 | Telefonaktiebolaget Lm Ericsson | Method and device for phase modulated signals |
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