JPH06260938A - Ａ−ｄ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 変換を必要とする時点において、全変換対象
電圧の中から、変換すべき電圧を選択して変換を行なう
A-D 変換装置を提供する。 【構成】 変換時点がそれぞれ異なる全変換対象電圧
を、各変換時点における変換対象電圧毎に区分し、変換
開始信号の入力順序と対応させておき、変換開始信号の
入力順序を識別し、入力順序に対応した変換対象電圧を
選択する第１制御回路3a及び第２制御回路3bを備えるこ
とにより、変換開始信号入力時点において変換すべき変
換対象電圧を選択し変換するよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の変換対象電圧を
A-D 変換するA-D 変換装置に関する。

【０００２】

【従来の技術】図７は、従来のA-D 変換装置を示すブロ
ック図である。複数の変換対象電圧が電圧入力端子
４_a ，４_b …４_n に入力され、夫々スイッチ５_a ，５_b
…５_n を介してA-D 変換器１に与えられる。図示しない
CPU から与えられる変換開始信号が、変換開始信号入力
端子６より制御回路３に入力されると、制御回路３は、
A-D 変換器１に変換を開始させ、第１出力#1，第２出力
#2…第ｎ出力#nを順次出力し、スイッチ５_a ，５_b …５
_n を閉じ、レジスタ２_a ，２_b …２_n に変換結果の格納
を指示する。A-D 変換器１は、変換結果をレジスタ2a,2
b …2nへ出力する。第ｎ出力#nが停止すると制御回路３
は、A-D 変換器１に変換を終了させ、CPU に対する割込
信号を発生し、変換結果の読み出しを指示する。

【０００３】図８は、図７に示すA-D 変換装置の動作を
示すタイムチャートである。図７及び図８に基づいて動
作を説明する。CPU からトリガ状の変換開始信号が(A)
に示すように入力されると、制御回路３はA-D 変換器１
に変換を指示し、かつ第１出力#1を(B) に示すように出
力する。第１出力#1は、スイッチ５_a を閉じ、印加端子
４_a の変換対象電圧をA-D 変換器１に与え、かつレジス
タ２_a を指定して変換結果を格納させる。第１出力#1が
停止するとスイッチ５_a は開く。これで第１のA-D 変換
が終了する。以後、順次第２出力#2…第n 出力#nが(C),
(D) に示すように出力され、同様の変換が行われる。第
n のA-D 変換が終了すると、制御回路３はA-D 変換器１
に変換を終了させ、トリガ状の割込信号を(E) に示すよ
うに発生してCPU に変換終了を通知する。CPU はレジス
タ２_a ，２_b …２_n から図示しないデータバスを介して
変換結果を読み出す。

【０００４】

【発明が解決しようとする課題】従来のA-D 変換装置
は、変換開始信号が入力されると、全変換対象電圧のす
べてを、その電圧入力端子の配列順に従って順次変換
し、全変換対象電圧の変換が完了してから、変換結果を
レジスタから読み出すものであった。従って、変換時点
が周期的又は随時に発生し変換時点がそれぞれ異なる複
数の変換対象電圧をA-D 変換する場合において、配列順
が若番である変換対象電圧については、既に変換が終了
していても、全変換対象電圧の変換が完了するまで、そ
の変換結果の読み出しを待たねばならず、変換時点と変
換結果の読み出し時点とには時間差があり、また配列順
が老番である変換対象電圧については、早く変換結果を
得たくとも、変換の順番が到来するまで待たなくてはな
らず、変換開始信号の入力時点と変換時点とには時間差
があるという問題があった。

【０００５】さらに、従来のA-D 変換装置は配列順に従
って順次変換するものであるから、複数の変換対象電圧
の同一時点における変換結果は得られないのは当然のこ
とであるが、変換対象電圧の電圧変動幅が大きい場合、
このことは問題であった。

【０００６】本発明は、このような問題を解決するため
になされたものであり、変換時点がそれぞれ異なる全変
換対象電圧を、各変換時点における変換対象電圧毎に区
分し、変換時点が周期的に発生する場合は、変換開始信
号の入力順序と対応させ、変換時点が随時発生する場合
は、変換開始信号の入力端子と対応させることにより、
変換開始信号の到来時に、その変換開始信号に対応した
変換対象電圧のみを変換し、変換の時間待ち、又は変換
結果の読み出しの時間待ちのないA-D 変換装置を提供す
ることを目的とする。

【０００７】また、同一時点における変換結果を必要と
する変換対象電圧に、サンプルホールド回路を備えるこ
とにより、変換開始信号の入力時点における変換結果が
得られるA-D 変換装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本願の第１発明において
は、１個の変換開始信号入力端子に入力される変換開始
信号の入力順序を識別する識別回路と、変換開始信号の
入力順序に対応した変換対象電圧を全変換対象電圧の中
から選択する選択回路とを備え、順次A-D 変換するよう
構成してあることを特徴とする。

【０００９】本願の第２発明においては、複数の変換開
始信号入力端子の中から、変換開始信号が入力されてい
る入力端子を識別する識別回路と、変換開始信号が入力
されている入力端子に対応した変換対象電圧を全変換対
象電圧の中から選択する選択回路とを備え、順次A-D 変
換するよう構成してあることを特徴とする。

【００１０】本願の第３発明においては、同一時点にお
ける変換結果を必要とする複数の変換対象電圧の夫々に
サンプルホールド回路を備えることを特徴とする。

【００１１】

【作用】第１発明のA-D 変換装置では、変換開始信号が
入力される都度、識別回路がその入力順序を識別し、選
択回路が入力順序に対応した変換対象電圧を全変換対象
電圧の中から選択し、順次A-D 変換を行なう。従って、
変換開始信号が入力された時点において変換を必要とす
る変換対象電圧が迅速に変換される。

【００１２】第２発明のA-D 変換装置では、変換開始信
号が入力される都度、識別回路がその入力された入力端
子を識別し、選択回路がその入力端子に対応した変換対
象電圧を全変換対象電圧の中から選択し、順次A-D 変換
を行なう。従って、変換開始信号が入力された時点にお
いて変換を必要とする変換対象電圧が迅速に変換され
る。

【００１３】第３発明のA-D 変換装置では、変換開始信
号が入力される都度、全変換対象電圧の中からその変換
開始信号に対応する変換対象電圧をサンプルホールド
し、次いでサンプルホールドされた電圧を順次A-D 変換
する。従って変換開始信号が入力された時点において変
換を必要とする変換対象電圧の変換結果が得られる。

【００１４】

【実施例】図１は、第１発明に係るA-D 変換装置のブロ
ック図である。このA-D 変換装置は、変換対象電圧の変
換時点が周期的に発生する場合に適応した変換装置であ
る。複数の変換対象電圧が電圧入力端子４_a ，４_b …４
_i-1 ，４_i ，４_i+1 …４_nに入力され、夫々スイッチ５
_a ，５_b …５_i-1 ，５_i ，５_i+1 …５_n を介してA-D 変
換器１に与えられる。図示しないCPU から与えられる変
換開始信号が変換開始信号入力端子６より第１制御回路
3a及び第２制御回路3bに入力される。第１制御回路3aは
変換開始信号が第何回目に入力したものであるかを識別
する入力順序の識別回路を備えており、奇数回目に変換
開始信号が入力した場合に、A-D 変換器１に変換を開始
させ、第１出力#1, 第２出力#2…第(i-1) 出力#(i-1)を
順次出力し、スイッチ５_a ，５_b …５_i-1 を閉じ、レジ
スタ２_a ，２_b …２_i-1 に変換結果の格納を指示する。
A-D 変換器１は変換結果をレジスタ２_a ，２_b …２_i-1
へ出力する。最後に制御回路3aは、A-D 変換器１に変換
を停止させ、CPU に対する割込信号を発生し、変換結果
の読み出しを指示する。

【００１５】第２制御回路3bも、変換開始信号の入力順
序の識別回路を備えており、偶数回目に変換開始信号が
入力した場合に、A-D 変換器１に変換を開始させ、第ｉ
出力#i, 第(i+1) 出力#(i+1)…第n 出力#nを順次出力
し、スイッチ５_i ，５_i+1 …５_n を閉じ、レジスタ
２_i ，２_i+1 …２_n に変換結果の格納を指示する。A-D
変換器１は、変換結果をレジスタ２_i ，２_i+1 …２_n へ
出力する。最後に、制御回路3bはA-D 変換器１に変換を
停止させ、CPU に対する割込信号を発生し、変換結果の
読み出しを指示する。

【００１６】奇数回目の変換開始信号の入力時点におけ
る変換対象電圧は、電圧入力端子４_a ，４_b …４_i-1 に
入力されている変換対象電圧であり、これを選択するの
が第１制御回路3aである。また偶数回目の変換開始信号
の入力時点における変換対象電圧は電圧入力端子４_i ，
４_i+1 …４_n に入力されている変換対象電圧であり、こ
れを選択するのが第２制御回路3bである。

【００１７】図２は図１に示すA-D 変換装置の動作を示
すタイムチャートである。CPU から初回のトリガ状の変
換開始信号が(A) に示すように入力された場合、両制御
回路3a,3b は共に入力順序の識別を行なう。変換開始信
号は第１回目の入力である故、第１制御回路3aはA-D 変
換器１に変換を開始させ、かつ(B) に示すように第１出
力#1を出力する。第１出力#1は、スイッチ５_a を閉じ、
電圧入力端子４_a の変換対象電圧をA-D 変換器１に与
え、かつレジスタ２_a を指定して変換結果を格納させ
る。第１出力#1が停止するとスイッチ５_a は開く。これ
で第１のA-D 変換が終了する。以後順次(C),(D) に示す
ように第２出力#2…第(i-1) 出力#(i-1)が出力され、同
様の変換が行われる。第(i-1) のA-D 変換が終了すると
第１制御回路3aはA-D 変換器１に変換を停止させ、かつ
トリガ状の割込信号を(E) に示すように発生してCPU に
変換終了を通知する。CPU はレジスタ２_a ，２_b …２
_i-1 から図示しないデータバスを介して変換結果を読み
出す。

【００１８】CPU から次回のトリガ状の変換開始信号が
(F) に示すように入力された場合、両制御回路3a,3b は
共に入力順序の識別を行なう。変換開始信号は第２回目
の入力である故、第２制御回路3bはA-D 変換器１に変換
を開始させ、かつ(G),(H),(I) に示すように第ｉ出力#
i, 第(i+1) 出力#(i+1)…第ｎ出力#nを順次出力し、同
様の変換を行なう。第ｎのA-D 変換が終了すると第２制
御回路3bはA-D 変換器１に変換を停止させ、かつトリガ
状の割込信号を(J) に示すように発生してCPU に変換終
了を通知する。CPU はレジスタ２_i ，２_i+1 …２_n から
データバスを介して変換結果を読み出す。

【００１９】このA-D 変換装置は、変換時点がそれぞれ
異なる全変換対象電圧を、各変換時点における変換対象
電圧毎に区分し、周期的に入力される変換開始信号の入
力順序と対応させておき、その入力順序を識別する識別
回路と、識別した入力順序に対応した変換対象電圧を選
択する選択回路を備えている。従って変換開始信号の入
力時に、全変換対象電圧を変換するのではなく、入力さ
れた変換開始信号に対応した変換対象電圧のみを変換す
ることができる。従って、全変換対象電圧を変換する場
合のように、変換は終了したが、変換結果の読み出しに
時間を必要とし、また変換開始信号が入力されてから変
換開始までに時間を必要とすることがなくなる。

【００２０】なお、本実施例では制御回路が２個の場合
について述べているが、変換開始信号の入力順序と変換
時点を異にする変換対象電圧の選択順序とが対応してい
れば、制御回路の個数は３個以上であってもよい。

【００２１】図３は第２発明に係るA-D 変換装置のブロ
ック図である。このA-D 変換装置は変換対象電圧の変換
時点が随時発生する場合に適応した変換装置である。変
換開始信号はCPU から変換開始信号入力端子6aを介して
第１制御回路3aへ与えられ、また変換開始信号入力端子
6bを介して第２制御回路3bへ与えられる。変換開始信号
入力端子6aは電圧入力端子４_a ，４_b …４_i-1 に入力さ
れている変換対象電圧に対応しており、この１群の変換
対象電圧を変換する必要のある時点に、変換開始信号入
力端子6aへ変換開始信号が入力される。同様に変換開始
信号入力端子6bは電圧入力端子４_i ，４_i+1 …４_n に入
力されている変換対象電圧に対応しており、この１群の
変換対象電圧を変換する必要のある時点に、変換開始信
号入力端子6bへ変換開始信号が入力されるようなしてあ
る。２個の制御回路3a,3b は、いずれも変換開始信号の
入力順序を識別する機能を有しない。その他の回路構成
については図１と同様であるので説明を省略する。

【００２２】図４は図３に示すA-D 変換装置の動作を示
すタイムチャートである。CPU から初回のトリガ状の変
換開始信号が(A) に示すように変換開始信号入力端子6a
に入力された場合、第１制御回路3aはA-D 変換器１に変
換を開始させ、かつ(B) に示すように第１出力#1を出力
する。第１出力#1は、スイッチ５_a を閉じ、電圧入力端
子４_a の変換対象電圧をA-D 変換器１に与え、かつレジ
スタ２_a を指定して変換結果を格納させる。第１出力#1
が停止するとスイッチ５_a は開く。これで第１のA-D 変
換が終了する。以後順次(C),(D) に示すように第２出力
#2…第(i-1) 出力#(i-1)が出力され、同様の変換が行わ
れる。第(i-1) のA-D 変換が終了すると第１制御回路3a
はA-D 変換器１に変換を停止させ、かつトリガ状の割込
信号を(E) に示すように発生してCPU に変換終了を通知
する。CPU はレジスタ２_a ，２_b…２_i-1 から図示しな
いデータバスを介して変換結果を読み出す。

【００２３】CPU から次回のトリガ状の変換開始信号が
(F) に示すように変換開始信号入力端子6bに入力された
場合、第２制御回路3bはA-D 変換器１に変換を開始さ
せ、かつ(G),(H),(I) に示すように第ｉ出力#i, 第(i+
1) 出力#(i+1)…第ｎ出力#nを順次出力し、同様の変換
を行なう。第ｎのA-D 変換が終了すると第２制御回路3b
はA-D 変換器１に変換を停止させ、かつトリガ状の割込
信号を(J) に示すように発生してCPU に変換終了を通知
する。CPU はレジスタ２_i ，２_i+1 …２_n からデータバ
スを介して変換結果を読み出す。

【００２４】このA-D 変換装置は、変換時点がそれぞれ
異なる全変換対象電圧を、各変換時点における変換対象
電圧毎に区分し、随時入力される変換開始信号の入力端
子と対応させておき、変換開始信号が入力されている入
力端子を識別する回路と、識別した入力端子に対応した
変換対象電圧を選択する回路を備えている。従って変換
開始信号の入力時に、全変換対象電圧を変換するのでは
なく、入力された変換開始信号に対応した変換対象電圧
のみを変換することができる。従って全変換対象電圧が
変換頻度の異なる複数の変換対象電圧を包含している場
合であっても、該当する変換開始信号入力端子に、変換
頻度に応じて変換開始信号を入力することにより、必要
とする変換対象電圧を迅速に変換することができ、時間
待ちを必要としない。

【００２５】なお、本実施例では、制御回路が２個の場
合について述べているが、変換開始信号の入力端子と変
換時点を異にする変換対象電圧とが対応していれば制御
回路の個数は３個以上であってもよい。

【００２６】図５は第３発明に係るA-D 変換装置のブロ
ック図である。ｎ個の電圧入力端子４_a ，４_b …４_n 、
ｎ個のサンプルホールド回路７_a ，７_b …７_n 及びｎ個
のスイッチ５_a ，５_b …５_n が、夫々直列に接続され、
ｎ個のスイッチ５_a ，５_b …５_n の出力端は、相互に接
続され、かつA-D 変換器１の入力端に接続されている。
A-D 変換器１の出力端はｎ個のレジスタ２_a ，２_b …２
_n にマルチ接続されている。

【００２７】変換開始信号入力端子６は、制御回路３と
接続され、図示しないCPU からの変換開始信号が制御回
路３に入力される。制御回路３は、ｎ個のサンプルホー
ルド回路７_a ，７_b …７_n に電圧保持を指示するため、
ｎ個のサンプルホールド回路７_a ，７_b …７_n にマルチ
接続されている。また制御回路３は、第１出力#1を出力
してスイッチ５_a を閉じ、レジスタ２_a に変換結果の格
納を指示するため、スイッチ５_a とレジスタ２_a とにブ
ランチ接続されている。同様に第２出力#2…第ｎ出力#n
をスイッチ５_b …５_n とレジスタ２_b …２_n に夫々出力
するため、制御回路３は各スイッチ５_b …５_n と各レジ
スタ２_b …２_n とに夫々ブランチ接続されている。さら
に制御回路３はA-D 変換器１に変換開始と変換終了を指
示するため、A-D 変換器１と接続されており、変換終了
後割込信号を発生してCPU に変換結果の読み出しを指示
するよう構成されている。

【００２８】図６は図５に示すA-D 変換装置の動作を示
すタイムチャートである。電圧入力端子４_a ，４_b ，４
_n に入力された変換対象電圧は、(B),(D),(F) に示すよ
うに時間的に大きく変動している。(A) に示すようにCP
U からトリガ状の変換開始信号が入力された場合、制御
回路３は(C),(E),(G) に示すようにサンプルホールド回
路７_a ，７_b …７_n に変換対象電圧の保持を指示する。
この電圧が保持された状態は、次の変換開始信号が入力
されるまで継続する。さらに制御回路３はA-D変換器１
に変換を開始させ、かつ第１出力#1を(H) に示すように
出力する。第１出力#1はスイッチ５_a を閉じ、サンプル
ホールド回路７_a に保持された変換対象電圧をA-D 変換
器１に与え、かつレジスタ２_a を指定して、変換結果を
格納させる。第１出力#1が停止するとスイッチ５_a は開
く。これで第１のA-D 変換が終了する。以後順次(I),
(J) に示すように第２出力#2, …第ｎ出力#nが出力さ
れ、同様の変換が行われる。

【００２９】第ｎのA-D 変換が終了すると、制御回路３
はA-D 変換器１に変換を終了させ、トリガ状の割込信号
を(K) に示すように発生してCPU に変換終了を通知す
る。CPU はレジスタ２_a ，２_b …２_n からデータバスを
介して変換結果を読み出す。このようにサンプルホール
ド回路を備えることにより、変換対象電圧が大きく変動
する場合であっても、変換開始信号の入力時点における
変換結果を得ることができる。

【００３０】なお、本実施例ではｎ個の電圧入力端子の
すべてにサンプルホールド回路を備えているが、サンプ
ルホールド回路の数は同一時点における変換結果を必要
とする変換対象電圧の数に等しくすればよい。そして変
換すべき時点が異なる複数の全変換対象電圧のうち、一
変換時点における変換対象電圧が同一時点における変換
結果を必要とする故にサンプルホールド回路を備えた場
合に、全変換対象電圧の変換終了迄の時間待ちの問題が
存在する。このような場合においては、第３発明を、第
１発明又は第２発明と組み合わせることにより効果的な
A-D 変換を行なうことができる。

【００３１】

【発明の効果】第１発明によれば、変換時点が周期的に
発生する複数の変換対象電圧を変換する場合に変換信号
の入力順序を識別することにより、また第２発明によれ
ば、変換時点が随時発生する複数の変換対象電圧を変換
する場合に変換信号が入力されている入力端子を識別す
ることにより、いずれの場合においても全変換対象電圧
の中から変換すべき電圧のみを迅速に変換し、迅速に変
換結果を読み出すことができるので、電圧入力端子の配
列順に伴う変換の時間待ち又は読み出しの時間待ちの問
題が解決される。

【００３２】第３発明によれば、変換対象電圧の電圧変
動幅が大きく而も同一時点における変換結果を必要とす
る場合に、サンプルホールド回路を設けることにより変
換開始信号が入力された時点と同一時点における複数の
変換対象電圧の変換結果を得ることができる。

【図面の簡単な説明】

【図１】第１発明に係るA-D 変換装置のブロック図であ
る。

【図２】図１のA-D 変換装置のタイムチャートである。

【図３】第２発明に係るA-D 変換装置のブロック図であ
る。

【図４】図３のA-D 変換装置のタイムチャートである。

【図５】第３発明に係るA-D 変換装置のブロック図であ
る。

【図６】図５のA-D 変換装置のタイムチャートである。

【図７】従来のA-D 変換装置のブロック図である。

【図８】図７のA-D 変換装置のタイムチャートである。

【符号の説明】

１ A-D 変換器 ２_a …２_n レジスタ ３，3a,3b 制御回路 ４_a …４_n 変換対象電圧入力端子 ６，6a,6b 変換開始信号入力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力端子から入力される変換開始信号に
   より複数の変換対象電圧を順次A-D 変換するA-D 変換装
   置において、 複数の変換開始信号を順次入力する１個の入力端子と、 順次入力される変換開始信号の入力順序を識別する識別
   回路と、 該識別回路の識別結果に対応した変換対象電圧を選択す
   る選択回路とを備えたことを特徴とするA-D 変換装置。
2. 【請求項２】 入力端子から入力される変換開始信号に
   より複数の変換対象電圧を順次A-D 変換するA-D 変換装
   置において、 変換開始信号を入力する複数の入力端子と、 変換開始信号が入力されている入力端子を識別する識別
   回路と、 該識別回路の識別結果に対応した変換対象電圧を選択す
   る選択回路とを備えたことを特徴とするA-D 変換装置。
3. 【請求項３】 複数の変換対象電圧を順次A-D 変換する
   A-D 変換装置において、前記複数の変換対象電圧の一部
   又は全部を夫々保持するサンプルホールド回路を備えた
   ことを特徴とするA-D 変換装置。