JPH06260902A - Flip-flop circuit - Google Patents
Flip-flop circuitInfo
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- JPH06260902A JPH06260902A JP5048205A JP4820593A JPH06260902A JP H06260902 A JPH06260902 A JP H06260902A JP 5048205 A JP5048205 A JP 5048205A JP 4820593 A JP4820593 A JP 4820593A JP H06260902 A JPH06260902 A JP H06260902A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、フリップフロップに関
するもので、特にD形フリップフロップに関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flip-flops, and more particularly to D-type flip-flops.
【0002】[0002]
【従来の技術】従来のD形のフリップフロップ(以下、
「D−F/F」と記載する)は、図3に示されるように
クロックドインバータゲート100,200、クロック
ドNANDゲート300,400およびインバータゲー
ト500,600により構成されている。また、このD
−F/Fのリセット状態は、節点QM2=QS2=ロウ
レベルである。2. Description of the Related Art A conventional D-type flip-flop (hereinafter referred to as
“D-F / F”) is composed of clocked inverter gates 100 and 200, clocked NAND gates 300 and 400, and inverter gates 500 and 600, as shown in FIG. Also, this D
The reset state of the F / F is the node QM2 = QS2 = low level.
【0003】図4には、上記従来例のD−F/Fのタイ
ミングチャートを示しており、同図を参照して動作の説
明を行う。FIG. 4 shows a timing chart of the above-mentioned conventional D-F / F. The operation will be described with reference to FIG.
【0004】図4においてタイミングT1では、リセッ
ト信号をロウレベルにすることによりタイミング(クロ
ック)信号φがハイレベルのタイミングでクロックドN
ANDゲート400から節点QS1にハイレベルが出力
される。また、インバータ600により節点QS2はロ
ウレベルとなる。また、タイミング信号φがロウレベル
のタイミングでクロックドNANDゲート300から節
点QM1にハイレベルが出力される。また、インバータ
500によりQM2はロウレベルとなりリセット状態と
なる。In FIG. 4, at timing T1, the reset signal is set to the low level so that the timing (clock) signal φ is clocked at the high level.
A high level is output from the AND gate 400 to the node QS1. Further, the node QS2 becomes low level by the inverter 600. Further, at the timing when the timing signal φ is at the low level, the clocked NAND gate 300 outputs the high level to the node QM1. In addition, the inverter 500 brings the QM2 to a low level and enters a reset state.
【0005】タイミングT2では、入力信号Dはハイレ
ベルとなっており、クロックドインバータ100により
タイミング信号φがハイレベルのタイミングで節点QM
1はロウレベル、インバータ500により節点QM2は
ハイレベルとなる。また、クロックドNANDゲート4
00はリセット信号はハイレベルとなっているため、節
点QS1に節点QS2の反転データを出力する状態とな
っており、双安定状態になっている。タイミング信号φ
がロウレベルのタイミングでは、クロックドインバータ
200により節点QM2の反転データが出力されるた
め、節点QS1はロウレベルとなり、節点QS2はハイ
レベルとなる。また、クロックドNANDゲート300
はリセット信号がハイレベルとなっているため、節点Q
M1に節点QM2の反転データを出力する状態となって
おり、双安定状態になっている。At the timing T2, the input signal D is at the high level, and the clocked inverter 100 causes the node QM at the timing when the timing signal φ is at the high level.
1 is low level, and the node 500 is high level by the inverter 500. Also, the clocked NAND gate 4
In 00, since the reset signal is at the high level, the inverted data of the node QS2 is output to the node QS1, which is in the bistable state. Timing signal φ
At a low level, the inverted data of the node QM2 is output by the clocked inverter 200, so that the node QS1 goes low and the node QS2 goes high. In addition, the clocked NAND gate 300
Reset signal is high level, node Q
The inverted data of the node QM2 is output to M1, which is the bistable state.
【0006】タイミングT3では、入力信号Dはロウレ
ベルとなっており、クロックドインバータ100により
タイミング信号φがハイレベルのタイミングで節点QM
1はハイレベル、インバータ500により節点QM2は
ロウレベルとなる。また、クロックドNANDゲート4
00はリセット信号はハイレベルとなっているため、節
点QS1に節点QS2の反転データを出力する状態とな
っており、双安定状態になっている。タイミング信号φ
がロウレベルのタイミングでは、クロックドインバータ
200により節点QM2の反転データが出力されるた
め、節点QS1はハイレベルとなり節点QS2はロウレ
ベルとなる。また、クロックドNANDゲート300は
リセット信号がハイレベルとなっているため、節点QM
1に節点QM2の反転データを出力する状態となってお
り、双安定状態になっている。At the timing T3, the input signal D is at the low level, and the clocked inverter 100 causes the node QM at the timing when the timing signal φ is at the high level.
1 is high level, and the node 500 is low level by the inverter 500. Also, the clocked NAND gate 4
In 00, since the reset signal is at the high level, the inverted data of the node QS2 is output to the node QS1, which is in the bistable state. Timing signal φ
Is low level, the clocked inverter 200 outputs inverted data of the node QS2, so that the node QS1 becomes high level and the node QS2 becomes low level. Further, since the reset signal of the clocked NAND gate 300 is at high level, the node QM
It is in a state of outputting the inverted data of the node QM2 to 1 and is in a bistable state.
【0007】以上説明したように、タイミング信号φの
前半で節点QM2の値が決まり、タイミング信号φの後
半で節点QS2の値が節点QM2の値の変化に従って変
化するといったマスタースレーブ形の回路となってい
る。図3に示すように、節点QM2を境に左側の構成が
マスター側、右側がスレーブ側となっている。As described above, the value of the node QM2 is determined in the first half of the timing signal φ, and the value of the node QS2 changes in the latter half of the timing signal φ in accordance with the change of the value of the node QM2. ing. As shown in FIG. 3, the configuration on the left side of the node QM2 is the master side, and the configuration on the right side is the slave side.
【0008】また、図3のD−F/FをMOSトランジ
スタ等のFET(電界効果トランジスタ)で実現すると
図5に示すように構成される。When the D-F / F of FIG. 3 is realized by an FET (field effect transistor) such as a MOS transistor, it is constructed as shown in FIG.
【0009】[0009]
【発明が解決しようとする課題】以上説明したょうに、
図3及び図5に示す従来のD−F/Fは、入力データ保
持部である双安定回路をインバータおよびクロックドN
ANDゲートで実現することにより、D−F/Fの保持
するデータのリセットを可能にしているが、回路を実現
する場合に素子数が多くなり、構成が大型化するという
不具合を招いていた。[Problems to be Solved by the Invention] As described above,
The conventional D-F / F shown in FIG. 3 and FIG. 5 has a bistable circuit as an input data holding unit with an inverter and a clocked N circuit.
The AND gate makes it possible to reset the data held in the D-F / F, but when the circuit is realized, the number of elements increases and the configuration becomes large.
【0010】また、D−F/Fの保持データをプリセッ
トすることができなかった。Further, the data held in D-F / F could not be preset.
【0011】そこで、、本発明は上記に鑑みてなされた
ものであり、その目的とするところは、少ない素子数で
リセットおよびプリセット可能なフリップフロップ回路
を提供することにある。Therefore, the present invention has been made in view of the above, and an object thereof is to provide a flip-flop circuit which can be reset and preset with a small number of elements.
【0012】[0012]
【課題を解決するための手段】上記目的を達成するため
に、請求項1記載の発明は、クロック信号によりダイナ
ミックに動作し、入力信号を受けて反転保持する第1の
クロックドインバータと、クロック信号によりダイナミ
ックに動作し、第1のクロックドインバータの出力を受
けて反転保持出力する第2のクロックドインバータと、
リセット信号の反転信号にしたがって導通制御されるF
ET(電界効果トランジスタ)により第1のクロックド
インバータの出力端子を一方の論理レベルに設定し、リ
セット信号にしたがって導通制御されるFETにより第
2のクロックドインバータの出力端子を他方の論理レベ
ルに設定して回路をリセットするリセット回路と、プリ
セット信号にしたがって導通制御されるFETにより第
1のクロックドインバータの出力端子を他方の論理レベ
ルに設定し、プリセット信号の反転信号にしたがって導
通制御されるFETにより第2のクロックドインバータ
の出力端子を一方の論理レベルに設定して回路をプリセ
ットするプリセット回路とから構成される。In order to achieve the above object, the invention according to claim 1 is a first clocked inverter which operates dynamically by a clock signal and receives and inverts an input signal, and a clock. A second clocked inverter that operates dynamically according to the signal, receives the output of the first clocked inverter, and inverts and outputs the output;
Conduction is controlled according to the inverted signal of the reset signal F
The output terminal of the first clocked inverter is set to one logic level by the ET (field effect transistor), and the output terminal of the second clocked inverter is set to the other logic level by the FET whose conduction is controlled according to the reset signal. A reset circuit that sets and resets the circuit, and an FET whose conduction is controlled according to a preset signal sets the output terminal of the first clocked inverter to the other logic level, and conduction is controlled according to an inverted signal of the preset signal. A preset circuit that sets the output terminal of the second clocked inverter to one logic level by the FET and presets the circuit.
【0013】請求項2記載の発明は、請求項1記載の発
明において、リセット回路は、リセット信号を反転する
第1のインバータと、第1のインバータの出力により導
通制御されて、第1のクロックドインバータの出力端子
と高位電源との間に接続されてなる第1導電型のFET
と、リセット信号により導通制御されて、第2のクロッ
クドインバータの出力端子と低位電源との間に接続され
てなる第2導電型のFETとからなり、プリセット回路
は、プリセット信号を反転する第2のインバータと、プ
リセット信号により導通制御されて、第1のクロックド
インバータの出力端子と低位電源との間に接続されてな
る第2導電型のFETと、第2のインバータの出力によ
り導通制御されて、第2のクロックドインバータの出力
端子と高位電源との間に接続されてなる第1導電型のF
ETとからなるAccording to a second aspect of the present invention, in the first aspect of the present invention, the reset circuit has a first inverter which inverts a reset signal, and a first clock which is conductively controlled by an output of the first inverter. FET of the first conductivity type connected between the output terminal of the inverter and the high-potential power supply
And a second-conductivity-type FET that is controlled to conduct by a reset signal and is connected between the output terminal of the second clocked inverter and the low-potential power supply. The preset circuit inverts the preset signal. The second inverter, the second conductivity type FET, which is connected between the output terminal of the first clocked inverter and the low-potential power source, and which is conduction controlled by the preset signal, and the conduction of which is controlled by the output of the second inverter. And is connected between the output terminal of the second clocked inverter and the high-potential power supply, and is of the first conductivity type.
Consists of ET
【0014】[0014]
【作用】上記構成において、請求項1記載の発明は、ク
ロックドインバータをダイナミックに動作させてデータ
を保持し、4個のFETによりリセット及びプリセット
動作を行うようにしている。In the above structure, the invention according to claim 1 dynamically operates the clocked inverter to retain data, and the reset and preset operations are performed by the four FETs.
【0015】[0015]
【実施例】以下、図面を用いてこの発明の実施例を説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【0016】図1は、この発明の一実施例に係わるD−
F/Fの回路図を示す図である。なお、図1において図
4と同符号のものは同一物である。FIG. 1 shows a D- according to an embodiment of the present invention.
It is a figure which shows the circuit diagram of F / F. In FIG. 1, the same symbols as those in FIG. 4 are the same.
【0017】図1において、D−F/Fは、PMOSト
ランジスタ1,2およびNMOSトランジスタ3,4で
構成され、タイミング信号φによりダイナミックに動作
して入力信号Dを反転保持するクロックドインバータ
と、PMOSトランジスタ7,8とNMOSトランジス
タ9,10で構成され、クロック信号φによりダイナミ
ックに動作して上記クロックドインバータの出力を反転
保持出力するクロックドインバータと、PMOSトラン
ジスタ5とインバータ13とNMOSトランジスタ12
により構成されるリセット回路と、NMOSトランジス
タ6とインバータ14とPMOSトランジスタ11によ
り構成されるプリセット回路を有して構成されている。
図1中に示したCM15およびCS16は、MOSトラ
ンジスタの接合容量、ゲート容量、配線容量等の寄生容
量を動作説明のためのモデル化として示したものであ
る。In FIG. 1, DF / F is composed of PMOS transistors 1 and 2 and NMOS transistors 3 and 4, and is a clocked inverter that dynamically operates according to a timing signal φ to invert and hold an input signal D, A clocked inverter composed of PMOS transistors 7 and 8 and NMOS transistors 9 and 10, which dynamically operates according to a clock signal φ to invert and output the output of the clocked inverter, a PMOS transistor 5, an inverter 13, and an NMOS transistor 12
And a preset circuit including an NMOS transistor 6, an inverter 14, and a PMOS transistor 11.
CM15 and CS16 shown in FIG. 1 show parasitic capacitances such as a junction capacitance, a gate capacitance, and a wiring capacitance of a MOS transistor as a model for explaining the operation.
【0018】図2には本実施例のタイミングチャートを
示している。FIG. 2 shows a timing chart of this embodiment.
【0019】次に、本実施例の動作を図2に示すミング
チャートに従って説明する。Next, the operation of this embodiment will be described with reference to the mining chart shown in FIG.
【0020】図2において、タイミングT1では、リセ
ット信号をハイレベルにすることにより本実施例の回路
のリセットを行っている。本実施例の回路のリセット状
態は、節点QMはハイレベル、節点QSはロウレベルで
ある。リセット信号がハイレベルによりPMOSトラン
ジスタ5およびNMOSトランジスタ12はON状態と
なり、寄生容量CS16に充電されている電荷はNMO
Sトランジスタ12を介してグランドに放電される。従
って、節点QSはロウレベルとなる。また、タイミング
信号φがロウレベルのタイミングではNMOSトランジ
スタ3がOFF状態となるため、入力信号Dの値と関係
なくPMOSトランジスタ5を介して寄生容量CM15
に充電が行われるため、節点QMはハイレベルとなり、
本実施例の回路のリセット状態を実現することができ
る。In FIG. 2, at timing T1, the reset signal is set to a high level to reset the circuit of this embodiment. In the reset state of the circuit of this embodiment, the node QM is at high level and the node QS is at low level. When the reset signal is at the high level, the PMOS transistor 5 and the NMOS transistor 12 are turned on, and the charge stored in the parasitic capacitance CS16 is NMO.
It is discharged to the ground via the S transistor 12. Therefore, the node QS becomes low level. Further, since the NMOS transistor 3 is turned off at the timing when the timing signal φ is at the low level, the parasitic capacitance CM15 via the PMOS transistor 5 regardless of the value of the input signal D.
The node QM goes high because the battery is charged at
The reset state of the circuit of this embodiment can be realized.
【0021】次に、タイミングT2では、入力信号Dは
ハイレベルを入力しており、タイミング信号φがハイレ
ベルのタイミングではPMOSトランジスタ1,2、N
MOSトランジスタ3,4の状態は、OFF,ON,O
N,ONとなるため、寄生容量CM15の電荷はNMO
Sトランジスタ3,4を介しグランドへ放電される。従
って、節点QMはロウレベルとなり、PMOSトランジ
スタ7がON状態、NMOSトランジスタ10がOFF
状態となる。しかし、PMOSトランジスタ8およびN
MOSトランジスタ9がOFF状態であるため、節点Q
Mの反転データは節点QSに伝搬されない。一方、タイ
ミング信号φがロウレベルのタイミングでは、PMOS
トランジスタ7,8、NMOSトランジスタ9,10の
状態はON,ON,ON,OFFとなるため、PMOS
トランジスタ7,8を介して寄生容量CS16は充電さ
れ、節点QSはハイレベルとなる。Next, at the timing T2, the input signal D is at the high level, and at the timing when the timing signal φ is at the high level, the PMOS transistors 1, 2, N.
The states of the MOS transistors 3 and 4 are OFF, ON, and O.
Since it is N and ON, the charge of the parasitic capacitance CM15 is NMO.
It is discharged to the ground via the S transistors 3 and 4. Therefore, the node QM becomes low level, the PMOS transistor 7 is turned on, and the NMOS transistor 10 is turned off.
It becomes a state. However, the PMOS transistors 8 and N
Since the MOS transistor 9 is in the OFF state, the node Q
The inverted data of M is not propagated to the node QS. On the other hand, when the timing signal φ is low level, the PMOS
Since the states of the transistors 7 and 8 and the NMOS transistors 9 and 10 are ON, ON, ON and OFF, the PMOS
The parasitic capacitance CS16 is charged through the transistors 7 and 8, and the node QS becomes high level.
【0022】次に、タイミングT3では、入力信号Dは
ロウレベルを入力しており、タイミング信号φがハイレ
ベルのタイミングではPMOSトランジスタ1,2、N
MOSトランジスタ3,4の状態はON,ON,ON,
OFFとなるため、PMOSトランジスタ1,2を介し
て寄生容量CM15を充電する。従って、節点QMはハ
イレベルとなり、PMOSトランジスタ7がOFF状
態、NMOSトランジスタ10がON状態となる。しか
し、PMOSトランジスタ8およびNMOSトランジス
タ9がOFF状態であるため、節点QMの反転データは
節点QSに伝搬されない。一方、タイミング信号φがロ
ウレベルのタイミングでは、PMOSトランジスタ7,
8、NMOSトランジスタ9,10の状態はOFF,O
N,ON,ONとなるため、NMOSトランジスタ9,
10を介して寄生容量CS16は放電され、節点QSは
ロウレベルとなる。Next, at the timing T3, the input signal D is low level input, and at the timing when the timing signal φ is high level, the PMOS transistors 1, 2, N.
The states of the MOS transistors 3 and 4 are ON, ON, ON,
Since it is turned off, the parasitic capacitance CM15 is charged via the PMOS transistors 1 and 2. Therefore, the node QM becomes high level, the PMOS transistor 7 is turned off, and the NMOS transistor 10 is turned on. However, since the PMOS transistor 8 and the NMOS transistor 9 are in the OFF state, the inverted data of the node QM is not propagated to the node QS. On the other hand, when the timing signal φ is low level, the PMOS transistors 7,
8, the state of the NMOS transistors 9 and 10 is OFF, O
Since it is N, ON, ON, the NMOS transistor 9,
The parasitic capacitance CS16 is discharged via 10 and the node QS becomes low level.
【0023】次に、タイミングT4では、プリセット信
号をハイレベルにすることにより本実施例の回路のプリ
セットを行っている。本実施例の回路のプリセット状態
は、節点QMがロウレベル、節点QSがハイレベルであ
る。プリセット信号がハイレベルによりNMOSトラン
ジスタ6およびPMOSトランジスタ11はON状態と
なり、寄生容量CM15に充電されている電荷はNMO
Sトランジスタ6を介してグランドに放電される。従っ
て、節点QSはロウレベルとなる。また、NMOSトラ
ンジスタ10は節点QMがロウレベルによりOFF状態
となるので、PMOSトランジスタ11を介して寄生容
量CS16に充電が行われ、節点QSはハイレベルとな
り、本実施例の回路のプリセット状態を実現できる。Next, at timing T4, the circuit of this embodiment is preset by setting the preset signal to the high level. In the preset state of the circuit of this embodiment, the node QM is low level and the node QS is high level. When the preset signal is at the high level, the NMOS transistor 6 and the PMOS transistor 11 are turned on, and the charge stored in the parasitic capacitance CM15 is NMO.
It is discharged to the ground via the S transistor 6. Therefore, the node QS becomes low level. Further, since the node QM of the NMOS transistor 10 is turned off by the low level, the parasitic capacitance CS16 is charged through the PMOS transistor 11, and the node QS becomes the high level, so that the preset state of the circuit of this embodiment can be realized. .
【0024】したがって、本実施例の回路は、節点QM
と節点QSの保持しているデータは反転しているが、タ
イミング信号φの前半で節点QMの値が決まり、タイミ
ング信号φの後半で節点QSの値が節点QMの値の変化
に従って変化するといったマスタースレーブ形のフリッ
プフロップ回路となっている。すなわち、図1に示すよ
うに、節点QMを境に左側の構成がマスター側、右側が
スレーブ側となっている。Therefore, the circuit of this embodiment has the node QM
And the data held by the node QS is inverted, but the value of the node QM is determined in the first half of the timing signal φ, and the value of the node QS changes in accordance with the change of the value of the node QM in the latter half of the timing signal φ. It is a master-slave flip-flop circuit. That is, as shown in FIG. 1, the configuration on the left side of the node QM is the master side and the configuration on the right side is the slave side.
【0025】このように、2つのクロックドインバータ
をタイミング信号φによりダイナミックに動作させるこ
とによって、クロックドインバータの出力に寄生する容
量にデータを保持し、マスタースレーブ形のフリップフ
ロップ回路を少ない素子数で実現している。また、4つ
のトランジスタでリセットならびにプリセット回路を構
成しているので、少ない素子数でリセットならびにプリ
セット動作をマスタースレーブ形のフリップフロップ回
路で実現することができる。As described above, by dynamically operating the two clocked inverters by the timing signal φ, the data is held in the capacitance parasitic on the output of the clocked inverter, and the master-slave type flip-flop circuit has a small number of elements. It is realized in. Further, since the reset and preset circuits are composed of four transistors, the reset and preset operations can be realized with a master-slave type flip-flop circuit with a small number of elements.
【0026】[0026]
【発明の効果】以上説明したように、請求項1の発明
は、クロックドインバータをダイナミックに動作させて
データを保持し、4個のFETによりリセット及びプリ
セット動作を行うようにしているので、小型な構成でリ
セットならびにプリセット動作が可能なフリップフロッ
プ回路を提供することができる。As described above, according to the first aspect of the present invention, the clocked inverter is dynamically operated to retain the data, and the reset and preset operations are performed by the four FETs. It is possible to provide a flip-flop circuit that can perform reset and preset operations with various configurations.
【図1】この発明の一実施例に係わるD−F/Fの回路
構成を示す図である。FIG. 1 is a diagram showing a circuit configuration of a D-F / F according to an embodiment of the present invention.
【図2】図1の動作タイミングを示すタイミングチャー
トである。FIG. 2 is a timing chart showing the operation timing of FIG.
【図3】従来のD−F/Fの論理回路による構成図であ
る。FIG. 3 is a configuration diagram of a conventional D-F / F logic circuit.
【図4】図3の動作タイミングを示すタイミングチャー
トである。FIG. 4 is a timing chart showing the operation timing of FIG.
【図5】図3の論理回路をMOSトランジスタで実現し
た回路図である。5 is a circuit diagram in which the logic circuit of FIG. 3 is realized by MOS transistors.
1,2,5,7,8,11 PMOSトランジスタ 3,4,6,9,10,12 NMOSトランジスタ 13,14,500,600 インバータ 15 寄生容量CM 16 寄生容量CS 100,200 クロックドインバータ 300,400 クロックドNAMD 1, 2, 5, 7, 8, 11 PMOS transistor 3, 4, 6, 9, 10, 12 NMOS transistor 13, 14, 500, 600 Inverter 15 Parasitic capacitance CM 16 Parasitic capacitance CS 100, 200 Clocked inverter 300, 400 Clocked NAMD
Claims (2)
し、入力信号を受けて反転保持する第1のクロックドイ
ンバータと、 クロック信号によりダイナミックに動作し、第1のクロ
ックドインバータの出力を受けて反転保持出力する第2
のクロックドインバータと、 リセット信号の反転信号にしたがって導通制御されるF
ET(電界効果トランジスタ)により第1のクロックド
インバータの出力端子を一方の論理レベルに設定し、リ
セット信号にしたがって導通制御されるFETにより第
2のクロックドインバータの出力端子を他方の論理レベ
ルに設定して回路をリセットするリセット回路と、 プリセット信号にしたがって導通制御されるFETによ
り第1のクロックドインバータの出力端子を他方の論理
レベルに設定し、プリセット信号の反転信号にしたがっ
て導通制御されるFETにより第2のクロックドインバ
ータの出力端子を一方の論理レベルに設定して回路をプ
リセットするプリセット回路とを有することを特徴とす
るフリップフロップ回路。1. A first clocked inverter that operates dynamically by a clock signal and receives and inverts an input signal, and a first clocked inverter that dynamically operates by a clock signal and receives an output of the first clocked inverter and inverts and holds it. Second to output
Clocked inverter of F and conduction control according to the inverted signal of the reset signal
The output terminal of the first clocked inverter is set to one logic level by the ET (field effect transistor), and the output terminal of the second clocked inverter is set to the other logic level by the FET whose conduction is controlled according to the reset signal. A reset circuit that sets and resets the circuit, and an FET whose conduction is controlled according to a preset signal sets the output terminal of the first clocked inverter to the other logic level, and conduction is controlled according to the inverted signal of the preset signal. A flip-flop circuit comprising a preset circuit for presetting the circuit by setting the output terminal of the second clocked inverter to one logic level by the FET.
クロックドインバータの出力端子と高位電源との間に接
続されてなる第1導電型のFETと、 リセット信号により導通制御されて、第2のクロックド
インバータの出力端子と低位電源との間に接続されてな
る第2導電型のFETとからなり、 前記プリセット回路は、 プリセット信号を反転する第2のインバータと、 プリセット信号により導通制御されて、第1のクロック
ドインバータの出力端子と低位電源との間に接続されて
なる第2導電型のFETと、 第2のインバータの出力により導通制御されて、第2の
クロックドインバータの出力端子と高位電源との間に接
続されてなる第1導電型のFETとからなることを特徴
とする請求項1記載のフリップフロップ回路。2. The reset circuit is connected between a first inverter for inverting a reset signal and an output terminal of the first clocked inverter and a high-potential power source, the conduction of which is controlled by an output of the first inverter. And a second conductivity type FET that is connected between the output terminal of the second clocked inverter and the low-potential power supply and is controlled by a reset signal. The preset circuit includes a second inverter that inverts the preset signal, and a second conductivity type FET that is connected between the output terminal of the first clocked inverter and the low-potential power source and is controlled to conduct by the preset signal. , A first-conductivity-type FE which is controlled to be conductive by the output of the second inverter and is connected between the output terminal of the second clocked inverter and the high-potential power supply. Flip-flop circuit according to claim 1, characterized in that comprising a.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5048205A JPH06260902A (en) | 1993-03-09 | 1993-03-09 | Flip-flop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5048205A JPH06260902A (en) | 1993-03-09 | 1993-03-09 | Flip-flop circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06260902A true JPH06260902A (en) | 1994-09-16 |
Family
ID=12796891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5048205A Withdrawn JPH06260902A (en) | 1993-03-09 | 1993-03-09 | Flip-flop circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06260902A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
KR100333664B1 (en) * | 1999-06-30 | 2002-04-24 | 박종섭 | Stable D flip flop in high speed operation |
KR100490294B1 (en) * | 1998-09-28 | 2005-08-01 | 주식회사 하이닉스반도체 | Reset circuit of semiconductor device |
JP2007336482A (en) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | Semiconductor integrated circuit device |
-
1993
- 1993-03-09 JP JP5048205A patent/JPH06260902A/en not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
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US8395431B2 (en) * | 2006-06-19 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
US8558595B2 (en) | 2006-06-19 | 2013-10-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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