JPH06260512A - プロセスモニター用電界効果トランジスタ - Google Patents
プロセスモニター用電界効果トランジスタInfo
- Publication number
- JPH06260512A JPH06260512A JP441493A JP441493A JPH06260512A JP H06260512 A JPH06260512 A JP H06260512A JP 441493 A JP441493 A JP 441493A JP 441493 A JP441493 A JP 441493A JP H06260512 A JPH06260512 A JP H06260512A
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- JP
- Japan
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- effect transistor
- electrode
- gate
- source
- field
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- Pending
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Abstract
(57)【要約】
【目的】 電極間隔を工程中に容易に非破壊で測定する
ことができるプロセスモニター用の電界効果トランジス
タを提供する。 【構成】 半導体基板上に近接して二個の電界効果トラ
ンジスタが夫々のソース電極およびドレイン電極をゲー
ト電極の長手方向の線と線対称に、かつゲート電極同士
を互いに電気的に独立させて配置されていることを特徴
とするプロセスモニター用電界効果トランジスタ。
ことができるプロセスモニター用の電界効果トランジス
タを提供する。 【構成】 半導体基板上に近接して二個の電界効果トラ
ンジスタが夫々のソース電極およびドレイン電極をゲー
ト電極の長手方向の線と線対称に、かつゲート電極同士
を互いに電気的に独立させて配置されていることを特徴
とするプロセスモニター用電界効果トランジスタ。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
係り、特に電界効果トランジスタの製造に使用するプロ
セスモニター用電界効果トランジスタに関する。
係り、特に電界効果トランジスタの製造に使用するプロ
セスモニター用電界効果トランジスタに関する。
【０００２】
【従来の技術】近年、社会の情報化が急速に進展する中
で、高密度な情報を伝達する手段としてマイクロ波帯以
上での通信システムが利用されている。これらの通信シ
ステムにおいては、さらに、高出力、高利得、高効率の
素子が求められている。この周波数帯域で用いられる電
界効果トランジスタでは、高出力化を図るために図３に
示すように多数のゲート電極をくし型状に配置した、い
わゆるくし型ゲート構造を用いてゲート幅を増大させて
いる。さらに、このくし型トランジスタにおいては、高
出力、高利得を達成する手段の一つとして図４（ａ）、
（ｂ）に示すようなオフセットゲート構造と呼ばれる構
造が採用されることが多い。このオフセットゲート構造
というのは、ゲート電極Ｇを高濃度領域ｆに形成された
ソース電極Ｓとドレイン電極Ｄ間の中心に置かずに、ソ
ース電極よりに寄せて形成することによりソース抵抗を
低減すると共に、ドレイン耐圧を向上させて高出力・高
利得を行うものである（図４（ａ）、（ｂ））。
で、高密度な情報を伝達する手段としてマイクロ波帯以
上での通信システムが利用されている。これらの通信シ
ステムにおいては、さらに、高出力、高利得、高効率の
素子が求められている。この周波数帯域で用いられる電
界効果トランジスタでは、高出力化を図るために図３に
示すように多数のゲート電極をくし型状に配置した、い
わゆるくし型ゲート構造を用いてゲート幅を増大させて
いる。さらに、このくし型トランジスタにおいては、高
出力、高利得を達成する手段の一つとして図４（ａ）、
（ｂ）に示すようなオフセットゲート構造と呼ばれる構
造が採用されることが多い。このオフセットゲート構造
というのは、ゲート電極Ｇを高濃度領域ｆに形成された
ソース電極Ｓとドレイン電極Ｄ間の中心に置かずに、ソ
ース電極よりに寄せて形成することによりソース抵抗を
低減すると共に、ドレイン耐圧を向上させて高出力・高
利得を行うものである（図４（ａ）、（ｂ））。
【０００３】この構造においては、所望のゲート・ソー
ス間耐圧が得られる範囲でゲート電極をソース電極に寄
せることが重要であるが、一般にはゲート電極は写真蝕
刻法により形成するため、装置のマスク合わせ精度上
（±１μｍ）の問題により、ゲート電極が所望の位置よ
りずれて配置されることがある（図５）。このためウェ
ハー毎にオフセット量が異なり、また、図６（ｃ）にお
ける同一ウェハーＷ内においてもトランジスタが形成さ
れる場所（Ｐ1 ，Ｐ2 ）によりオフセット量が図
（ａ）、（ｂ）の如く異なることがある（図６）。
ス間耐圧が得られる範囲でゲート電極をソース電極に寄
せることが重要であるが、一般にはゲート電極は写真蝕
刻法により形成するため、装置のマスク合わせ精度上
（±１μｍ）の問題により、ゲート電極が所望の位置よ
りずれて配置されることがある（図５）。このためウェ
ハー毎にオフセット量が異なり、また、図６（ｃ）にお
ける同一ウェハーＷ内においてもトランジスタが形成さ
れる場所（Ｐ1 ，Ｐ2 ）によりオフセット量が図
（ａ）、（ｂ）の如く異なることがある（図６）。
【０００４】このように、オフセット量がマスク合わせ
ずれにより変わった場合、ゲート電極がソース電極に近
づくと、前記電極間の耐圧低下を招きトランジスタの信
頼性に問題を生じてくる。また、ゲート電極がドレイン
電極に近づくとソース抵抗が上がり、ドレイン耐圧を低
下させるため高周波特性を向上させることができない。
「マスク合わせずれ」をなくす解決策の一つとしてセル
ファラインプロセス（ゲート電極をマスクにして、ソー
ス・ドレイン電極を形成する方法）があるが、通常のセ
ルファラインプロセスでは、ソース・ゲート、ドレイン
・ゲート電極間の距離は１μｍ未満となり、電力用電界
効果トランジスタに必要な耐圧を得ることが難しい。こ
のため、通常電力用電界効果トランジスタの製造に当た
っては、セルファラインプロセスは使用していない。
ずれにより変わった場合、ゲート電極がソース電極に近
づくと、前記電極間の耐圧低下を招きトランジスタの信
頼性に問題を生じてくる。また、ゲート電極がドレイン
電極に近づくとソース抵抗が上がり、ドレイン耐圧を低
下させるため高周波特性を向上させることができない。
「マスク合わせずれ」をなくす解決策の一つとしてセル
ファラインプロセス（ゲート電極をマスクにして、ソー
ス・ドレイン電極を形成する方法）があるが、通常のセ
ルファラインプロセスでは、ソース・ゲート、ドレイン
・ゲート電極間の距離は１μｍ未満となり、電力用電界
効果トランジスタに必要な耐圧を得ることが難しい。こ
のため、通常電力用電界効果トランジスタの製造に当た
っては、セルファラインプロセスは使用していない。
【０００５】従って、写真蝕刻法によるゲート電極の
「マスク合わせずれ」によるゲート・ソース、ゲート・
ドレイン電極間隔を工程中に知ることは、設計範囲から
ずれたウェハーを工程中に除くことができ、不良ウェハ
ーを後工程にまわさないという生産効率の上で有効であ
る。しかし、この「マスク合わせずれ」による前記電極
間隔の距離を光学的に測定することは、通常マイクロ波
帯に使用されるトランジスタの前記電極間隔が数μｍ程
度のため難しい。
「マスク合わせずれ」によるゲート・ソース、ゲート・
ドレイン電極間隔を工程中に知ることは、設計範囲から
ずれたウェハーを工程中に除くことができ、不良ウェハ
ーを後工程にまわさないという生産効率の上で有効であ
る。しかし、この「マスク合わせずれ」による前記電極
間隔の距離を光学的に測定することは、通常マイクロ波
帯に使用されるトランジスタの前記電極間隔が数μｍ程
度のため難しい。
【０００６】従って、従来は走査型電子顕微鏡（以下Ｓ
ＥＭと示す）によってソース・ドレイン電極に対するゲ
ート電極のオフセット量を観察していたが、ＳＥＭによ
る観察はゲート電極の断面が露出されるようにウェハー
を加工しなければならず、非破壊法ではなく、しかも作
業性が悪いという問題があった。また、ソース・ドレイ
ン電極下の高濃度領域に対してのゲート電極のオフセッ
ト量についてはＳＥＭ観察では知ることができないとい
う問題がある。
ＥＭと示す）によってソース・ドレイン電極に対するゲ
ート電極のオフセット量を観察していたが、ＳＥＭによ
る観察はゲート電極の断面が露出されるようにウェハー
を加工しなければならず、非破壊法ではなく、しかも作
業性が悪いという問題があった。また、ソース・ドレイ
ン電極下の高濃度領域に対してのゲート電極のオフセッ
ト量についてはＳＥＭ観察では知ることができないとい
う問題がある。
【０００７】
【発明が解決しようとする課題】以上述べたように、従
来の電界効果トランジスタでは、ゲート・ソース電極間
隔を、その電極間隔が数μｍ程度と短いため、測定が比
較的簡単な光学顕微鏡を使用することができず、ウェハ
ー加工を必要とするＳＥＭを使用しなければならなかっ
た。また、ＳＥＭを使用しても、高濃度領域に対するゲ
ート電極のオフセット量は測定することができなかっ
た。
来の電界効果トランジスタでは、ゲート・ソース電極間
隔を、その電極間隔が数μｍ程度と短いため、測定が比
較的簡単な光学顕微鏡を使用することができず、ウェハ
ー加工を必要とするＳＥＭを使用しなければならなかっ
た。また、ＳＥＭを使用しても、高濃度領域に対するゲ
ート電極のオフセット量は測定することができなかっ
た。
【０００８】本発明は上記欠点を除去すべくなされたも
のであって、前記電極間隔を工程中に容易に非破壊で測
定することができる電界効果トランジスタを提供するも
のである。
のであって、前記電極間隔を工程中に容易に非破壊で測
定することができる電界効果トランジスタを提供するも
のである。
【０００９】
【課題を解決するための手段】本発明のプロセスモニタ
ー用電界効果トランジスタは、半導体基板上に近接して
二個の電界効果トランジスタが夫々のソース電極および
ドレイン電極をゲート電極の長手方向の線と線対称に、
かつゲート電極同士を互いに電気的に独立させて配置さ
れていることを特徴とする。
ー用電界効果トランジスタは、半導体基板上に近接して
二個の電界効果トランジスタが夫々のソース電極および
ドレイン電極をゲート電極の長手方向の線と線対称に、
かつゲート電極同士を互いに電気的に独立させて配置さ
れていることを特徴とする。
【００１０】
【作用】上記、本発明の電界効果トランジスタを用いれ
ば、あらかじめ設計されたソース・ゲート電極間隔から
実際に形成された電極間隔がどれだけずれているかを容
易に推定することができる。また、この評価はウェハー
を非破壊にて行えるため作業が簡易化される。
ば、あらかじめ設計されたソース・ゲート電極間隔から
実際に形成された電極間隔がどれだけずれているかを容
易に推定することができる。また、この評価はウェハー
を非破壊にて行えるため作業が簡易化される。
【００１１】
【実施例】以下、本発明に係る電界効果トランジスタの
一実施例について、図面を参照にして説明する。
一実施例について、図面を参照にして説明する。
【００１２】図１に、本発明に使用した電界効果トラン
ジスタの平面図を示す。この図のように二つの電界効果
トランジスタのソース電極Ｓ・ドレイン電極Ｄは対称に
配置され、ゲート電極Ｇはソース・ドレイン電極の中心
に配置されている。このように各々の電極が配置されて
いるため、写真蝕刻法にてマスク合わせずれが生じた場
合には、各々ソース電極に対してゲート電極が近接する
ものと離れたものを形成することになる。この各々形成
された二つの電界効果トランジスタのソース・ゲート電
極間の耐圧を測定することで、実際に形成されたソース
・ゲート電極間隔を推定することができる。以下、その
詳細について述べる。
ジスタの平面図を示す。この図のように二つの電界効果
トランジスタのソース電極Ｓ・ドレイン電極Ｄは対称に
配置され、ゲート電極Ｇはソース・ドレイン電極の中心
に配置されている。このように各々の電極が配置されて
いるため、写真蝕刻法にてマスク合わせずれが生じた場
合には、各々ソース電極に対してゲート電極が近接する
ものと離れたものを形成することになる。この各々形成
された二つの電界効果トランジスタのソース・ゲート電
極間の耐圧を測定することで、実際に形成されたソース
・ゲート電極間隔を推定することができる。以下、その
詳細について述べる。
【００１３】図２にソース・ゲート電極間隔と前記電極
間耐圧の関係の一例を線図で示す。このグラフより前記
電極間隔と、その電極間の耐圧は、ある電極間隔におい
て単調増加（比較関係）にあることが分かる。なお、そ
の比較係数αは動作層の濃度、プロセスのばらつき（リ
セスの深さ、その他）で一定ではない。
間耐圧の関係の一例を線図で示す。このグラフより前記
電極間隔と、その電極間の耐圧は、ある電極間隔におい
て単調増加（比較関係）にあることが分かる。なお、そ
の比較係数αは動作層の濃度、プロセスのばらつき（リ
セスの深さ、その他）で一定ではない。
【００１４】すなわち、ＢＶ＝αχ（ＢＶ：耐圧、χ：
距離、α：比較係数でプロセスによって異なる）、この
とき、ずれ量をδ、設計距離をχとすると一方のＢＶは
ＢＶ1 ＝α（χ−δ）、他方のＢＶはＢＶ2 ＝α（χ＋
δ）よって、 ＢＶ1 −ＢＶ2 ＝α（χ−δ）−α（χ＋δ）＝−２αδ， ＢＶ1 ＋ＢＶ2 ＝α（χ−δ）＋α（χ＋δ）＝２αδ 上記式の比は、（ＢＶ1 −ＢＶ2 ）／（ＢＶ1 ＋Ｂ
Ｖ2 ）＝−δ／χ これより、δ＝χ・｛（ＢＶ1 −ＢＶ2 ）／（ＢＶ1 ＋
ＢＶ2 ）｝ となり比例係数α、すなわち動作層の濃度、プロセスの
ばらつきに関係なく、二つの電界効果トランジスタのソ
ース・ゲート電極間の耐圧と設計距離のみから、オフセ
ット量の設計値からのずれを知ることができる。
距離、α：比較係数でプロセスによって異なる）、この
とき、ずれ量をδ、設計距離をχとすると一方のＢＶは
ＢＶ1 ＝α（χ−δ）、他方のＢＶはＢＶ2 ＝α（χ＋
δ）よって、 ＢＶ1 −ＢＶ2 ＝α（χ−δ）−α（χ＋δ）＝−２αδ， ＢＶ1 ＋ＢＶ2 ＝α（χ−δ）＋α（χ＋δ）＝２αδ 上記式の比は、（ＢＶ1 −ＢＶ2 ）／（ＢＶ1 ＋Ｂ
Ｖ2 ）＝−δ／χ これより、δ＝χ・｛（ＢＶ1 −ＢＶ2 ）／（ＢＶ1 ＋
ＢＶ2 ）｝ となり比例係数α、すなわち動作層の濃度、プロセスの
ばらつきに関係なく、二つの電界効果トランジスタのソ
ース・ゲート電極間の耐圧と設計距離のみから、オフセ
ット量の設計値からのずれを知ることができる。
【００１５】
【発明の効果】以上述べたように本発明によるプロセス
モニター用電界効果トランジスタをウェハー上に配置す
ることによって、ソース電極に近接したゲート電極を有
する電界効果トランジスタにおいて、ソース・ゲート電
極間隔をインプロセスにて簡単に測定できる顕著な利点
がある。また、オフセット量が設計値からずれたウェハ
ーを取り除くことができるため、後工程に不良ウェハー
が流れることがなく、作業効率が向上する利点もある。
モニター用電界効果トランジスタをウェハー上に配置す
ることによって、ソース電極に近接したゲート電極を有
する電界効果トランジスタにおいて、ソース・ゲート電
極間隔をインプロセスにて簡単に測定できる顕著な利点
がある。また、オフセット量が設計値からずれたウェハ
ーを取り除くことができるため、後工程に不良ウェハー
が流れることがなく、作業効率が向上する利点もある。
【図面の簡単な説明】
【図１】本発明に係る一実施例の電界効果トランジスタ
の電極配置を示す上面図。
の電極配置を示す上面図。
【図２】ソース・ゲート電極間隔と耐圧との相関を示す
線図。
線図。
【図３】くし型電界効果トランジスタの電極配置を示す
上面図。
上面図。
【図４】（ａ）は図３に示した電界効果トランジスタの
平面図、（ｂ）は（ａ）の断面図。
平面図、（ｂ）は（ａ）の断面図。
【図５】電界効果トランジスタにおけるマスク合わせず
れにより形成されたゲートを示す上面図。
れにより形成されたゲートを示す上面図。
【図６】ウェハー上での電界効果トランジスタの電極位
置ずれを示す図。
置ずれを示す図。
Ｄ…ドレイン電極 Ｓ…ソース電極 Ｇ…ゲート電極 ｅ…能動層 ｆ…高能動層
Claims (1)
- 【請求項１】 半導体基板上に近接して二個の電界効果
トランジスタが夫々のソース電極およびドレイン電極を
ゲート電極の長手方向の線と線対称に、かつゲート電極
同士を互いに電気的に独立させて配置されていることを
特徴とするプロセスモニター用電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP441493A JPH06260512A (ja) | 1993-01-14 | 1993-01-14 | プロセスモニター用電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP441493A JPH06260512A (ja) | 1993-01-14 | 1993-01-14 | プロセスモニター用電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260512A true JPH06260512A (ja) | 1994-09-16 |
Family
ID=11583648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP441493A Pending JPH06260512A (ja) | 1993-01-14 | 1993-01-14 | プロセスモニター用電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260512A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140171555A1 (en) * | 2011-07-21 | 2014-06-19 | Teikoku Seiyaku Co., Ltd. | Water-Based Plaster |
-
1993
- 1993-01-14 JP JP441493A patent/JPH06260512A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140171555A1 (en) * | 2011-07-21 | 2014-06-19 | Teikoku Seiyaku Co., Ltd. | Water-Based Plaster |
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