JPH06259989A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To enhance defect resistance without sacrificing the high-speed characteristic of a semiconductor memory device. CONSTITUTION:The device is provided with memory cells 71-74 and redundant memory cells 75-78, and each cell is connected to bit lines 5a, 5b, word lines 61-64 and redundant word lines 111-114; a memory word line drive circuit 80 is connected to the word lines 61-64; and a redundant memory word line drive circuit 90 is connected to the word lines 111-114. Address signals and the output signals of a fuse circuit 115 are inputted in the drive circuit 80. In the front step of the drive circuit 90 in which the address signals are inputted, transfer gates 117-120 are interposed, and the output side of the fuse circuit 115 is connected to these gates. The fuse circuit 115 is provided with a fuse element 116 which is cut off in accordance with defective memory cells; at the time of a redundant operation, the element 116 is cut off, the output of the fuse circuit 115 is transited to L, the memory word drive circuit 80 is unselected, and the memory cells 71-74 are always in an unselected state.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、冗長性を与えて、高い耐欠陥性を持つように
した半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, it relates to a semiconductor memory device having redundancy and high defect resistance.

【０００２】[0002]

【従来の技術】近年、半導体記憶装置の大容量化が急速
に進み、数メガビットもの大きな容量の半導体記憶装置
が製品化されている。このように半導体記憶装置が大容
量化されると、その中の一部に欠陥があつた場合に、そ
のチップを不良品とすると、生産性が非常に悪化する。
そこで、このような場合の救済手段として、欠陥部分が
選択されたときに、代替用のメモリが選択されるように
し、半導体記憶装置に冗長性を与えて、生産性の向上を
計ることが行われており、例えば、特開昭６２−１２５
５９８号公報にその一例が開示されている。2. Description of the Related Art In recent years, the capacity of semiconductor memory devices has rapidly increased, and semiconductor memory devices having a large capacity of several megabits have been commercialized. When the capacity of the semiconductor memory device is increased as described above, if a part of the semiconductor memory device has a defect, if the chip is regarded as a defective product, the productivity is extremely deteriorated.
Therefore, as a remedy in such a case, when a defective portion is selected, an alternative memory is selected, and redundancy is given to the semiconductor memory device to improve productivity. For example, JP-A-62-125
An example is disclosed in Japanese Patent Publication No. 598.

【０００３】この公開公報に示されている技術は、欠陥
メモリセルが接続されるワード線を選択するアドレス信
号電圧が発生したときに、正規のワード線を全て非選択
にし、これと同時に、予備のワード線を選択することに
より、欠陥メモリの代わりに正常なメモリが選択できる
ようにしたものである。In the technique disclosed in this publication, when an address signal voltage for selecting a word line to which a defective memory cell is connected is generated, all the normal word lines are deselected, and at the same time, a spare word line is selected. By selecting the word line of, the normal memory can be selected instead of the defective memory.

【０００４】一方、上記公報に示されている技術とは別
に、図２に部分回路を示す冗長性を持たせた半導体記憶
装置も知られている。同図に示す記憶装置では、電気的
フューズプログラムにより欠陥番地を記憶させ、この欠
陥番地とアドレス入力との一致をとり、欠陥番地が選択
されたときに、これを非選択として正常な冗長メモリセ
ルを選択し、冗長メモリセルに情報の書き込み／読み出
しを行うものである。On the other hand, in addition to the technique disclosed in the above publication, a semiconductor memory device having a partial circuit shown in FIG. 2 and having redundancy is also known. In the storage device shown in the figure, a defective address is stored by an electrical fuse program, the defective address and the address input are matched, and when the defective address is selected, this is deselected and a normal redundant memory cell is selected. Is selected to write / read information to / from the redundant memory cell.

【０００５】図２を参照にしてその構成を詳細に説明す
ると、同図に示す半導体記憶装置は、スタティックＲＡ
Ｍに冗長性を持たせたものであり、記憶装置は、フリッ
プフロップ構造のメモリセル１３，１４，１５，１６，
１７を有している。各メモリセル１３〜１７は、一対の
ビット線１０ａ，１０ｂにそれぞれ接続され、さらにワ
ード線１８，１９，２０，２１，２２に接続されてい
る。The structure will be described in detail with reference to FIG. 2. The semiconductor memory device shown in FIG.
M has redundancy, and the storage device includes memory cells 13, 14, 15, 16 having a flip-flop structure.
Have 17. Each of the memory cells 13 to 17 is connected to a pair of bit lines 10a and 10b, respectively, and further connected to word lines 18, 19, 20, 21, and 22.

【０００６】なお、図２に示した回路では、メモリセル
１７が欠陥メモリセルに代替する冗長メモリセルであ
る。一方、不良一致回路８は、メモリセル１３〜１７に
対応して設けられており、トランジスタ部の出力側にフ
ューズ素子１〜４が直列接続され、トランジスタ部の入
力側にアドレス信号＃１〜＃４が入力される。In the circuit shown in FIG. 2, the memory cell 17 is a redundant memory cell which replaces the defective memory cell. On the other hand, the defect matching circuit 8 is provided corresponding to the memory cells 13 to 17, the fuse elements 1 to 4 are connected in series to the output side of the transistor section, and the address signals # 1 to # are input to the input side of the transistor section. 4 is input.

【０００７】マスタフューズ回路９は、フューズ素子５
が未切断時、マスタフューズ回路出力線ＲＭにハイレベ
ル（以下Ｈという）信号を出力するととともに、フュー
ズ素子５の切断時にロウレベル（以下Ｌという）信号を
出力し、当該マスターフェーズ出力線ＲＭは不良一致回
路８のトランジスタ部に接続されている。不良一致回路
８の出力側には、一対のインバーターが並列接続され、
一方が冗長選択信号ＲＲを出力し、他方が不良アドレス
禁止信号ＲＷを出力する。The master fuse circuit 9 includes the fuse element 5
Outputs a high level (hereinafter referred to as H) signal to the master fuse circuit output line RM when the fuse element 5 is not cut, and outputs a low level (hereinafter referred to as L) signal when the fuse element 5 is cut, and the master phase output line RM is defective. It is connected to the transistor portion of the coincidence circuit 8. A pair of inverters are connected in parallel on the output side of the defect matching circuit 8,
One outputs the redundancy selection signal RR and the other outputs the defective address inhibit signal RW.

【０００８】そして、不良アドレス禁止信号ＲＷは、メ
モリセル１３〜１６のワード線駆動回路１０のＮＯＲ素
子の一方の端子に入力される。また、冗長選択信号ＲＲ
は、冗長メモリセル１７の冗長ワード線２２に出力され
る。The defective address inhibit signal RW is input to one terminal of the NOR element of the word line drive circuit 10 of the memory cells 13-16. In addition, the redundancy selection signal RR
Are output to the redundant word line 22 of the redundant memory cell 17.

【０００９】以上の構成における冗長動作を説明する。
今、アドレス信号＃１選択時のメモリセルが不良であっ
たとする。アドレス信号＃１〜＃４は、選択時ただ１本
がＨとなり他はすべてＬとなるような信号である。The redundant operation in the above configuration will be described.
It is now assumed that the memory cell when the address signal # 1 is selected is defective. Of the address signals # 1 to # 4, only one signal is H when selected and all other signals are L.

【００１０】冗長回路を使用する際には、マスタフュー
ズ回路９中のフューズ素子５を切断する。これにより、
マスタフューズ回路出力線ＲＭには、常時Ｌ信号が出力
されるから、不良一致回路８は、アドレス信号＃１〜＃
４の遷移に応答するようになる（セレクタブルの状態に
なる）。When the redundant circuit is used, the fuse element 5 in the master fuse circuit 9 is cut off. This allows
Since the L signal is always output to the master fuse circuit output line RM, the defective match circuit 8 outputs the address signals # 1 to # 1.
4 will be responded to (transition to a selectable state).

【００１１】次に、不良一致回路８のアドレス信号＃１
に接続された部分以外のフューズ素子２，３，４を切断
する。このような状態において、アドレス信号＃１が非
選択時には、アドレス信号＃１はＬであるから、不良一
致回路８の出力はＨとなり、この結果、冗長選択信号Ｒ
ＲはＬ、また不良アドレス禁止信号ＲＷもＬとなる。従
って、ワード線駆動回路１０は、すべてセレクタブルと
なるとともに、冗長ワード線２２は、Ｌとなり通常のメ
モリ動作に支障はない。Next, the address signal # 1 of the defect coincidence circuit 8
The fuse elements 2, 3 and 4 other than the portion connected to are disconnected. In such a state, when the address signal # 1 is not selected, the address signal # 1 is L, so that the output of the defect matching circuit 8 becomes H, and as a result, the redundancy selection signal R
R becomes L, and the defective address inhibit signal RW becomes L. Therefore, all the word line drive circuits 10 become selectable, and the redundant word line 22 becomes L, which does not hinder normal memory operation.

【００１２】次に、アドレス信号＃１が選択された場合
には、アドレス信号＃１はＨであるから、冗長選択信号
ＲＲはＨ、また、不良アドレス禁止信号ＲＷもＨとな
る。これにより、ワード線駆動回路１０は、すべて非選
択状態となり通常のメモリセル１３〜１６へのアクセス
は不可となる。この時、冗長選択信号ＲＲにより冗長ワ
ード線２２が選択され、冗長メモリセル１７が選択さ
れ、冗長動作は終了する。Next, when the address signal # 1 is selected, the address signal # 1 is H, so that the redundancy selection signal RR is H and the defective address inhibit signal RW is also H. As a result, all the word line drive circuits 10 are in the non-selected state, and the normal memory cells 13 to 16 cannot be accessed. At this time, the redundant word line 22 is selected by the redundant selection signal RR, the redundant memory cell 17 is selected, and the redundant operation is completed.

【００１３】しかしながら、上述した従来技術には、特
に、高速動作の要望に答える上で以下に説明する技術的
課題があった。However, the above-mentioned prior art has the technical problems described below in order to meet the demand for high-speed operation.

【００１４】[0014]

【発明が解決しようとする課題】すなわち、上記公報に
示されている技術では、欠陥メモリセルが接続されるワ
ード線を選択するアドレス信号電圧が発生したときに、
正規のワード線を全て非選択にし、これと同時に、予備
のワード線を選択するようにしているが、通常のワード
線を立下げてから、予備のワード線を立上げることにな
るので、冗長動作時にアクセスタイムが大きくなる。That is, in the technique disclosed in the above publication, when an address signal voltage for selecting a word line to which a defective memory cell is connected is generated,
All the normal word lines are deselected, and at the same time, the spare word line is selected.However, since the normal word line is lowered and the spare word line is raised, the redundancy is redundant. Access time increases during operation.

【００１５】また、図２に示した装置でも、不良アドレ
スとの一致をとるという判断回路の設置に起因して、通
常のワード線を立下げてから、冗長ワード線を立上げる
動作のため、冗長動作は、必ず通常動作に比してアクセ
スタイムが大となる問題点があった。In the device shown in FIG. 2 also, the operation of lowering the normal word line and then raising the redundant word line due to the installation of the judgment circuit for matching the defective address, The redundant operation has a problem that the access time is always longer than that of the normal operation.

【００１６】本発明は、このような従来の問題点に鑑み
てなされたものであり、その目的とするところは、高速
特性を犠牲にすることなく、耐欠陥性を高めることがで
きる半導体記憶装置を提供することにある。The present invention has been made in view of the above conventional problems, and an object thereof is a semiconductor memory device capable of enhancing the defect resistance without sacrificing high speed characteristics. To provide.

【００１７】[0017]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、情報を記憶するメモリと、このメモリの
欠陥救済用の冗長メモリと、前記メモリおよび冗長メモ
リにそれぞれ設けられ、アドレス信号が供給されるメモ
リおよび冗長メモリワード線駆動回路と、前記冗長メモ
リワード線駆動回路の前段に設けられたトランスファー
ゲートと、前記メモリの欠陥状態に応じて予め切断され
るフューズ素子を含み、このフューズ素子の切断状態
で、前記トランスファーゲートを介して、前記アドレス
信号を前記冗長メモリワード線駆動回路側にバイパスさ
せるフューズ回路とを有することを特徴とする。In order to achieve the above object, the present invention provides a memory for storing information, a redundant memory for defect relief of this memory, and an address provided in each of the memory and the redundant memory. A memory and a redundant memory word line drive circuit to which a signal is supplied, a transfer gate provided in a preceding stage of the redundant memory word line drive circuit, and a fuse element that is cut in advance according to a defective state of the memory, And a fuse circuit for bypassing the address signal to the redundant memory word line drive circuit side via the transfer gate when the fuse element is in a cut state.

【００１８】[0018]

【作用】上記構成の半導体記憶装置によれば、メモリの
欠陥状態に応じて予め切断されるフューズ素子を含み、
この素子が切断された状態で、トランスファーゲートを
介してアドレス信号を冗長メモリワード線駆動回路側に
バイパスさせるフューズ回路を有しているので、欠陥を
有するメモリが選択された冗長動作時には、アドレス信
号はバイパスされて冗長メモリワード線駆動回路に供給
され、通常のメモリを立ち上げることなく、冗長メモリ
が選択される。According to the semiconductor memory device having the above-described structure, the semiconductor memory device includes the fuse element that is cut in advance in accordance with the defective state of the memory,
Since the fuse circuit has a fuse circuit that bypasses the address signal to the redundant memory word line drive circuit side through the transfer gate in a state where this element is disconnected, the address signal is Is bypassed and supplied to the redundant memory word line drive circuit, and the redundant memory is selected without starting the normal memory.

【００１９】[0019]

【実施例】以下、本発明の好適な実施例について添付図
面を参照にして詳細に説明する。図１は、本発明にかか
る半導体記憶装置の一実施例を示している。同図に示す
半導体記憶装置は、本発明を４ビットの記憶装置に適用
したものであり、情報が記憶される通常のメモリセル７
１〜７４と、欠陥部のメモリセルに代替される冗長メモ
リセル７５〜７８とを有している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described in detail below with reference to the accompanying drawings. FIG. 1 shows an embodiment of a semiconductor memory device according to the present invention. The semiconductor memory device shown in the figure is obtained by applying the present invention to a 4-bit memory device, and a normal memory cell 7 for storing information is used.
1 to 74 and redundant memory cells 75 to 78 which replace the defective memory cells.

【００２０】各メモリセル７１〜７８は、それぞれ一対
のビット線５ａ，５ｂに接続されるとともに、ワード線
６１，６２，６３，６４及び冗長ワード線１１１，１１
２，１１３，１１４に各々接続されている。Each of the memory cells 71 to 78 is connected to a pair of bit lines 5a and 5b, and the word lines 61, 62, 63 and 64 and the redundant word lines 111 and 11 are connected.
2, 113 and 114, respectively.

【００２１】メモリセル７１〜７４の各ワード線６１〜
６４には、メモリワード線駆動回路８０が接続されてい
る。また、冗長メモリセル７５〜７８の各ワード線１１
１〜１１４には、冗長メモリワード線駆動回路９０が接
続されている。メモリワード線駆動回路８０は、直列接
続されたＮＡＮＤとインバータとを有し、ＮＡＮＤの一
方の端子にアドレス信号＃１〜＃４が入力されるととも
に、ＮＡＮＤの他方の端子はフューズ回路１１５の出力
側に接続されている。The word lines 61 to 61 of the memory cells 71 to 74, respectively.
A memory word line drive circuit 80 is connected to 64. Further, each word line 11 of the redundant memory cells 75 to 78 is
A redundant memory word line drive circuit 90 is connected to 1-114. The memory word line drive circuit 80 has a NAND and an inverter that are connected in series. The address signals # 1 to # 4 are input to one terminal of the NAND, and the other terminal of the NAND outputs the output of the fuse circuit 115. Connected to the side.

【００２２】アドレス信号＃１〜＃４が入力される冗長
メモリワード線駆動回路９０の前段には、Ｐチャンネル
型ＭＯＳトランジスタ（以下ＰＭＯＳという）で構成さ
れたトランスファーゲート１１７，１１８，１１９，１
２０が介装されている。In front of the redundant memory word line drive circuit 90 to which the address signals # 1 to # 4 are input, the transfer gates 117, 118, 119, 1 composed of P channel type MOS transistors (hereinafter referred to as PMOS) are provided.
20 is interposed.

【００２３】各トランスファーゲート１１７〜１２０の
ゲート端子には、フューズ回路１１５の出力側が接続さ
れている。フューズ回路１１５は、この実施例では４個
の冗長メモリセル７５〜７８に対して１個設けられてい
て、欠陥メモリセルに応じて予め切断されるフューズ素
子１１６を有していて、このフューズ素子１１６が未切
断時にＨ信号を、また、切断時にＬ信号を出力する。The output side of the fuse circuit 115 is connected to the gate terminals of the transfer gates 117 to 120. In this embodiment, one fuse circuit 115 is provided for each of the four redundant memory cells 75 to 78, and has a fuse element 116 that is cut in advance according to a defective memory cell. When 116 is not disconnected, it outputs an H signal, and when disconnected, it outputs an L signal.

【００２４】また、各トランスファーゲート１１７〜１
２０と冗長メモリワード線駆動回路９０とが接続されて
いる部分には、一端が接地され、ゲート端子にフューズ
回路１１５の出力側が接続されたプルダウントランジス
タ（Ｎチャンネル型ＭＯＳトランジスタ）１２１〜１２
４がそれぞれ設けられている。Further, each transfer gate 117-1
20 is connected to the redundant memory word line drive circuit 90, one end is grounded, and pull-down transistors (N-channel type MOS transistors) 121 to 12 are connected to the gate terminal to the output side of the fuse circuit 115.
4 are provided respectively.

【００２５】次に上記構成の半導体記憶装置の作動につ
いて説明する。まず、メモリセル７１〜７４に欠陥がな
く、冗長回路が選択されない場合には、フューズ回路１
１５中のフューズ素子１６は切断されない。このため、
フューズ回路１１５の出力はＨとなり、したがって、メ
モリワード線駆動回路８０はすべてセレクタブルとな
る。Next, the operation of the semiconductor memory device having the above structure will be described. First, when the memory cells 71 to 74 have no defect and the redundant circuit is not selected, the fuse circuit 1
The fuse element 16 in 15 is not cut. For this reason,
The output of the fuse circuit 115 becomes H, and therefore the memory word line drive circuit 80 is all selectable.

【００２６】また、トランスファーゲート１１７〜１２
０のゲート端子には、すべてＨ信号が印加されているた
め、各トランスファーゲート１１７〜１２０は、すべ
て”オフ”状態になる。一方、各プルダウントランジス
タ１２１〜１２４は、全て”オン”状態になる。このと
き、各プルダウントランジスタ１２１〜１２４のドレイ
ンノードは、接地レベルとなり、この結果、冗長メモリ
ワード線駆動回路９０がアンセレクタブルとなって、冗
長ワード線１１１〜１１４は、すべてＬとなり、冗長メ
モリセル７５〜７８はすべてアクセスされない。Transfer gates 117-12
Since the H signal is applied to all the gate terminals of 0, the transfer gates 117 to 120 are all in the “off” state. On the other hand, the pull-down transistors 121 to 124 are all in the "on" state. At this time, the drain nodes of the pull-down transistors 121 to 124 are at the ground level, and as a result, the redundant memory word line drive circuit 90 becomes unselectable, and the redundant word lines 111 to 114 are all at L, and the redundant memory cells. All 75-78 are not accessed.

【００２７】従って、アドレス信号♯１〜♯４は、メモ
リワード線駆動回路８０にそのまま入力され、各メモリ
セル７１〜７４に対して通常の記憶動作が行われること
になる。Therefore, the address signals # 1 to # 4 are directly input to the memory word line drive circuit 80, and the normal storage operation is performed on each of the memory cells 71 to 74.

【００２８】次に、メモリセル７１〜７４のいずれかに
欠陥があり、冗長動作が行われる場合について説明す
る。この場合には、フューズ回路１１５中のフューズ素
子１１６が切断される。これにより、フューズ回路１１
５の出力は、Ｌに遷移するため、メモリワード線駆動回
路８０は、非選択となりワード線６１〜６４はＬに固定
され、メモリセル７１〜７４は常に非選択の状態にな
る。Next, a case where any of the memory cells 71 to 74 has a defect and a redundant operation is performed will be described. In this case, the fuse element 116 in the fuse circuit 115 is blown. As a result, the fuse circuit 11
Since the output of 5 shifts to L, the memory word line drive circuit 80 is deselected, the word lines 61 to 64 are fixed to L, and the memory cells 71 to 74 are always in a deselected state.

【００２９】一方、トランスファーゲート１１７〜１２
０は、フューズ回路１１５の出力信号Ｌを受けて、”オ
ン”になる。これと同時にプルダウントランジスタ１２
１〜１２４は、同様にフューズ回路１１５の出力信号Ｌ
を受けて、”オフ”になる。On the other hand, transfer gates 117-12
0 receives the output signal L of the fuse circuit 115 and becomes "on". At the same time, pull-down transistor 12
Similarly, 1 to 124 are output signals L of the fuse circuit 115.
In response to this, it becomes "off".

【００３０】この様な状態では、アドレス信号＃１〜＃
４は、冗長メモリワード線駆動回路９０側にバイパスさ
れ、この結果、冗長ワード線１１１〜１１４が動作を開
始し、冗長メモリセル７５〜７８のアクセスが開始され
る。In such a state, address signals # 1 to #
4 is bypassed to the side of the redundant memory word line drive circuit 90, and as a result, the redundant word lines 111 to 114 start operating and access to the redundant memory cells 75 to 78 is started.

【００３１】さて、以上のように構成された半導体記憶
装置では、メモリの欠陥状態に応じて予め切断されるフ
ューズ素子１１６を含み、この素子１１６が切断された
状態で、トランスファーゲート１１７〜１２０を介して
アドレス信号♯１〜♯４を冗長メモリワード線駆動回路
９０側にバイパスさせるフューズ回路１１５を有してい
るので、欠陥を有するメモリが選択された冗長動作時に
は、アドレス信号♯１〜♯４は、バイパスされて冗長メ
モリワード線駆動回路９０に供給され、通常のメモリを
立ち上げることなく、冗長メモリが選択される。The semiconductor memory device configured as described above includes the fuse element 116 which is cut beforehand according to the defective state of the memory, and the transfer gates 117 to 120 are formed in the cut state of the fuse element 116. Since the fuse circuit 115 is provided for bypassing the address signals # 1 to # 4 to the redundant memory word line drive circuit 90 side via the address signals # 1 to # 4 during the redundant operation in which the defective memory is selected. Are bypassed and supplied to the redundant memory word line drive circuit 90, and the redundant memory is selected without starting a normal memory.

【００３２】なお、上記実施例では、ブロック化された
メモリセルに対して、このブロック中に欠陥があると、
ブロック毎冗長メモリセルに代替される場合を示してい
るが、この発明の実施はこれに限定されることはなく、
例えば、１つのメモリセルに対して１つの冗長メモリセ
ルを対応させることなど各種の変形が可能である。In the above-mentioned embodiment, if there is a defect in this block for the blocked memory cells,
Although a case where a redundant memory cell for each block is substituted is shown, the implementation of the present invention is not limited to this.
For example, various modifications can be made such that one redundant memory cell corresponds to one memory cell.

【００３３】[0033]

【発明の効果】以上、実施例によって詳細に説明したよ
うに、本発明によれば冗長動作時に、通常ワード線の立
上げ動作を行なわないため、冗長回路使用時のアクセス
タイムの増大が回避される。また、不良一致回路が一切
ないため、従来のフューズ方式に比して回路数が少なく
なりチップ面積の増大を押えることが可能になる。As described above in detail with reference to the embodiments, according to the present invention, the rise operation of the normal word line is not performed during the redundant operation, so that the increase of the access time when the redundant circuit is used can be avoided. It Further, since there is no defective coincidence circuit at all, the number of circuits is reduced as compared with the conventional fuse system, and the increase in chip area can be suppressed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明にかかる半導体記憶装置の一実施例を示
す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a semiconductor memory device according to the present invention.

【図２】従来の半導体記憶装置の一例を示す回路図であ
る。FIG. 2 is a circuit diagram showing an example of a conventional semiconductor memory device.

【符号の説明】[Explanation of symbols]

５ａ，５ｂ ビット線 ６１〜６４ ワード線 ７１〜７４ メモリセル ７５〜７８ 冗長メモリセル ８０ メモリワード線駆動回路 ９０ 冗長メモリワード線駆動回路 １１１〜１１４ 冗長ワード線 １１５ フューズ回路 １１６ フューズ素子 １１７〜１２０ トランスファーゲート 5a, 5b Bit line 61-64 Word line 71-74 Memory cell 75-78 Redundant memory cell 80 Memory word line drive circuit 90 Redundant memory word line drive circuit 111-114 Redundant word line 115 Fuse circuit 116 Fuse element 117-120 Transfer Gate

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 情報を記憶するメモリと、 このメモリの欠陥救済用の冗長メモリと、 前記メモリおよび冗長メモリにそれぞれ設けられ、アド
レス信号が供給されるメモリおよび冗長メモリワード線
駆動回路と、 前記冗長メモリワード線駆動回路の前段に設けられたト
ランスファーゲートと、 前記メモリの欠陥状態に応じて予め切断されるフューズ
素子を含み、このフューズ素子の切断状態で、前記トラ
ンスファーゲートを介して、前記アドレス信号を前記冗
長メモリワード線駆動回路側にバイパスさせるフューズ
回路とを有することを特徴とする半導体記憶装置。1. A memory for storing information, a redundant memory for defect repair of the memory, a memory and a redundant memory word line drive circuit provided in the memory and the redundant memory, respectively, to which an address signal is supplied, A transfer gate provided in the preceding stage of the redundant memory word line drive circuit; and a fuse element that is cut in advance according to the defective state of the memory, and in the cut state of the fuse element, the address is transferred via the transfer gate. And a fuse circuit for bypassing a signal to the redundant memory word line drive circuit side.