JPH06252417A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH06252417A JPH06252417A JP5038412A JP3841293A JPH06252417A JP H06252417 A JPH06252417 A JP H06252417A JP 5038412 A JP5038412 A JP 5038412A JP 3841293 A JP3841293 A JP 3841293A JP H06252417 A JPH06252417 A JP H06252417A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、詳しくは、クーロン遮蔽現象を利用し
た、極めて微細で消費電力が低く、ビットジェネレータ
等の論理回路やシフトレジスタを利用した記憶装置に用
いるのに特に好適な非線形特性を有する半導体装置およ
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a memory device using a Coulomb shielding phenomenon, which is extremely fine and has low power consumption and which uses a logic circuit such as a bit generator or a shift register. The present invention relates to a semiconductor device having a non-linear characteristic which is particularly suitable for use in and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】周知のように、従来、半導体集積回路の
微細化や集積密度の向上は、スケーリング則（比例縮小
則）に従って実現されてきた。その結果、例えば０．２
μｍルールによって２５６ギガビットＤＲＡＭが試作さ
れるようになり、今後も、スケーリング則は、微細化と
集積密度向上の有効な指針として、重視されると考えら
れる。2. Description of the Related Art As is well known, miniaturization of semiconductor integrated circuits and improvement of integration density have been realized according to a scaling law (proportional reduction law). As a result, for example, 0.2
With the μm rule, 256 gigabit DRAMs have been prototyped, and it is considered that the scaling law will continue to be emphasized as an effective guideline for miniaturization and improvement of integration density.
【０００３】[0003]
【発明が解決しようとする課題】しかし、微細化と集積
密度の向上をさらに進め、例えば０．１μｍルールによ
って１ギガビットＤＲＡＭを実現しようとすると、いく
つかの障害があり、スケーリング則に従っていただけで
は、上記０．１μｍ以下の微細化あるいは１ギガビット
以上の高集積密度の実現は困難である。However, when further miniaturization and improvement of the integration density are further promoted and an attempt is made to realize a 1 Gbit DRAM by the 0.1 μm rule, there are some obstacles, and if only the scaling rule is followed, It is difficult to achieve miniaturization of 0.1 μm or less or high integration density of 1 Gbit or more.
【０００４】例えば、ＭＯＳトランジスタのチャネル長
が極度に短くなると、ドレインからの空乏層の延びによ
って起こる短チャネル効果が顕著になって、閾値電圧が
低下してしまい、高い信頼性が得られなくなる。従っ
て、従来の構造をそのままにして、寸法を小さくしただ
けでは、さらに微細で高い集積密度を有する半導体装置
を実現するのは困難であり、従来とは異なる新しい構造
を持った半導体装置が強く求められている。For example, when the channel length of a MOS transistor is extremely short, the short channel effect caused by the extension of the depletion layer from the drain becomes conspicuous, the threshold voltage is lowered, and high reliability cannot be obtained. Therefore, it is difficult to realize a finer semiconductor device having a higher integration density simply by reducing the size while keeping the conventional structure, and a semiconductor device having a new structure different from the conventional one is strongly demanded. Has been.
【０００５】本発明の目的は、上記従来の問題を解決
し、従来よりはるかに微細な素子と従来よりはるかに高
い集積密度を持った半導体装置、およびこのような半導
体装置を容易に形成することのできる、半導体装置の製
造方法を提供することでる。An object of the present invention is to solve the above-mentioned conventional problems, and to easily form a semiconductor device having a much finer element than the conventional one and a much higher integration density than the conventional one, and such a semiconductor device. It is to provide a method of manufacturing a semiconductor device capable of performing the above.
【０００６】本発明の他の目的は、従来の半導体装置に
は無い新しい伝導特性を持ち、室温で用いることのでき
るＬＳＩの中に組み込むのに好適な構造を有する、半導
体装置を提供することである。Another object of the present invention is to provide a semiconductor device having a new conductivity characteristic not found in conventional semiconductor devices and having a structure suitable for being incorporated in an LSI that can be used at room temperature. is there.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、本発明においては、狭い第１の間隙を介して互いに
対向する二つの導電性膜によって第１のゲート電極が形
成され、この第１のゲート電極上には、この第１のゲー
ト電極と同様に、狭い第２の間隙を介して互いに対向す
る二つの導電性膜からなる第２のゲート電極が、上記第
１のゲート電極と交差して配置され、両者の間には第１
の絶縁膜が配置されて互いに絶縁される、上記第２のゲ
ート電極膜上には第２の絶縁膜が設けられ、さらにその
上には第３のゲート電極が設けられており、この第３の
ゲート電極は、上記第１および第２の間隙が互いに交差
している部分を介して、上記ゲート絶縁膜の上面に接
し、その下の部分にチャネルが形成される。上記第１お
よび第２のゲート電極の対向する側部上には、それぞれ
側壁絶縁膜が設けられている。In order to achieve the above object, according to the present invention, a first gate electrode is formed by two conductive films facing each other with a narrow first gap therebetween. Like the first gate electrode, a second gate electrode formed of two conductive films facing each other with a narrow second gap is provided on the gate electrode of the first gate electrode. Placed between them and the first between them
A second insulating film is provided on the second gate electrode film, and the third gate electrode is provided on the second gate electrode film. The third gate electrode is provided on the second gate electrode film. The gate electrode is in contact with the upper surface of the gate insulating film through a portion where the first and second gaps intersect with each other, and a channel is formed in the lower portion. Sidewall insulating films are provided on the opposite sides of the first and second gate electrodes, respectively.
【０００８】[0008]
【作用】図２に示すように、半導体基板１の表面に周知
の熱酸化法を用いて素子分離領域２を形成し、次に図３
に示すように、ゲート絶縁膜３を介して２つの第１ゲ−
ト電極４および酸化膜５を積層して形成する。第１ゲ−
ト電極４に電位を与えることによって、基板１の導電型
の反転が抑えられ、上記二つの第１ゲ−ト電極４の間の
部分に、チャネルが形成される。また第１のゲ−ト電極
４に与える電位によって、第１のゲ−ト電極４の直下か
らの横方向の電界の滲みだしを制御できるので、実効的
なチャネル幅を制御できる。As shown in FIG. 2, the element isolation region 2 is formed on the surface of the semiconductor substrate 1 by using the well-known thermal oxidation method, and then, as shown in FIG.
As shown in FIG.
And the oxide film 5 are laminated. First game
By applying a potential to the gate electrode 4, the reversal of the conductivity type of the substrate 1 is suppressed, and a channel is formed between the two first gate electrodes 4. In addition, the potential applied to the first gate electrode 4 can control the leakage of the electric field in the lateral direction from immediately below the first gate electrode 4, so that the effective channel width can be controlled.
【０００９】次に、図４に示すように、第１のゲ−ト電
極４の側壁上に絶縁膜５１を形成した後、図５に示した
ように、第１のゲ−ト４によって規定されたチャネルを
横切るように、第２のゲ−ト６および酸化膜７を積層し
て形成し、さらに、第２のゲ−ト電極６の側部上に絶縁
膜７１を形成して、図６に示した構造とする。Next, as shown in FIG. 4, after forming an insulating film 51 on the side wall of the first gate electrode 4, as shown in FIG. 5, it is defined by the first gate 4. The second gate 6 and the oxide film 7 are formed so as to cross the formed channel, and the insulating film 71 is further formed on the side portion of the second gate electrode 6 to form the structure shown in FIG. The structure shown in FIG.
【００１０】互いに対向する第２のゲ−ト電極６の間の
間隙と、互いに対向する第１のゲ−ト電極４の間の間隙
が重なった部分（図６において矢印ａで示した部分）
は、上記絶縁膜５、７１によって、第１のゲ−ト電極４
および第２のゲ−ト電極６からそれぞれ電気的に絶縁さ
れており、この部分を充填する第３のゲ−ト電極８を形
成し（図７）、さらに、図８に示したように、ソ−ス領
域９およびドレイン１０領域を形成した。第３のゲ−ト
電極８に与える電位によって、上記矢印ａによって示し
た微小領域のポテンシャルエネルギ−を制御できる。A portion where the gap between the second gate electrodes 6 facing each other and the gap between the first gate electrodes 4 facing each other overlap (the portion shown by an arrow a in FIG. 6).
Is formed by the insulating films 5 and 71.
And a third gate electrode 8 which is electrically insulated from the second gate electrode 6 and fills this portion, respectively (FIG. 7), and as shown in FIG. A source region 9 and a drain 10 region are formed. The potential energy of the minute region indicated by the arrow a can be controlled by the potential applied to the third gate electrode 8.
【００１１】このデバイスにおけるチャネルの構造を図
９に示す。図９において、（ａ）は本デバイスの断面図
で第１図（ｂ）の要部を示し、（ｂ）は本デバイスによ
って形成されるチャネルの上面図、（ｃ）はチャネルに
おけるポテンシャルを、それぞれ示す。図９からわかる
ように、チャネルにおけるトンネルバリアは、第２のゲ
−ト電極６の側部を覆う絶縁膜７１の厚さによって規定
されるので、その制御性は極めて良い。また、中央部の
量子ドット（微細チャネル）の長さは、互いに対向する
絶縁膜の間の間隙によって規定され、これは２つの第２
のゲ−ト電極６の間の間隙と第２のゲ−ト電極８の側部
を覆う絶縁膜７１の厚さによって定まるので、リソグラ
フィによって定まる最小寸法より、はるかに小さくする
ことができる。また量子ドットの幅も、長さ方向の寸法
と同様に定まるので、中央部の量子ドットの面積は１０
００ｎｍ2以下になり、その容量は１ａＦ程度になる。
従って電子１個の移動に伴う帯電エネルギ−の変化は、
８０ｍｅＶになる。これは室温における電子の熱エネル
ギ−２６ｍｅＶよりも十分に大きく、従って、外からの
エネルギ-の補償無しには、次の電子の移動は完全に禁
止されて、電流は流れない。このような現象がク−ロン
遮蔽と呼ばれる現象である。The structure of the channel in this device is shown in FIG. In FIG. 9, (a) is a cross-sectional view of the present device, showing a main part of FIG. 1 (b), (b) is a top view of a channel formed by the present device, (c) is a potential in the channel, Shown respectively. As can be seen from FIG. 9, the tunnel barrier in the channel is defined by the thickness of the insulating film 71 covering the side portion of the second gate electrode 6, and therefore its controllability is extremely good. Further, the length of the quantum dot (fine channel) in the central portion is defined by the gap between the insulating films facing each other, which is defined by the two second
Since it is determined by the gap between the gate electrodes 6 and the thickness of the insulating film 71 covering the side portion of the second gate electrode 8, it can be made much smaller than the minimum dimension determined by lithography. Moreover, since the width of the quantum dot is determined similarly to the dimension in the length direction, the area of the central quantum dot is 10
It becomes less than 00 nm 2 and the capacitance becomes about 1 aF.
Therefore, the change in charging energy due to the movement of one electron is
It becomes 80 meV. This is well above the thermal energy of an electron at room temperature-26 meV, so without compensation of the energy from the outside the movement of the next electron is completely forbidden and no current flows. Such a phenomenon is a phenomenon called Coulomb shielding.
【００１２】しかし、本発明では、第３のゲ−ト電極に
よって、孤立した量子ドットのポテンシャルを自由に変
化させることができる。すなわち、帯電エネルギ−の変
化分を補うことが可能である。このように、中央部の量
子ドットのポテンシャルを変えることによってク−ロン
遮蔽を制御し、量子ドットを介したチャネルにおける単
１電子のトンネル現象を制御することができる。However, in the present invention, the potential of the isolated quantum dot can be freely changed by the third gate electrode. That is, it is possible to compensate for the change in charging energy. Thus, by changing the potential of the central quantum dot, it is possible to control the Coulomb shielding and to control the tunneling phenomenon of the single electron in the channel via the quantum dot.
【００１３】図１０に、第３のゲ−トによる電流制御を
示す。中央の量子ドットの部分のエネルギ−レベルは、
帯電エネルギ−レベルである。ここで帯電エネルギ−レ
ベルを説明する。量子ドットの中に電子がＮ個入ってい
る時の帯電エネルギ−Ｅ（Ｎ）は、ドットの容量をＣと
して次のように表される。FIG. 10 shows current control by the third gate. The energy level of the central quantum dot is
The charging energy level. Here, the charging energy level will be described. The charging energy −E (N) when N electrons are contained in the quantum dot is expressed as follows, where C is the capacity of the dot.
【００１４】[0014]
【数１】 Ｅ(Ｎ)＝（Ｎｅ）2／２Ｃ ………数１ 従って、Ｎ個電子が入っているドットに（Ｎ＋１）番目
の電子が入るのに必要なエネルギ−Ｅｎは次のようにな
る。[Equation 1] E (N) = (Ne) 2 /2C........Equation 1 Therefore, the energy −En required to enter the (N + 1) th electron into a dot containing N electrons is as follows. become.
【００１５】[0015]
【数２】 Ｅｎ＝Ｅ(Ｎ＋１)−Ｅ(Ｎ)＝ｅ2／２Ｃ（Ｎ＋１／２） ………数２ これが、帯電エネルギ−レベルになる。また、この帯電
エネルギ−レベルの間隔は上記数２より、一定のｅ2／
２Ｃとなる。[Number 2] En = E (N + 1) -E (N) = e 2 / 2C (N + 1/2) ......... number 2 which is charging energy - a level. Further, the interval of this charging energy level is constant e 2 /
It becomes 2C.
【００１６】第３のゲ−ト電極の電圧ＶＧ３＝０［Ｖ］
の時に、図１０（ａ）の状態であったとすると、フェル
ミエネルギ−が帯電エネルギ−レベルと一致していない
ので、電流は流れない。第３のゲ−ト電圧を増大させて
ＶＧ３＝Ｖ１［Ｖ］になると、図１０（ｂ）に示したよ
うに、フェルミエネルギ−が帯電エネルギ−レベルと一
致し電流が流れる。以下同様にして、ＶＧ３＝Ｖ２
［Ｖ］では図１０（ｃ）に示したように電流が流れず、
ＶＧ３＝Ｖ３［Ｖ］では図１０（ｃ）電流が流れるの
で、図１１に示した電流−電圧特性が得られる。The voltage of the third gate electrode VG3 = 0 [V]
At that time, if the state is as shown in FIG. 10A, the Fermi energy does not match the charging energy level, so that no current flows. When the third gate voltage is increased to VG3 = V1 [V], the Fermi energy coincides with the charging energy level and a current flows, as shown in FIG. 10 (b). Similarly, VG3 = V2
At [V], no current flows as shown in FIG.
When VG3 = V3 [V], the current shown in FIG. 10C flows, so that the current-voltage characteristic shown in FIG. 11 is obtained.
【００１７】なお、本発明は、極微細構造において初め
て観測されうるクーロン遮蔽を利用し、従来は得られな
かった特性を有する新規な構造の半導体装置を可能とし
たものであるが、クーロン遮蔽については、例えば、ア
イビーエム・ジャーナル・オブ・リサーチ・アンド・デ
ィベロップメント、ボリューム３２、１９８８、ｐ．１
４４(IBM Journal of Research and development, vol.
32, 1988, p.144)に記載され、金属と絶縁物から構成さ
れる極微細な接合において起こるクーロン遮蔽という物
理現象が紹介されている。The present invention utilizes a Coulomb shield that can be observed for the first time in an ultrafine structure and enables a semiconductor device having a novel structure having characteristics that were not obtained in the past. Are, for example, IBM Journal of Research and Development, Volume 32, 1988, p. 1
44 (IBM Journal of Research and development, vol.
32, 1988, p. 144) and introduces a physical phenomenon called Coulomb shielding which occurs in an ultrafine junction composed of a metal and an insulator.
【００１８】[0018]
【実施例】〈実施例１〉比抵抗１０Ω・ｃｍのｐ型Ｓｉ
基板１の表面に、９００℃、３０分のウエット酸化法に
よって厚さ２０ｎｍの酸化シリコン膜を形成し、続いて
厚さ２００ｎｍの窒化シリコン膜を周知の気相成長法に
よって形成した。次に厚さ１μｍのレジスト膜を塗布法
によって形成し、周知の写真蝕刻法を用いて、素子を形
成すべき部分に上記窒化シリコン膜を残し、他の部分か
らは除去した。Example 1 Example 1 p-type Si having a specific resistance of 10 Ω · cm
A 20-nm-thick silicon oxide film was formed on the surface of the substrate 1 by a wet oxidation method at 900 ° C. for 30 minutes, and subsequently a 200-nm-thick silicon nitride film was formed by a known vapor phase epitaxy method. Next, a resist film having a thickness of 1 μm was formed by a coating method, and the well-known photo-etching method was used to leave the above silicon nitride film in a portion where an element is to be formed and remove it from other portions.
【００１９】次に、１１００℃、１５時間のウエット酸
化法によってＳｉ基板１の露出された部分を酸化し、図
２に示したように、素子分離領域２を形成した後、窒化
シリコン膜を除去し、さらに全面ウエットエッチングに
よって酸化シリコン膜を厚さ方向に２０ｎｍエッチして
Ｓｉ基板１の表面を露出させた。Next, the exposed portion of the Si substrate 1 is oxidized by a wet oxidation method at 1100 ° C. for 15 hours to form the element isolation region 2 as shown in FIG. 2 and then the silicon nitride film is removed. Then, the silicon oxide film was further etched by 20 nm in the thickness direction by wet etching on the entire surface to expose the surface of the Si substrate 1.
【００２０】図３に示したように、８５０℃、３０分の
ウエット酸化法によって厚さ１０ｎｍのゲート酸化膜３
を形成し、その上に厚さ５０ｎｍの多結晶シリコン膜を
形成し、８７５℃で２０分間リンを拡散した後、厚さ５
０ｎｍの酸化シリコン膜５を周知の気相成長法によって
全面に形成し、周知の写真蝕刻法とドライエッチングに
よって酸化シリコン膜５の不要部分を除去して所定の形
状とした。この酸化シリコン膜５をマスクに用いて、上
記多結晶シリコン膜の露出された部分をエッチし、第１
のゲート電極４を形成した。隣接する２つの第１のゲー
ト電極４の間隔は０．２μｍであった。As shown in FIG. 3, a gate oxide film 3 having a thickness of 10 nm is formed by a wet oxidation method at 850 ° C. for 30 minutes.
Is formed, a polycrystalline silicon film having a thickness of 50 nm is formed thereon, phosphorus is diffused at 875 ° C. for 20 minutes, and then a thickness of 5 is formed.
A 0 nm silicon oxide film 5 was formed on the entire surface by a well-known vapor phase growth method, and unnecessary portions of the silicon oxide film 5 were removed by a well-known photo-etching method and dry etching to form a predetermined shape. Using the silicon oxide film 5 as a mask, the exposed portion of the polycrystalline silicon film is etched to form a first film.
The gate electrode 4 of was formed. The distance between two adjacent first gate electrodes 4 was 0.2 μm.
【００２１】次に、厚さ５０ｎｍの酸化シリコン膜５１
を周知の気相成長法によって全面に形成した後、周知の
異方性ドライエッチングによって酸化シリコン膜５１を
全面エッチングし、図４に示したように、上記第１のゲ
ート電極４とその上の酸化シリコン膜５の側部上のみに
残し、他の部分からは除去した。隣接する酸化シリコン
膜５１の間の間隔は、０．１μｍであり、上記第１のゲ
ート電極４間の間隔０．２μｍより短くなった。Next, a silicon oxide film 51 having a thickness of 50 nm is formed.
Is formed on the entire surface by a known vapor phase growth method, and then the entire surface of the silicon oxide film 51 is etched by a known anisotropic dry etching. As shown in FIG. The silicon oxide film 5 was left only on the side parts and was removed from other parts. The space between the adjacent silicon oxide films 51 was 0.1 μm, which was shorter than the space 0.2 μm between the first gate electrodes 4.
【００２２】図５に示したように、厚さ１００ｎｍの多
結晶シリコン膜６を周知の気相成長法によって形成し、
８７５℃で２０分間リンを拡散した後、厚さ５０ｎｍの
酸化シリコン膜７を周知の気相成長法によって積層して
形成した。次に、周知の写真蝕刻法とドライエッチング
によって、上記酸化シリコン膜７を所定の形状にパター
ニングした後、この酸化シリコン膜７をマスクにして、
上記多結晶シリコン膜６の露出された部分をエッチし
て、第２のゲート電極６を形成した。隣接する２つの第
２のゲート電極６の間隔は０．２μｍであった。As shown in FIG. 5, a polycrystalline silicon film 6 having a thickness of 100 nm is formed by a known vapor phase growth method,
After phosphorus was diffused at 875 ° C. for 20 minutes, a silicon oxide film 7 having a thickness of 50 nm was laminated by a known vapor phase growth method. Next, after the silicon oxide film 7 is patterned into a predetermined shape by the well-known photo-etching method and dry etching, the silicon oxide film 7 is used as a mask,
The exposed portion of the polycrystalline silicon film 6 was etched to form the second gate electrode 6. The distance between two adjacent second gate electrodes 6 was 0.2 μm.
【００２３】厚さ５０ｎｍの酸化シリコン膜７１を周知
の気相成長法によって全面に形成した後、この酸化シリ
コン膜７１を周知の異方性ドライエッチングによって全
面エッチングし、図６に示したように、上記第２のゲー
ト電極６とその上の酸化シリコン膜７の側部上のみに残
し、他の部分からは除去した。隣接する酸化シリコン膜
７１の間の間隔は、０．１μｍであり、上記第２のゲー
ト電極６間の間隔０．２μｍより短くなった。After a silicon oxide film 71 having a thickness of 50 nm is formed on the entire surface by a known vapor phase growth method, the silicon oxide film 71 is entirely etched by a known anisotropic dry etching, as shown in FIG. The second gate electrode 6 and the silicon oxide film 7 on the second gate electrode 6 are left only on the side portions and removed from other portions. The distance between the adjacent silicon oxide films 71 was 0.1 μm, which was shorter than the distance 0.2 μm between the second gate electrodes 6.
【００２４】反転層の横方向の伸びおよび閾値電圧を調
整するため、加速電圧４０ｋＶでボロンイオンを打ち込
み、窒素雰囲気中で９００℃、１０分のドライブイン工
程を行った。ボロンイオンの打ち込み量は１×１０13個
／ｃｍ2としたが、打ち込み量は、閾値電圧の設定値に
応じて適宜選択される。In order to adjust the lateral extension and threshold voltage of the inversion layer, boron ions were implanted at an accelerating voltage of 40 kV, and a drive-in process was performed in a nitrogen atmosphere at 900 ° C. for 10 minutes. The implantation amount of boron ions was 1 × 10 13 / cm 2 , but the implantation amount is appropriately selected according to the set value of the threshold voltage.
【００２５】厚さ１００ｎｍの多結晶シリコン膜８を形
成し、リンを８７５℃で２０分間拡散した後、周知の写
真蝕刻法とドライエッチングによって多結晶シリコン膜
８の不要部分を除去し、図７に示したように、第３のゲ
ート電極８を形成した。After forming a polycrystalline silicon film 8 having a thickness of 100 nm and diffusing phosphorus at 875 ° C. for 20 minutes, unnecessary portions of the polycrystalline silicon film 8 are removed by a well-known photo-etching method and dry etching, and then, as shown in FIG. The third gate electrode 8 was formed as shown in FIG.
【００２６】その結果、第３のゲート８によって電位が
制御される量子ドットの大きさは約５０００ｎｍ2とな
り、帯電エネルギーは３０ｍｅＶになった。この値は室
温の熱エネルギーよりも大きく、そのため、上記のよう
に熱励起による伝導プロセスは禁止され、帯電エネルギ
−の制御による単一電子トンネリングの制御が可能にな
った。As a result, the size of the quantum dot whose potential was controlled by the third gate 8 was about 5000 nm 2 and the charging energy was 30 meV. This value is larger than the thermal energy at room temperature, so that the conduction process by thermal excitation is prohibited as described above, and the control of the single electron tunneling by controlling the charging energy becomes possible.
【００２７】次に、加速電圧４０ｋＶで砒素イオンを打
ち込んだ後、９００℃、１０分の窒素雰囲気中でのドラ
イブイン工程を行なって、図８に示したように、ソース
９、ドレイン１０を形成した。打ち込み量は１×１０15
個／ｃｍ2であった。砒素イオンの代わりにリンイオン
を用いても良い。Next, after implanting arsenic ions at an acceleration voltage of 40 kV, a drive-in process is performed in a nitrogen atmosphere at 900 ° C. for 10 minutes to form a source 9 and a drain 10 as shown in FIG. did. Driving amount is 1 × 10 15
The number was pieces / cm 2 . Phosphorus ions may be used instead of arsenic ions.
【００２８】その後、例えば厚さ２００ｎｍのＰＳＧ(P
hosphorous Silicate Glass)膜等の酸化シリコン膜を、
周知の気相成長法によって形成して層間絶縁膜とし、写
真蝕刻法とドライエッチングを用いてコンタクトホール
を形成した後、配線などを形成して、半導体装置を得
た。この半導体装置の電流−電圧特性を測定した結果、
図１１に示す伝導特性が得られた。Then, for example, a PSG (P
a silicon oxide film such as a hosphorous Silicate Glass)
A semiconductor device was obtained by forming an interlayer insulating film by a well-known vapor deposition method, forming contact holes using a photo-etching method and dry etching, and then forming wirings. As a result of measuring the current-voltage characteristics of this semiconductor device,
The conduction characteristics shown in FIG. 11 were obtained.
【００２９】本実施例においては、ｐ型基板を用いてｎ
チャネル電界効果型半導体装置を形成したが、ｎ型基板
を用いてｐチャネル電界効果型半導体装置を実現できる
ことはいうまでもない。In this embodiment, a p-type substrate is used for n
Although the channel field effect semiconductor device is formed, it goes without saying that a p channel field effect semiconductor device can be realized by using an n type substrate.
【００３０】〈実施例２〉本実施例は、基本的には実施
例１と同じであるが、第２のゲート電極６が、実施例１
では２つの電極から成っているのに対し、本実施例で
は、図１２に示したように、４つの電極からなっている
点が異なる。Example 2 This example is basically the same as Example 1, except that the second gate electrode 6 is different from Example 1.
In contrast to the two electrodes, the present embodiment is different in that it is composed of four electrodes as shown in FIG.
【００３１】この結果、本実施例は、実施例１では１つ
であった量子ドットが３つになる。量子ドットが複数直
列につながった場合に得られる利点は、その長さが長け
れば長いほど、周囲の電極の影響を受け難くなって、巨
視的な量子力学的トンネリングを抑えることができるこ
とであり、リ−ク電流を低減することが可能になる。ま
た、ある１つの電極をトンネルする１つの電子が、他の
電極のエネルギーに影響を及ぼすことなく、その電子が
所在する電極に対してのみ、その帯電エネルギーを変え
ることになり、接合列に電子を注入しやすくできる。こ
うしてク−ロン遮蔽による閾値電圧を小さくすることが
できる。As a result, in the present embodiment, the number of quantum dots, which was one in the first embodiment, becomes three. The advantage obtained when a plurality of quantum dots are connected in series is that the longer the quantum dot is, the less likely it is to be affected by the surrounding electrodes, and macroscopic quantum mechanical tunneling can be suppressed. It is possible to reduce the leak current. In addition, one electron tunneling through one electrode changes the charging energy only for the electrode where the electron is located without affecting the energy of the other electrode, and the electrons in the junction array are changed. Can be easily injected. In this way, the threshold voltage due to the Coulomb shielding can be reduced.
【００３２】なお、図１２は実施例１における図５に対
応し、それ以降は図１３および図１４に示した工程が続
くが、実施例１の場合とほぼ同様の工程なので、説明は
省略する。FIG. 12 corresponds to FIG. 5 in the first embodiment, and the steps shown in FIG. 13 and FIG. 14 follow after that, but since it is almost the same as the case of the first embodiment, the description thereof will be omitted. .
【００３３】〈実施例３〉本実施例は、基本的には実施
例１と同じであるが、実施例１では、２つの第２のゲー
ト電極に同一電位が与えられたのに対し、本実施例で
は、図１５に示したように、２つの第２のゲート電極６
が互いに独立し、これら２つの第２のゲート電極６に対
して、それぞれ独立に電位を与えることができる点が異
なる。独立に電位を与えることにより、量子ドットをは
さむ２つのトンネル接合部の容量の大小を、自由に制御
することができる。こうして、一方の接合容量を、他方
の接合容量よりはるかに大きくすることが可能になる。
この結果、ドレイン電圧を増大させていくと、図１８に
示したように、ク−ロン階段と呼ばれる階段状の電流−
電圧特性が得られる。これは、量子ドットをはさむ２つ
の接合容量が著しく異なる時のみに得られる特性であ
り、第２のゲ−トに対して同一の電位を与えた上記実施
例１，２では得られない特性である。この特性は、論理
回路を構成する際に有効となる特性である。<Third Embodiment> This embodiment is basically the same as the first embodiment, but in the first embodiment, the same potential is applied to the two second gate electrodes. In the embodiment, as shown in FIG. 15, two second gate electrodes 6 are used.
Are independent of each other, and different potentials can be independently applied to these two second gate electrodes 6. By independently applying the electric potential, it is possible to freely control the size of the capacitance of the two tunnel junction portions sandwiching the quantum dot. In this way, the junction capacitance of one can be made much larger than the junction capacitance of the other.
As a result, as the drain voltage is increased, as shown in FIG. 18, a staircase-shaped current called Coulomb staircase--
Voltage characteristics can be obtained. This is a characteristic that can be obtained only when the two junction capacitances sandwiching the quantum dot are significantly different, and is a characteristic that cannot be obtained in the above-described first and second embodiments in which the same potential is applied to the second gate. is there. This characteristic is a characteristic that is effective when forming a logic circuit.
【００３４】なお、図１５は上記実施例１における図５
に対応し、図１５の後は、図１６および図１７に示した
工程が続くが、これらの工程は、上記実施例１の場合と
同様であるので、説明は省略する。Note that FIG. 15 is the same as FIG. 5 in the first embodiment.
Corresponding to FIG. 15, the steps shown in FIGS. 16 and 17 are continued after FIG.
【００３５】〈実施例４〉本実施例の製造工程は、基本
的には上記実施例１〜３と同じであるが、図１９に示し
たように、第２のゲート電極を３つの部分６、６’、
６’’に分割し、それぞれの部分に独立して電位を与え
る構造とした点が異なる。第２のゲ−ト電極のうち、ソ
−ス端にあるものは入力ゲ−ト電極６’、ドレイン端に
あるものは出力ゲ−ト電極６’’になる。これらのゲ−
ト電極は、単一電荷の入力および出力を制御するもので
ある。<Embodiment 4> The manufacturing process of this embodiment is basically the same as that of Embodiments 1 to 3 above, but as shown in FIG. , 6 ',
The difference is that the structure is divided into 6 ″ and each part is independently given a potential. Of the second gate electrodes, the one at the source end serves as the input gate electrode 6'and the one at the drain end serves as the output gate electrode 6 ''. These games
The gate electrode controls the input and output of a single electric charge.
【００３６】図２２にゲ−トに与える駆動パルスを、図
２３に各時間におけるポテンシャル図を、それぞれ示し
た。図２３（ａ）は初期状態である。図２３（ｂ）に示
すように、ｔ＝ｔ１において入力ゲ−トが開き、量子ド
ットＤ１の電位が下がって、入力ゲ−ト下から電子ドッ
トＤ１への電子のトンネルが起こる。ドットの持つ容量
は十分に小さいので、電子が１個電子ドットＤ１にトン
ネルした際には、帯電エネルギ−の変化分だけ電子ドッ
トＤ１の電位が上昇する。この結果、次の電子のトンネ
ルはク−ロン遮蔽により禁止される。また図２２に示し
た駆動パルスからも明らかなように、電子ドットＤ２の
電位は高いままなので、電子ドットＤ１から電子ドット
Ｄ２への電子のトンネルはク−ロン遮蔽により禁止され
る。こうして、ｔ１＜ｔ＜ｔ２の間では電子は電子ドッ
トＤ１にトラップされる。次に、ｔ＝ｔ２になると、ク
ロック２がオンになり、電子ドットＤ２の電位が下が
る。すると、ク−ロン遮蔽の条件が破れ、電子ドットＤ
１から電子ドットＤ２への電子のトンネルが可能にな
る。勿論、電子ドットＤ２から電子ドットＤ３への電子
のトンネルはク−ロン遮蔽により禁止され、電子は電子
ドットＤ２にトラップされる。以上の動作を繰り返し
て、１個の電子が次から次へと順次転送される。FIG. 22 shows the drive pulse applied to the gate, and FIG. 23 shows the potential diagram at each time. FIG. 23A shows an initial state. As shown in FIG. 23 (b), at t = t1, the input gate is opened, the potential of the quantum dot D1 is lowered, and an electron tunnel occurs from under the input gate to the electron dot D1. Since the capacity of the dot is sufficiently small, when one electron tunnels to the electronic dot D1, the potential of the electronic dot D1 rises by the change of the charging energy. As a result, the next electron tunnel is prohibited by the Coulomb screening. Further, as is clear from the drive pulse shown in FIG. 22, the potential of the electron dot D2 remains high, so that electron tunneling from the electron dot D1 to the electron dot D2 is prohibited by the Coulomb shielding. Thus, the electrons are trapped in the electron dot D1 while t1 <t <t2. Next, when t = t2, the clock 2 is turned on, and the potential of the electronic dot D2 drops. Then, the condition for shielding the Coulomb is broken, and the electronic dot D
It becomes possible to tunnel electrons from 1 to the electron dot D2. Of course, tunneling of electrons from the electron dot D2 to the electron dot D3 is prohibited by the Coulomb shielding, and the electrons are trapped in the electron dot D2. By repeating the above operation, one electron is sequentially transferred from one to the next.
【００３７】本実施例を用いれば、極めて消費電力の低
い電荷転送装置が構成できる。本実施例はいわゆるシフ
トレジスタの一種と考えられ、記憶装置への応用が可能
である。By using this embodiment, a charge transfer device with extremely low power consumption can be constructed. This embodiment is considered as a kind of so-called shift register and can be applied to a storage device.
【００３８】なお、第３のゲート電極は、第２のゲート
電極の数とは無関係に共通とし、同一電位を印加しても
よいが、第２のゲート電極の数より１少ない数の第３の
ゲート電極を設け、これら複数の第３のゲート電極に、
それぞれ独立に電位を印加できるようにしてもよい。ま
た、図１９は上記実施例１における図５に対応し、図１
９の後は、図２０および図２１に示した工程が続くが、
これらの工程は、上記実施例１の場合と同様であるの
で、説明は省略する。The third gate electrode may be commonly used regardless of the number of the second gate electrodes and the same potential may be applied, but the number of the third gate electrodes is one less than the number of the second gate electrodes. And a plurality of third gate electrodes,
The potentials may be applied independently of each other. Further, FIG. 19 corresponds to FIG. 5 in the first embodiment, and FIG.
9 is followed by the steps shown in FIGS. 20 and 21,
These steps are the same as in the case of the above-described first embodiment, and thus the description thereof will be omitted.
【００３９】[0039]
【発明の効果】上記説明から明らかなように、本発明に
よれば、多量生産用のリソグラフィ技術を用いて、クー
ロン遮蔽に基づく単一電子トランジスタを構成すること
ができる。単一電子トランジスタは電子１個のトンネリ
ングを制御する究極の半導体装置であり、高集積化およ
び低消費電力化が可能であるという長所を有しているの
で、本発明の半導体装置およびこれを用いた論理回路
は、将来のＬＳＩ等に極めて有効である。本発明の特長
を利用して論理回路および記憶装置を構成しＬＳＩを構
成すれば、ＬＳＩの高集積化、低消費電力化が実現でき
る。As is apparent from the above description, according to the present invention, a single electron transistor based on Coulomb shielding can be constructed by using a lithographic technique for mass production. The single-electron transistor is the ultimate semiconductor device that controls the tunneling of one electron, and has the advantage that high integration and low power consumption are possible. The existing logic circuit is extremely effective for future LSIs and the like. If the logic circuit and the storage device are configured to configure the LSI by using the features of the present invention, high integration and low power consumption of the LSI can be realized.
【図１】本発明の上面および断面構造を示す図、FIG. 1 is a diagram showing a top surface and a cross-sectional structure of the present invention,
【図２】実施例１の製造工程を示す図、FIG. 2 is a diagram showing a manufacturing process of Example 1,
【図３】実施例１の製造工程を示す図、FIG. 3 is a diagram showing a manufacturing process of Example 1,
【図４】実施例１の製造工程を示す図、FIG. 4 is a diagram showing a manufacturing process of Example 1;
【図５】実施例１の製造工程を示す図、FIG. 5 is a diagram showing a manufacturing process of Example 1,
【図６】実施例１の製造工程を示す図、FIG. 6 is a diagram showing a manufacturing process of Example 1,
【図７】実施例１の製造工程を示す図、FIG. 7 is a view showing a manufacturing process of Example 1,
【図８】実施例１の製造工程を示す図、FIG. 8 is a view showing the manufacturing process of Example 1,
【図９】実施例１におけるチャネルとそのポテンシャル
を示す図、FIG. 9 is a diagram showing a channel and its potential in Example 1,
【図１０】実施例１の原理を説明するための図、FIG. 10 is a diagram for explaining the principle of Example 1;
【図１１】実施例１の電流−電圧特性を示す図、FIG. 11 is a diagram showing current-voltage characteristics of Example 1.
【図１２】実施例２の製造工程を示す図、FIG. 12 is a view showing the manufacturing process of Example 2,
【図１３】実施例２の製造工程を示す図、FIG. 13 is a view showing the manufacturing process of Example 2,
【図１４】実施例２の製造工程を示す図、14 is a diagram showing a manufacturing process of Example 2, FIG.
【図１５】実施例３の製造工程を示す図、FIG. 15 is a diagram showing a manufacturing process of Example 3;
【図１６】実施例３の製造工程を示す図、FIG. 16 is a view showing the manufacturing process of Example 3;
【図１７】実施例３の製造工程を示す図、FIG. 17 is a diagram showing a manufacturing process of Example 3;
【図１８】実施例３のドレイン電流−ドレイン電圧特性
を示す図、FIG. 18 is a diagram showing drain current-drain voltage characteristics of Example 3;
【図１９】実施例４の製造工程を示す図、FIG. 19 is a diagram showing a manufacturing process of Example 4;
【図２０】実施例４の製造工程を示す図、FIG. 20 is a diagram showing a manufacturing process of Example 4;
【図２１】実施例４の製造工程を示す図、FIG. 21 is a diagram showing a manufacturing process of Example 4;
【図２２】実施例４における駆動パルスを示す図、FIG. 22 is a diagram showing a drive pulse in Example 4,
【図２３】実施例４における各時間のポテンシャルを示
す図。FIG. 23 is a diagram showing the potential at each time in Example 4.
１…シリコン基板、 ２…素子分離
領域、３…第１ゲート酸化膜、 ４…第
１ゲート電極、５，５１…シリコン酸化膜、
６…第２ゲート電極、７，７１…シリコン酸化膜、
８…第３ゲート電極、９…ソース領域、
１０…ドレイン領域、６’…入力ゲ
−ト、 ６’’…出力ゲ−ト。1 ... Silicon substrate, 2 ... Element isolation region, 3 ... First gate oxide film, 4 ... First gate electrode, 5, 51 ... Silicon oxide film,
6 ... Second gate electrode, 7, 71 ... Silicon oxide film,
8 ... Third gate electrode, 9 ... Source region,
10 ... Drain region, 6 '... Input gate, 6''... Output gate.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location 9054-4M H01L 29/78 301 G
Claims (13)
導体基板の表面領域内に所定の間隔を介して互いに離間
して形成された上記第１導電型とは逆の第２導電型を有
するソース領域およびドレイン領域と、当該ソース領域
およびドレイン領域の間の上記半導体基板の表面上に形
成されたゲート絶縁膜と、当該ゲート絶縁膜上に第１の
間隙を介して互いに対向して形成された複数の第１のゲ
ート電極と、当該第１のゲート電極の上面および側面を
覆う第１の絶縁膜と、上記第１ゲート電極の上面上に上
記第１の絶縁膜を介して、上記第１のゲート電極とほぼ
直交し、第２の間隙を介して互いに対向して形成された
複数の第２のゲート電極と、当該第２のゲート電極の上
面および側面を覆う第２の絶縁膜と、当該第２の絶縁膜
上に形成され、上記第１および第２の間隙が交差する部
分を介して上記ゲート絶縁膜の上面に接する第３のゲー
ト電極を、少なくとも具備したことを特徴とする半導体
装置。1. A semiconductor substrate having a first conductivity type and a second conductivity type opposite to the first conductivity type formed in a surface region of the semiconductor substrate with a predetermined gap therebetween. A source region and a drain region, a gate insulating film formed on the surface of the semiconductor substrate between the source region and the drain region, and formed on the gate insulating film so as to face each other with a first gap therebetween. The plurality of first gate electrodes, a first insulating film that covers the upper surface and the side surface of the first gate electrode, and the first insulating film on the upper surface of the first gate electrode via the first insulating film. A plurality of second gate electrodes that are formed substantially orthogonal to the first gate electrode and face each other with a second gap therebetween, and a second insulating film that covers the upper surface and the side surface of the second gate electrode. And formed on the second insulating film, The third gate electrode in contact with the upper surface of the gate insulating film through a portion where the first and second gaps intersect, the semiconductor device being characterized in that at least provided.
の側面上に形成された、上記第２の絶縁膜の厚さによっ
て、チャネルのトンネル距離が規定されてあることを特
徴とする請求項１に記載の半導体装置。2. A tunnel distance of a channel is defined by the second gap and the thickness of the second insulating film formed on the side surface of the second gate electrode. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
ことを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein the tunnel distance is 0.1 μm or less.
側面上に形成された上記第１の絶縁膜の厚さによって、
チャネルの幅が規定されることを特徴とする請求項１か
ら３のいずれかに記載の半導体装置。4. The thickness of the first insulating film formed on the side surfaces of the first gap and the first gate electrode,
4. The semiconductor device according to claim 1, wherein the width of the channel is defined.
ことを特徴とする請求項４に記載の半導体装置。5. The semiconductor device according to claim 4, wherein the width of the channel is 0.1 μm or less.
あることを特徴とする請求項３から５のいずれかに記載
の半導体装置。6. The semiconductor device according to claim 3, wherein the area of the channel is 1000 m 2 or less.
位を印加する手段を有することを特徴とする請求項１ら
６のいずれかに記載の半導体装置。7. The semiconductor device according to claim 1, further comprising means for applying the same potential to the plurality of second gate electrodes.
互い独立して電位を印加する手段を有することを特徴と
する請求項１から６のいずれかに記載の半導体装置。8. The semiconductor device according to claim 1, further comprising means for applying a potential to each of the plurality of second gate electrodes independently of each other.
ゲートの数よりより１少ないことを特徴とする請求項１
ら８のいずれかに記載の半導体装置。9. The number of the third gate electrodes is one less than the number of the second gates.
9. The semiconductor device according to any one of 8).
して電位を印加する手段を有していることを特徴とする
請求項９に記載の半導体装置。10. The semiconductor device according to claim 9, further comprising means for independently applying a potential to the third gate electrode.
導体装置を具備したことを特徴とする論理回路若しくは
記憶装置。11. A logic circuit or a memory device comprising the semiconductor device according to claim 1. Description:
上に、第１の間隙を介して互いに対向して配置された複
数の第１のゲート電極および当該第１のゲート電極の上
面を覆う第１の絶縁膜を、ゲート絶縁膜を介して積層し
て形成する工程と、上記第１のゲート電極の側部上に第
１の側壁絶縁膜を形成する工程と、第２の間隙を介して
互いに対向して配置された複数の第２のゲート電極およ
び当該第２のゲート電極の上面を覆う第２の絶縁膜を、
上記第１の絶縁膜の上に上記第１のゲート電極とほぼ直
交して積層して形成する工程と、上記第２のゲート電極
の側部上に第２の側壁絶縁膜を形成する工程と、上記第
２の絶縁膜上から上記ゲート絶縁膜の露出された上面に
延伸する第３のゲート電極を形成する工程と、上記半導
体基板の表面領域に上記第１導電型とは逆の第２導電型
を有する不純物をドープしてソース領域およびドレイン
領域を形成する工程を、含むことを特徴とする半導体装
置の製造方法。12. A plurality of first gate electrodes arranged to face each other with a first gap therebetween and a top surface of the first gate electrode on a main surface of a semiconductor substrate having a first conductivity type. A step of stacking and forming a first insulating film covering the gate insulating film, a step of forming a first sidewall insulating film on a side portion of the first gate electrode, and a second gap. A plurality of second gate electrodes arranged to face each other with a second insulating film covering the upper surface of the second gate electrode,
A step of stacking and forming the first gate electrode on the first insulating film substantially orthogonal to the first gate electrode, and a step of forming a second sidewall insulating film on a side portion of the second gate electrode. A step of forming a third gate electrode extending from above the second insulating film to the exposed upper surface of the gate insulating film, and a second opposite to the first conductivity type in a surface region of the semiconductor substrate. A method of manufacturing a semiconductor device, comprising: a step of doping an impurity having a conductivity type to form a source region and a drain region.
絶縁膜を全面に形成した後、当該絶縁膜を異方性エッチ
ングして、上記第１若しくは第２のゲート電極の側部以
外の部分上に形成された上記絶縁膜を除去することによ
って形成されることを特徴とする請求項１２に記載の半
導体装置の製造方法。13. The first or second sidewall insulating film,
After the insulating film is formed on the entire surface, the insulating film is anisotropically etched to remove the insulating film formed on a portion other than the side portions of the first or second gate electrode. The method of manufacturing a semiconductor device according to claim 12, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5038412A JPH06252417A (en) | 1993-02-26 | 1993-02-26 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5038412A JPH06252417A (en) | 1993-02-26 | 1993-02-26 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252417A true JPH06252417A (en) | 1994-09-09 |
Family
ID=12524594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5038412A Pending JPH06252417A (en) | 1993-02-26 | 1993-02-26 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252417A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612233A (en) * | 1994-03-22 | 1997-03-18 | Siemens Aktiengesellschaft | Method for manufacturing a single electron component |
| US6901006B1 (en) * | 1999-07-14 | 2005-05-31 | Hitachi, Ltd. | Semiconductor integrated circuit device including first, second and third gates |
-
1993
- 1993-02-26 JP JP5038412A patent/JPH06252417A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612233A (en) * | 1994-03-22 | 1997-03-18 | Siemens Aktiengesellschaft | Method for manufacturing a single electron component |
| US6901006B1 (en) * | 1999-07-14 | 2005-05-31 | Hitachi, Ltd. | Semiconductor integrated circuit device including first, second and third gates |
| US7180774B2 (en) | 1999-07-14 | 2007-02-20 | Hitachi, Ltd. | Semiconductor integrated circuit device including first, second and third gates |
| US7366015B2 (en) | 1999-07-14 | 2008-04-29 | Renesas Technology Corp. | Semiconductor integrated circuit device, production and operation method thereof |
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