JPH06251599A - Semiconductor device - Google Patents

Abstract

PURPOSE:To reduce memory test time at the time of screening defective semicon ductor memories. CONSTITUTION:A switch 8 is connected to the supply line of a memory cell section. During a screening, a power supply Vcc (L) in the direction of peripheral circuits including logic circuits is left turned on by switching only a power supply Vcc (M) in the direction of the memory cells is turned off. Thus, the information written in the memory is attenuated as time goes by. At that time, a difference in storage keeping capability is observed between a normal semiconductor memory and a leaky defective semiconductor. The difference is detected by data lines D and D' and an effective screening is conducted for a semiconductor memory which has a smaller operating margin. During the screening, switching operation terminals of the testing switch 8 are connected to spare lead pins.

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、保持電流を常時流し続
けることにより情報の記憶を行う手段を有する半導体装
置に関し、特に量産上のバラツキによる不良半導体メモ
リ（動作マージンが小さい）をスクリーニングする技術
に適用して有効な技術に関するものである。 【０００２】 【従来の技術】従来技術のＳＲＡＭにおける動作安定性
及び動作マージンの測定は、以下のようなものがある。 【０００３】（１）特開昭６３−７６２００に記載のよ
うに、メモリセルの保持電流線上に外部より独立に電圧
を印加するための端子を設け、テスト時にメモリセルの
電圧を外部から制御し、通常動作の保持電流よりも低い
電圧をメモリセルに印加するこにより動作安定性及び動
作マージンを測定する。 【０００４】（２）特開昭５９−９８３８９に記載され
たように、外部からある信号が与えられない場合には通
常の動作電流をメモリセルに供給し、外部からある信号
が与えられた場合にはメモリセルの保持電流を変化させ
る手段を設け、テスト時に入力信号により、メモリセル
の電圧を強制的に変化させ、動作安定性及び動作マージ
ンを測定する。 【０００５】また、従来技術のＤＲＡＭにおける動作安
定性及び動作マージンの測定は、以下のようなものがあ
る。 【０００６】（１）特開昭６３−２３９３６８３に記載
されてるようにＤＲＡＭのメモリセルの記憶用キャパシ
タの一方の電極に供給するための電圧を形成する電圧発
生回路と前記一方の電極にテスト電圧を供給するための
電圧供給手段とをテスト時にスイッチングにより切り替
え、動作安定性及び動作マージンの測定をする。 【０００７】 【発明が解決しようとする課題】本発明者は、前記従来
技術を検討した結果、以下の問題点を見い出した。 【０００８】ＳＲＡＭの（１）の従来技術においては、
動作安定度及び動作マージンを測定する際に外部から検
査用の電圧を入力しているため、テスト時間が長くなり
測定時間効率が悪いという問題点がある。また、外部か
らの検査用の電圧を入力する装置が必要になるという問
題点もある。 【０００９】ＳＲＡＭの（２）の従来技術においては、
動作安定度及び動作マージンを測定する際に外部からの
入力信号により保持電流を強制的に変化させているた
め、ＳＲＡＭ（１）と同様に外部からの入力信号が必要
になり、テスト時間が長くなり測定時間効率が悪いとい
う問題点がある。また、信号入力装置が必要になるとい
う問題もある。 【００１０】ＤＲＡＭの（１）においては、テスト時に
は独立にメモリセルに電圧を供給できるようにスイッチ
ング回路設けているが、前記ＳＲＡＭの（１）と同様
に、テスト用の電圧は外部から供給されているという問
題点がある。 【００１１】本発明は、前記問題点を解決するためにな
されたものであり、本発明の目的は、半導体メモリの動
作マージンを測定する際にメモリのテスト時間を低減す
ることが可能な技術を提供することにある。 【００１２】本発明の他の目的は、不良半導体メモリ
（メモリの動作マージンが小さい）を測定する際に外部
からの入力装置を必要としない技術を提供することにあ
る。 【００１３】本発明の前記ならびにその他の目的及び新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。 【００１４】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。 【００１５】すなわち、スクリーニング用に半導体メモ
リのロジック回路等の周辺回路の電源をオンにした状態
でメモリセルの保持電流だけをある所定の時間切断する
テスト用付加回路を組み込む。 【００１６】また、このときのテスト用のスイッチの操
作端子をダミーのリードピンに接続する。 【００１７】 【作用】前述の手段によれば、保持電流を常時流し続け
ることにより情報の記憶を行う半導体装置において、該
半導体装置ロジック回路とメモリセルの共有電源をスク
リーニング時にロジック回路部分の電源をオンにした状
態でメモリセルの保持電流だけをある所定の時間切断す
るので、供給を断たれた時間メモリに書き込まれていた
情報は、時間の経過に伴い減衰してくる。このとき、正
常なメモリとリークのある不良メモリでは記憶保持能力
に差が生じてくる。これにより、動作マージンの小さい
メモリを効果的にスクリーニングする。また、スクリー
ニングはメモリセルの保持電流をある所定の時間オン，
オフさせる操作のみで行われるため、従来に比べ短時間
で効率の良いスクリーニングが可能になる。また、本特
性を応用すると初期特性での厳しい選別が可能となり、
バーンインで始めて不良検出している初期の不良予備軍
までも初期特性でスクリーニングできる利点もある。 【００１８】 【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。 【００１９】なお、実施例を説明する全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 【００２０】図１は、本発明の実施例のＳＲＡＭの概略
構成を示すブロック回路図である。Ｖｃｃは電源電圧、
１はメモリセルアレイ、２はデコーダ回路、３はアドレ
スバッファ回路、４は書き込みドライバ回路及びセンス
アンプ、５は出力バッファ回路、６は入力バッファ回
路、７はコントロールバッファ回路、８はテスト用付ス
イッチである。本実施例ではメモリセルアレイとその他
のロジック回路等の周辺回路（２〜７）の電源配線を電
気的に区別するテスト用スイッチ８をメモリセルアレイ
の電源供給配線上に設け、他のロジック回路等の周辺回
路の電源をオンにしたまま、メモリセルアレイの電源の
みを所定の時間切断し、記憶保持特性を測定可能として
いる。 【００２１】図１の点線で囲んだ部分のテスト用付スイ
ッチ８とメモリセルの構成を図２に示す。図２のＲは抵
抗、Ｑ１〜Ｑ４はＭＯＳトランジスタ、Ｗはワード線、
Ｄ，Ｄ´はデータ線を示す。図２において、電源電圧Ｖ
ｃｃは、メモリセルアレイとロジック回路等の周辺回路
とに分かれて供給されており、このうちメモリセルアレ
イの供給線にスイッチ８を接続し、スクリーニング時に
スイッチングによりロジック回路等の周辺回路方向の電
源Ｖｃｃ（Ｌ）をオンにしたまま、メモリセルアレイ方
向の電源Ｖｃｃ（Ｍ）のみを所定の時間切断することが
可能となる。これにより供給を断たれた時間メモリに書
き込まれていた情報は、時間の経過に伴い減衰してく
る。このとき、正常な半導体メモリとリークのある不良
半導体メモリでは記憶保持能力に差が生じてくる。この
差をデータ線Ｄ，Ｄ’で検出し、動作マージンの小さい
半導体メモリを効果的にスクリーニングする。また、こ
のときのテスト用スイッチ８のスイッチングの操作端子
は、予備のリードピンに接続するものとする（図示せ
ず）。スクリーニングはメモリセルの保持電流をある所
定の時間オン，オフさせる操作のみで行われるため、従
来に比べ短時間で効率の良いスクリーニングが可能にな
る。また、本特性を応用すると初期特性での厳しい選別
が可能となり、バーンインで始めて不良検出している初
期の不良予備軍までも初期特性でスクリーニングでき
る。なお、前記スイッチ８は、例えばＭＯＳトランジス
タを用いる。 【００２２】以上、本発明者によってなされた発明を実
施例んび基づき具体的に説明したが、本発明は前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。 【００２３】 【発明の効果】本願により開示される発明のうち、代表
的なものによって得られる効果を簡単に説明すれば、以
下の通りである。 【００２４】（１）メモリセルの電源とその他の周辺回
路の電源を分離することにより、周辺回路を動作状態の
まま、メモリセルの電源のみを切断することにより、動
作マージンの小さい半導体メモリを効果的にスクリーニ
ングすることができる。 【００２５】（２）スクリーニングはメモリセルの保持
電流をある所定の時間オン，オフさせる操作のみで行わ
れるため、従来に比べ短時間でスクリーニングが可能に
なる。 【００２６】（３）不良半導体メモリをスクリーニング
する際に外部からの入力装置を必要としないことであ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having means for storing information by keeping a holding current constantly flowing, and particularly to a defective semiconductor memory due to variations in mass production. The present invention relates to a technique which is effective when applied to a technique for screening (having a small operation margin). The measurement of operation stability and operation margin in a conventional SRAM is as follows. (1) As described in JP-A-63-76200, a terminal for independently applying a voltage from the outside is provided on the holding current line of the memory cell, and the voltage of the memory cell is controlled from the outside during the test. The operation stability and the operation margin are measured by applying a voltage lower than the holding current in the normal operation to the memory cell. (2) As described in JP-A-59-98389, when a certain signal is not applied from the outside, a normal operating current is supplied to the memory cell, and when a certain signal is applied from the outside. Is provided with a means for changing the holding current of the memory cell, and the voltage of the memory cell is forcibly changed by an input signal during the test, and the operation stability and the operation margin are measured. The operation stability and operation margin of the conventional DRAM are measured as follows. (1) As described in JP-A-63-2393683, a voltage generating circuit for forming a voltage for supplying one electrode of a storage capacitor of a memory cell of a DRAM and a test voltage for the one electrode. And the voltage supply means for supplying the voltage are switched by switching at the time of test to measure the operation stability and the operation margin. The present inventor has found the following problems as a result of examining the above-mentioned prior art. In the prior art of SRAM (1),
Since a test voltage is input from the outside when measuring the operation stability and the operation margin, there is a problem that the test time becomes long and the measurement time efficiency is poor. There is also a problem that a device for inputting an inspection voltage from the outside is required. In the prior art of SRAM (2),
Since the holding current is forcibly changed by the input signal from the outside when measuring the operation stability and the operation margin, the input signal from the outside is required as in the SRAM (1), and the test time is long. There is a problem that the measurement time efficiency is poor. There is also a problem that a signal input device is required. In the DRAM (1), a switching circuit is provided so that the voltage can be independently supplied to the memory cells at the time of the test, but like the SRAM (1), the test voltage is supplied from the outside. There is a problem that The present invention has been made to solve the above problems, and an object of the present invention is to provide a technique capable of reducing the test time of a memory when measuring the operation margin of the semiconductor memory. To provide. Another object of the present invention is to provide a technique which does not require an external input device when measuring a defective semiconductor memory (a memory operation margin is small). The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings. The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, an additional test circuit is incorporated to cut off only the holding current of the memory cell for a predetermined time while the peripheral circuits such as the logic circuit of the semiconductor memory are turned on for screening. Further, the operation terminal of the test switch at this time is connected to the dummy lead pin. According to the above-mentioned means, in a semiconductor device for storing information by constantly flowing a holding current, the power source of the logic circuit portion is turned on when screening the shared power source of the semiconductor device logic circuit and the memory cell. Since only the holding current of the memory cell is cut off for a predetermined time in the turned-on state, the information written in the memory when the supply is cut off is attenuated as time passes. At this time, there is a difference in memory retention capacity between a normal memory and a defective memory with a leak. As a result, the memory with a small operation margin is effectively screened. Further, the screening is to turn on the holding current of the memory cell for a predetermined time,
Since only the turning-off operation is performed, efficient screening can be performed in a shorter time than in the conventional case. In addition, if this characteristic is applied, it becomes possible to perform strict sorting with the initial characteristic,
There is also an advantage that even the initial defective reserve army that detects defects for the first time by burn-in can be screened with the initial characteristics. Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for explaining the embodiments, parts having the same function are designated by the same reference numerals and their repeated description will be omitted. FIG. 1 is a block circuit diagram showing a schematic configuration of an SRAM according to an embodiment of the present invention. Vcc is the power supply voltage,
1 is a memory cell array, 2 is a decoder circuit, 3 is an address buffer circuit, 4 is a write driver circuit and a sense amplifier, 5 is an output buffer circuit, 6 is an input buffer circuit, 7 is a control buffer circuit, and 8 is a switch with test. is there. In this embodiment, a test switch 8 for electrically distinguishing the power supply wirings of the peripheral circuits (2 to 7) such as the memory cell array and other logic circuits is provided on the power supply wirings of the memory cell array, and other test circuits such as other logic circuits are provided. Only the power supply of the memory cell array is cut off for a predetermined time while the power supply of the peripheral circuits is kept on, so that the memory retention characteristic can be measured. FIG. 2 shows the configuration of the switch with test 8 and the memory cell in the portion surrounded by the dotted line in FIG. In FIG. 2, R is a resistor, Q1 to Q4 are MOS transistors, W is a word line,
D and D'indicate data lines. In FIG. 2, the power supply voltage V
cc is supplied separately to the memory cell array and peripheral circuits such as logic circuits. Of these, a switch 8 is connected to the supply line of the memory cell array, and a power supply Vcc (in the direction of peripheral circuits such as logic circuits) is switched by switching during screening. It is possible to disconnect only the power supply Vcc (M) in the memory cell array direction for a predetermined time while keeping L) on. As a result, the information written in the time memory, the supply of which is cut off, is attenuated as time passes. At this time, there is a difference in memory retention capacity between a normal semiconductor memory and a defective semiconductor memory having a leak. This difference is detected by the data lines D and D ', and the semiconductor memory having a small operation margin is effectively screened. In addition, the switching operation terminal of the test switch 8 at this time is connected to a spare lead pin (not shown). Since the screening is performed only by the operation of turning on / off the holding current of the memory cell for a predetermined time, efficient screening can be performed in a shorter time than in the conventional case. In addition, if this characteristic is applied, it becomes possible to perform strict selection based on the initial characteristic, and it is possible to perform screening on the initial characteristic even for an initial defective reserve army that has detected a defect by burn-in. The switch 8 uses, for example, a MOS transistor. Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. (1) By separating the power supply of the memory cell from the power supply of other peripheral circuits, the peripheral circuit remains in the operating state, and only the power supply of the memory cell is cut off. Can be screened. (2) Since the screening is performed only by the operation of turning on / off the holding current of the memory cell for a predetermined time, the screening can be performed in a shorter time than the conventional case. (3) No external input device is required for screening a defective semiconductor memory.

【図面の簡単な説明】 【図１】 本発明の実施例のＳＲＡＭの概略構成を示す
ブロック回路図、 【図２】 図１の点線で囲んだ部分のテスト用付スイッ
チ８とメモリセルの回路構成図。 【符号の説明】 Ｖｃｃ・・・電源電圧、Ｖｃｃ（Ｌ）・・・ロッジク回路等の
周辺回路方向の電源、Ｖｃｃ（Ｍ）・・・メモリセル方向
の電源、１・・・メモリセルアレイ、２・・・デコーダ回路、
３・・・アドレスバッファ回路、４・・・書き込みドライバ回
路及びセンスアンプ、５・・・出力バッファ回路、６・・・入
力バッファ回路、７・・・コントロールバッファ回路、８・
・・テスト用付スイッチ、Ｒ・・・抵抗、 Ｑ１〜Ｑ４・・・Ｍ
ＯＳトランジスタ、Ｗ・・・ワード線、Ｄ，Ｄ’・・・データ
線。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block circuit diagram showing a schematic configuration of an SRAM according to an embodiment of the present invention, and FIG. 2 is a circuit of a test switch 8 and a memory cell surrounded by a dotted line in FIG. Diagram. [Explanation of Codes] Vcc ... Power supply voltage, Vcc (L) ... Power supply in the direction of peripheral circuits such as a lodge circuit, Vcc (M) ... Power supply in the memory cell direction, 1 ... Memory cell array, 2 ... Decoder circuits
3 ... Address buffer circuit, 4 ... Write driver circuit and sense amplifier, 5 ... Output buffer circuit, 6 ... Input buffer circuit, 7 ... Control buffer circuit, 8 ...
..Switches for test, R ... Resistance, Q1-Q4 ... M
OS transistor, W ... Word line, D, D '... Data line.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 Ｈ０１Ｌ 21/66 Ｗ 7630−4Ｍ (72)発明者 本橋 光一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification code Internal reference number FI Technical display location G11C 11/413 H01L 21/66 W 7630-4M (72) Inventor Koichi Motohashi Kodaira City, Tokyo Water supply 5-20-1 Honmachi, Hitachi Ltd. Semiconductor Division

Claims (1)

【特許請求の範囲】 【請求事項１】 保持電流を常時流し続けることにより
情報の記憶を行う手段を有する半導体装置において、該
半導体装置の周辺回路とメモリセルの共有電源をスクリ
ーニング時に前記周辺回路部分の電源をオンにした状態
でメモリセルの保持電流だけをある所定の時間切断する
テスト用付加回路を半導体チップ内のメモリセルの電源
供給線に設けたことを特徴とする半導体装置。 【請求事項２】 前記テスト用付加回路の操作端子は、
予備のリードピンに接続することを特徴とする請求項１
記載の半導体装置。What is claimed is: 1. In a semiconductor device having means for storing information by constantly flowing a holding current, the peripheral circuit portion of the peripheral circuit of the semiconductor device and a shared power supply of a memory cell are screened. 2. A semiconductor device, wherein a test additional circuit for cutting off only a holding current of a memory cell for a predetermined time with the power supply of the device is turned on is provided in a power supply line of the memory cell in the semiconductor chip. [Claim 2] The operation terminal of the additional test circuit is
2. The connection with a spare lead pin, according to claim 1.
The semiconductor device described.