JPH06244153A - Dry etching method - Google Patents

Abstract

PURPOSE:To obtain a method by which a very narrow contact hole can be formed by dry etching by feeding a mixed gas of CHF3, CF4, and CO to a reaction chamber and producing CO2 by depositing generated C on the side wall of the chamber so that the deposited C can react with generated O, and then, discharging the produced CO2 to the outside. CONSTITUTION:After depositing a gate oxide film 3 and polysilicon film on a P-type silicon substrate 1 on which an oxide film 2 is formed, an n<+>-type polysilicon film 4 is formed by diffusing P in the polysilicon film. A gate resist pattern 10 is formed by forming a CVD oxide film 5 on the film 4. Then an n<+>-type polysilicon film 4' and CVD oxide film 5' are formed by etching the films 4 and 5 by using the pattern 10 as a mask and a CVD oxide film 6 is formed on the entire surface of the substrate 1 after removing the pattern 10. Thereafter, side wall oxide films 6' are formed by etching the CVD film 6 and diffusion areas 12 are formed by implanting ions into the surface section of the substrate 1, and then, a BPSG film 7 is deposited. After forming the film 7, an opened contact resist pattern 11 is formed by heat treatment. Finally, highly selective etching is performed by using the pattern 11 as a mask.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ドライエッチング方法
に関し、特に、半導体基板の表面に下地膜、たとえばＢ
やＰを含まないシリコン酸化膜（以下、シリコン酸化膜
と記す）を介して形成されたＢＰＳＧに対して選択的に
ドライエッチングを行うドライエッチング方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method, and more particularly to a base film such as B on the surface of a semiconductor substrate.
The present invention relates to a dry etching method for selectively performing dry etching on BPSG formed through a silicon oxide film not containing P or P (hereinafter referred to as a silicon oxide film).

【０００２】[0002]

【従来の技術】近年、半導体装置においては、素子の高
集積化にともないその微細化が進んできている。そし
て、フォトリソグラフィー技術などの進歩にともないハ
ーフミクロン以下のパターン形成が実現されるにいたっ
ている。しかし、半導体装置の製造においては複数枚の
マスクの位置合わせを行うことにより素子を作成してい
るが、このマスクの位置合わせにおけるズレを０にする
ことはできず、各マスクの作成において位置合わせ余裕
をもたせる必要があり、その位置合わせ余裕の分だけ素
子が大きくなるため、微細化・高集積化を推し進める上
での障害となってきている。2. Description of the Related Art In recent years, the miniaturization of semiconductor devices has advanced along with the high integration of elements. Then, with the progress of photolithography technology and the like, pattern formation of half micron or less is realized. However, in the manufacture of a semiconductor device, elements are created by aligning a plurality of masks. However, the deviation in the alignment of the masks cannot be reduced to 0, and the alignment of each mask is made. It is necessary to have a margin, and the element becomes larger by the amount of the alignment margin, which is an obstacle to promoting miniaturization and high integration.

【０００３】特に、ＭＯＳＦＥＴにおいては、ゲート電
極とソース・ドレインのコンタクト形成領域との位置合
わせ余裕度が大きいために、素子の微細化が妨げられて
しまう。Particularly, in a MOSFET, since the alignment margin between the gate electrode and the source / drain contact forming regions is large, miniaturization of the device is hindered.

【０００４】そこで、近年、微細化および特性の向上を
目指して自己整合的に素子を形成できるプロセスの提案
が出されている。以下図面を参照しながら、上記した従
来のコンタクトの形成方法の一例について説明する。Therefore, in recent years, there has been proposed a process capable of forming an element in a self-aligned manner aiming at miniaturization and improvement of characteristics. An example of the conventional contact forming method described above will be described below with reference to the drawings.

【０００５】図６（ａ）〜（ｆ）は、従来のコンタクト
の形成方法の一例を示すためのＮチャンネルＭＯＳＦＥ
Ｔの作成方法の工程断面図である。まず、素子間絶縁分
離領域に素子分離酸化膜３０２を形成したＰ型シリコン
基板３０１に、ゲート酸化膜３０３とゲート電極配線と
なるｎ⁺ ポリシリコン膜３０４とゲート電極配線形成領
域にフォトリソグラフィー技術を用いてゲートレジスト
パターン３１０を形成する（同図ａ）。FIGS. 6A to 6F are N-channel MOSFE for showing an example of a conventional contact forming method.
FIG. 6 is a process cross-sectional view of a method of creating T. First, a photolithography technique is applied to a P-type silicon substrate 301 having an element isolation oxide film 302 formed in an element isolation isolation region, a gate oxide film 303, an n ⁺ polysilicon film 304 to be a gate electrode wiring, and a gate electrode wiring formation area. A gate resist pattern 310 is formed by using (a in the figure).

【０００６】次に、ゲートレジストパターン３１０をエ
ッチングマスクとしてｎ⁺ ポリシリコン膜３０４をエッ
チングしてゲート電極３０４′を形成した後、ゲートレ
ジストパターン３１０を除去して全面にシリコン酸化膜
であるＣＶＤ酸化膜３０６を形成する（同図ｂ）。Next, using the gate resist pattern 310 as an etching mask, the n ⁺ polysilicon film 304 is etched to form a gate electrode 304 ', then the gate resist pattern 310 is removed and the entire surface is CVD-oxidized as a silicon oxide film. A film 306 is formed (FIG. 8B).

【０００７】次に、異方性のドライエッチングによりＣ
ＶＤ酸化膜３０６をエッチングしてゲート電極３０４′
側面にサイドウォール酸化膜３０６′を形成する（同図
ｃ）。Next, by anisotropic dry etching, C
The VD oxide film 306 is etched to form a gate electrode 304 '.
A side wall oxide film 306 'is formed on the side surface (FIG. 7C).

【０００８】次に、ＭＯＳＦＥＴのソース・ドレイン領
域に、たとえばイオン注入などでＡｓを注入してｎ⁺ 拡
散領域３１２を形成した後、全面にＣＶＤによるＢＰＳ
Ｇ膜３０７を堆積して熱処理を行うことで表面をなだら
かに（フロー）し、コンタクト形成領域を開口したコン
タクトレジストパターン３１１を形成する（同図ｄ）。Next, As is implanted into the source / drain region of the MOSFET by, for example, ion implantation to form an n ⁺ diffusion region 312, and then BPS is formed on the entire surface by CVD.
The G film 307 is deposited and heat treatment is performed to make the surface gentle (flow) and form a contact resist pattern 311 having an opening in the contact formation region (FIG. 11D).

【０００９】次に、コンタクトレジストパターン３１１
をエッチングマスクとしてＢＰＳＧ膜３０７をドライエ
ッチングなどによりエッチングした後、コンタクトレジ
ストパターン３１１を除去してコンタクト部３０８を形
成する（同図ｅ）。Next, the contact resist pattern 311
After the BPSG film 307 is etched by dry etching or the like using the as a mask, the contact resist pattern 311 is removed to form a contact portion 308 (FIG. 8E).

【００１０】最後に、金属配線材であるＡ１を堆積して
コンタクト部を埋めた後レジストパターンを用いてＡ１
をエッチングしてＡ１配線３０９を形成し、ＭＯＳＦＥ
Ｔのソース・ドレインのコンタクト・配線を形成する
（同図ｆ）。Finally, A1 which is a metal wiring material is deposited to fill the contact portion, and then A1 is formed using a resist pattern.
Is etched to form A1 wiring 309, and the MOSFE
Source / drain contacts / wirings of T are formed (f in the same figure).

【００１１】ところが、図６を用いて説明した製造方法
ではコンタクトを介してｎ⁺ 領域３１２に接続されるＡ
１配線３０９とゲート配線３０４′とがショートしない
ようにするために、位置合わせズレやコンタクトの広が
りを考慮して、コンタクト部３０８のエッジとゲート配
線３０４′のエッジ間距離Ａとして０．５〜２μｍ必要
であった。However, in the manufacturing method described with reference to FIG. 6, A connected to the n ⁺ region 312 via the contact A
In order to prevent a short circuit between the first wiring 309 and the gate wiring 304 ', the distance A between the edge of the contact portion 308 and the edge of the gate wiring 304' is 0.5 to 0.5 in consideration of the positional deviation and the spread of the contact. 2 μm was required.

【００１２】上記問題に対し、近年、特開昭６１−１６
５７１号公報に示されるように、自己整合的にコンタク
ト・配線を形成するプロセスが提案されている。図７
（ａ）〜（ｆ）は従来の自己整合的にコンタクト・配線
を形成するプロセスを説明するための工程断面図であ
り、かつＮチャンネルＭＯＳＦＥＴの作成方法を説明す
るための図である。With respect to the above problems, in recent years, Japanese Patent Laid-Open No. 61-16
As disclosed in Japanese Patent No. 571, a process for forming contacts / wirings in a self-aligned manner has been proposed. Figure 7
(A)-(f) is process sectional drawing for demonstrating the conventional process of forming a contact and wiring by self-alignment, and is a figure for demonstrating the manufacturing method of N channel MOSFET.

【００１３】まず、素子間絶縁分離領域に素子分離酸化
膜４０２を作成したＰ型シリコン基板４０１に、ゲート
酸化膜４０３とゲート電極配線となるｎ⁺ ポリシリコン
膜４０４を形成した後、ｎ⁺ ポリシリコン膜４０４上に
ＣＶＤ窒化膜４０５を形成し、ゲート電極配線形成領域
にゲートレジストパターン４１０を形成する（同図
ａ）。[0013] First, the P-type silicon substrate 401 that created the element isolation oxide film 402 in the element between the isolation region, after forming the n ⁺ polysilicon film 404 serving as a gate oxide film 403 and the gate electrode wiring, the n ⁺ poly A CVD nitride film 405 is formed on the silicon film 404, and a gate resist pattern 410 is formed in the gate electrode wiring formation region (a in the figure).

【００１４】次に、ゲートレジストパターン４１０をエ
ッチングマスクとしてｎ⁺ ポリシリコン膜４０４とＣＶ
Ｄ窒化膜をエッチングしてｎ⁺ ポリシリコン膜４０４′
およびＣＶＤ窒化膜４０５′を形成した後、ゲートレジ
ストパターン４１０を除去して全面にシリコン窒化膜で
あるＣＶＤ窒化膜４０６を形成する（同図ｂ）。Next, using the gate resist pattern 410 as an etching mask, the n ⁺ polysilicon film 404 and CV are formed.
The D nitride film is etched to form an n ⁺ polysilicon film 404 '.
After the CVD nitride film 405 'is formed, the gate resist pattern 410 is removed and a CVD nitride film 406 which is a silicon nitride film is formed on the entire surface (FIG. 8B).

【００１５】次に、異方性のドライエッチングによりＣ
ＶＤ窒化膜４０６をエッチングしてｎ⁺ ポリシリコン膜
４０４′およびＣＶＤ窒化膜４０５′の側面にサイドウ
ォール窒化膜４０６′を形成する（同図ｃ）。Next, by anisotropic dry etching, C
The VD nitride film 406 is etched to form a sidewall nitride film 406 'on the side surfaces of the n ⁺ polysilicon film 404' and the CVD nitride film 405 '(FIG. 7C).

【００１６】次に、ソース・ドレイン領域にイオン注入
などでＡｓを注入してｎ⁺ 拡散領域４１２を形成した
後、全面にＣＶＤによるＰＳＧ膜４０７を堆積して熱処
理を行うことで表面をなだらかに（フロー）した後、コ
ンタクト形成領域を開口したコンタクトレジストパター
ン４１１を形成する（同図ｄ）。Then, As is implanted into the source / drain regions by ion implantation or the like to form n ⁺ diffusion regions 412, a PSG film 407 is deposited on the entire surface by CVD and heat treatment is performed to gently smooth the surface. After (flow), a contact resist pattern 411 having an opening in the contact formation region is formed (FIG. 8D).

【００１７】次に、コンタクトレジストパターン４１１
をエッチングマスクとしてシリコン窒化膜に対して選択
性のある条件でＰＳＧ膜４０７をエッチングした後、コ
ンタクトレジストパターン４１１を除去してコンタクト
部４０８を形成する（同図ｅ）。Next, the contact resist pattern 411.
The PSG film 407 is etched under conditions that are selective to the silicon nitride film using as a mask for etching, and then the contact resist pattern 411 is removed to form a contact portion 408 (FIG. 8E).

【００１８】最後に、金属配線材であるＡ１を堆積して
コンタクト部を埋めた後レジストパターンを用いてＡ１
をエッチングしてＡ１配線４０９を形成し、ＭＯＳＦＥ
Ｔのソース・ドレインのコンタクト・配線を形成すると
いうものであった。（同図ｆ） このコンタクト部４０８形成の際、ゲート電極配線とな
るであるｎ⁺ ポリシリコン膜４０４′はＣＶＤ窒化膜４
０５′とサイドウォール窒化膜４０６′に覆われてお
り、シリコン窒化膜と選択性のあるエッチング（たとえ
ばフッ酸によるエッチング）を行っているのでシリコン
窒化膜がエッチングストッパーになり、コンタクトの開
口部がｎ⁺ ポリシリコン膜４０４′上に重なってもｎ⁺
ポリシリコン膜４０４′とＡ１配線４０９がシュートす
ることがなく、ゲート電極配線に対し自己整合的にコン
タクトが形成できるというものである。Finally, A1 which is a metal wiring material is deposited to fill the contact portion, and then A1 is formed using a resist pattern.
Is etched to form A1 wiring 409, and the MOSFE
The T source / drain contact / wiring was formed. (F in the same figure) At the time of forming this contact portion 408, the n ⁺ polysilicon film 404 ′ which will be the gate electrode wiring is the CVD nitride film 4
05 'and the side wall nitride film 406', and the selective etching with the silicon nitride film (for example, etching with hydrofluoric acid) is performed, so that the silicon nitride film serves as an etching stopper and the contact opening is formed. Even if it overlaps the n ⁺ polysilicon film 404 ′, n ⁺
The polysilicon film 404 'and the A1 wiring 409 do not shoot, and a contact can be formed in a self-aligned manner with respect to the gate electrode wiring.

【００１９】[0019]

【発明が解決しようとする課題】しかしながら、前述し
た図７に示した特開昭６１−１６５７１号公報記載の半
導体装置の製造方法では、コンタクトのエッチングにお
いてＣＶＤ窒化膜４０５′およびサイドウォール窒化膜
４０６′のシリコン窒化膜とＰＳＧ４０７との選択性が
必要であるが、特開昭６１−１６５７１号公報において
エッチング方法が記述されていないため、一般的な技術
としてフッ酸によるウェットエッチングを行っているも
のと思われる。However, in the method of manufacturing a semiconductor device described in Japanese Patent Application Laid-Open No. 61-16571 shown in FIG. 7 described above, the CVD nitride film 405 'and the sidewall nitride film 406 are used in contact etching. However, since the etching method is not described in Japanese Patent Laid-Open No. 61-16571, wet etching with hydrofluoric acid is performed as a general technique. I think that the.

【００２０】つまり、フッ酸（たとえばＨＦ＋Ｈ₂ Ｏや
ＨＦ＋ＮＨ₄ Ｆなど）をもちてＰＳＧ膜４０７をエッチ
ングすると、ＰＳＧなどの酸化膜に対してシリコン窒化
膜のエッチングレートが非常に低いため、選択的にＰＳ
Ｇ膜４０７がエッチングでき、自己整合コンタクトはで
きるというものである。しかしフッ酸によるウェットエ
ッチングは等方的なエッチングになるため、仕上がりの
コンタクトサイズはレジストマスクのサイズよりもＰＳ
Ｇ４０７の膜厚分以上大きくなり、たとえば０．８μｍ
のＰＳＧを用いる場合にはコンタクトサイズはマスクサ
イズよりもおよそ２μｍ程度大きくなってしまう。この
ため、２μｍ以下のサイズでのコンタクト形成ができな
いという微細化を図る上で大きな問題を生じる。That is, when the PSG film 407 is etched with hydrofluoric acid (for example, HF + H ₂ O and HF + NH ₄ F), the etching rate of the silicon nitride film is very low with respect to the oxide film such as PSG. To PS
The G film 407 can be etched and a self-aligned contact can be made. However, since wet etching with hydrofluoric acid is isotropic, the finished contact size is larger than the resist mask size by PS.
It becomes larger than the film thickness of G407, for example, 0.8 μm.
When the PSG is used, the contact size becomes larger than the mask size by about 2 μm. For this reason, a large problem arises in achieving miniaturization in which a contact cannot be formed in a size of 2 μm or less.

【００２１】また、ＰＳＧ膜４０７のエッチングが、ド
ライエッチングであると仮定した場合、特に記述が無い
ので一般に用いられているシリコン酸化膜ドライエッチ
ングであると考えることもできるが、通常のシリコン酸
化膜のドライエッチングでは、ＣＨＦ₃ とＣＦ４の混合
ガスやＣＨＦ₃ とＯ₂ の混合ガスが広く用いられており
（その他のとしてはＣ₂ Ｆ₆ ，Ｃ₄ Ｆ₈ ，ＣＨ₂ Ｆ₂ な
どであり添加ガスとしてはＡｒ，Ｈｅ，Ｈ₂ などがあ
る）、前記の混合ガス系ではシリコン酸化膜とシリコン
窒化膜の選択比はせいぜい３しか取れない他、選択比が
３程度でる条件でさえも、シリコン酸化膜のエッチング
と反応生成物のバランスが不安定であるため、実使用で
きる条件範囲は非常に狭いものである。そして、選択比
３程度のエッチング条件では、ｎ⁺ ポリシリコン膜４０
４′とＣＶＤ窒化膜４０５′の膜厚分ＰＳＧをエッチン
グすると、ＣＶＤ窒化膜４０５′が一部なくなってしま
い、ｎ⁺ ポリシリコン膜４０４′とＡ１配線４０９がシ
ョートしてしまい、目的の自己整合コンタクトが形成で
きない。If the etching of the PSG film 407 is assumed to be dry etching, it can be considered that it is a commonly used silicon oxide film dry etching because there is no particular description, but a normal silicon oxide film is used. In dry etching, a mixed gas of CHF ₃ and CF 4 or a mixed gas of CHF ₃ and O ₂ is widely used (others are C ₂ F ₆ , C ₄ F ₈ , CH ₂ F _{2 and the} like). The gases include Ar, He, H ₂ and the like), and in the above mixed gas system, the selection ratio of the silicon oxide film and the silicon nitride film can be at most 3 and even if the selection ratio is about 3, Since the balance between the etching of the oxide film and the reaction product is unstable, the range of conditions that can be actually used is very narrow. Then, under the etching conditions with a selection ratio of about 3, the n ⁺ polysilicon film 40
When the PSG is etched by the film thickness of 4'and the CVD nitride film 405 ', the CVD nitride film 405' is partially lost, and the n ⁺ polysilicon film 404 'and the A1 wiring 409 are short-circuited, and the desired self-alignment is performed. Contact cannot be formed.

【００２２】以上のように特開昭６１−１６５７１号公
報の半導体装置の製造方法では、通常のエッチングを用
いるだけでは２μｍ以下の自己整合的なコンタクトを形
成することができない。As described above, in the method of manufacturing a semiconductor device disclosed in Japanese Patent Laid-Open No. 61-16571, it is not possible to form a self-aligned contact of 2 μm or less only by using ordinary etching.

【００２３】さらに、ゲート酸化膜４０３とｎ⁺ ポリシ
リコン膜４０４′の界面の端にサイドウォール窒化膜４
０６′が形成されているため、ゲート酸化膜が薄い場合
にはＣＶＤ窒化膜４０６の堆積時やＰＳＧ膜平坦化の熱
処理（フロー）時における熱膨脹・収縮率の違いによる
応力が、ゲート酸化膜にかかり、ゲート酸化膜の特性劣
化や信頼性低下が起こるという問題を生じる。また、ｎ
⁺ ポリシリコン膜４０４′上のＣＶＤ窒化膜４０５′に
おいても同様の応力を生じるためゲート酸化膜に悪影響
を与える。Further, the sidewall nitride film 4 is formed at the end of the interface between the gate oxide film 403 and the n ⁺ polysilicon film 404 '.
Since 06 'is formed, when the gate oxide film is thin, the stress due to the difference in thermal expansion / contraction rate during the deposition of the CVD nitride film 406 or the heat treatment (flow) for flattening the PSG film causes the gate oxide film to undergo stress. This causes a problem that the characteristics of the gate oxide film are deteriorated and the reliability is lowered. Also, n
^A similar stress is also generated in the CVD nitride film 405 'on the polysilicon film 404', which adversely affects the gate oxide film.

【００２４】本発明は上記問題点に鑑み、微細（２μｍ
以下）なコンタクト形成において、自己整合可能なコン
タクトの形成方法を提供するものである。In view of the above problems, the present invention has a fineness (2 μm).
In the following contact formation, a method of forming a contact capable of self-alignment is provided.

【００２５】[0025]

【課題を解決するための手段】上記問題点を解決するた
めに本発明のドライエッチング方法は、反応室内に載置
された半導体基板表面に形成されているＢＰＳＧ膜に対
して選択的にドライエッチングを行うドライエッチング
方法であって、上記反応室内にＣＨＦ₃ とＣＦ ₄ とＣＯ
との混合ガスを供給して上記ＢＰＳＧ膜に対して選択的
にドライエッチングを行い、前記ドライエッチング時
に、上記ＢＰＳＧ膜と上記混合ガス中のＣＨＦ₃ および
ＣＦ₄ との反応により発生するＣを上記半導体基板のエ
ッチング側壁に堆積させるとともに、前記反応により発
生するＯを上記混合ガス中のＣＯと反応させてＣＯ₂ を
生成させ、前記ＣＯ₂ を上記反応室の外部へ排出するこ
とにより、ＢＰＳＧ膜エッチングにおいてシリコン酸化
膜に対して高い選択性を得るという方法とするものであ
る。[Means for Solving the Problems] To solve the above problems
For the dry etching method of the present invention,
To the BPSG film formed on the surface of the formed semiconductor substrate.
Dry etching for selective dry etching
CHF in the reaction chamber₃And CF _FourAnd CO
Selective for the BPSG film by supplying a mixed gas of
Dry etching is performed on the
And CHF in the mixed gas with the BPSG film.₃and
CF_FourC generated by the reaction with
It is deposited on the etching side wall and generated by the above reaction.
By reacting the produced O with CO in the mixed gas, CO₂To
To generate CO₂To the outside of the reaction chamber.
As a result, the silicon oxidation in the BPSG film etching
The method is to obtain high selectivity for the membrane.
It

【００２６】[0026]

【作用】本発明は上記した方法によって、以下に記す作
用により本発明のドライエッチング方法を達成する。The present invention achieves the dry etching method of the present invention by the above-described methods, by the operations described below.

【００２７】まず、従来より知られているＣＨＦ₃ およ
びＣＦ₄ ガスにおけるＢＰＳＧ膜のドライエッチングに
おいて、！ＣＨＦ₃ およびＣＦ₄ ガスが反応室内で高周
波電力などにより（式１）に示されるように分解され、
（式１）により生成されたＦがＢＰＳＧ膜の構成要素で
あるＳｉＯ₂ やＢ₂ Ｏ₃ やＰ₂ Ｏ₅ と（式２）で示され
る反応を起こし、ＳｉＦ ₄ やＢ₂ Ｆ₆ やＰＦ₃ になり、
気化し反応容器外へ排出されることによりＢＰＳＧ膜が
エッチングされる。ただし、ガスの分解では（式１）に
示される以外にも、ＣＦ₃ やＣＦ₂ やＣＦあるいはＨの
結合した中間的な物質や、さらにはこれらのイオン化し
た物質も生成される。First, the conventionally known CHF₃And
And CF_FourFor dry etching of BPSG film in gas
Aside! CHF₃And CF_FourGas is high in the reaction chamber
It is decomposed by wave power etc. as shown in (Equation 1),
F generated by (Equation 1) is a constituent element of the BPSG film.
Some SiO₂And B₂O₃And P₂O_FiveAnd (Equation 2)
Reacts with SiF _FourAnd B₂F₆And PF₃become,
By vaporizing and discharging it out of the reaction vessel, the BPSG film
Is etched. However, in the case of gas decomposition,
CF other than shown₃And CF₂Or CF or H
Bound intermediate substances, and even their ionization
Substances are also produced.

【００２８】（式１） ＣＨＦ₃ →Ｃ↓＋Ｈ＋３Ｆ ＣＦ₄ →Ｃ↓＋４Ｆ （式２） ＳｉＯ₂ ＋４Ｆ→ＳｉＦ₄ ↑２Ｏ Ｂ₂ Ｏ₃ ＋６Ｆ→Ｂ₂ Ｆ₆ ↑３Ｏ Ｐ₂ Ｏ５＋６Ｆ→２ＰＦ₃ ↑＋５Ｏ， ″（式１）によるガスの分解によりＣ（あるいはＣとＨ
の結合したもの）が基板全面（ＢＰＳＧ膜表面およびエ
ッチング側壁）に堆積する。(Formula 1) CHF ₃ → C ↓ + H + 3F CF ₄ → C ↓ + 4F (Formula 2) SiO ₂ + 4F → SiF ₄ ↑ 2O B ₂ O ₃ + 6F → B ₂ F ₆ ↑ 3O P ₂ O5 + 6F → 2PF ₃ ↑ C (or C and H due to gas decomposition by + 5O, ″ (equation 1)
Combined) are deposited on the entire surface of the substrate (the surface of the BPSG film and the etching sidewall).

【００２９】＃プラズマにより励起されたイオンがＤＣ
成分により加速されて基板に入射するため、水平面のＣ
などの堆積膜は、イオンによるエネルギーによりスパッ
タエッチングされたり（式３）に示す化学反応を起こし
て除去され、エッチング側壁にのみＣが堆積する。# The ions excited by the plasma are DC
Since it is accelerated by the component and enters the substrate, C on the horizontal plane
The deposited film such as is removed by sputter etching by energy of ions or by causing a chemical reaction shown in (Equation 3), and C is deposited only on the etching sidewall.

【００３０】（式３） Ｃ＋４Ｆ→ＣＦ₄ ↑ ＄（式１）により生成されたＣと（式２）の反応によっ
て発生するＯが、一部（式４）に示す様な反応によりＣ
ＯまたはＣＯ₂ となって反応室外に排出される。(Equation 3) C + 4F → CF ₄ ↑ $ C generated by (Equation 1) and O generated by the reaction of (Equation 2) are partially converted into C by the reaction as shown in (Equation 4).
O or CO ₂ is discharged outside the reaction chamber.

【００３１】（式４） Ｃ＋Ｏ→ＣＯ↑ ＣＯ＋Ｏ→ＣＯ₂ ↑ の反応が行われており、前記“＃＄により堆積するＣの
量と除去能力とのバランスをとってＢＰＳＧ膜をエッチ
ングする。つまり、エッチング膜がＢＰＳＧ膜である場
合にはエッチング反応によりＯが発生するため、＄で記
したようにＯがＣと反応して排出されるためＣの堆積が
少なく、”の反応で除去できる程度の量しか堆積しない
ためにＢＰＳＧ膜のエッチングは進行するが、エッチン
グ膜がＳｉである場合にはエッチングにともなって発生
するＯが無いため、Ｃの堆積が多くなり、Ｓｉのエッチ
ングが進行せず、ＢＰＳＧ膜とＳｉとの選択比が取れる
というものである。(Equation 4) The reaction of C + O → CO ↑ CO + O → CO ₂ ↑ is carried out, and the BPSG film is etched by balancing the amount of C deposited by "# $" and the removal ability. , When the etching film is a BPSG film, O is generated by the etching reaction, so that O reacts with C and is discharged as described by $, so that the amount of C deposited is small and can be removed by the reaction of " However, when the etching film is Si, there is no O generated during the etching, so that the amount of C is increased and the etching of Si does not proceed. , A BPSG film and Si can be selected.

【００３２】さらに、結合エネルギー的にみて、Ｓｉ−
Ｆ：１３２、Ｓｉ−Ｏ：１９１、Ｂ−Ｆ：１８１、Ｂ−
Ｏ：１９３、Ｐ−Ｆ：１０５、Ｐ−Ｏ：１４３（単位Ｋ
ｃａｌ／ｍｏｌ）であるので、ＣＨＦ₃ やＣＦ₄ による
ドライエッチングでは、ＳｉとＦの反応よりもＢやＰと
Ｆの反応が起こりやすく、ＢＰＳＧ膜のエッチング速度
はシリコン酸化膜に比べて通常１．５から３倍にもなる
（通常のシリコン酸化膜ドライエッチングと同様）。こ
のため、ＢＰＳＧ膜のエッチング時の方がシリコン酸化
膜のエッチング時よりも多くＯを放出することになる。Further, in terms of binding energy, Si-
F: 132, Si-O: 191, BF: 181, B-
O: 193, PF: 105, P-O: 143 (unit: K
cal / mol), dry etching with CHF ₃ or CF ₄ is more likely to cause a reaction between B and P with F than with a reaction between Si and F, and the etching rate of the BPSG film is usually less than that of a silicon oxide film. 0.5 to 3 times as much (similar to normal silicon oxide dry etching). Therefore, more O is released when the BPSG film is etched than when the silicon oxide film is etched.

【００３３】ここで、前述の反応系に添加して、このＣ
Ｏとシリコン酸化膜から放出されるＯとを反応させＣＯ
₂ を生成させることにより、ＣＨＦ₃ およびＣＦ₄ の混
合ガスより生成されるＣがシリコン酸化膜から放出され
るＯと反応してＣＯになることを防いで堆積するＣの量
を増やす。このとき、ＢＰＳＧ膜の場合には、先述のよ
うにより多くのＯを放出しているため、Ｃの堆積より少
なくなる。Here, this C was added to the above reaction system.
CO reacts with O released from the silicon oxide film
By generating ₂ , the C generated from the mixed gas of CHF ₃ and CF ₄ is prevented from reacting with O released from the silicon oxide film to become CO, and the amount of C deposited is increased. At this time, in the case of the BPSG film, since more O is released as described above, the amount is smaller than the amount of C deposited.

【００３４】また、Ｃ−Ｆ：１３２、Ｃ−Ｈ：８１、Ｃ
−Ｃ：１４５、Ｓｉ−Ｓｉ：７８（Ｋｃａｌ／ｍｏｌ）
であり、これらの結合に比べＣ−Ｏ：２５７と非常に大
きいため、ＣＯを添加してもＣＯ自身は分解されること
がなく、直接堆積膜となるＣやＣを除去するＯを発生さ
せることはないので、ＣＯの添加によってＣＨＦ₃ やＣ
Ｆ₄ の分圧が低下する他は反応容器内の状態が変化する
ことはない。C-F: 132, C-H: 81, C
-C: 145, Si-Si: 78 (Kcal / mol)
Since CO is 257, which is extremely large compared to these bonds, CO itself is not decomposed even when CO is added, and C that directly becomes a deposited film and O that removes C is generated. Since there is no such thing, the addition of CO causes CHF ₃ and C
The state in the reaction vessel does not change except that the partial pressure of F ₄ is lowered.

【００３５】前述の特性について、その一例として、有
磁場ＲＩＥにおけるエッチング特性の実験データを図３
から図５に示す。図３は、ＢＰＳＧ膜とシリコン酸化膜
（図中ではＳｉＯ₂ と記載）エッチングにおけるＣＯガ
ス流量依存性を示しており、ＣＨＦ₃ ：５０ｃｃｍ，Ｃ
Ｆ₄ ：５ｃｃｍ，圧力：６０ｍＴｏｒｒ，磁場強度：８
０Ｇａｕｓｓ，高周波電力（１３．５６ＭＨｚ）６００
Ｗにおける実験データである。図３（ａ）は、ＢＰＳＧ
膜とシリコン酸化膜のエツチングレートのＣＯガス流量
依存性を示しており、図３（ｂ）は、ＢＰＳＧ膜とシリ
コン酸化膜のエッチング均一性のＣＯガス流量依存性を
示しており、図３（ｃ）は、ＢＰＳＧ膜とシリコン酸化
膜のエッチング選択比のＣＯガス流量依存性を示してい
る。ここで、図３におけるデータは、６インチ基板上に
おける中心と周辺から１０mmの４点の合計５点測定によ
るもので、エッチングレートは５点の平均値であり、エ
ッチング均一性は５点中の最大値と最小値より｛最大−
最小｝／｛最大＋最小｝の計算で求めた値であり、エッ
チング選択比はエッチングレートの比である（以下同
様）。As an example of the above characteristics, experimental data of etching characteristics in a magnetic field RIE is shown in FIG.
To FIG. FIG. 3 shows the CO gas flow rate dependency in etching the BPSG film and the silicon oxide film (described as SiO _{2 in the} drawing). CHF ₃ : 50 ccm, C
F ₄ : 5 ccm, pressure: 60 mTorr, magnetic field strength: 8
0Gauss, high frequency power (13.56MHz) 600
It is the experimental data in W. FIG. 3A shows BPSG.
The CO gas flow rate dependency of the etching rate of the film and the silicon oxide film is shown, and FIG. 3B shows the CO gas flow rate dependency of the etching uniformity of the BPSG film and the silicon oxide film. c) shows the CO gas flow rate dependence of the etching selectivity of the BPSG film and the silicon oxide film. Here, the data in FIG. 3 is obtained by measuring a total of 5 points of 4 points of 10 mm from the center and the periphery on a 6-inch substrate, the etching rate is an average value of 5 points, and the etching uniformity is within 5 points. From the maximum and minimum values {max −
It is a value obtained by the calculation of [minimum] / {maximum + minimum}, and the etching selection ratio is the ratio of etching rates (the same applies hereinafter).

【００３６】図３（ａ）から分かるように、ＢＰＳＧ膜
の場合にはＣＯ流量の増加によってあまり、エッチング
レートは低下しないのに対し、シリコン酸化膜の場合に
はＣＯ流量の増加によって著しくエッチグレートは低下
している。よって、図３（ｃ）に示すようにＣＯ流量が
増すにつれてＢＰＳＧ膜とシリコン酸化膜の選択比が増
す。また、図３（ｂ）のエッチング均一性を考慮する
と、ＢＰＳＧ膜の均一性が保たれる領域はＣＯ流量５０
ｃｃｍ以下であり、流量比的にはおよそ５０％が使用に
適している。As can be seen from FIG. 3A, in the case of the BPSG film, the etching rate does not decrease much due to the increase of the CO flow rate, whereas in the case of the silicon oxide film, the etching rate is remarkably increased due to the increase of the CO flow rate. Is declining. Therefore, as shown in FIG. 3C, the selection ratio between the BPSG film and the silicon oxide film increases as the CO flow rate increases. Also, considering the etching uniformity of FIG. 3B, the CO flow rate is 50 in the region where the uniformity of the BPSG film is maintained.
ccm or less, and about 50% in terms of flow rate ratio is suitable for use.

【００３７】図４はＢＰＳＧ膜とシリコン酸化膜エッチ
ングにおけるＣＦ₄ ガス流量比依存性を示しており、Ｃ
ＨＦ₃ ＋ＣＦ₄ ＋ＣＯ：１００ｃｃｍ（ＣＨＦ₃ ：５０
ｃｃｍ固定），圧力：６０ｍＴｏｒｒ，磁場強度：８０
Ｇａｕｓｓ，高周波電力（１３．５６ＭＨｚ）：６００
Ｗにおける実験データである。図４（ａ）は、ＢＰＳＧ
膜とシリコン酸化膜のエッチングレートのＣＦ₄ ガス流
量比依存性を示しており、図４（ｂ）は、ＢＰＳＧ膜と
シリコン酸化膜のエッチング均一性のＣＦ₄ ガス流量比
依存性を示しており、図４（ｃ）は、ＢＰＳＧ膜とシリ
コン酸化膜のエッチング選択比のＣＦ₄ ガス流量比依存
性を示している。ＣＦ₄ ガス流量比が１０％以下（望ま
しくは５％以下）でＢＰＳＧ膜とシリコン酸化膜との高
い選択性がでている。これは、ＣＦ₄ がＣの堆積を阻止
する働きがあるため、ＣＦ₄ 流量比が高い領域では選択
比が低くなってしまっているものと思われる。また、Ｃ
Ｆ ₄ 流量比が０ではエッチング均一性が著しく悪化して
しまうため、望ましくはおよそ５％で使用すればよい。FIG. 4 shows BPSG film and silicon oxide film etching.
CF in_FourIt shows the gas flow ratio dependency, and C
HF₃+ CF_Four+ CO: 100 ccm (CHF₃: 50
ccm fixed), pressure: 60 mTorr, magnetic field strength: 80
Gauss, high frequency power (13.56MHz): 600
It is the experimental data in W. FIG. 4A shows BPSG.
CF of etching rate of film and silicon oxide film_FourGas flow
Fig. 4 (b) shows the dependence on the quantity ratio,
CF for etching uniformity of silicon oxide film_FourGas flow ratio
Fig. 4 (c) shows the dependence on the BPSG film and the silicon.
CF of etching selectivity of conoxide film_FourGas flow ratio dependent
Showing sex. CF_FourGas flow rate ratio is 10% or less (desired
5% or less), the BPSG film and the silicon oxide film have a high
There is a high selectivity. This is CF_FourPrevents the deposition of C
CF has a function to do_FourSelect in areas where the flow ratio is high
It seems that the ratio has become low. Also, C
F _FourWhen the flow rate ratio is 0, the etching uniformity is significantly deteriorated.
Therefore, it is preferable to use it at about 5%.

【００３８】図５はＢＰＳＧ膜とシリコン酸化膜エッチ
ングにおける磁場強度依存性を示しており、ＣＨＦ₃ ：
５０ｃｃｍ，ＣＦ₄ ：５ｃｃｍ，ＣＯ：５０ｃｃｍ，圧
力：６０ｍＴｏｒｒ，高周波電力（１３．５６ＭＨ
ｚ）：６００Ｗにおける実験データである。図５（ａ）
は、ＢＰＳＧ膜とシリコン酸化膜のエッチングレートの
磁場強度依存性を示しており、図５（ｂ）は、ＢＰＳＧ
膜とシリコン酸化膜のエッチング均一性の磁場強度依存
性を示しており、図５（ｃ）は、ＢＰＳＧ膜とシリコン
酸化膜のエッチング選択比の磁場強度依存性を示してい
る。磁場強度が５０Ｇａｕｓｓ以下の領域で高いエッチ
ング選択性がでている。また、０Ｇａｕｓｓではエッチ
ング均一性が著しく悪化してしまうため、望ましくは１
０から５０Ｇａｕｓｓの領域で使用すればよい。FIG. 5 shows the dependence of the magnetic field strength on the etching of the BPSG film and the silicon oxide film, and CHF ₃ :
50 ccm, CF ₄ : 5 ccm, CO: 50 ccm, pressure: 60 mTorr, high frequency power (13.56 MH
z): Experimental data at 600 W. Figure 5 (a)
Shows the dependence of the etching rates of the BPSG film and the silicon oxide film on the magnetic field strength. FIG. 5B shows the BPSG film.
The magnetic field strength dependence of the etching uniformity of the film and the silicon oxide film is shown, and FIG. 5C shows the magnetic field strength dependence of the etching selection ratio of the BPSG film and the silicon oxide film. High etching selectivity is obtained in the region where the magnetic field strength is 50 Gauss or less. Further, when 0 Gauss is used, the etching uniformity is significantly deteriorated.
It may be used in the area of 0 to 50 Gauss.

【００３９】以上の実験データからも明らかなように、
ＣＨＦ₃ ＋ＣＦ₄ ＋ＣＯのガスを用いたドライエッチン
グでは制御性のよいエッチングが可能であり、条件によ
り、前述の原理に基づいて、ＣＯの添加量を制御して、
シリコン酸化膜のエッチングにより放出されるＯを吸収
するに足り得る量で、かつ、ＢＰＳＧ膜のエッチングに
より放出されるＯを吸収するには不足するだけのＣＯを
添加することで、ＢＰＳＧ膜のエッチングは進行する
が、シリコン酸化膜のエッチングは阻止され得る状態を
つくることができる。As is clear from the above experimental data,
With the dry etching using CHF ₃ + CF ₄ + CO gas, etching with good controllability is possible. Depending on the conditions, the amount of CO added is controlled based on the above-mentioned principle.
Etching the BPSG film by adding CO in an amount sufficient to absorb the O released by the etching of the silicon oxide film and insufficient to absorb the O released by the etching of the BPSG film. However, the etching of the silicon oxide film can be stopped.

【００４０】以上の作用により、ドライエッチングを用
いてＢＰＳＧ膜とシリコン酸化膜の選択エッチングが可
能になり、ドライエッチングであるため異方性のエッチ
ングができ、かつ、２μｍ以下のコンタクト形成可能な
自己整合プロセスに用いることのできるエッチング技術
を提供できることとなる。With the above operation, selective etching of the BPSG film and the silicon oxide film can be performed by using dry etching, anisotropic etching can be performed because of dry etching, and a contact of 2 μm or less can be formed. It is possible to provide an etching technique that can be used in the matching process.

【００４１】[0041]

【実施例】以下本発明の一実施例のドライエッチング方
法について、図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A dry etching method according to an embodiment of the present invention will be described below with reference to the drawings.

【００４２】（実施例１）図１（ａ）〜（ｆ）は本発明
のドライエッチング方法の第１の実施例を説明するため
のＮチャンネルＭＯＳＦＥＴの製造における工程断面図
である。(Embodiment 1) FIGS. 1 (a) to 1 (f) are process cross-sectional views in manufacturing an N-channel MOSFET for explaining a first embodiment of the dry etching method of the present invention.

【００４３】まず、素子間絶縁分離領域に素子分離酸化
膜２を形成したＰ型シリコン基板１に、膜厚１０ｎｍの
ゲート酸化膜３とＣＶＤによりポリシリコン膜を２００
ｎｍ堆積した後、ＰＯＣｌ₃ ガスを用いてＰを拡散して
ゲート電極配線となるｎ⁺ ポリシリコン膜４を形成した
後、ｎ⁺ ポリシリコン膜４上にシリコン酸化膜であるＣ
ＶＤ酸化膜５を２５０ｎｍ形成し、ゲート電極配線形成
領域にゲートレジストパターン１０を形成する（同図
ａ）。First, a P-type silicon substrate 1 having an element isolation oxide film 2 formed in an element isolation isolation region is formed with a gate oxide film 3 having a film thickness of 10 nm and a polysilicon film formed by CVD.
nm is deposited and then P is diffused using POCl ₃ gas to form an n ⁺ polysilicon film 4 to be a gate electrode wiring, and then a silicon oxide film C is formed on the n ⁺ polysilicon film 4.
The VD oxide film 5 is formed to a thickness of 250 nm, and the gate resist pattern 10 is formed in the gate electrode wiring formation region (a in the figure).

【００４４】次に、ゲートレジストパターン１０をエッ
チングマスクとしてｎ⁺ ポリシリコン膜４とＣＶＤ酸化
膜５をエッチングしてｎ⁺ ポリシリコン膜４′およびＣ
ＶＤ酸化膜５′を形成した後、ゲートレジストパターン
１０を除去して全面にシリコン酸化膜であるＣＶＤ酸化
膜６を１５０ｎｍ形成する（同図ｂ）。Next, the n ⁺ polysilicon film 4 and the CVD oxide film 5 are etched using the gate resist pattern 10 as an etching mask to etch the n ⁺ polysilicon film 4'and C.
After the VD oxide film 5'is formed, the gate resist pattern 10 is removed and a CVD oxide film 6 which is a silicon oxide film is formed on the entire surface to a thickness of 150 nm (FIG. 9B).

【００４５】次に、異方性のドライエッチングによりＣ
ＶＤ酸化膜６をエッチングしてｎ⁺ポリシリコン膜４′
およびＣＶＤ酸化膜５′側面にサイドウォール酸化膜
６′を形成する（同図ｃ）。このとき、ＣＶＤ酸化膜６
を２０％オーバーエッチングするため、ＣＶＤ酸化膜
５′はおよそ２２０ｎｍになる。Next, by anisotropic dry etching, C
The VD oxide film 6 is etched to form an n ⁺ polysilicon film 4 '.
Then, a side wall oxide film 6'is formed on the side surface of the CVD oxide film 5 '(FIG. 7C). At this time, the CVD oxide film 6
Is over-etched by 20%, the CVD oxide film 5'becomes about 220 nm thick.

【００４６】次に、ソース・ドレイン領域にイオン注入
によりＡｓを注入してｎ⁺ 拡散領域１２を形成した後、
全面にＣＶＤによるＢＰＳＧ膜７を７００ｎｍ堆積して
熱処理を行うことで表面をなだらかに（フロー）した
後、コンタクト形成領域を開口したコンタクトレジスト
パターン１１を形成する（同図ｄ）。Next, As is implanted into the source / drain regions by ion implantation to form n ⁺ diffusion regions 12,
A BPSG film 7 is deposited on the entire surface by CVD to a thickness of 700 nm, and heat treatment is performed to gently (flow) the surface, and then a contact resist pattern 11 having an opening in a contact formation region is formed (FIG. 3D).

【００４７】次に、コンタクトレジストパターン１１を
エッチングマスクとしてＢＰＳＧ膜７のドライエッチン
グを行う。ドライエッチング装置としては、有磁場の平
行平板型ＲＩＥ装置を使用し、（表１）に示すエッチン
グ条件を用いる。このエッチング条件ではＢＰＳＧ膜７
のエッチングレートはおよそ３００ｎｍ／ｍｉｎであ
り、ＣＶＤ酸化膜５′およびサイドウォール酸化膜６′
とのエッチング選択比は１５である。ＢＰＳＧ膜７がｎ
⁺ ポリシリコン膜４′とＣＶＤ酸化膜５′によるゲート
配線パターン間を完全に平坦化している場合を想定する
とコンタクト部のＢＰＳＧ膜７の膜厚は１１２０ｎｍに
なる。この膜厚に対して２０％のオーバーエッチングに
相当する時間のエッチングを行った際に、ＣＶＤ酸化膜
５′やサイドウォール酸化膜６′が現れても２２０ｎｍ
の膜厚であるＣＶＤ酸化膜５′はおよそ１７０ｎｍ残る
ため、ｎ⁺ ポリシリコン膜４′が露出することはない。Next, the BPSG film 7 is dry-etched using the contact resist pattern 11 as an etching mask. As the dry etching apparatus, a parallel plate type RIE apparatus with a magnetic field is used, and the etching conditions shown in (Table 1) are used. Under this etching condition, the BPSG film 7
Has an etching rate of about 300 nm / min, and the CVD oxide film 5'and the sidewall oxide film 6 '
And the etching selection ratio is 15. The BPSG film 7 is n
⁺ Thickness of the polysilicon film 4 'and the CVD oxide film 5' when the assumed if fully flattened between the gate wiring pattern by a contact portion of the BPSG film 7 becomes 1120 nm. 220 nm even if the CVD oxide film 5'and the sidewall oxide film 6'appear when etching is performed for a time corresponding to 20% overetching with respect to this film thickness.
Since the CVD oxide film 5'having a film thickness of about 170 nm remains, the n ⁺ polysilicon film 4'is not exposed.

【００４８】[0048]

【表１】 [Table 1]

【００４９】その後、コンタクトレジストパターン１１
を除去してコンタクト部８とする（同図ｅ）。そののち
最後に、金属配線材であるＡｌを堆積してコンタクト部
を埋めた後、レジストパターンを用いてＡｌをエッチン
グしてＡｌ配線９を形成し、ＭＯＳＦＥＴのソース・ド
レインのコンタクト・配線を形成する（同図ｆ）。After that, the contact resist pattern 11
Are removed to form the contact portion 8 (e in the same figure). After that, finally, Al, which is a metal wiring material, is deposited to fill the contact portion, and then Al is etched using a resist pattern to form an Al wiring 9, thereby forming a source / drain contact / wiring of the MOSFET. (F in the figure).

【００５０】前述の方法を用いることにより、ｎ⁺ ポリ
シリコン膜４′とコンタクトの開口部が重なっていて
も、ｎ⁺ ポリシリコン膜４′とＡｌ配線９がショートし
ないため、ゲート電極に対して自己整合的なソース・ド
レインコンタクトが形成できる。[0050] By using the above-described method, since the n ⁺ 'be the overlap openings of the contacts, n ⁺ polysilicon film 4' polysilicon film 4 and the Al wiring 9 is not short-circuited, the gate electrode A self-aligned source / drain contact can be formed.

【００５１】（実施例２）図２（ａ）〜（ｆ）は本発明
のドライエッチング方法の第２の実施例を説明するため
のＮチャンネルＭＯＳＦＥＴの製造における工程断面図
である。(Embodiment 2) FIGS. 2A to 2F are sectional views showing the steps of manufacturing an N-channel MOSFET for explaining the second embodiment of the dry etching method of the present invention.

【００５２】図２は第１の実施例と同様に、素子間絶縁
分離領域に素子分離酸化膜２を形成したＰ型シリコン基
板１に、膜厚１０ｎｍのゲート酸化膜３とＣＶＤにより
ポリシリコン膜を２００ｎｍ堆積した後、ＰＯＣｌ₃ ガ
スを用いてＰを拡散してゲート電極配線となるｎ⁺ ポリ
シリコン膜４を形成した後、ｎ⁺ ポリシリコン膜４上に
シリコン酸化膜であＣＶＤ酸化膜５を２５０ｎｍ形成
し、ゲート電極配線形成領域にゲートレジストパターン
１０を形成する（同図ａ）。Similar to the first embodiment, FIG. 2 shows a P-type silicon substrate 1 having an element isolation oxide film 2 formed in an element isolation isolation region, a gate oxide film 3 having a film thickness of 10 nm, and a polysilicon film formed by CVD. Of 200 nm, and then P is diffused using POCl ₃ gas to form an n ⁺ polysilicon film 4 to be a gate electrode wiring. Then, a CVD oxide film 5 which is a silicon oxide film is formed on the n ⁺ polysilicon film 4. Is formed to a thickness of 250 nm, and a gate resist pattern 10 is formed in the gate electrode wiring formation region (a in the figure).

【００５３】次に、ゲートレジストパターン１０をエッ
チングマスクとしてｎ⁺ ポリシリコン膜４とＣＶＤ酸化
膜５をエッチングしてｎ⁺ ポリシリコン膜４′およびＣ
ＶＤ酸化膜５′を形成した後、ゲートレジストパターン
１０を除去して、全面にシリコン酸化膜であるＣＶＤ酸
化膜６を１５０ｎｍ形成する（同図ｂ）。Next, the n ⁺ polysilicon film 4 and the CVD oxide film 5 are etched using the gate resist pattern 10 as an etching mask to etch the n ⁺ polysilicon film 4'and C.
After forming the VD oxide film 5 ', the gate resist pattern 10 is removed, and a CVD oxide film 6 which is a silicon oxide film is formed to a thickness of 150 nm on the entire surface (FIG. 8B).

【００５４】次に、異方性のドライエッチングによりＣ
ＶＤ酸化膜６をエッチングしてｎ⁺ポリシリコン膜４′
およびＣＶＤ酸化膜５′側面にサイドウォール酸化膜
６′を形成する。この時、ＣＶＤ酸化膜６を２０％オー
バーエッチングするため、ＣＶＤ酸化膜５′はおよそ２
２０ｎｍになる。次に、ソース・ドレイン領域にイオン
注入によりＡｓを注入してｎ⁺ 拡散領域１２を形成した
後、全面にシリコン酸化膜であるＣＶＤ酸化膜１３を６
０ｎｍ形成した（同図ｃ）。Next, by anisotropic dry etching, C
The VD oxide film 6 is etched to form an n ⁺ polysilicon film 4 '.
And a side wall oxide film 6'is formed on the side surface of the CVD oxide film 5 '. At this time, since the CVD oxide film 6 is over-etched by 20%, the CVD oxide film 5'is about 2% thick.
20 nm. Next, As is implanted into the source / drain regions by ion implantation to form n ⁺ diffusion regions 12, and then a CVD oxide film 13 which is a silicon oxide film is formed on the entire surface.
The thickness was 0 nm (FIG. 7C).

【００５５】その後、全面にＣＶＤによるＢＰＳＧ膜７
を７００ｎｍ堆積して熱処理を行うことで表面をなだら
かに（フロー）した後、コンタクト形成領域を開口した
コンタクトレジストパターン１１を形成する。ＢＰＳＧ
膜７は図中のＢではおよそ７００ｎｍであるのに対し、
Ｃではおよそ１１２０ｎｍになる（同図ｄ）。After that, the BPSG film 7 is formed on the entire surface by CVD.
Is deposited to a thickness of 700 nm and heat-treated to gently (flow) the surface, and then a contact resist pattern 11 having an opening in a contact formation region is formed. BPSG
The film 7 is about 700 nm in B in the figure, while
In C, it becomes approximately 1120 nm (FIG. 8D).

【００５６】次に、コンタクトレジストパターン１１を
エッチングマスクとしてＢＰＳＧ膜７のドライエッチン
グを行う。ドライエッチング装置としては、有磁場の平
行平板型ＲＩＥ装置を使用し、（表１）と（表２）に示
すエッチング条件を用いる。Next, the BPSG film 7 is dry-etched using the contact resist pattern 11 as an etching mask. As the dry etching apparatus, a parallel plate type RIE apparatus with a magnetic field is used, and the etching conditions shown in (Table 1) and (Table 2) are used.

【００５７】まず、（表１）のエッチング条件でＢＰＳ
Ｇ膜７をエッチングする。このとき第１の実施例と同様
であるから、Ｃ部の１１２０ｎｍのＢＰＳＧ膜に対して
２０％のオーバーエッチングに相当する時間のエッチン
グを行うとＣ部のＣＶＤ酸化膜１３は４５ｎｍとなり、
Ｂ部のＣＶＤ酸化膜１３は１５ｎｍになるので、４２０
ｎｍあった膜厚差は３０ｎｍに低減することができる。
次に、（表２）のエッチング条件ではＣＶＤ酸化膜６を
エッチングする。このときのエッチングレートはおよそ
３００ｎｍ／ｍｉｎであり、下地シリコンとのエッチン
グ選択比は１５である。ＣＶＤ酸化膜６０ｍｎ相当に相
当する時間のエッチングを行うとＣ部のシリコンの堀れ
量は１ｎｍとなり、Ｂ部のシリコンの掘れ量は３ｎｍに
なる。First, under the etching conditions (Table 1), BPS
The G film 7 is etched. At this time, since it is the same as that of the first embodiment, when the 1120 nm BPSG film of the C portion is etched for a time corresponding to 20% over-etching, the CVD oxide film 13 of the C portion becomes 45 nm,
Since the CVD oxide film 13 in the B portion has a thickness of 15 nm, 420
The film thickness difference, which has been in the range of nm, can be reduced to 30 nm.
Next, the CVD oxide film 6 is etched under the etching conditions shown in (Table 2). At this time, the etching rate is about 300 nm / min, and the etching selection ratio to the underlying silicon is 15. When etching is performed for a time corresponding to 60 nm of the CVD oxide film, the amount of silicon dug in the C portion becomes 1 nm, and the amount of silicon dug in the B portion becomes 3 nm.

【００５８】[0058]

【表２】 [Table 2]

【００５９】その後、コンタクトレジストパターン１１
を除去してコンタクト部８とした（同図ｅ）。最後に、
金属配線材であるＡｌを堆積してコンタクト部を埋めた
後、レジストパターンを用いてＡｌをエッチングしてＡ
ｌ配線９を形成し、ＭＯＳＦＥＴのソース・ドレインの
コンタクト・配線を形成する（同図ｆ）。After that, the contact resist pattern 11
Was removed to form a contact portion 8 (e in the figure). Finally,
After Al, which is a metal wiring material, is deposited to fill the contact portion, Al is etched using a resist pattern to form A.
The l-wiring 9 is formed, and contacts / wirings for the source / drain of the MOSFET are formed (f in the figure).

【００６０】前述の方法を用いることにより、ＢＰＳＧ
膜７のフローにより生じたコンタクト形成部の膜厚差
を、（表１）の条件でエッチングすることにより低減
し、（表２）の条件で下地の残るＣＶＤ酸化膜１３をエ
ッチングするだけでよいため、シリコンの掘れ量の差は
低減することができ良好な特性を得ることができる。さ
らに、（表２）における条件は薄い膜のエッチングだけ
であるため、シリコンとの選択比は低くてもよく、ダメ
ージの少ないエッチングが可能である。By using the method described above, BPSG
The film thickness difference in the contact formation portion caused by the flow of the film 7 can be reduced by etching under the conditions of (Table 1), and the CVD oxide film 13 with the underlying layer can be etched under the conditions of (Table 2). Therefore, the difference in the amount of silicon dug can be reduced and good characteristics can be obtained. Furthermore, since the condition in (Table 2) is only etching of a thin film, the selection ratio with respect to silicon may be low, and etching with less damage is possible.

【００６１】なお、第１の実施例および第２の実施例で
はゲート電極としてｎ⁺ ポリシリコン膜４を用いたが、
これはシリサイド膜やシリサイド／ポリシリコンのポリ
サイド膜としてもよい。Although the n ⁺ polysilicon film 4 is used as the gate electrode in the first and second embodiments,
This may be a silicide film or a silicide / polysilicon polycide film.

【００６２】また、Ａｌ配線９は単純にＡｌ膜を用いて
形成するだけて説明したが、これは、タングステンなど
を用いたコンタクト埋め込みを行ってもよいし、Ｓｉや
Ｃｕなどを含むＡｌを用いることはもちろんのこと、他
の金属であってもよいし、Ｔｉ／ＴｉＮなどのバリアメ
タルを用いた多層構造であってもなんら支障がない。Although the Al wiring 9 is simply formed by using the Al film, the contact may be filled with tungsten or the like, or Al containing Si, Cu or the like may be used. Needless to say, other metals may be used or a multilayer structure using a barrier metal such as Ti / TiN may be used without any problem.

【００６３】また、ゲートレジストパターン１０をエッ
チングマスクとしてｎ⁺ ポリシリコン膜４′とＣＶＤ酸
化膜５′をエッチングし、ｎ⁺ ポリシリコン膜４′およ
びＣＶＤ酸化膜５′を形成した後にイオン注入によりｎ
^- 領域を形成し、ＬＤＤ構造のＭＯＳＦＥＴとすること
は容易に考えられる。Further, the n ⁺ polysilicon film 4'and the CVD oxide film 5'are etched by using the gate resist pattern 10 as an etching mask to form the n ⁺ polysilicon film 4'and the CVD oxide film 5 ', followed by ion implantation. n
^- forming a region, it is MOSFET of the LDD structure are easily conceivable.

【００６４】さらに、ＮチャンネルＭＯＳＦＥＴを用い
て説明したが、ＰチャンネルＭＯＳＦＥＴでも同様に形
成可能である。Furthermore, although an N-channel MOSFET is used for description, a P-channel MOSFET can be formed in the same manner.

【００６５】[0065]

【発明の効果】以上の実施例の説明より明らかなよう
に、本発明はＣＨＦ₃ とＣＦ₄ とＣＯの混合ガスを用い
てＢＰＳＧ膜をエッチングすることにより、シリコン酸
化膜との高い選択性がだせるため、シリコン窒化膜を用
いないでも自己整合コンタクト形成ができ、良好な特性
を有する微細な素子形成を可能にすることができる。As is apparent from the above description of the embodiments, according to the present invention, by etching the BPSG film using a mixed gas of CHF ₃ , CF ₄ and CO, high selectivity with respect to the silicon oxide film can be obtained. Therefore, it is possible to form a self-aligned contact without using a silicon nitride film, and it is possible to form a fine element having good characteristics.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のドライエッチング方法の第１の実施例
を説明するためのＮチャンネルＭＯＳＦＥＴの製造にお
ける工程断面図FIG. 1 is a process cross-sectional view in manufacturing an N-channel MOSFET for explaining a first embodiment of a dry etching method of the present invention.

【図２】本発明のドライエッチング方法の第２の実施例
を説明するためのＮチャンネルＭＯＳＦＥＴの製造にお
ける工程断面図FIG. 2 is a process cross-sectional view in manufacturing an N-channel MOSFET for explaining a second embodiment of the dry etching method of the present invention.

【図３】ＢＰＳＧ膜とシリコン酸化膜エッチングにおけ
るＣＯガス流量比依存性の実験データを示す図FIG. 3 is a diagram showing experimental data of CO gas flow rate dependency in etching of a BPSG film and a silicon oxide film.

【図４】ＢＰＳＧ膜とシリコン酸化膜エッチングにおけ
るＣＦ₄ ガス流量依存性の実験データを示す図FIG. 4 is a diagram showing experimental data of CF ₄ gas flow rate dependency in etching a BPSG film and a silicon oxide film.

【図５】ＢＰＳＧ膜とシリコン酸化膜エッチングにおけ
る磁場強度依存性の実験データを示す図FIG. 5 is a diagram showing experimental data of magnetic field strength dependence in etching of BPSG film and silicon oxide film.

【図６】従来のコンタクトの形成方法の一例を示すため
のＮチャンネルＭＯＳＦＥＴの作成方法の工程断面図FIG. 6 is a process cross-sectional view of a method for forming an N-channel MOSFET for showing an example of a conventional contact forming method.

【図７】従来の自己整合的にコンタクト・配線を形成す
るプロセスを説明するための工程断面図FIG. 7 is a process cross-sectional view for explaining a conventional process for forming contacts / wirings in a self-aligning manner.

【符号の説明】[Explanation of symbols]

１ Ｐ型シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ｎ⁺ ポリシリコン膜 ５ ＣＶＤ酸化膜 ６ ＣＶＤ酸化膜 ６′ サイドウォール酸化膜 ７ ＢＰＳＧ膜 ８ コンタクト部 ９ Ａｌ配線 １０ ゲートレジストパターン １１ コンタクトレジストパターン １２ ｎ⁺ 拡散領域1 P-type silicon substrate 2 Element isolation oxide film 3 Gate oxide film 4 n ⁺ Polysilicon film 5 CVD oxide film 6 CVD oxide film 6'Sidewall oxide film 7 BPSG film 8 Contact part 9 Al wiring 10 Gate resist pattern 11 Contact resist Pattern 12 n ⁺ diffusion region

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 反応室内に載置された半導体基板表面に
形成されているＢＰＳＧ膜に対して選択的にドライエッ
チングを行うドライエッチング方法であって、上記反応
室内にＣＨＦ₃ とＣＦ₄ とＣＯとの混合ガスを供給して
上記ＢＰＳＧ膜に対して選択的にドライエッチングを行
い、上記ドライエッチング時に、上記ＢＰＳＧ膜と上記
混合ガス中のＣＨＦ₃ およびＣＦ₄ との反応により発生
するＣを上記半導体基板のエッチング側壁に堆積させる
とともに、上記反応により発生するＯを上記混合ガス中
のＣＯと反応させてＣＯ₂ を生成させ、上記ＣＯ₂ を上
記反応室の外部へ排出することを特徴とするドライエッ
チング方法。1. A dry etching method for selectively dry etching a BPSG film formed on the surface of a semiconductor substrate placed in a reaction chamber, wherein CHF ₃ , CF _4, and CO are provided in the reaction chamber. Is supplied to selectively dry-etch the BPSG film, and at the time of the dry-etching, C generated by the reaction between the BPSG film and CHF ₃ and CF ₄ in the mixed gas is together is deposited on the etching side wall of the semiconductor substrate, the O generated by the reaction to generate CO ₂ is reacted with CO in the mixed gas, the CO _2, characterized in that discharged to the outside of the reaction chamber Dry etching method. 【請求項２】 ＢＰＳＧ膜は半導体基板上に形成された
ＢやＰを含まないシリコン酸化膜の表面に形成されてい
ることを特徴とする請求項１記載のドライエッチング方
法。2. The dry etching method according to claim 1, wherein the BPSG film is formed on a surface of a silicon oxide film containing no B or P formed on the semiconductor substrate. 【請求項３】 混合ガス中のＣＯの混合比はほぼ５０％
であり、ＣＦ₄ の混合比を１０％以下にすることを特徴
とする請求項１記載のドライエッチング方法。3. The mixing ratio of CO in the mixed gas is approximately 50%.
The dry etching method according to claim 1, wherein the mixing ratio of CF ₄ is 10% or less. 【請求項４】 有磁場ＲＩＥを用いてエッチングするこ
とを特徴とする請求項１記載のドライエッチング方法。4. The dry etching method according to claim 1, wherein the etching is performed using a magnetic field RIE. 【請求項５】 有磁場ＲＩＥにおいて、基板上面での磁
場を１０Ｇａｕｓｓから５０Ｇａｕｓｓの範囲とするこ
とを特徴とする請求項４記載のドライエッチング方法。5. The dry etching method according to claim 4, wherein in the magnetic field RIE, the magnetic field on the upper surface of the substrate is set in the range of 10 Gauss to 50 Gauss.