JPH0624264B2 - Field effect transistor - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は電界効果トランジスタに関し、特に基本動作に
トンネル現象を利用した電界効果トランジスタに係る。DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention relates to a field effect transistor, and more particularly to a field effect transistor using a tunnel phenomenon for a basic operation.

〈従来の技術〉 従来からも、通常のバイポーラ・トランジスタやＭＯＳ
型電界効果トランジスタに比し、高速度化、高密度化
等、さらなる性能の向上や低消費電力化を目指す試みと
して、トンネル現象を利用するトランジスタが提案され
ており、そのようなトランジスタとして、例えば第11図
に示されるような構造や、特開昭57-30368号公報の特に
第３図に示される構造のものがある。<Prior art> Conventional bipolar transistors and MOS
A transistor that utilizes the tunnel phenomenon has been proposed as an attempt to further improve performance and lower power consumption, such as higher speed and higher density, compared to the conventional field effect transistor. There is a structure shown in FIG. 11 and a structure shown in FIG. 3 of JP-A-57-30368.

前者は、金属−絶縁膜−金属−絶縁膜−金属（ＭＩＭＩ
Ｍ）構造を有し、例えば第11図中で最左端の金属領域Ｍ
から右側に向かい、順にそれぞれの金属領域をエミッ
タ、ベース、コレクタと規定して用いている。こうした
場合、素子電流は左側のＭＩＭ構造中の絶縁膜Ｉ、つま
りエミッタ−ベース間に挟まれた絶縁膜Ｉをトンネリン
グにより通過して流れる。The former is a metal-insulating film-metal-insulating film-metal (MIMI
M) structure, for example, the leftmost metal region M in FIG.
To the right side, the respective metal regions are defined and used as an emitter, a base and a collector in order. In such a case, the device current flows through the insulating film I in the left MIM structure, that is, the insulating film I sandwiched between the emitter and the base, by tunneling.

一方、上記公開公報に開示のトンネルＦＥＴは、金属−
絶縁膜−低濃度Ｎ型半導体層−高濃度Ｎ型半導体層の積
層構造を有し、金属層をソース、高濃度Ｎ型半導体層を
ドレインとして用いる外、低濃度Ｎ型半導体層の表面部
分に横方向に離間して一対の高濃度Ｐ型半導体領域を設
け、この一対の半導体領域をゲートとして用いている。
してみるに、このトンネルＦＥＴでは、その動作原理に
鑑みると、ゲートに印加する電圧によってソース電極下
の低濃度Ｎ型半導体層の電位を制御し、実質的にソース
電極のフェルミレベルを低濃度Ｎ型半導体層の禁制帯幅
内に位置させることにより、絶縁膜を介してソース電極
から流し込まれるトンネル電流を減少させており、ま
た、ソース電極から注入されたキャリアは低濃度Ｎ型半
導体層を走行した後、ドレイン（高濃度Ｎ型半導体層）
に至る。したがって、この構造の場合、その実質的なチ
ャネル領域は、低濃度Ｎ型半導体層にあって一対の高濃
度Ｐ型半導体ゲートにして挟まれた領域となる。On the other hand, the tunnel FET disclosed in the above publication has a metal-
It has a laminated structure of an insulating film, a low-concentration N-type semiconductor layer, and a high-concentration N-type semiconductor layer, and uses a metal layer as a source and a high-concentration N-type semiconductor layer as a drain, as well as a surface portion of the low-concentration N-type semiconductor layer. A pair of high-concentration P-type semiconductor regions are provided separately in the lateral direction, and the pair of semiconductor regions are used as gates.
In consideration of the operating principle of this tunnel FET, the voltage applied to the gate controls the potential of the low-concentration N-type semiconductor layer below the source electrode, and the Fermi level of the source electrode is substantially reduced. By being located within the forbidden band width of the N-type semiconductor layer, the tunnel current flowing from the source electrode through the insulating film is reduced, and the carriers injected from the source electrode are stored in the low-concentration N-type semiconductor layer. After running, drain (high concentration N-type semiconductor layer)
Leading to. Therefore, in the case of this structure, the substantial channel region is a region sandwiched by the pair of high-concentration P-type semiconductor gates in the low-concentration N-type semiconductor layer.

〈発明が解決しようとする問題点〉 第11図示のような従来のトンネル・トランジスタにおい
ては、ベース領域にトンネル現象により注入された電子
はいわゆるホット・エレクトロンとなる。そこでまず問
題となるのは、このホット・エレクトロンの当該ベース
領域中での散乱効果により、素子実動上、ベース接地電
流利得が小さくなるということである。<Problems to be Solved by the Invention> In the conventional tunnel transistor as shown in FIG. 11, the electrons injected into the base region by the tunnel phenomenon become so-called hot electrons. Therefore, the first problem is that the grounded base current gain becomes small in the actual operation of the device due to the scattering effect of the hot electrons in the base region.

加えてまた、エミッタ−ベース間の容量が大きくなりが
ちなため、エミッタ充電時間も長くなり、したがって実
際上、本来なら改良の対象としたはずの通常のバイポー
ラ・トランジスタに比してさえ、むしろ特性が悪化して
しまう結果ともなる。In addition, the capacitance between the emitter and the base tends to be large, so that the emitter charging time also becomes long, and therefore, even if compared with a normal bipolar transistor which should have been the object of improvement in practice, the characteristic is rather increased. Will also result in worsening.

一方、上記公報開始の従来例では、その動作原理上から
も、またゲート、ドレイン間の絶縁耐圧を保つために
も、低濃度Ｎ型半導体層は必須であるが、それがために
欠点も多い。例えば、キャリアは相対的に低濃度は半導
体層中を走行せねばならないので走行時間遅れが見込ま
れ、したがって素子の動作速度を高めるという観点から
は望ましくないし、また、素子構造の微細化という観点
からしても、絶縁膜とキャリア走行用低濃度Ｎ型半導体
層の積層構造を必須とするためソース、ドレイン間距離
を小さくするには限界があり、トンネル酸化膜の膜厚そ
のものの程度にまで薄くすることは原理的にも不可能で
ある。On the other hand, in the conventional example starting from the above publication, the low-concentration N-type semiconductor layer is indispensable in view of its operating principle and in order to maintain the withstand voltage between the gate and the drain, but there are many drawbacks. . For example, carriers have to travel in a semiconductor layer at a relatively low concentration, so a delay in travel time is expected, and therefore it is not desirable from the viewpoint of increasing the operating speed of the device, and from the viewpoint of miniaturization of the device structure. However, since the laminated structure of the insulating film and the carrier-concentrating low-concentration N-type semiconductor layer is essential, there is a limit in reducing the distance between the source and the drain, and the tunnel oxide film is as thin as the film thickness itself. It is impossible to do it in principle.

本発明はこうした点にかんがみて成されたもので、通常
のバイポーラ・トランジスタや絶縁ゲート型電界効果ト
ランジスタに比し、所期通りに十分な高速性と小型化、
そして低消費電力性を得ることができる新たな動作原理
に基づくトランジスタ素子を提供せんとするものであ
る。The present invention has been made in view of these points, and has sufficient high speed and miniaturization as expected, as compared with a normal bipolar transistor or an insulated gate field effect transistor.
And, it is intended to provide a transistor element based on a new operation principle capable of obtaining low power consumption.

〈問題点を解決するための手段〉 第11図示の従来のトンネル・トランジスタにおける欠点
は、端的に言えばエミッタ領域から注入された電子がベ
ース領域を通過することに起因している。<Means for Solving the Problems> The shortcoming of the conventional tunnel transistor shown in FIG. 11 is simply that electrons injected from the emitter region pass through the base region.

したがって仮に、エミッタとベースの間の絶縁膜を介し
て流れる電流がベース領域には注入されないように、当
該絶縁膜とベース領域との間に別途、電子の障壁領域を
設ければ、同じトンネル現象を利用するにしろ、上記欠
点は解消されるはずである。Therefore, if the electron barrier region is separately provided between the insulating film and the base region so that the current flowing through the insulating film between the emitter and the base is not injected into the base region, the same tunneling phenomenon occurs. However, the above-mentioned drawbacks should be eliminated by using the.

もっともそうした場合、第11図示従来例のようなバイポ
ーラ・トランジスタに模した動作機構よりは、むしろ絶
縁ゲート型電界効果トランジスタに類した動作原理とな
る。In such a case, however, the operating principle is similar to the insulated gate field effect transistor, rather than the operating mechanism imitating a bipolar transistor as shown in the eleventh conventional example.

本発明はこうした知見に基づき、下記のような構成の電
界効果トランジスタを提供するものである。The present invention provides a field effect transistor having the following configuration based on these findings.

ソース領域、チャネル領域、ドレイン領域、ゲート絶縁
膜、及びゲート電極を有する絶縁ゲート型電界効果トラ
ンジスタであって； 上記チャネル領域が、上記ソース領域を形成している材
料の仕事関数よりも小さな値の電子親和力を有する絶縁
材料から形成された絶縁物チャネル領域となっているこ
とを特徴とする電界効果トランジスタ。An insulated gate field effect transistor having a source region, a channel region, a drain region, a gate insulating film, and a gate electrode, wherein the channel region has a value smaller than a work function of a material forming the source region. A field effect transistor having an insulator channel region formed of an insulating material having an electron affinity.

〈作用及び効果〉 上記本発明の構成による電界効果トランジスタにおいて
は、ソース領域とドレイン領域間の素子電流を絶縁物チ
ャネル領域を介してのトンネル電流に求めることがで
き、しかも、当該トンネル電流の大きさは、ゲート電極
に印加する電位の大きさの如何によって制御することが
できる。<Operation and Effect> In the field effect transistor according to the configuration of the present invention, the device current between the source region and the drain region can be obtained as the tunnel current through the insulator channel region, and the magnitude of the tunnel current is large. The thickness can be controlled by the magnitude of the potential applied to the gate electrode.

そしてこのように、トンネル現象に主たる動作機構を依
存させても、先に第11図に即して述べたような、あるい
はまた既掲の公開公報開示の従来例が持つような欠点
は、全てこれを解消することができる。Thus, even if the main operation mechanism is dependent on the tunnel phenomenon, all the drawbacks as described above with reference to FIG. 11 or the conventional examples disclosed in the above-mentioned publication are all This can be eliminated.

まず、第11図示の従来例と比べると、当該第11図示のト
ンネル・トランジスタのベース領域に相当する本発明電
界効果トランジスタのゲート電極には、簡単な設計的配
慮路や工夫によってホット・エレクトロンが拡散して行
かないようにすることができる。したがって電流利得の
低下を効果的に防ぐことがきる。従来においてはその構
造上、ベース領域へのホット・エレクトロンの拡散は本
質的に生じ得るものであり、程度において差こそあれ、
避けることができなかったことを考えると、これは大き
な飛躍である。First, as compared with the conventional example shown in FIG. 11, hot electrons are not generated in the gate electrode of the field effect transistor of the present invention corresponding to the base region of the tunnel transistor shown in FIG. You can prevent it from spreading. Therefore, it is possible to effectively prevent a decrease in current gain. In the past, due to its structure, diffusion of hot electrons into the base region can occur essentially, and to some extent,
This is a big leap given what was unavoidable.

これに関しより具体的に言えば、本発明の構造において
もゲート絶縁膜を介してのゲート電極へのトンネリング
電流が見込まれそうなときには、例えばゲート絶縁膜に
チャネル領域材料の電子親和力よりも小さな電子親和力
を有する材料を用いると、これを未然に防ぐことができ
る。単にゲート絶縁膜の厚味を増しても同様の効果は期
待できるが、相互コンダクタンスの低下が起きる場合も
あるので、そうしたおそれのある時には前者の手法が有
利である。More specifically in this regard, in the structure of the present invention, when a tunneling current to the gate electrode via the gate insulating film is expected, an electron having an electron affinity smaller than the electron affinity of the channel region material is applied to the gate insulating film. This can be prevented by using a material having an affinity. Even if the thickness of the gate insulating film is simply increased, the same effect can be expected, but the mutual conductance may be reduced in some cases. Therefore, when there is such a possibility, the former method is advantageous.

また、既掲の公開公報開示の従来例と比べても、低濃度
半導体層であるチャネル領域とその上のソース電極との
間のトンネル絶縁膜とから成るような積層構造は本発明
の電界効果トランジスタでは必要なく、その結果、ソー
ス、ドレイン間距離はトンネル酸化膜の膜厚そのものに
まで薄くできるので、素子微細化の上でも極めて有利で
ある。Further, compared with the conventional example disclosed in the above-mentioned publication, a layered structure including a channel region which is a low-concentration semiconductor layer and a tunnel insulating film between the source electrode on the channel region has a field effect of the present invention. This is not necessary for a transistor, and as a result, the distance between the source and the drain can be made as thin as the film thickness of the tunnel oxide film, which is extremely advantageous in terms of device miniaturization.

さらに、本発明の電解効果トランジスタでは、ゲート電
極とソース領域との平面的な重なり寸法の下限には、動
作原理上からの制限はないので、可能な限り任意に重な
り寸法を小さくして何等差支えなく、したがってゲート
−ソース間容量を有効に低下させ、高速動作を期待する
こともできる。Further, in the field effect transistor of the present invention, the lower limit of the planar overlapping dimension of the gate electrode and the source region is not limited in terms of the operating principle, so that the overlapping dimension can be arbitrarily reduced as much as possible. Therefore, the gate-source capacitance can be effectively reduced and high-speed operation can be expected.

また、本発明電界効果トランジスタの製造に関し既存の
技術によっても、例えばフォト・リソグラフィの精度に
よらず、トンネル現象に有利な短チャネル長を得ること
も十分に可能なため、素子面積の低減や消費電力の低減
効果も得ることができる。In addition, even with existing technology for manufacturing the field effect transistor of the present invention, it is possible to obtain a short channel length advantageous to the tunnel phenomenon irrespective of, for example, the accuracy of photolithography. A power reduction effect can also be obtained.

実際上、本発明の電界効果トランジスタは、昨今言われ
ている将来の 100Å寸法時代の性能素子として極めて有
利に働くものと考えられ、速度や消費電力、雑音、集積
密度等々の点での有利とされている三端子超電導素子
（ジョゼフソン増幅機能素子）に比しても何等遜色な
く、むしろ超電導性を動作原理の必須要件としないこと
から、室温から極低温の間で任意に動作させることがで
きる点で実用性は極めて高いものと思われる。In fact, the field-effect transistor of the present invention is considered to be extremely advantageous as a performance element in the future 100 Å dimension era, which has been said recently, and is advantageous in terms of speed, power consumption, noise, integration density, etc. Compared to the existing three-terminal superconducting element (Josephson amplification functional element), superconductivity is not an essential requirement of the operating principle, so it can be operated arbitrarily from room temperature to very low temperature. It seems that the utility is extremely high in that it can be done.

〈実施例〉 第１図には本発明によって構成された基本的な一実施例
のトンネル型電界効果トランジスタ10の構造断面が示さ
れている。<Embodiment> FIG. 1 shows a structural cross section of a tunnel field effect transistor 10 of a basic embodiment constructed according to the present invention.

基板11は非良導電性材料、望ましいくは絶縁材料製であ
り、その一主面上には互いに距離Ｌだけ離間してソース
領域12、ドレイ領域13が形成され、当該距離Ｌを埋める
ようにチャネル領域14がある。The substrate 11 is made of a non-good conductive material, preferably an insulating material, and a source region 12 and a drain region 13 are formed on one main surface of the substrate 11 at a distance L from each other so as to fill the distance L. There is a channel region 14.

ソース領域12、ドレイン領域13は共に良導電性であるこ
とが望ましく、具体的には金属、高不純物濃度半導体、
金属硅化物等の材料がある。もちろん、両領域12，13に
共に同じ材料を用いる方が普通であるが、良導電性材料
である限り、異なっていても良い。It is desirable that both the source region 12 and the drain region 13 have good conductivity, specifically, metal, high impurity concentration semiconductor,
There are materials such as metal silicides. Of course, it is common to use the same material for both regions 12 and 13, but different materials may be used as long as they are good conductive materials.

これに対しチャネル領域14は絶縁性材料から形成されて
いる。On the other hand, the channel region 14 is made of an insulating material.

これら領域12，13，14の表面にはゲート酸化膜15が形成
され、さらにその上には、ソース領域12の上方からドレ
イン領域13の上方に掛けてまたがるように、望ましくは
良導電性材料から成るゲート電極16が設けられている。A gate oxide film 15 is formed on the surface of each of these regions 12, 13 and 14, and a gate oxide film 15 is formed thereon. A gate electrode 16 is provided.

なお、本書で言う絶縁物とは、3eV 以上の禁制帯幅を有
する酸化シリコン、酸化アルミニウム、窒化シリコン等
の材料を指す。Note that an insulator in this specification refers to a material such as silicon oxide, aluminum oxide, or silicon nitride having a band gap of 3 eV or more.

このような静的構造において、ソース領域12及びドレイ
ン領域13の材料の仕事関数φm1，φm2に対し、絶縁物チ
ャネル領域14を形成している絶縁物材料の電子親和力χ
c を小さく設定すれば、第２図に示されるようなエネル
ギ・バンド構造が実現される。In such a static structure, the electron affinity χ of the insulator material forming the insulator channel region 14 with respect to the work functions φm1 and φm2 of the material of the source region 12 and the drain region 13 is increased.
If c is set small, the energy band structure as shown in FIG. 2 is realized.

すなわち、ソース領域12とチャネル領域14の界面には電
位障壁φbn1 が、チャネル領域14とドレイン領域13との
界面には電位障壁φbn2 が形成され、したがってゲート
電極16の影響がない場合にはソース領域12またはドレイ
ン領域13からチャネル領域14への電子の注入は防止され
る。That is, the potential barrier φbn1 is formed at the interface between the source region 12 and the channel region 14, and the potential barrier φbn2 is formed at the interface between the channel region 14 and the drain region 13. Therefore, when there is no influence of the gate electrode 16, the source region is formed. Injection of electrons from 12 or drain region 13 into channel region 14 is prevented.

ソース領域12及びドレイン領域13の材料の仕事関数φm
1，φm2は、本発明の原理上は共に同じ値である必要は
ないが、同じ値であればソース領域12とドレイン領域13
との間に交換性が生じ、対称動作を期待することができ
る。また第２図中、レベル差Vapはソースi2に対するド
レイン・バイアス電圧であり、ｑは電子電荷である。Work function φm of the material of the source region 12 and the drain region 13
In principle of the present invention, it is not necessary that both 1 and φm2 have the same value, but if they are the same, the source region 12 and the drain region 13
Since there is commutability between and, symmetric operation can be expected. In FIG. 2, the level difference Vap is the drain bias voltage for the source i2, and q is the electronic charge.

チャネル領域14の流さＬについては、適当な値範囲のVa
p に対し、ソース領域12からチャネル領域14、さらには
ドレイン領域13への電子の注入が極力小さくなるように
設定すれば良い。For the flow L of the channel region 14, Va in an appropriate value range
The injection of electrons from the source region 12 to the channel region 14 and further to the drain region 13 may be set to p as small as possible.

こうした本発明による電界効果トランジスタ10おいてゲ
ート電極16に正の電位を印加すると、絶縁物チャネル領
域14の表面における電位分布は第２図に示された直線的
な形態から変化し、第３図に示されるように下に凹の形
状とすることができる。換言すれば絶縁物チャネル領域
14の電位障壁の平均高さをそれまでの状態よりは顕著に
小さくでき、障壁の実効厚味を等価的に狭めたことにな
って、ソース領域12からチャネル領域14を経てドレイン
領域13へのトンネル電流Jtを許し得るようになる。もち
ろん、当該トンネル電流Jtの大きさは、ゲート電極16に
印加する電位の大きさに依存させることができる。When a positive potential is applied to the gate electrode 16 in the field effect transistor 10 according to the present invention, the potential distribution on the surface of the insulator channel region 14 changes from the linear form shown in FIG. It may have a concave shape as shown in FIG. In other words, the insulator channel region
The average height of the potential barrier of 14 can be made significantly smaller than that in the previous state, and the effective thickness of the barrier has been narrowed equivalently, so that from the source region 12 to the drain region 13 via the channel region 14. The tunnel current Jt can be allowed. Of course, the magnitude of the tunnel current Jt can depend on the magnitude of the potential applied to the gate electrode 16.

しかるに、このような動作において実際的な配慮をする
と、場合によってはゲート絶縁膜15を介してゲート電極
16にトンネル電流が流れることがあるかも知れない。仮
にそうであると、第11図示従来例に即して述べたような
不都合が発生し、電流利得は大きく取り得ないことも考
えられるが、本発明の素子構造の場合、従来例と決定的
に異なることに、それは簡単に避けることができる。例
えばゲート絶縁膜15材料に、先掲のチャネル領域14を形
成している材料の電子親和力χc よりもさらに小さな電
子親和力χg を呈するものを選べば良い。However, if practical consideration is given to such operation, in some cases, the gate electrode may be interposed via the gate insulating film 15.
There may be a tunnel current flowing through 16. If that is the case, the inconvenience as described in connection with the eleventh illustrated conventional example occurs, and it is possible that the current gain cannot be large, but in the case of the element structure of the present invention, it is decisive as compared with the conventional example. Differently, it can be easily avoided. For example, the material of the gate insulating film 15 may be selected so as to exhibit an electron affinity χg smaller than the electron affinity χc of the material forming the channel region 14 described above.

このようにすると、ソースまたはドレイン領域12，13と
ゲート電極16間、あるいは絶縁物チャネル領域14とゲー
ト電極16間の電位障壁の平均高さを、常にソース領域12
とドレイン領域13間の絶縁物チャネル領域14のそれより
大きくすることができ、当該チャネル領域14からゲート
電極16へのトンネル電流の流入は所期のルートであるソ
ース−ドレイン間電流Jtに比して無視できる程度に簡単
に迎え込み得る。In this way, the average height of the potential barrier between the source or drain regions 12 and 13 and the gate electrode 16 or between the insulator channel region 14 and the gate electrode 16 is always maintained at the source region 12
It can be made larger than that of the insulator channel region 14 between the drain region 13 and the drain region 13, and the inflow of the tunnel current from the channel region 14 to the gate electrode 16 is higher than that of the desired source-drain current Jt. It is easy enough to ignore.

こうした関係を満たす材料の組合せ例としては、チャン
領域14に窒化シリコンを、ゲート絶縁膜15に酸化シリコ
ンを選ぶ組合せがある。As an example of a combination of materials satisfying such a relationship, there is a combination in which silicon nitride is selected for the channel region 14 and silicon oxide is selected for the gate insulating film 15.

もっとも、ゲート絶縁膜材料を絶縁物チャネル領域１４
のそれと同じにしても、第１図に示されている絶縁膜厚
味toχを十分厚くすれば、チャネル領域14からのゲート
電極16へのトンネルによる電流流入は簡単かつ効果的に
防ぐことができるのでそれでも良い。However, the gate insulating film material is used as the insulator channel region 14
However, if the insulating film thickness toχ shown in FIG. 1 is made sufficiently thick, it is possible to easily and effectively prevent the inflow of current from the channel region 14 to the gate electrode 16 by tunneling. So that's fine.

が、このようにすると、時として相互コンダクタンスを
犠牲にすることもあるので注意を要する。相互コンダク
タンスを高く採りたければ前者の手法によった方が賢明
ではある。However, it should be noted that doing so may sometimes sacrifice transconductance. If you want to take high mutual conductance, it is wise to use the former method.

本発明による電界効果トランジスタ10の場合、動作原理
上からゲート電極16とソース領域12との平面的な重なり
寸法の下限を規定してしまうような要因はない。したが
って何の差し障りもなく、要すれば任意に、そして可能
な限り重なり寸法を小さくすることができる。そのた
め、第11図に挙げた従来素子のエミッタ−ベース間容量
に相当するゲートソース間容量は十分には小さくするこ
とができ、高速動作を期待することができる。In the case of the field effect transistor 10 according to the present invention, there is no factor that defines the lower limit of the planar overlapping dimension of the gate electrode 16 and the source region 12 from the operating principle. Therefore, the overlap dimensions can be made as small as desired and optionally and as much as possible. Therefore, the gate-source capacitance corresponding to the emitter-base capacitance of the conventional element shown in FIG. 11 can be made sufficiently small, and high-speed operation can be expected.

第４図は第１図に示した本発明電界効果トランジスタ10
を実際に作成する手順の一例を示したものである。FIG. 4 shows the field effect transistor 10 of the present invention shown in FIG.
Is an example of a procedure for actually creating the.

まず第４図(A) に示されるように、絶縁物基板11の上に
高濃度ｎ型シリコン膜17を形成し、さらにその上に酸化
シリコン膜18を形成した後、図示しない適当なリソグラ
フィにより、当該酸化シリコン膜18の所定部位に開口19
を開け、高濃度ｎ型シリコン膜17の表面を露出させる。
開口19の横寸法Ｌ′はこの実施例の場合、最終的に作成
された本実施例のトランジスタ10におけるチャネル長Ｌ
に対応する。First, as shown in FIG. 4 (A), a high-concentration n-type silicon film 17 is formed on an insulator substrate 11, a silicon oxide film 18 is further formed thereon, and then, by appropriate lithography not shown. , An opening 19 at a predetermined portion of the silicon oxide film 18
Is opened to expose the surface of the high-concentration n-type silicon film 17.
In the case of this embodiment, the lateral dimension L'of the opening 19 is the channel length L of the finally formed transistor 10 of this embodiment.
Corresponding to.

次いで第４図(B) に示されるように、残存させた酸化シ
リコン膜18をマスクとしてシリコン膜17の開口18に整合
する部分を熱窒化し、絶縁物チャネル領域14となる窒化
シリコン膜部分14形成する。これと同時に、その両側の
領域はソース領域12、ドレイン領域13として規定され
る。Then, as shown in FIG. 4 (B), the portion of the silicon film 17 aligned with the opening 18 is thermally nitrided by using the remaining silicon oxide film 18 as a mask to form a silicon nitride film portion 14 to be the insulator channel region 14. Form. At the same time, the regions on both sides thereof are defined as the source region 12 and the drain region 13.

この後、第４図(C) に示されるように、窒化シリコン膜
部分14の表面を熱酸化してゲート絶縁膜15となる酸化シ
リコン膜15形成し、続いて第４図(D) に示されるよう
に、上記形成した酸化シリコン膜15の上面に所定パター
ンに即してゲート電極16を形成し、この実施例による本
発明電界効果トランジスタ10の基本構造部分を完成す
る。Thereafter, as shown in FIG. 4 (C), the surface of the silicon nitride film portion 14 is thermally oxidized to form a silicon oxide film 15 which will become the gate insulating film 15, and subsequently shown in FIG. 4 (D). As described above, the gate electrode 16 is formed on the upper surface of the formed silicon oxide film 15 according to a predetermined pattern, and the basic structure portion of the field effect transistor 10 of the present invention according to this embodiment is completed.

なお、絶縁物基板11の材料には、当該基板11を通して過
剰な電流が流れないようにするため、その電子親和力が
先に述べたチャネル領域材料のそれχc と同程度以下の
ものを選択することが望ましい。また、ゲート電極16材
料の仕事関数φg は、ゲート絶縁膜15の電子親和力χg
より大きければ良く、具体的な材料はしきい値電圧、抵
抗値などを考慮して選択すれば良い。ゲート電極16とゲ
ート絶縁膜15との障壁高さを、先にソースまたはドレイ
ン領域12，13とチャネル領域14とに関して述べた障壁高
さφbn1，φbn2 と同程度にするには、上記の仕事関数
φg はφm1-(χc-χg)、あるいはφm2-(χc-χg)と同程
度にすれば良い。In order to prevent an excessive current from flowing through the substrate 11, the material of the insulator substrate 11 should be selected so that its electron affinity is equal to or less than that of the channel region material χc described above. Is desirable. The work function φg of the material of the gate electrode 16 is determined by the electron affinity χg of the gate insulating film 15.
The material may be larger, and a specific material may be selected in consideration of threshold voltage, resistance value, and the like. In order to make the barrier height between the gate electrode 16 and the gate insulating film 15 approximately the same as the barrier heights φbn1 and φbn2 described above regarding the source or drain regions 12 and 13 and the channel region 14, the above work function is required. φg may be approximately equal to φm1- (χc-χg) or φm2- (χc-χg).

ところで、上記のような本発明の構造であると、ソース
領域12材料の仕事関数φm1が十分に大きく、電子に対す
る電位障壁φbn1 よりも正孔に対する電位障壁φbp1 の
方が小さくなる場合も考えられる。つまり第５図に示さ
れるようなバンド構造となることもある。In the structure of the present invention as described above, the work function φm1 of the source region 12 material may be sufficiently large, and the potential barrier φbp1 for holes may be smaller than the potential barrier φbn1 for electrons. That is, the band structure may be as shown in FIG.

チャネル領域14のバンド・ギャップをEgc とすると、φ
bn1+φbp1=Egc,φbn1+χc =φm1であるから、φm1〉χc
+Egc/2 となるとこの状態となり、チャネル領域14を正
孔がトンネルすることによる動作が主となる。If the band gap of the channel region 14 is Egc, then φ
bn1 + φbp1 = Egc, φbn1 + χc = φm1, so φm1〉 χc
At + Egc / 2, this state is brought about, and the operation mainly due to tunneling of holes through the channel region 14 is performed.

こうした場合、ゲート絶縁膜15正孔に対する障壁となり
得るためには、そのバンド・ギャップをEgg とすると E
gg＞Egc+χc-χg が満たされれば良い。もっともこの条
件は、電子のトンネルによる場合にもゲート電極16とソ
ース領域12またはドレイン領域13との間を正孔によるト
ンネル電流が流れないようにする上で、実際上、満たし
て置いて損のない条件である。In such a case, the gate gap 15 can be a barrier against holes.
It is sufficient if gg> Egc + χc-χg is satisfied. However, in order to prevent the tunnel current due to holes from flowing between the gate electrode 16 and the source region 12 or the drain region 13 even in the case of electron tunneling, this condition is actually satisfied and there is a loss. There is no condition.

上記した実施例はソース領域12とドレイン領域13との間
に原則として交換性を認めることができる。In the above-described embodiment, the exchangeability can be recognized in principle between the source region 12 and the drain region 13.

これに対し、第６図に示される実施例は、ソース領域12
とドレイン領域13の交換性に関しては非対称な場合の一
構成例を開示するものである。ただし、第１図に示され
た本発明電界効果トランジスタ10の各部に対応する部分
には同一の符号を付して説明する。On the other hand, in the embodiment shown in FIG.
With respect to the exchangeability of the drain region 13 and the drain region 13, an example of a configuration in which the drain region 13 is asymmetric is disclosed. However, portions corresponding to the respective portions of the field effect transistor 10 of the present invention shown in FIG.

絶縁物基板11の上にはソースまたはドレイン領域（ここ
ではドレイン領域として置く）13が形成され、さらにそ
の一部分の上には絶縁物チャネル領域14、ソース領域12
が順に高さ方向に積層的に形成されており、ソース領域
12とチャネル領域14の横方向露呈部分からドレイン領域
13の表面部分に掛けては一連にゲート絶縁膜15が形成さ
れている。A source or drain region (here, referred to as a drain region) 13 is formed on the insulator substrate 11, and an insulator channel region 14 and a source region 12 are further formed on a part thereof.
Are sequentially stacked in the height direction, and the source region
12 and the lateral region of the channel region 14 to the drain region
A gate insulating film 15 is formed in series over the surface portion of 13.

この実施例において絶縁物チャネル領域14のチャネル長
Ｌは高さ方向に規定されるので、ゲート電極16はゲート
絶縁膜上、当該チャネル領域14に対して電界効果を与え
得る位置に形成されている。In this embodiment, since the channel length L of the insulator channel region 14 is defined in the height direction, the gate electrode 16 is formed on the gate insulating film at a position where a field effect can be applied to the channel region 14. .

この実施例の構造は、現在のように、 1μｍ前後のリソ
グラフィ精度の技術でも、ソース−ドレイン間チャネル
長Ｌをトンネル電流を流すに最適な短チャネル長、例え
ば 100Å程度に容易に設定できる特徴がある。The structure of this embodiment has a feature that the source-drain channel length L can be easily set to an optimum short channel length for flowing a tunnel current, for example, about 100 Å even with the technique of lithography accuracy of about 1 μm. is there.

こうした第６図に示される構造による本発明電界効果ト
ランジスタ10は、一例として第７図に示されるような工
程を経て得ることができる。The field effect transistor 10 of the present invention having the structure shown in FIG. 6 can be obtained through the steps shown in FIG. 7 as an example.

まず第７図(A) に示されるように、絶縁物基板11上に例
えば高不純物濃度シリコン膜13を形成し、これを将来の
ドレイン領域13とする（ただし先にも述べたがこの層を
ソース領域12としても良い）。First, as shown in FIG. 7 (A), for example, a high impurity concentration silicon film 13 is formed on an insulator substrate 11, and this is used as a future drain region 13 (however, as described above, this layer is It may be the source region 12).

次いで第７図(B) に示されるように、ドレイン領域13の
上に窒化シリコン膜等の絶縁物層14′を熱窒化または化
学蒸着技術等により形成した後、さらにその上に高不純
物濃度シリコンかシリサイド、または金属の導電性層1
2′を形成する。Then, as shown in FIG. 7 (B), an insulating layer 14 'such as a silicon nitride film is formed on the drain region 13 by thermal nitriding or chemical vapor deposition technique, and then a high impurity concentration silicon is further formed thereon. Or silicide, or conductive layer of metal 1
2'is formed.

絶縁物層14′は将来、その一部分が絶縁物チャネル領域
14を形成するものであり、導電性層12′は同じく将来、
その一部がソース領域12を形成するものである。Insulator layer 14 'will be part of the insulator channel region in the future.
14 and the conductive layer 12 'will also be formed in the future.
A part thereof forms the source region 12.

こうした後、第７図(C) に示されるように、ソース領域
及びチャネル領域のそれぞれに平面的に見て必要な面
積、形状が得られるように、フォト・リソグラフィ技術
等の適当なリソグラフィ技術を援用して絶縁物層14′，
導電性層12′を成形し、チャネル領域14とソース領域12
とを形成する。このとき、後からエッチングされるチャ
ネル領域14の横方向露出端面は、先にエッチングされた
ソース領域12をマスクとして当該ソース領域12の端面と
自動整合的に形成されることが望ましい。After this, as shown in FIG. 7 (C), appropriate lithography techniques such as photolithography techniques are applied so that the required area and shape can be obtained in plan view in each of the source region and the channel region. Insulator layer 14 ',
A conductive layer 12 'is molded to form a channel region 14 and a source region 12
To form. At this time, it is desirable that the laterally exposed end surface of the channel region 14 to be etched later is formed in automatic alignment with the end surface of the source region 12 using the previously etched source region 12 as a mask.

この後、第７図(D) に示されるように絶縁物チャネル領
域14の横方向露呈端面を覆うようにゲート絶縁膜15を形
成するが、その材料としては、絶縁物チャネル領域14よ
りもソース領域12からの電流注入の少ない材料、例えば
酸化シリコン、酸化アルミニウム等が望ましい。Thereafter, as shown in FIG. 7 (D), a gate insulating film 15 is formed so as to cover the laterally exposed end face of the insulator channel region 14. A material with less current injection from the region 12, such as silicon oxide or aluminum oxide, is desirable.

これにより本発明電界効果トランジスタ10の基本構造が
完成したので、第７図(E) に示されるように、後は適当
にソース領域12、ドレイン領域13の各々の電気的な外部
引き出し端子Ts，Tdを形成するため、絶縁膜15の所定部
位を除去して適当な導電性材料を各領域12，13に対して
オーミックに付せば良い。As a result, the basic structure of the field effect transistor 10 of the present invention is completed. Then, as shown in FIG. 7 (E), the electric external lead terminals Ts, Ts, and In order to form Td, a predetermined portion of the insulating film 15 may be removed and an appropriate conductive material may be ohmic applied to the regions 12 and 13.

いづれにしても絶縁物チャネル領域14におけるチャネル
長Ｌを高さ方向に規定する上記実施例においては、当該
絶縁物チャネル領域14の厚味を既存の技術をしても 100
Å程度には容易にできるから、結局、トンネル現象に必
要な、ないし有効な極めて短いチャネル長Ｌを簡単に、
そして精度良く得ることができ、フォト・リソグラフィ
の精度には依存させないでも済むようになる。In any case, in the above-described embodiment in which the channel length L in the insulator channel region 14 is defined in the height direction, the thickness of the insulator channel region 14 is 100% even if the existing technique is used.
Since it can be made as easy as Å, in the end, an extremely short channel length L necessary or effective for the tunnel phenomenon can be easily
And it can be obtained with high accuracy, and it is not necessary to depend on the accuracy of photolithography.

ただ、ソース領域12のパターニングに関して考えると、
フォト・リソグラフィを援用した際の面積が大きいと、
当該ソース領域12とドレイン領域13とはそうした広い面
積に亘って絶縁物であるチャネル領域14を挟み対向する
ことになるから、ソース−ドレイン間容量が増すおそれ
もある。特に将来的に極端な微細寸法化が要求されてく
ると、ソース領域と既存の技術で極力小さく形成しても
なお、大きいとされることも十分にある。However, considering the patterning of the source region 12,
If the area when using photolithography is large,
Since the source region 12 and the drain region 13 face each other across such a wide area with the channel region 14 which is an insulator interposed therebetween, the source-drain capacitance may increase. Particularly, in the future, when extremely fine dimensionalization is required, even if the source region and the existing technique are formed to be as small as possible, it is still sufficiently large.

こうした場合には、次の第８図に示される実施例が有効
である。In such a case, the embodiment shown in FIG. 8 below is effective.

製作工程を経ながら説明すると、まず、第８図(A) に示
されるように、絶縁物基板11の上に将来、ソース領域を
形成する層となる高不純物濃度半導体、または金属、あ
るいはシリサイド等の導電性層12′を形成し、さらにそ
の上に絶縁用薄膜20を形成する。この絶縁用薄膜20の厚
さは将来形成されるゲート絶縁膜より厚くする。First, as shown in FIG. 8 (A), a high impurity concentration semiconductor, a metal, a silicide, etc., which will be a layer to form a source region in the future, will be formed on the insulator substrate 11 as shown in FIG. 8 (A). The conductive layer 12 'is formed, and the insulating thin film 20 is further formed thereon. The thickness of this insulating thin film 20 is made thicker than the gate insulating film to be formed in the future.

こうした後、第８図(B) に示されるように、絶縁用薄膜
20及び導電性層12′の所定位置に開口21を形成し、熱窒
化工程または化学蒸着工程により、開口21内の面部分を
含めて表面に一様に窒化膜14′を形成する。After this, as shown in Fig. 8 (B), the insulating thin film
An opening 21 is formed at a predetermined position of 20 and the conductive layer 12 ', and a nitride film 14' is uniformly formed on the surface including the surface portion inside the opening 21 by a thermal nitriding process or a chemical vapor deposition process.

こうした構造体の上に、第８図(C) に示されるように、
将来ドレイン領域13を形成するための導電性層13′を蒸
着または化学蒸着により形成する。On top of these structures, as shown in Figure 8 (C),
A conductive layer 13 'for forming the drain region 13 in the future is formed by vapor deposition or chemical vapor deposition.

次いで第８図(D) に示されるように、導電性層13′を開
口21内に埋め込まった部分を残してエッチングし、除去
する。これに関し、先の導電性層12′のエッチングによ
る開口21の形成過程において、当該開口21の幅を深さよ
りも小さくして置けば、導電性層13′はこの開口21の部
分で厚くなっているから、面倒な手間を掛けることな
く、簡単な表面からの等速度エッチングにより絶縁用薄
膜20の上の導電性層13′の部分をエッチングしつくして
も、所期通り、開口21内には導電性層13′の材料を残す
ことができる。この残余の部分がドレイン領域13となる
ものである。Then, as shown in FIG. 8 (D), the conductive layer 13 'is etched and removed, leaving the portion buried in the opening 21. In this regard, if the width of the opening 21 is set smaller than the depth in the process of forming the opening 21 by etching the conductive layer 12 ′, the conductive layer 13 ′ becomes thicker at the opening 21. Therefore, even if the conductive layer 13 ′ on the insulating thin film 20 is completely etched by constant-rate etching from a simple surface without troublesome work, the opening 21 is still formed as expected. The material of the conductive layer 13 'can remain. The remaining portion becomes the drain region 13.

したがって、断面的に見てこのドレイン領域13の横方向
両側の窒化膜14は絶縁物チャネル領域14となり、さらに
その外側の導電性層12，12は共にソース領域となる。Therefore, the nitride films 14 on both sides in the lateral direction of the drain region 13 when viewed in cross section become the insulator channel region 14, and the conductive layers 12 and 12 outside thereof become both the source regions.

こうした構造が得られたならば、表面にゲート絶縁層15
を熱酸化または化学蒸着等によって形成し、絶縁物チャ
ネル領域14，14の上あたりにゲート電極16は形成する
と、第８図(E) に示されるように本発明に即した電界効
果トランジスタ10が得られる。Once such a structure is obtained, a gate insulating layer 15 is formed on the surface.
Is formed by thermal oxidation or chemical vapor deposition and the gate electrode 16 is formed on the insulator channel regions 14 and 14, the field effect transistor 10 according to the present invention is formed as shown in FIG. 8 (E). can get.

この第８図示の実施例の要部を拡大したものが第９図で
ある。本図から顕かなように、こうした実施例の電界効
果トランジスタ10では、ソースードレイン間の対向面積
部分はその厚さによって規定することでき、フォト・リ
ソグラフィの技術は影響することがない。したがってこ
の実施例において一つの目的としたように、ソース−ド
レイン間容量の低減、ないし増加の抑制を図ることがで
きる。FIG. 9 is an enlarged view of a main part of the embodiment shown in FIG. As is apparent from this figure, in the field effect transistor 10 of such an embodiment, the facing area portion between the source and the drain can be defined by its thickness, and the photolithography technique has no influence. Therefore, as one purpose in this embodiment, the source-drain capacitance can be reduced or suppressed.

なお、第８図(B) に示された工程の後に、予め絶縁用薄
膜20の表面上の窒化膜14′を方向性エッチング、例えば
リアクティブ・イオン・エッチング等で除去して置き、
ゲート絶縁膜15をチャネル領域として残された窒化膜1
4′の熱酸化等で形成すれば、ゲート絶縁膜15も絶縁物
チャネル領域14の上のみが薄くなるように自己整合的に
形成することもできる。シリコン窒化膜の酸化速度はシ
リコンまたはシリサイドのそれに比して著しい遅いから
である。After the step shown in FIG. 8B, the nitride film 14 'on the surface of the insulating thin film 20 is previously removed by directional etching, for example, reactive ion etching or the like, and placed.
Nitride film 1 left by using the gate insulating film 15 as a channel region
If formed by thermal oxidation of 4 ', the gate insulating film 15 can also be formed in a self-aligned manner so that only the insulator channel region 14 is thin. This is because the oxidation rate of the silicon nitride film is significantly slower than that of silicon or silicide.

上記第８図及び第９図に示された実施例では、ドレイン
領域13はソース領域12により取囲まれた格好になってい
る。こうした幾何構造は、配線等の実際の即すると不都
合が場合も考えられる。そこでドレイン領域13とソース
領域12とを左右に振り分けた構造も望まれる。In the embodiment shown in FIGS. 8 and 9 above, the drain region 13 is surrounded by the source region 12. Such a geometric structure may be inconvenient if the wiring or the like is actually applied. Therefore, a structure in which the drain region 13 and the source region 12 are distributed to the left and right is also desired.

第10図はそうした要請に応えることができる実施例を示
している。先掲の第８図(B) に示される工程までは同一
の工程とした後、第10図(A) に示されるように、斜め方
向から反応性エッチング・ビームＢを照射し、開口21内
の片側の面に位置する窒化膜14′を除去する。FIG. 10 shows an embodiment capable of satisfying such a request. After the same steps up to the step shown in FIG. 8 (B) described above, as shown in FIG. 10 (A), the reactive etching beam B is irradiated from an oblique direction, and the inside of the opening 21 is irradiated. The nitride film 14 'located on the surface on one side of is removed.

この工程を追加してから、第８図(C) に示される工程に
戻って導電性層13′を形成すると、最終的には開口内に
残された導電性層13′の部分と図中、右半分の導電性層
12の部分が電気的に接続し、第10図(B) に示されるよう
に一連のドレイン領域13が形成される。したがって各領
域用の電極形成も簡単になる。After this step is added, the process returns to the step shown in FIG. 8 (C) to form the conductive layer 13 ', and finally, the part of the conductive layer 13' left in the opening and the part in the figure. , Conductive layer on the right half
The 12 portions are electrically connected to form a series of drain regions 13 as shown in FIG. 10 (B). Therefore, the formation of electrodes for each region is simplified.

なお、これまで述べてきたいづれの実施例の場合にも、
物理的な支持基板は別途に用意し、その表面に形成され
た絶縁層の上に本発明電界効果トランジスタ構造を形成
するようにしても良い。In the case of each of the embodiments described above,
A physical support substrate may be separately prepared, and the field effect transistor structure of the present invention may be formed on the insulating layer formed on the surface thereof.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の電界効果トランジスタの基本的実施例
の断面構造図、第２図及び第３図は第１図に示された電
界効果トランジスタのエネルギ・バンド・ダイアグラム
による動作説明図、第４図は第１図に示された電界効果
トランジスタの一製作例の工程図、第５図は本発明電界
効果トランジスタにおいて起こり得る状態である正孔ト
ンネル現象のエネルギ・バンド・ダイアグラムによる説
明図、第６図は本発明第二の実施例の断面構造図、第７
図は第６図に示された実施例の電界効果トランジスタを
得るための一製作例の工程図、第８図はさらに他の実施
例の電界効果トランジスタを得るための一製作例の工程
図、第９図は第８図に示された工程により得られた電界
効果トランジスタの要部を拡大した断面構造図、第10図
は第８図に示された工程を改変して得られた本発明のさ
らに他の実施例の説明図、第11図は従来におけるトンネ
ル現象を利用したトンネル・トランジスタの説明図、で
ある。 図中、10は本発明に即して構成され、トンネル現象を利
用する電界効果トランジスタ、11は非良導電性ないし絶
縁物基板、12はソース領域、13はドレイン領域、14は絶
縁物チャネル領域、15はゲート絶縁膜、16はゲート電
極、である。FIG. 1 is a sectional structural view of a basic embodiment of a field effect transistor of the present invention, FIGS. 2 and 3 are operation explanatory diagrams by an energy band diagram of the field effect transistor shown in FIG. FIG. 4 is a process diagram of one example of manufacturing the field effect transistor shown in FIG. 1, and FIG. 5 is an explanatory diagram of an energy band diagram of a hole tunneling phenomenon which can occur in the field effect transistor of the present invention. FIG. 6 is a sectional structural view of the second embodiment of the present invention, and FIG.
FIG. 8 is a process drawing of one manufacturing example for obtaining the field effect transistor of the embodiment shown in FIG. 6, and FIG. 8 is a process drawing of one manufacturing example for obtaining the field effect transistor of another embodiment. FIG. 9 is an enlarged cross-sectional structural view of the essential part of the field effect transistor obtained by the process shown in FIG. 8, and FIG. 10 is the present invention obtained by modifying the process shown in FIG. FIG. 11 is an explanatory view of still another embodiment of FIG. 11, and FIG. 11 is an explanatory view of a conventional tunnel transistor utilizing the tunnel phenomenon. In the figure, 10 is a field effect transistor configured according to the present invention and utilizing the tunnel phenomenon, 11 is a non-good conductive or insulating substrate, 12 is a source region, 13 is a drain region, and 14 is an insulating channel region. , 15 is a gate insulating film, and 16 is a gate electrode.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】ソース領域、チャネル領域、ドレイン領
域、ゲート絶縁膜、及びゲート電極を有する絶縁ゲート
型電界効果トランジスタであって； 上記チャネル領域が、上記ソース領域を形成している材
料の仕事関数よりも小さな値の電子親和力を有する絶縁
材料から形成された絶縁物チャネル領域となっているこ
とを特徴とする電界効果トランジスタ。1. An insulated gate field effect transistor having a source region, a channel region, a drain region, a gate insulating film, and a gate electrode, wherein the channel region has a work function of a material forming the source region. A field effect transistor having an insulator channel region formed of an insulating material having a smaller electron affinity.