JPH06236875A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH06236875A JPH06236875A JP2265393A JP2265393A JPH06236875A JP H06236875 A JPH06236875 A JP H06236875A JP 2265393 A JP2265393 A JP 2265393A JP 2265393 A JP2265393 A JP 2265393A JP H06236875 A JPH06236875 A JP H06236875A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置、特に、ゲー
トアレイ等の特定用途向け半導体装置（以下、Ａｓｉｃ
デバイスと言う）及び、その製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, in particular, a semiconductor device for a specific application such as a gate array (hereinafter referred to as "ASIC").
Device) and its manufacturing method.
【０００２】[0002]
【従来の技術】Ａｓｉｃデバイスは、半導体基板上に形
成された複数のトランジスタの中から、ユーザ（使用
者）の用途に合わせて所望のトランジスタを結線するこ
とにより、その機能を変更することができる半導体装置
である。2. Description of the Related Art The function of an Asic device can be changed by connecting a desired transistor among a plurality of transistors formed on a semiconductor substrate in accordance with the user's (user's) application. It is a semiconductor device.
【０００３】このような半導体装置は、複数のトランジ
スタが形成されたウェハを準備しておき、ユーザからの
要求があると、その用途毎に合わせて所望のトランジス
タ上の絶縁膜にコンタクトホールを形成し、そのコンタ
クトホールを通して半導体基板上に不純物を導入した
後、そのコンタクトホール内に導電層を形成し、その導
電層と接続する配線層を絶縁膜上に形成することによ
り、所望のトランジスタが結線されるものである。In such a semiconductor device, a wafer on which a plurality of transistors are formed is prepared, and when a user requests, a contact hole is formed in an insulating film on a desired transistor according to each application. Then, after introducing impurities into the semiconductor substrate through the contact hole, a conductive layer is formed in the contact hole, and a wiring layer connected to the conductive layer is formed on the insulating film to connect the desired transistor. It is what is done.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、ユーザからの要求後、コンタクトホール
を形成してから配線層を形成するまでの工程が長く、短
期間にユーザが所望の半導体装置を入手することが困難
であった。最近、特に、Ａｓｉｃデバイスにおいては、
ユーザからの要求後、如何に早く製品を供給できるかが
重要な課題となっている。今後、半導体装置が、さらに
高集積化され、各パターンが微細になればなるほど、そ
の工程が長く、複雑になると考えられる。However, in the conventional manufacturing method, the steps from the formation of the contact hole to the formation of the wiring layer after the request from the user are long, and the semiconductor device desired by the user in a short period of time. Was difficult to obtain. Recently, especially in Asic devices,
An important issue is how quickly a product can be supplied after a request from a user. It is considered that as the semiconductor device becomes more highly integrated and each pattern becomes finer in the future, the process becomes longer and more complicated.
【０００５】[0005]
【課題を解決するための手段】本発明は、前述した課題
を解決するために、半導体基板と、前記半導体基板上に
形成された複数のトランジスタであって、各トランジス
タは前記半導体基板中に形成されたソース領域とドレイ
ン領域によりチャネルが定義される前記複数のトランジ
スタと、前記半導体基板上全面を覆う絶縁膜と、前記絶
縁膜上に形成された配線層とを有し、前記複数のトラン
ジスタのうち所望のトランジスタが前記配線層と接続さ
れる半導体装置において、前記絶縁膜中に形成される複
数の導電層であって、前記各トランジスタのソース領域
またはドレイン領域にそれぞれ電気的に接続される前記
複数の導電層を形成したものである。このような半導体
装置を用いることにより、ユーザからの要求後、短期間
で所望のトランジスタと配線とが接続される半導体装置
を提供することができる。In order to solve the above problems, the present invention provides a semiconductor substrate and a plurality of transistors formed on the semiconductor substrate, each transistor being formed in the semiconductor substrate. A plurality of transistors whose channels are defined by the formed source and drain regions, an insulating film covering the entire surface of the semiconductor substrate, and a wiring layer formed on the insulating film. In a semiconductor device in which a desired transistor is connected to the wiring layer, a plurality of conductive layers formed in the insulating film are electrically connected to a source region or a drain region of each transistor. A plurality of conductive layers are formed. By using such a semiconductor device, it is possible to provide a semiconductor device in which a desired transistor and a wiring are connected in a short period of time after a request from a user.
【０００６】[0006]
【作用】本発明によれば、上述のような半導体装置にお
いて、複数のトランジスタのそれぞれに接続される導電
層があらかじめ形成されているので、その後の所望のト
ランジスタのみを結線する工程を短期間に行うことがで
き、製品を迅速に供給することが可能となる。According to the present invention, in the semiconductor device as described above, the conductive layer connected to each of the plurality of transistors is formed in advance, so that the subsequent step of connecting only the desired transistor can be performed in a short time. It can be done and the product can be quickly supplied.
【０００７】[0007]
【実施例】本発明の実施例を図１及び図２の工程断面図
を参照しながら説明する。この場合、Ｎ型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳと言う）及び、Ｐ型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳと言う）が同一基板上に形成
される例が示され、図１の右側にＮＭＯＳ、左側にＰＭ
ＯＳが形成される工程断面図が示される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to process sectional views of FIGS. In this case, an example in which an N-type MOS transistor (hereinafter referred to as NMOS) and a P-type MOS transistor (hereinafter referred to as PMOS) are formed on the same substrate is shown, where NMOS is on the right side and PM is on the left side in FIG.
A process cross-sectional view for forming an OS is shown.
【０００８】まず、図１（Ａ）に示されるように半導体
基板（以下、基板と言う）１０１上の所定領域に活性化
領域を分離するための二酸化シリコン膜（以下、ＳｉＯ
2 膜と言う）１０３が形成された後、基板１０１上にゲ
ート酸化膜１０５が形成される。First, as shown in FIG. 1A, a silicon dioxide film (hereinafter referred to as SiO 2) for separating an activated region into a predetermined region on a semiconductor substrate (hereinafter referred to as substrate) 101.
After forming the ( two films) 103, a gate oxide film 105 is formed on the substrate 101.
【０００９】次に、図１（Ｂ）に示されるようにゲート
電極１０７が形成された後、図１（Ｃ）に示されるよう
にサイドウォール１０９を利用してＮ- 型不純物層１１
１及びＮ+ 型不純物層１１３が形成され、サイドウォー
ル１１５を利用してＰ- 型不純物層１１７及びＰ+ 型不
純物層１１９が形成される。[0009] Next, after the gate electrode 107 is formed as shown in FIG. 1 (B), by using the sidewalls 109 as shown in FIG. 1 (C) N - -type impurity layer 11
The 1- and N + -type impurity layers 113 are formed, and the P − -type impurity layer 117 and the P + -type impurity layer 119 are formed using the sidewalls 115.
【００１０】次に、図１（Ｄ）に示されるようにＮＭＯ
Ｓ側をレジスト１２１で覆い、ＰＭＯＳのコンタクト部
にコンタクトインプラ層形成の為にＰ型の不純物である
ＢＦ2 + （フッ化ボロン）１２３が４０ｋｅｖ、３Ｅ１
５ｉｏｎｓ／ｃｍ2 の条件で、ゲート酸化膜１０５を介
して高濃度に打ち込まれる。Next, as shown in FIG. 1D, the NMO
The S side is covered with a resist 121, and BF 2 + (boron fluoride) 123, which is a P-type impurity, is 40 kev 3E1 for forming a contact implantation layer on the contact portion of the PMOS.
High concentration is implanted through the gate oxide film 105 under the condition of 5 ions / cm 2 .
【００１１】次に、図１（Ｅ）に示されるようにＰＭＯ
Ｓ側をレジスト１２５で覆い、ＮＭＯＳのコンタクト部
にコンタクトインプラ層形成の為にＮ型の不純物である
Ｐ+（リン）１２７が５０ｋｅｖ、４Ｅ１５ｉｏｎｓ／
ｃｍ2 の条件で、ゲート酸化膜１０５を介して高濃度に
打ち込まれる。Next, as shown in FIG. 1 (E), the PMO
The S side is covered with a resist 125, and P + (phosphorus) 127, which is an N-type impurity, is 50 kev, 4E15ions / for forming a contact implantation layer on the contact portion of the NMOS.
Under the condition of cm 2 , high concentration is implanted through the gate oxide film 105.
【００１２】次に、図２（Ｆ）に示されるように基板１
０１上全面に層間絶縁膜１２９が形成された後、層間絶
縁膜１２９は平坦化される。層間絶縁膜１２９が平坦化
される際、同時に不純物が活性化されてコンタクトイン
プラ層１３５、１３７（図２（Ｇ）に示される）が形成
される。この場合、９５０℃で１５分間の平坦化処理が
行われた。Next, as shown in FIG. 2 (F), the substrate 1
After the interlayer insulating film 129 is formed on the entire surface of 01, the interlayer insulating film 129 is planarized. When the interlayer insulating film 129 is planarized, impurities are simultaneously activated to form contact implantation layers 135 and 137 (shown in FIG. 2G). In this case, the flattening treatment was performed at 950 ° C. for 15 minutes.
【００１３】次に、図２（Ｇ）に示されるようにレジス
ト１３１を用いて、ドライエッチング（ＲＩＥ法）によ
りコンタクトホール１３３が開孔される。Next, as shown in FIG. 2G, a contact hole 133 is formed by dry etching (RIE method) using a resist 131.
【００１４】次に、図２（Ｈ）に示されるようにコンタ
クトホール１３３中に埋め込み導電層１３９が形成され
る。この導電層１３９は、ＴｉＮ（窒化チタン）などの
バリアメタルを薄く下地に形成したＷ（タングステン）
等が用いられる。Next, as shown in FIG. 2H, a buried conductive layer 139 is formed in the contact hole 133. This conductive layer 139 is W (tungsten) formed by thinly forming a barrier metal such as TiN (titanium nitride) on the base.
Etc. are used.
【００１５】次に、図２（Ｉ）に示されるように導電層
１３９の表面が露出しないように絶縁膜１４１が形成さ
れる。このような状態で半導体装置が準備されている。Next, as shown in FIG. 2I, an insulating film 141 is formed so that the surface of the conductive layer 139 is not exposed. The semiconductor device is prepared in such a state.
【００１６】その後、複数のトランジスタの中から所望
のトランジスタのみを結線する場合、図２（Ｊ）に示さ
れるように、ホトリソ・エッチング技術を用いて所望の
トランジスタ上に形成された絶縁膜１４１のみが除かれ
た後、Ａｌ（アルミニウム）などの配線１４３が形成さ
れる。After that, in the case of connecting only a desired transistor among a plurality of transistors, as shown in FIG. 2J, only the insulating film 141 formed on the desired transistor by using the photolithography etching technique is used. After that, the wiring 143 made of Al (aluminum) or the like is formed.
【００１７】以上のような半導体装置（図２（Ｉ）に示
すような半導体装置）を準備しておくことにより、その
後、所望のトランジスタを結線する工程が短期間で行え
る。また、コンタクトインプラ層形成の為の不純物はＳ
ｉＯ2 膜を介して打ち込まれている為、安定なコンタク
トインプラ層が形成される。さらに、層間絶縁膜が平坦
化される際に、同時に、不純物が活性化されコンタクト
インプラ層が形成されるので、工程が短縮できる。By preparing the semiconductor device as described above (semiconductor device as shown in FIG. 2I), the process of connecting a desired transistor can be performed in a short period of time thereafter. The impurity for forming the contact implantation layer is S
Since the implantation is performed through the iO 2 film, a stable contact implantation layer is formed. Further, when the interlayer insulating film is flattened, the impurities are activated and the contact implantation layer is formed at the same time, so that the process can be shortened.
【００１８】ここで、図２（Ｈ）、（Ｉ）で説明された
導電層１３９及び絶縁膜１４１を形成する場合におい
て、さらに最適な実施例を図３を参照しながら説明す
る。この場合、導電膜１３９と絶縁膜１４１以外の部
は、図１、図２で説明されたものと同じであるので説明
は省略する。Here, a further optimum embodiment in the case of forming the conductive layer 139 and the insulating film 141 described in FIGS. 2H and 2I will be described with reference to FIG. In this case, the parts other than the conductive film 139 and the insulating film 141 are the same as those described with reference to FIGS.
【００１９】まず、コンタクトホール１３３中に導電膜
を形成する時、図３（Ａ）に示されるように層間絶縁膜
１２９の表面より導電層１３９−１の表面が下になるよ
うに形成される。すなわち、コンタクトホール部に凹部
が形成されるようにし、その後、基板上全面にＣＶＤ法
または、スピンオングラス法等により絶縁膜が形成さ
れ、その絶縁膜を全面エッチバック法によりエッチング
することにより、図３（Ｂ）に示されるように凹部に絶
縁膜１４１−１が形成される。このようにすれば、導電
層と配線とのコンタクト部が平坦に形成され、配線のパ
ターニングが最適にできるようになる。First, when the conductive film is formed in the contact hole 133, the surface of the conductive layer 139-1 is formed below the surface of the interlayer insulating film 129 as shown in FIG. . That is, a concave portion is formed in the contact hole portion, and thereafter, an insulating film is formed on the entire surface of the substrate by a CVD method, a spin-on-glass method, or the like, and the insulating film is etched by a full-etchback method. As shown in FIG. 3B, the insulating film 141-1 is formed in the recess. In this way, the contact portion between the conductive layer and the wiring is formed flat and the wiring can be optimally patterned.
【００２０】さらに、図４（Ａ）に示されるように導電
層にリン等の不純物がドープされたポリシリコン１３９
−２を用いると、図４（Ｂ）に示されるように熱酸化す
ることにより上部に熱酸化膜１４１−２が形成される。
このようにすれば、エッチバック工程が不要になり、さ
らに工程が簡略化される。Further, as shown in FIG. 4A, the polysilicon 139 in which the conductive layer is doped with impurities such as phosphorus is used.
2 is used, a thermal oxide film 141-2 is formed on the upper portion by thermal oxidation as shown in FIG.
This eliminates the need for the etch back process and further simplifies the process.
【００２１】次に、本発明の他の実施例を図５を参照し
ながら説明する。この場合、図１、図２と同一部分には
同一の符号が用いられている。また、図５は図１、図２
に示された工程断面図を簡略化して示されている。Next, another embodiment of the present invention will be described with reference to FIG. In this case, the same parts as those in FIGS. 1 and 2 are designated by the same reference numerals. Further, FIG. 5 is shown in FIGS.
The process sectional view shown in FIG.
【００２２】まず、図５（Ａ）に示されるように、導電
層１３９が形成された（図１（Ｈ）工程）後、基板上全
面に絶縁膜５０１が形成される。このような状態で半導
体装置が準備されている。First, as shown in FIG. 5A, after the conductive layer 139 is formed (step of FIG. 1H), the insulating film 501 is formed on the entire surface of the substrate. The semiconductor device is prepared in such a state.
【００２３】その後、複数のトランジスタの中から所望
のトランジスタのみを結線する場合、図５（Ｂ）に示さ
れるように、ホトリソ・エッチング技術を用いて所望の
トランジスタ上に形成された絶縁膜のみが除かれ開孔部
５０３が形成された後、Ａｌなどの配線１４３が形成さ
れる。このように層間絶縁膜１２９上と導電層１３９上
の全面に絶縁膜５０１が形成されるようにすると、層間
絶縁膜の平坦化を高めるため層間絶縁膜にフロー性の良
いＢＰＳＧ膜を用いた場合、特にリンを高濃度に含んだ
ＢＰＳＧ膜で吸湿性が高い膜であっても、表面が低濃度
のリンを含む、または全く含まない絶縁膜（５０１）も
しくは、窒化シリコン膜（Ｓｉ3 Ｎ4 膜）により覆われ
ることにより、半導体装置の準備段階において層間絶縁
膜が吸湿することができる。それ故、その後の熱処理に
よる層間絶縁膜中のクラックの発生、Ａｌなどの配線の
腐食の誘発等が防止できる。After that, when only a desired transistor is connected from the plurality of transistors, as shown in FIG. 5B, only the insulating film formed on the desired transistor by the photolithography etching technique is used. After removing the openings 503 and forming the openings 503, the wiring 143 of Al or the like is formed. When the insulating film 501 is formed on the entire surface of the interlayer insulating film 129 and the conductive layer 139 in this way, when a BPSG film having a good flow property is used as the interlayer insulating film in order to enhance the flatness of the interlayer insulating film. In particular, even if the film is a BPSG film containing a high concentration of phosphorus and having a high hygroscopic property, an insulating film (501) or a silicon nitride film (Si 3 N 4 ) having a low or no phosphorus concentration on the surface By being covered with the film, the interlayer insulating film can absorb moisture at the preparation stage of the semiconductor device. Therefore, it is possible to prevent the occurrence of cracks in the interlayer insulating film and the induction of corrosion of wiring such as Al due to the subsequent heat treatment.
【００２４】さらに、図５（Ｂ）の開孔部を形成する際
に、図６に示されるように導電層１３９の形状より大き
な開孔部６０１を形成することにより、ホトリソ工程に
おけるパターン合わせ不良を防止することができる。Further, when forming the opening portion of FIG. 5B, by forming the opening portion 601 larger than the shape of the conductive layer 139 as shown in FIG. 6, the pattern alignment failure in the photolithography process. Can be prevented.
【００２５】[0025]
【発明の効果】以上、説明したように本発明によれば、
複数のトランジスタのそれぞれに接続される導電層をあ
らかじめ形成しておくことにより、その後の所望のトラ
ンジスタのみを結線する工程を短期間に行うことがで
き、製品を迅速に供給することが可能となる。As described above, according to the present invention,
By forming a conductive layer to be connected to each of a plurality of transistors in advance, the subsequent step of connecting only desired transistors can be performed in a short period of time, and products can be supplied quickly. .
【図１】本発明の実施例を示す工程断面図（その１）で
ある。FIG. 1 is a process sectional view (1) showing an embodiment of the present invention.
【図２】本発明の実施例を示す工程断面図（その２）で
ある。FIG. 2 is a process sectional view (2) showing an embodiment of the present invention.
【図３】本発明の他の実施例を示す工程断面図である。FIG. 3 is a process sectional view showing another embodiment of the present invention.
【図４】本発明の他の実施例を示す工程断面図である。FIG. 4 is a process sectional view showing another embodiment of the present invention.
【図５】本発明の他の実施例を示す工程断面図である。FIG. 5 is a process sectional view showing another embodiment of the present invention.
【図６】本発明の他の実施例を示す断面図である。FIG. 6 is a sectional view showing another embodiment of the present invention.
１０１ 半導体基板 １０３ 二酸化シリコン膜 １０５ ゲート酸化膜 １０７ ゲート電極 １１１ Ｎ- 型不純物層 １１３ Ｎ+ 型不純物層 １１７ Ｐ- 型不純物層 １１９ Ｐ+ 型不純物層 １２９ 層間絶縁膜 １３５，１３７ コンタクトインプラ層 １３９ 導電層 １４１ 絶縁膜 １４３ 配線101 semiconductor substrate 103 silicon dioxide film 105 gate oxide film 107 gate electrode 111 N − type impurity layer 113 N + type impurity layer 117 P − type impurity layer 119 P + type impurity layer 129 interlayer insulating film 135, 137 contact implantation layer 139 conductivity Layer 141 Insulating film 143 Wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｄ 7514−4Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication H01L 21/90 D 7514-4M
Claims (4)
膜で覆われた複数のトランジスタのうち、所望のトラン
ジスタが前記絶縁膜上に形成された配線層と、前記所望
のトランジスタに対応して前記絶縁膜に形成された開口
部を介して接続される半導体装置の製造方法において、 前記所望のトランジスタと前記配線層が接続される前
に、前記複数のトランジスタに対応して前記絶縁膜に複
数の開口部を形成し、これらの開口部内に導電層を形成
することを特徴とする半導体装置の製造方法。1. Of a plurality of transistors formed on a semiconductor substrate and covered with an insulating film, a desired transistor corresponds to a wiring layer formed on the insulating film and the desired transistor. In the method for manufacturing a semiconductor device connected through an opening formed in the insulating film, the insulating film corresponding to the plurality of transistors is formed before the desired transistor and the wiring layer are connected. A method of manufacturing a semiconductor device, which comprises forming a plurality of openings and forming a conductive layer in the openings.
されることを特徴とする請求項１記載の半導体装置の製
造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein an insulating coating film is formed on the conductive layer.
れ、前記絶縁性の被覆膜は前記ポリシリコンを熱酸化す
ることにより形成される熱酸化膜であることを特徴とす
る請求項２記載の半導体装置の製造方法。3. The conductive layer is formed of polysilicon, and the insulating coating film is a thermal oxide film formed by thermally oxidizing the polysilicon. Manufacturing method of semiconductor device.
された複数のトランジスタであって、各トランジスタは
前記半導体基板中に形成されたソース領域とドレイン領
域によりチャネルが定義される前記複数のトランジスタ
と、前記半導体基板上全面を覆う絶縁膜と、前記絶縁膜
上に形成された配線層とを有し、前記複数のトランジス
タのうち所望のトランジスタが前記配線層と接続される
半導体装置において、 前記絶縁膜中に形成される複数の導電層であって、前記
各トランジスタのソース領域またはドレイン領域にそれ
ぞれ電気的に接続される前記複数の導電層を有すること
を特徴とする半導体装置。4. A semiconductor substrate and a plurality of transistors formed on the semiconductor substrate, wherein each transistor has a channel defined by a source region and a drain region formed in the semiconductor substrate. A semiconductor device having an insulating film covering the entire surface of the semiconductor substrate, and a wiring layer formed on the insulating film, wherein a desired transistor of the plurality of transistors is connected to the wiring layer, A semiconductor device comprising a plurality of conductive layers formed in an insulating film, the plurality of conductive layers electrically connected to a source region or a drain region of each transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265393A JPH06236875A (en) | 1993-02-10 | 1993-02-10 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265393A JPH06236875A (en) | 1993-02-10 | 1993-02-10 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236875A true JPH06236875A (en) | 1994-08-23 |
Family
ID=12088809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265393A Pending JPH06236875A (en) | 1993-02-10 | 1993-02-10 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06236875A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352920B1 (en) | 1999-12-17 | 2002-03-05 | Sharp Kabushiki Kaisha | Process of manufacturing semiconductor device |
-
1993
- 1993-02-10 JP JP2265393A patent/JPH06236875A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352920B1 (en) | 1999-12-17 | 2002-03-05 | Sharp Kabushiki Kaisha | Process of manufacturing semiconductor device |
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