JPH06232923A - Viterbi decoding method and its device - Google Patents
Viterbi decoding method and its deviceInfo
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- JPH06232923A JPH06232923A JP5018531A JP1853193A JPH06232923A JP H06232923 A JPH06232923 A JP H06232923A JP 5018531 A JP5018531 A JP 5018531A JP 1853193 A JP1853193 A JP 1853193A JP H06232923 A JPH06232923 A JP H06232923A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、畳込み符号化された符
号化変調信号を復号する最尤復号としてのビタビ復号方
法およびその装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Viterbi decoding method and apparatus as maximum likelihood decoding for decoding a convolutionally coded coded modulated signal.
【０００２】[0002]
【従来の技術】たとえば、衛星通信システムでは、Ｓ／
Ｎの改善が他の通信システムに比べて困難であるため、
受信側では受信情報系列に対して高機能な検出・訂正を
行うことが要求され、送信側はディジタル情報系列を符
号化して冗長ビットを付加して送信する。符号化方式に
は、たとえば、ブロック符号化および畳込み符号化が知
られている。ブロック符号化は、ディジタル情報系列を
ｍビットごとにブロック化し、この情報成分に誤り訂正
のための冗長成分を付加してｎビットのデータ（ｍ＜
ｎ）とする方法である。2. Description of the Related Art For example, in a satellite communication system, S /
Since it is difficult to improve N as compared with other communication systems,
The receiving side is required to perform highly functional detection / correction on the received information sequence, and the transmitting side encodes the digital information sequence, adds redundant bits, and transmits. For example, block coding and convolutional coding are known as coding methods. In block coding, a digital information sequence is divided into blocks every m bits, a redundant component for error correction is added to this information component, and n-bit data (m <
n).
【０００３】畳込み符号化は、過去の情報系列を所定の
ビットごとに区切ったタイムスロットの情報を現在のブ
ロックに影響を及ぼさせながら（影響が及ぼされるタイ
ムスロットの数を「拘束長」という）符号化を行う方法
であり、拘束長が短くても受信側で高い誤り訂正を行う
ことができ情報効率が高く、通信などの分野で広く用い
られている。In the convolutional coding, the information of the time slot obtained by dividing the past information sequence into predetermined bits is influenced on the current block (the number of affected time slots is called "constraint length"). ) It is a method of encoding, and even if the constraint length is short, it is possible to perform high error correction on the receiving side and the information efficiency is high, and it is widely used in fields such as communication.
【０００４】畳込み符号を復号する方式の１つとして、
ビタビ復号方式が知られている。このビタビ復号方式は
畳込み符号に対する最尤復号方式であり、送信側のエン
コーダから生成され得る符号系列から、受信された符号
系列に最も近い系列（これを最尤パスという）を選ぶこ
とで誤り訂正を行う。この最尤パスの選択方法は全ての
パスを比較して確かめるのではなく、送信側で生成され
得る全ての符号列と受信符号列とのユークリッド距離を
求め、最も小さいもの（すなわち、尤度が最も高いも
の）を選んで、それ以後は復号に必要なパス（生き残り
パス）だけを調べていくことを基本にしており、パスの
長さを十分に長くとると、生き残りパスの先（根元）は
合流して同じ値になり、どの生き残りパスであっても、
遡れば、同じ値を復号していることになる。したがっ
て、復号誤り率が高くならない程度のパス長を調べ、そ
の長さ分だけ遡った時点のデータを復号データとするこ
とができる。また、ビタビ復号方式は、いわゆる、軟判
定復調方式と組み合わせることで、特に高い誤り訂正能
力を得ることができる。As one of the methods for decoding the convolutional code,
The Viterbi decoding method is known. This Viterbi decoding method is a maximum likelihood decoding method for a convolutional code, and by selecting a sequence (which is called a maximum likelihood path) that is the closest to the received code sequence from the code sequences that can be generated by the encoder on the transmission side, an error occurs. Make corrections. This maximum likelihood path selection method does not check by comparing all paths, but obtains the Euclidean distance between all code strings that can be generated on the transmission side and the received code string, and the smallest one (that is, the likelihood is The basic principle is to select the highest one), and then investigate only the path (survival path) required for decoding after that. If the path length is set sufficiently long, the tip of the surviving path (root) Join and become the same value, whichever survivor path
If you go back, you will be decoding the same value. Therefore, the path length that does not increase the decoding error rate is examined, and the data traced back by the length can be used as the decoded data. Further, the Viterbi decoding system can obtain a particularly high error correction capability by being combined with a so-called soft decision demodulation system.
【０００５】上述した畳込み符号化と多値変調とを組み
合わせたトレリス符号化変調が注目されている。トレリ
ス符号化変調は、送信側では、送信信号を畳込符合化回
路を用いて畳込み符号化する共に、相加された雑音に対
するマージンを大きくするため、送信信号間のユークリ
ッド距離が大きくなるように変調信号点に割り当て送信
する。そして、受信側では、ビタビ復号装置を用いて、
送信信号たり得る信号系列のうち、受信信号とのユーク
リッド距離が最小になる信号系列である最尤パスを選択
して受信信号を復号する。Attention has been paid to trellis coded modulation in which the above-mentioned convolutional coding and multilevel modulation are combined. In trellis coded modulation, on the transmission side, the transmission signal is convolutionally coded using a convolutional coding circuit and the margin for added noise is increased, so that the Euclidean distance between the transmission signals is increased. The signal is assigned to the modulation signal point and transmitted. Then, on the receiving side, using the Viterbi decoding device,
Among the signal sequences that can be transmitted signals, the maximum likelihood path, which is the signal sequence having the smallest Euclidean distance from the received signal, is selected and the received signal is decoded.
【０００６】図８に畳込符合化回路の構成図を示す。図
９に１６ＱＡＭ変調方式における信号点を説明するため
の図を示す。図８に示すように、畳込符合化回路２は、
シリアルパラレル変換器２５、遅延回路２６，２７，２
８、および、排他的論理和算出器２９，３０で構成され
る。シリアルパラレル変換器２５は、シリアルデータで
ある、たとえば、３ビット（ｘ３，ｘ２，ｘ１）で構成
される入力信号Ｓ１を並列化し、ｘ３を信号ｙ１、ｘ２
を信号ｙ２、ｘ３を信号ｙ３として出力する。シリアル
パラレル変換器２５から出力された信号ｙ１，ｙ２，ｙ
３は、出力信号点を示す信号Ｓ２のｙ１，ｙ２，ｙ３と
してそのまま信号割当回路（図示せず）に出力される。
遅延回路２６，２７，２８は、入力信号を、たとえば、
１クロックサイクル遅延させて出力する。排他的論理和
算出器２９，３０は、遅延回路２６，２７からの信号、
および、シリアルパラレル変換器２５からのｙ１信号お
よびｙ２信号をそれぞれ入力し、これらの排他的論理和
を算出する。FIG. 8 shows a block diagram of the convolutional coding circuit. FIG. 9 shows a diagram for explaining signal points in the 16QAM modulation method. As shown in FIG. 8, the convolutional coding circuit 2 is
Serial-parallel converter 25, delay circuits 26, 27, 2
8 and exclusive OR calculators 29 and 30. The serial-to-parallel converter 25 parallelizes an input signal S1 which is serial data and is composed of, for example, 3 bits (x3, x2, x1) and converts x3 into signals y1 and x2.
Are output as signals y2 and x3 as signal y3. The signals y1, y2, y output from the serial-parallel converter 25
3 is output as it is to the signal allocation circuit (not shown) as y1, y2, y3 of the signal S2 indicating the output signal point.
The delay circuits 26, 27, 28 output the input signal to, for example,
It is delayed by one clock cycle and then output. The exclusive OR calculators 29 and 30 are the signals from the delay circuits 26 and 27,
Also, the y1 signal and the y2 signal from the serial / parallel converter 25 are input respectively, and the exclusive OR of these signals is calculated.
【０００７】排他的論理和算出器３０の算出結果は、出
力信号点を示す信号Ｓ２のｙ０として信号割当回路（図
示せず）に出力される。たとえば、畳込符合化回路２
は、（１，０，１）を入力信号Ｓ１として入力し、遅延
回路２６，２７，２８の状態に基づいて、たとえば、ｙ
０＝０を算出し、出力信号点（１，０，１，０）を示す
信号Ｓ２を出力する。このとき、畳込符合化回路２は、
３ビット８種類の入力信号Ｓ１を入力し、その時の畳込
符合化回路２の８種類の状態（つまり、３つの遅延回路
の状態）に応じて、１６種類の出力信号点を示す信号Ｓ
２を出力する。このときの畳込符合化回路２の状態遷
移、および、出力信号点の関係は、以下に説明するトリ
レス表現図で示される。The calculation result of the exclusive OR calculator 30 is output to a signal allocation circuit (not shown) as y0 of the signal S2 indicating the output signal point. For example, the convolutional coding circuit 2
Inputs (1, 0, 1) as the input signal S1, and based on the states of the delay circuits 26, 27, 28, for example, y
0 = 0 is calculated, and the signal S2 indicating the output signal point (1,0,1,0) is output. At this time, the convolutional coding circuit 2
A signal S indicating 16 types of output signal points is input according to 8 types of states of the convolutional coding circuit 2 (that is, states of the three delay circuits) when 8 types of input signals S1 of 3 bits are input.
2 is output. The relationship between the state transition of the convolutional coding circuit 2 and the output signal point at this time is shown in a trellis expression diagram described below.
【０００８】図１０に上述した畳込符合化回路２のトレ
リス表現図を示す。図１０に示すように、畳込符合化回
路２は、たとえば、状態Ａから、入力信号Ｓ１０１の内
容に応じて、たとえば、パス８０ａに沿って、出力信号
点ｓ０を示す信号Ｓ２を出力して状態Ａに遷移する。図
１０に示すように、１６ＱＡＭ変調方式に用いられる畳
込符合化回路２のトレリス表現では、状態遷移におい
て、２つの平行パスが存在する場合がある。つまり、畳
込符合化回路２の同一の状態において、異なる種類の入
力信号Ｓ１を入力し、それぞれに応じた異なる出力信号
点を出力し、同一の状態に遷移する場合がある。たとえ
ば、畳込符合化回路２は、たとえば、状態Ａから、入力
信号Ｓ１０１の内容に応じて、たとえば、パス８０ａに
沿って、出力信号点ｓ８を示す信号Ｓ２をも出力して状
態Ａに遷移する。このように、畳込符合化回路２を状態
Ａから状態Ａに遷移させるパス８０ａは、出力信号点ｓ
０を出力して遷移させる平行パスと、出力信号点ｓ８を
出力して遷移させる平行パスとで構成される。FIG. 10 shows a trellis representation of the convolutional coding circuit 2 described above. As shown in FIG. 10, the convolutional coding circuit 2 outputs the signal S2 indicating the output signal point s0 from the state A, for example, along the path 80a according to the content of the input signal S101. Transition to state A. As shown in FIG. 10, in the trellis representation of the convolutional coding circuit 2 used in the 16QAM modulation method, there may be two parallel paths in the state transition. That is, in the same state of the convolutional coding circuit 2, different types of input signals S1 may be input, different output signal points may be output, and the states may transit to the same state. For example, the convolutional coding circuit 2 transitions from the state A to the state A by also outputting the signal S2 indicating the output signal point s8 along the path 80a, for example, according to the content of the input signal S101. To do. In this way, the path 80a for transitioning the convolutional coding circuit 2 from the state A to the state A has the output signal point s
It is composed of a parallel path that outputs 0 and makes a transition, and a parallel path that outputs an output signal point s8 and makes a transition.
【０００９】[0009]
【発明が解決しようとする課題】ビタビ復号装置におい
ては、受信信号と、送信信号が取り得る変調信号点、つ
まり出力信号点とのユークリッド距離を算出し、このユ
ークリッド距離の２乗をブランチメトリックとし、同一
状態で合流するブランチメトリックとステートメトリッ
クの和を計算し、その和が最小であるブランチを生き残
りブランチとしてパスメモリを制御し、またその和の最
小値をステートメトリックとして順次最尤パスを得る。
そのため、状態間の遷移において複数のパスが平行して
いる場合（つまり、平行パスが存在する場合）には、そ
れぞれの平行パスについて出力された信号点について受
信信号とのユークリッド距離を算出し、この算出結果を
ブランチメトリックＢＭとしてＡＣＳ回路に出力し、Ａ
ＣＳ回路において平行パスのうちどのパスを選択するか
を判断することが必要になり、回路が複雑化し、演算速
度が低下する。また、ブランチメトリック回路における
ユークリッド距離の演算は、ハードウェアで行ってお
り、複数の変調方式について処理を行う場合には、それ
ぞれの変調方式に応じた回路を作成する必要がある。In the Viterbi decoding apparatus, the Euclidean distance between the received signal and the modulation signal point that the transmission signal can take, that is, the output signal point is calculated, and the square of this Euclidean distance is used as the branch metric. , Calculate the sum of branch metric and state metric that join in the same state, control the path memory as the branch with the smallest sum as the surviving branch, and obtain the maximum likelihood path sequentially with the smallest value of the sum as the state metric. .
Therefore, when multiple paths are parallel in the transition between states (that is, when there are parallel paths), the Euclidean distance between the signal point output for each parallel path and the received signal is calculated, The calculation result is output to the ACS circuit as a branch metric BM, and A
In the CS circuit, it becomes necessary to determine which one of the parallel paths should be selected, which complicates the circuit and reduces the operation speed. In addition, the calculation of the Euclidean distance in the branch metric circuit is performed by hardware, and when processing is performed for a plurality of modulation systems, it is necessary to create a circuit corresponding to each modulation system.
【００１０】本発明は、上述した従来技術の問題に鑑み
てなされ、処理時間の短縮化、回路規模の単純化・縮小
化を図ることが可能なビタビ復号方法およびその装置を
提供することを目的とする。The present invention has been made in view of the above-mentioned problems of the prior art, and an object of the present invention is to provide a Viterbi decoding method and apparatus capable of shortening the processing time and simplifying / reducing the circuit scale. And
【００１１】[0011]
【課題を解決するための手段】本発明のビタビ復号装置
では、ブランチメトリックを演算する回路は、平行パス
が存在する変調方法で変調されている受信信号の状態、
および、予め定められた前記変調方法で規定される条件
に基づいて、前記平行パスから選択パスを決定する手段
を有し、該選択パスに基づいてビタビ復号する。In the Viterbi decoding apparatus of the present invention, the circuit for calculating the branch metric is such that the state of the received signal modulated by the modulation method in which parallel paths exist,
Further, it has means for determining a selection path from the parallel paths based on a condition defined by a predetermined modulation method, and performs Viterbi decoding based on the selection path.
【００１２】また、前記選択パスを決定する手段は、好
ましくは、前記受信信号と各平行パスに対応する信号点
について最もユークリッド距離が小さい平行パスを選択
パスとして決定するように事前にプログラムされた内容
に基づいて、選択パスを決定する。Further, the means for determining the selection path is preferably pre-programmed to determine the parallel path having the smallest Euclidean distance as a selection path for the signal point corresponding to the received signal and each parallel path. The selection path is determined based on the content.
【００１３】また、前記ブランチメトリックを演算する
回路は、たとえば、複数の平行パスの組のそれぞれに対
応する前記選択パスを決定する手段を有し、各選択パス
を決定する手段は、選択パスの決定を同時的に並列して
行う。Further, the circuit for calculating the branch metric has, for example, means for determining the selection path corresponding to each of a plurality of sets of parallel paths, and the means for determining each selection path is Make decisions concurrently in parallel.
【００１４】また、前記選択パスを決定する手段は、予
め定められた複数の変調方法に対応して前記選択パスを
決定するように構成され、指定された変調方法に応じて
選択パスを決定する。Further, the means for determining the selection path is configured to determine the selection path corresponding to a plurality of predetermined modulation methods, and determines the selection path according to the designated modulation method. .
【００１５】また、前記ブランチメトリックを演算する
回路は、好ましくは、信号点について前記受信信号をパ
ラメータとした前記ユークリッド距離が事前に記憶さ
れ、該パラメータに対応するユークリッド距離を出力す
る変換手段をさらに有する。Further, the circuit for calculating the branch metric preferably further comprises conversion means for storing the Euclidean distance with the received signal as a parameter for a signal point in advance and outputting the Euclidean distance corresponding to the parameter. Have.
【００１６】また、前記受信信号は、たとえば、畳込み
符合化信号である。The received signal is, for example, a convolutional coded signal.
【００１７】また、前記畳込み符合化信号は、トレリス
符合化信号である。The convolutional coded signal is a trellis coded signal.
【００１８】本発明のビタビ復号方法は、平行パスが存
在する変調方法で変調された受信信号の状態および予め
定められた前記変調方法で規定される条件に基づいて、
前記平行パスから選択パスを選択し、該選択パスに基づ
いてビタビ復号する。The Viterbi decoding method of the present invention is based on the condition of the received signal modulated by the modulation method in which the parallel path exists and the condition defined by the modulation method which is predetermined.
A selected path is selected from the parallel paths, and Viterbi decoding is performed based on the selected path.
【００１９】また、前記選択パスの選択は、好ましく
は、前記受信信号と各平行パスに対応する信号点につい
て最もユークリッド距離が小さい平行パスを選択するよ
うに事前にプログラムされた内容に基づいて行う。Further, the selection of the selection path is preferably performed on the basis of the contents programmed in advance so as to select the parallel path having the smallest Euclidean distance with respect to the received signal and the signal point corresponding to each parallel path. .
【００２０】また、平行パスの組のそれぞれについて、
同時的に並列して選択パスの決定を行う。For each set of parallel paths,
The selection paths are determined simultaneously in parallel.
【００２１】[0021]
【作用】本発明のビタビ復号方法では、たとえば、変調
方法に対応して事前にプログラムされた内容に基づい
て、受信信号と各平行パスに対応する信号点について最
もユークリッド距離が小さい平行パスを選択パスとして
決定する。そして、該選択パスに対応する信号点と受信
信号とのユークリッド距離を、たとえば、事前に演算さ
れたユークリッド距離から抽出する。その後、前記選択
パスおよびそのユークリッド距離に基づいて、ビタビ復
号する。In the Viterbi decoding method of the present invention, for example, the parallel path having the smallest Euclidean distance is selected for the received signal and the signal point corresponding to each parallel path based on the contents programmed in advance corresponding to the modulation method. Determine as a pass. Then, the Euclidean distance between the signal point corresponding to the selected path and the received signal is extracted from the Euclidean distance calculated in advance, for example. Then, Viterbi decoding is performed based on the selected path and its Euclidean distance.
【００２２】[0022]
【実施例】第１実施例について説明する。図１に本実施
例の送受信システムを説明するための図を示す。図２に
本実施例のビタビ復号装置の構成図を示す。図１に示す
ように、本実施例の送受信システムでは、畳込符号化回
路２は、送信データＳ１０１を入力し、これを畳込み符
号化し、符合化された信号Ｓ２を信号割当回路４に出力
する。畳込符合化回路２は、従来技術で述べた畳込符合
化回路２と同一である。EXAMPLE A first example will be described. FIG. 1 shows a diagram for explaining the transmission / reception system of this embodiment. FIG. 2 shows a block diagram of the Viterbi decoding apparatus of this embodiment. As shown in FIG. 1, in the transmission / reception system of the present embodiment, the convolutional coding circuit 2 inputs the transmission data S101, convolutionally codes this, and outputs the coded signal S2 to the signal allocation circuit 4. To do. The convolutional coding circuit 2 is the same as the convolutional coding circuit 2 described in the related art.
【００２３】信号割当回路４は、畳込符合化回路２から
入力した符合化された信号Ｓ２を、相加される雑音に対
するマージンを大きくするため、Ｉ信号およびＱ信号を
送信信号間のユークリッド距離が大きくなるように変調
信号点に割り当てて作成し、Ｉ信号Ｓ４ａおよびＱ信号
Ｓ４ｂを１６ＱＡＭ変調回路７に出力する。Ｉ信号Ｓ４
ａは、たとえば、１６ＱＡＭのＩ軸上の４値の振幅を有
するベースバンド信号である。Ｑ信号Ｓ４ｂは、たとえ
ば、１６ＱＡＭのＱ軸上の４値の振幅を有するベースバ
ンド信号である。The signal allocation circuit 4 adds the I signal and the Q signal to the Euclidean distance between the transmission signals in order to increase the margin of the coded signal S2 input from the convolutional coding circuit 2 against the added noise. Are generated so as to be large, and the I signal S4a and the Q signal S4b are output to the 16QAM modulation circuit 7. I signal S4
a is, for example, a baseband signal having four-valued amplitude on the I axis of 16QAM. The Q signal S4b is, for example, a baseband signal having four-valued amplitude on the Q axis of 16QAM.
【００２４】１６ＱＡＭ変調回路７は、信号割当回路４
から 入力したＩ信号Ｓ４ａおよびＱ信号Ｓ４ｂを１６
ＱＡＭ変調して送信信号Ｓ７ａを受信側に送信する。１
６ＱＡＭ変調回路７は、図１に示すように、局部発振回
路９、ミキサ８ａ，８ｂ、ハイブリッド回路１０、加算
回路１１、バンドパスフィルタ（ＢＰＦ）１２で構成さ
れる。１６ＱＡＭ変調回路７では、ミキサ８ａで局部発
振器９からの搬送波Ｓ９を信号割当回路４からのＩ信号
Ｓ４ａで搬送波抑圧ＡＭ変調した信号Ｓ８ａと、ミキサ
８ａｂでハイブリッド器１０からの搬送波Ｓ９の位相を
π／２だけずらした搬送波Ｓ１０を信号割当回路４から
のＱ信号Ｓ４ｂで搬送波抑圧ＡＭ変調した信号Ｓ８ｂと
を加算器１１で合成し、合成信号Ｓ１１をバンドパスフ
ィルタ（ＢＰＦ）１２を介して、送信信号Ｓ７ａとして
受信側の１６ＱＡＭ復調回路１４に無線送信する。The 16QAM modulation circuit 7 includes a signal allocation circuit 4
I signal S4a and Q signal S4b input from
The signal is QAM-modulated and the transmission signal S7a is transmitted to the receiving side. 1
As shown in FIG. 1, the 6QAM modulation circuit 7 includes a local oscillation circuit 9, mixers 8a and 8b, a hybrid circuit 10, an addition circuit 11, and a bandpass filter (BPF) 12. In the 16QAM modulation circuit 7, the mixer 8a phase-modulates the carrier S9 from the local oscillator 9 by the I signal S4a from the signal allocation circuit 4 into the carrier-suppressed AM signal S8a, and the mixer 8ab from the hybrid S10 to the carrier S9. The carrier S10 shifted by / 2 is combined with the signal S8b that is the carrier-suppressed AM modulated by the Q signal S4b from the signal allocation circuit 4 by the adder 11, and the combined signal S11 is transmitted through the bandpass filter (BPF) 12. The signal S7a is wirelessly transmitted to the 16QAM demodulation circuit 14 on the receiving side.
【００２５】受信側の１６ＱＡＭ復調回路１４は、送信
側からの受信信号Ｓ７ｂを入力し、ＱＡＭ変調された受
信信号Ｓ７ｂを１６ＱＡＭ復調し、復調して得られたＩ
信号Ｓ１４ａおよびＱ信号Ｓ１４ｂをビタビ復号回路２
２に出力する。１６ＱＡＭ復調回路１４は、図１に示す
ように、ミキサ１５ａ，１５ｂ，搬送波再生器１６、ハ
イブリッド器１７、ローパスフィルタ１８ａ，１８ｂ、
Ａ／Ｄ変換器１９ａ，１９ｂで構成される。The 16QAM demodulation circuit 14 on the receiving side receives the received signal S7b from the transmitting side, demodulates the QAM-modulated received signal S7b by 16QAM, and demodulates I
The signal S14a and the Q signal S14b are used for the Viterbi decoding circuit 2
Output to 2. As shown in FIG. 1, the 16QAM demodulation circuit 14 includes mixers 15a and 15b, a carrier regenerator 16, a hybrid device 17, low-pass filters 18a and 18b,
It is composed of A / D converters 19a and 19b.
【００２６】１６ＱＡＭ復調回路１４では、受信信号Ｓ
７ｂが２系統に分けられ、それぞれミキサ１５ａ，１５
ｂに出力される。２系統に分けられた受信信号Ｓ７ａの
一方は、ミキサ１５ａで、搬送波再生器９からの再生搬
送波Ｓ１６を掛け合わせられ、基底帯域に復調され、Ｌ
ＰＦ１８ａ，１９ａを介して、Ｉ信号Ｓ１４ａとしてビ
タビ復号回路２２に出力される。２系統に分けられた受
信信号Ｓ７ａの他方は、ミキサ１ｂａで、再生搬送波Ｓ
１６の位相をπ／２だけずらしたハイブリッド回路１７
からの再生搬送波Ｓ１７を掛け合わせられ、基底帯域に
復調され、ＬＰＦ１８ｂ，１９ｂを介して、Ｑ信号Ｓ１
４ｂとしてビタビ復号回路２２に出力される。１６ＱＡ
Ｍ復調回路１４からビタビ復号回路２２に出力されるＩ
信号Ｓ１４ａおよびＱ信号Ｓ１４ｂには、通常、送受信
間に生じた雑音が相加されている。ビタビ復号回路２２
は、１６ＱＡＭ復調回路１４からＩ信号Ｓ１４ａおよび
Ｑ信号Ｓ１４ｂを入力し、これらの信号に対して誤り訂
正・復号化などを行い、復号化された信号Ｓ２２を生成
する。In the 16QAM demodulation circuit 14, the received signal S
7b is divided into two systems, mixers 15a and 15
is output to b. One of the received signals S7a divided into two systems is multiplied by the reproduced carrier S16 from the carrier regenerator 9 in the mixer 15a, demodulated to the base band, and L
The I signal S14a is output to the Viterbi decoding circuit 22 via the PFs 18a and 19a. The other of the reception signals S7a divided into two systems is the mixer 1ba, which reproduces the carrier wave S
Hybrid circuit 17 in which the phase of 16 is shifted by π / 2
Is multiplied by the reproduced carrier S17 to demodulate to the base band, and the Q signal S1 is transmitted through LPFs 18b and 19b.
4b to the Viterbi decoding circuit 22. 16QA
I output from the M demodulation circuit 14 to the Viterbi decoding circuit 22
Noise generated during transmission and reception is usually added to the signal S14a and the Q signal S14b. Viterbi decoding circuit 22
Inputs the I signal S14a and the Q signal S14b from the 16QAM demodulation circuit 14, performs error correction / decoding on these signals, and generates a decoded signal S22.
【００２７】ビタビ復号回路２２は、図２に示すよう
に、ブランチメトリック回路３０、ＡＣＳ回路３２、パ
スメモリ回路３４およびパラレルシリアル変換回路３６
で構成される。ブランチメトリック回路３０は、上述し
た１６ＱＡＭ復調回路８８から入力したＩ信号Ｓ８８ａ
およびＱ信号Ｓ８８ｂに基づいて、送信信号が割り当て
られ得る変調点についての平行パスのなかから選択され
た選択パスを示す選択パス信号Ｓ３０１ａ〜３９９ａ、
および、決定された選択パスについてのブランチメトリ
ックＢＭ３０１ｂ〜３９９ｂをＡＣＳ回路４に出力す
る。As shown in FIG. 2, the Viterbi decoding circuit 22 includes a branch metric circuit 30, an ACS circuit 32, a path memory circuit 34 and a parallel / serial conversion circuit 36.
Composed of. The branch metric circuit 30 receives the I signal S88a input from the 16QAM demodulation circuit 88 described above.
And selection path signals S301a to 399a indicating a selection path selected from the parallel paths for the modulation points to which the transmission signal can be assigned, based on the Q signal S88b.
The branch metrics BM301b to 399b for the determined selected path are output to the ACS circuit 4.
【００２８】図３に本実施例のブランチメトリック回路
３０の構成図を示す。図３に示すように、ブランチメト
リック回路３０は、ＲＯＭブロック２００、レジスタブ
ロック３００で構成され、１６ＱＡＭ復調回路１４から
受信Ｉ信号Ｓ１４ａおよび受信Ｑ信号Ｓ１４ｂ、およ
び、変調方式指定信号Ｓ１００を入力し、選択パス信号
Ｓ３０１ａ〜Ｓ３９９ａおよびＢＭ３０１ｂ〜３９９ｂ
をＡＣＳ回路３２に出力する。FIG. 3 shows a block diagram of the branch metric circuit 30 of this embodiment. As shown in FIG. 3, the branch metric circuit 30 is composed of a ROM block 200 and a register block 300, and receives a reception I signal S14a and a reception Q signal S14b from the 16QAM demodulation circuit 14 and a modulation scheme designation signal S100. Selection path signals S301a to S399a and BM301b to 399b
Is output to the ACS circuit 32.
【００２９】ＲＯＭブロック２００は、図１０のトレリ
ス表現図に示される平行パスの組み合わせに対応したＲ
ＯＭ２０１〜ＲＯＭ２９９で構成される。ＲＯＭ２０１
は、受信信号Ｓ１４の受信Ｉ信号Ｓ１４ａ、受信Ｑ信号
Ｓ１４ｂ、および、変調方式指定信号Ｓ１００を入力
し、変調方式に応じて予め記録された変調方式に応じた
プログラムを動作させ、平行パスのうち入力に応じた選
択される選択パスＳ２０１ａを決定し、予め記録された
変換手段としての変換テーブルを用いて、該選択パスに
対応する変調信号点と受信信号Ｓ１４とのユークリッド
距離の２乗を示すブランチメトリックＢＭを抽出し、レ
ジスタ３０１にＢＭ２０１ｂとして出力する。本実施例
では、上述したように、変調方式は１６ＱＡＭ変調方式
であり、ＲＯＭ２０１では１６ＱＡＭ変調方式に応じた
プログラムが動作し、以下に示す処理が行われる。The ROM block 200 corresponds to the R corresponding to the combination of parallel paths shown in the trellis representation diagram of FIG.
It is composed of OM201 to ROM299. ROM 201
Receives the received I signal S14a, the received Q signal S14b of the received signal S14, and the modulation system designation signal S100, operates a program corresponding to the modulation system recorded in advance according to the modulation system, and selects one of the parallel paths. The selection path S201a selected according to the input is determined, and the square of the Euclidean distance between the modulation signal point corresponding to the selection path and the received signal S14 is shown using the conversion table as the conversion means recorded in advance. The branch metric BM is extracted and output to the register 301 as the BM 201b. In the present embodiment, as described above, the modulation system is the 16QAM modulation system, and the ROM 201 executes the program according to the 16QAM modulation system to perform the processing described below.
【００３０】以下、ＲＯＭ２０１の説明に際し、図１０
に示す上述した畳込符合化回路２のトレリス表現図を参
照する。ＲＯＭ２０１は、図１０における、変調信号点
ｓ０，ｓ８を出力する平行パスで構成されるパス８０ａ
〜８０ｄについて、以下に示す処理を行い選択パスを決
定し、予め記録された変換テーブルを用いて、決定され
た選択パスに対応する変調信号点についてブランチメト
リックＢＭを抽出し、選択パス２０１ａおよびＢＭ２０
１ｂとしてレジスタ３０１に出力する。ＲＯＭ２０１に
記録された変換テーブルは、受信信号および変調信号点
をパラメータとしてユークリッド距離が決定されるテー
ブル形式の情報である。In describing the ROM 201, FIG.
Reference is made to the trellis representation diagram of the convolutional coding circuit 2 described above. The ROM 201 is a path 80a that is a parallel path that outputs the modulation signal points s0 and s8 in FIG.
˜80d, the following processing is performed to determine a selection path, a branch metric BM is extracted from a modulation signal point corresponding to the determined selection path using a pre-recorded conversion table, and the selection paths 201a and BM20 are extracted.
It is output to the register 301 as 1b. The conversion table recorded in the ROM 201 is information in a table format in which the Euclidean distance is determined using the received signal and the modulation signal point as parameters.
【００３１】ＲＯＭ２０２は、図１０における、変調信
号点ｓ１，ｓ９を出力する平行パスで構成されるパス８
２ａ〜８２ｄについて、以下に示す処理を行い選択パス
Ｓ２０２ａを決定し、予め記録された変換テーブルを用
いて、決定された選択パスに対応する変調信号点につい
てのブランチメトリックＢＭを抽出し、選択パス２０２
ａおよびＢＭ２０２ｂとしてレジスタ３０２に出力す
る。ＲＯＭ２０３は、図１０における、変調信号点ｓ
２，ｓ１０を出力す．平行パスで構成されるパス８４ａ
〜８０ｄについて、上述したＲＯＭ２０１，２０２と同
様に、以下に示す処理を行い選択パスＳ２０３ａおよび
ＢＭ２０３ｂを決定し、これらをレジスタ３０３に出力
する。ＲＯＭ２０４〜ＲＯＭ２９９も上述したＲＯＭ２
０１〜２０３と同様に、所定の平行パスの組み合わせで
構成されるパスについて処理を行う。The ROM 202 is a path 8 composed of parallel paths for outputting the modulation signal points s1 and s9 in FIG.
2a to 82d, the following processing is performed to determine the selection path S202a, and the conversion metric recorded in advance is used to extract the branch metric BM for the modulation signal point corresponding to the determined selection path. 202
a and BM202b to the register 302. The ROM 203 is the modulation signal point s in FIG.
Output 2, s10. Path 84a composed of parallel paths
Similar to the above-mentioned ROMs 201 and 202, the following processes are performed for ˜80d to determine the selection path S203a and the BM 203b, and these are output to the register 303. ROM204 to ROM299 are also the above-mentioned ROM2
Similar to 01 to 203, the processing is performed on the path formed by a combination of predetermined parallel paths.
【００３２】図４（Ａ），（Ｂ），図５に、１６ＱＡＭ
変調方式における、それぞれＲＯＭ２０１，２０２，２
０３における処理概念を説明するための図を示す。ＲＯ
Ｍ２０１では、図４（Ａ）に示すように、ＩＱ平面を変
調点ｓ４，ｓ１０，ｓ１２を通る境界線分ｎで分割し、
境界線分ｎに対してｓ８側を領域II、ｓ０側を領域Ｉと
する。このとき、受信信号Ｓ１４の受信Ｉ信号Ｓ１４ａ
および受信Ｑ信号Ｓ１４ｂで示される受信座標（Ｉ，
Ｑ）が領域Ｉに存する場合には、幾何学的に以下の関係
が成り立つ。 （受信座標と変調点ｓ８のユークリッド距離） ≧（受信座標と変調点ｓ０とのユークリッド距離） 一方、受信座標（Ｉ，Ｑ）が領域IIに存する場合には、
幾何学的に （受信座標と変調点ｓ８のユークリッド距離） ≦（受信座標と変調点ｓ０とのユークリッド距離） そのため、受信信号Ｓ１４が領域Ｉに存するときには、
選択パスＳ２０１ａは変調点ｓ０を示し、領域IIに存す
るときには、選択パスＳ２０１ａは変調点ｓ８を示す。16QAM is shown in FIGS. 4 (A), (B) and FIG.
The ROMs 201, 202, 2 in the modulation method, respectively
The figure for demonstrating the processing concept in 03 is shown. RO
In M201, as shown in FIG. 4A, the IQ plane is divided by a boundary line segment n passing through the modulation points s4, s10, and s12,
With respect to the boundary line segment n, the s8 side is the area II and the s0 side is the area I. At this time, the reception I signal S14a of the reception signal S14
And the reception coordinates (I,
When Q) exists in the region I, the following relationship is geometrically established. (Euclidean distance between reception coordinates and modulation point s8) ≧ (Euclidean distance between reception coordinates and modulation point s0) On the other hand, when the reception coordinates (I, Q) exist in the area II,
Geometrically (Euclidean distance between reception coordinates and modulation point s8) ≤ (Euclidean distance between reception coordinates and modulation point s0) Therefore, when the reception signal S14 exists in the area I,
The selection path S201a indicates the modulation point s0, and when in the area II, the selection path S201a indicates the modulation point s8.
【００３３】ＲＯＭ２０２では、図４（Ｂ）に示すよう
に、受信座標（Ｉ，Ｑ）が領域Ｉに存する場合には、幾
何学的に以下の関係が成り立つ。 （受信座標と変調点ｓ９のユークリッド距離） ≧（受信座標と変調点ｓ１とのユークリッド距離） 一方、受信座標（Ｉ，Ｑ）が領域IIに存する場合には、
幾何学的に （受信座標と変調点ｓ９のユークリッド距離） ≦（受信座標と変調点ｓ１とのユークリッド距離） そのため、受信信号Ｓ１４が領域Ｉに存するときには、
選択パスＳ２０２ａは変調点ｓ１を示し、領域IIに存す
るときには、選択パスＳ２０２ａは変調点ｓ９を示す。In the ROM 202, as shown in FIG. 4B, when the reception coordinates (I, Q) exist in the area I, the following relationship is geometrically established. (Euclidean distance between reception coordinates and modulation point s9) ≧ (Euclidean distance between reception coordinates and modulation point s1) On the other hand, when the reception coordinates (I, Q) are in the area II,
Geometrically (Euclidean distance between reception coordinates and modulation point s9) ≤ (Euclidean distance between reception coordinates and modulation point s1) Therefore, when the reception signal S14 exists in the area I,
The selection path S202a indicates the modulation point s1, and when it exists in the area II, the selection path S202a indicates the modulation point s9.
【００３４】ＲＯＭ２０３では、図５に示すように、受
信座標（Ｉ，Ｑ）が領域Ｉに存する場合には、幾何学的
に以下の関係が成り立つ。 （受信座標と変調点ｓ１０のユークリッド距離） ≧（受信座標と変調点ｓ２とのユークリッド距離） 一方、受信座標（Ｉ，Ｑ）が領域IIに存する場合には、
幾何学的に （受信座標と変調点ｓ１０のユークリッド距離） ≦（受信座標と変調点ｓ２とのユークリッド距離） そのため、受信信号Ｓ１４が領域Ｉに存するときには、
選択パスＳ２０３ａは変調点ｓ２を示し、領域IIに存す
るときには、選択パスＳ２０３ａは変調点ｓ１０を示
す。In the ROM 203, as shown in FIG. 5, when the reception coordinates (I, Q) are in the area I, the following relationship is geometrically established. (Euclidean distance between reception coordinates and modulation point s10) ≧ (Euclidean distance between reception coordinates and modulation point s2) On the other hand, when the reception coordinates (I, Q) are in the area II,
Geometrically (Euclidean distance between reception coordinates and modulation point s10) ≤ (Euclidean distance between reception coordinates and modulation point s2) Therefore, when the reception signal S14 exists in the region I,
The selection path S203a indicates the modulation point s2, and when in the area II, the selection path S203a indicates the modulation point s10.
【００３５】ＲＯＭ２０４〜ＲＯＭ２９９についても所
定の平行パスの組み合わせで構成されるパスについて同
様の関係が成り立つ。With respect to the ROMs 204 to 299, the same relationship holds for the paths formed by a combination of predetermined parallel paths.
【００３６】以下、１６ＱＡＭ変調方式の場合のＲＯＭ
２０１における処理を説明する。図６にＲＯＭ２０１に
おける処理のフローチャート図を示す。 ステップＳ１：ＲＯＭ２０１は、１６ＱＡＭ復調回路１
４から受信信号Ｓ１４のＩ信号Ｓ１４ａおよびＱ信号Ｓ
１４ｂを入力する。 ステップＳ２：ＲＯＭ２０１は、ステップＳ１で入力し
たＩ信号Ｓ１４ａおよびＱ信号Ｓ１４ｂで示される受信
座標（Ｉ，Ｑ）が図４のＩＱ平面上の領域Ｉに存するか
を判断する。そして、領域Ｉに存すると判断すると後述
するステップＳ３の処理を実行し、領域Ｉに存しないと
判断すると後述するステップＳ６の処理を実行する。 ステップＳ３：ＲＯＭ２０１は、信号点ｓ０を出力する
パスを選択パスとして決定する。 ステップＳ４：ＲＯＭ２０１は、変換テーブルに記録さ
れた、受信座標（Ｉ，Ｑ）とステップＳ３で決定した信
号点ｓ０とのユークリッド距離を抽出する。ROM for 16QAM modulation system
The processing in 201 will be described. FIG. 6 shows a flowchart of processing in the ROM 201. Step S1: The ROM 201 is the 16QAM demodulation circuit 1
4 to I signal S14a and Q signal S of the received signal S14
Enter 14b. Step S2: The ROM 201 determines whether the reception coordinates (I, Q) indicated by the I signal S14a and the Q signal S14b input in step S1 exist in the area I on the IQ plane of FIG. If it is determined that the region I exists, the process of step S3 described below is executed, and if it is determined that the region I does not exist, the process of step S6 described below is executed. Step S3: The ROM 201 determines the path that outputs the signal point s0 as the selected path. Step S4: The ROM 201 extracts the Euclidean distance between the reception coordinates (I, Q) recorded in the conversion table and the signal point s0 determined in step S3.
【００３７】一方、 ステップＳ６：ＲＯＭ２０１は、信号点ｓ８を出力する
パスを選択パスとして決定する。 ステップＳ７：ＲＯＭ２０１は、変換テーブルに記録さ
れた、受信座標（Ｉ，Ｑ）とステップＳ６で決定した信
号点ｓ８とのユークリッド距離を抽出する。 ステップＳ５：ＲＯＭ２０１は、ステップＳ３またはス
テップＳ６で決定した選択パス、および、ステップＳ４
またはステップＳ７で変換テーブルから抽出したユーク
リッド距離を、それぞれ選択パスＳ２０１ａおよびＢＭ
２０１ｂとしてレジスタ３０１に出力する。On the other hand, step S6: the ROM 201 determines the path outputting the signal point s8 as the selected path. Step S7: The ROM 201 extracts the Euclidean distance between the reception coordinates (I, Q) recorded in the conversion table and the signal point s8 determined in step S6. Step S5: The ROM 201 stores the selection path determined in step S3 or step S6 and step S4.
Alternatively, the Euclidean distances extracted from the conversion table in step S7 are set to the selection paths S201a and BM, respectively.
It is output to the register 301 as 201b.
【００３８】ＲＯＭ２０２，２０３についても図４
（Ｂ），図５に基づいて上述したＲＯＭ２０１と同様の
処理を行う。また、ＲＯＭ２０４〜２９９についても同
様である。上述したＲＯＭ２０１〜２９９における処理
は、それぞれ並列的に行われ、選択パスＳ２０１ａ〜２
９９ａおよびＢＭ２０１ｂ〜２９９ｂが、それぞれレジ
スタ３０１〜３９９に出力される。The ROMs 202 and 203 are also shown in FIG.
(B), the same processing as the ROM 201 described above with reference to FIG. 5 is performed. The same applies to the ROMs 204 to 299. The processes in the ROMs 201 to 299 described above are performed in parallel, and the selection paths S201a to S201
99a and BMs 201b to 299b are output to the registers 301 to 399, respectively.
【００３９】レジスタ３０１〜３９９は、上述したＲＯ
Ｍ２０１〜２９９から選択パスＳ２０１ａ〜２９９ａ、
および、ＢＭ２０１ｂ〜２９９ｂを入力し、これらを一
時的に記録し、それぞれ、選択パスＳ３０１ａ〜３９９
ａ、および、ＢＭ３０１ｂ〜３９９ｂとしてＡＣＳ回路
３２に出力する。The registers 301 to 399 are the ROs mentioned above.
Select paths S201a to 299a from M201 to 299,
Also, the BMs 201b to 299b are input, these are temporarily recorded, and the selection paths S301a to 399 are respectively recorded.
a and BMs 301b to 399b are output to the ACS circuit 32.
【００４０】ＡＣＳ回路３２では、ブランチメトリック
回路３０から入力した選択パスＳ３０１ａ〜３９９ａ、
および、ＢＭ３０１ｂ〜３９９ｂに基づいて、各ステー
トメトリックとの和を求め、この和が最小となるブラン
チを最尤ブランチとして選択し、パスメモリ回路３４を
制御し、この最小和を新たなステートメトリックとす
る。パスメモリ回路３４は、ＡＣＳ回路３２の制御を受
け、選択されたパスを順次、記録し、所定の数だけ記憶
することにより最尤パス系列を得、このパラレルデータ
をパラレルシリアル変換回路８に出力する。パラレルシ
リアル変換回路８は、パスメモリ回路６から最尤パスＳ
３４を並列データで入力し、直列データに変換して最尤
パスＳ２２として出力する。In the ACS circuit 32, the selection paths S301a to 399a input from the branch metric circuit 30 are
Also, the sum with each state metric is calculated based on BMs 301b to 399b, the branch with the smallest sum is selected as the maximum likelihood branch, the path memory circuit 34 is controlled, and this minimum sum is set as the new state metric. To do. The path memory circuit 34 receives the control of the ACS circuit 32, sequentially records the selected paths, stores a predetermined number of them to obtain a maximum likelihood path sequence, and outputs this parallel data to the parallel-serial conversion circuit 8. To do. The parallel-serial conversion circuit 8 receives the maximum likelihood path S from the path memory circuit 6.
34 is input as parallel data, converted into serial data, and output as the maximum likelihood path S22.
【００４１】また、ブランチメトリック回路３０は、Ｒ
ＯＭ２０１〜２９９にＱＡＭ変調方式に応じたプログラ
ムの他にＰＳＫ変調方式などに応じたプログラムおよび
変換テーブルを記録し、変調方式指定信号Ｓ１００の内
容に応じたプログラムおよび変換テーブルを用いて選択
パスおよびブランチメトリックを決定する。Further, the branch metric circuit 30 has an R
In addition to the program corresponding to the QAM modulation method, a program and a conversion table corresponding to the PSK modulation method are recorded in the OMs 201 to 299, and a selection path and a branch are used by using the program and the conversion table according to the content of the modulation method designation signal S100. Determine the metric.
【００４２】上述したように本実施例のビタビ復号装置
２２では、ブランチメトリック回路３０は、事前にプロ
グラムされた内容に基づいて選択パスを決定し、ＡＣＳ
回路３２に出力する。そのため、ＡＣＳ回路３２では、
選択パスに決定を行う必要がなく、ＡＣＳ回路３２の処
理時間の短縮化、回路規模の単純・縮小化が図れる。ま
た、受信Ｉ信号Ｓ１４ａおよび受信Ｑ信号Ｓ１４ｂで示
される座標に応じて、事前に演算されたユークリッド距
離を情報として持つ変換テーブルから該選択パスのブラ
ンチメトリックを抽出する。そのため、選択パスを決定
する際にそれぞれの平行パスについてのユークリッド距
離を計算し比較することなく選択パスを決定でき、ブラ
ンチメトリック回路３０の処理時間の短縮化、回路規模
の単純・縮小化が図れる。また、ブランチメトリック回
路３０では、ＲＯＭ２０１〜２９９における処理を並列
的に行うため、処理時間を大幅に短縮することができ
る。さらに、ブランチメトリック回路３０では、同一の
回路を用いて、種々の通信方式に応じた処理を行うこと
ができる。As described above, in the Viterbi decoding device 22 of this embodiment, the branch metric circuit 30 determines the selection path based on the contents programmed in advance, and the ACS
Output to the circuit 32. Therefore, in the ACS circuit 32,
Since it is not necessary to determine the selection path, the processing time of the ACS circuit 32 can be shortened and the circuit scale can be simplified or downsized. Further, the branch metric of the selected path is extracted from the conversion table having the Euclidean distance calculated in advance as information according to the coordinates indicated by the reception I signal S14a and the reception Q signal S14b. Therefore, when the selection path is determined, the selection path can be determined without calculating and comparing the Euclidean distance for each parallel path, and the processing time of the branch metric circuit 30 can be shortened and the circuit scale can be simplified or downsized. . Further, since the branch metric circuit 30 performs the processes in the ROMs 201 to 299 in parallel, the processing time can be greatly shortened. Further, the branch metric circuit 30 can perform processing according to various communication methods by using the same circuit.
【００４３】第２実施例について説明する。本実施例の
送受信システム、ビタビ復号装置およびブランチメトリ
ック回路の構成は、基本的には、上述した第１実施例の
図１，図２および図３と同一であるが、本実施例では、
送信信号は、３２ＱＡＭ変調されて送信される。The second embodiment will be described. The configurations of the transmission / reception system, the Viterbi decoding device, and the branch metric circuit of this embodiment are basically the same as those of FIGS. 1, 2 and 3 of the first embodiment described above, but in this embodiment,
The transmission signal is 32QAM modulated and transmitted.
【００４４】この場合には、畳込符合化回路２のトレリ
ス遷移において平行パスは４本存在し、選択パス信号は
２ビット有する。本実施例のブランチメトリック回路の
ＲＯＭ２０１は、たとえば、出力信号点ｓ０，ｓ８，ｓ
１６，ｓ２４を示す信号Ｓ２を出力する４本の平行パス
について選択パスの決定およびブランチメトリックＢＭ
の算出を行う。本実施例では、変調方式は、３２ＱＡＭ
変調方式であり、変調方式指定信号Ｓ１００は、３２Ｑ
ＡＭ変調方式を指定している。このとき、図７（Ａ）に
示すように、境界線分ｎを定め、ＩＱ平面を領域Ｉ〜IV
の４つの領域に分割し、受信信号の受信座標（Ｉ，Ｑ）
に応じて上述した第１実施例のＲＯＭ２０１と同様の処
理を行う。In this case, there are four parallel paths in the trellis transition of the convolutional coding circuit 2 and the selection path signal has 2 bits. The ROM 201 of the branch metric circuit of the present embodiment has, for example, output signal points s0, s8, s
Determination of selection path and branch metric BM for four parallel paths outputting signal S2 indicating 16 and s24
Is calculated. In this embodiment, the modulation method is 32QAM.
It is a modulation system, and the modulation system designation signal S100 is 32Q.
The AM modulation method is specified. At this time, as shown in FIG. 7 (A), the boundary line segment n is defined, and the IQ plane is set to the regions I to IV.
It is divided into 4 areas and the receiving coordinates (I, Q) of the received signal
Accordingly, the same processing as that of the ROM 201 of the first embodiment described above is performed.
【００４５】具体的には、受信座標（Ｉ，Ｑ）が領域Ｉ
に存する場合には、選択パスとしてｓ０を選択し、受信
座標と変調点ｓ０とのユークリッド距離をブランチメト
リックＢＭとする。また、受信座標（Ｉ，Ｑ）が領域II
に存する場合には、選択パスとしてｓ８を選択し、受信
座標と変調点ｓ８とのユークリッド距離をブランチメト
リックＢＭとする。また、受信座標（Ｉ，Ｑ）が領域II
I に存する場合には、選択パスとしてｓ１６を選択し、
受信座標と変調点ｓ１６とのユークリッド距離をブラン
チメトリックＢＭとする。さらに、受信座標（Ｉ，Ｑ）
が領域IVに存する場合には、選択パスとしてｓ２４を選
択し、受信座標と変調点ｓ２４とのユークリッド距離を
ブランチメトリックＢＭとする。Specifically, the reception coordinates (I, Q) are in the area I.
If so, s0 is selected as the selection path, and the Euclidean distance between the reception coordinates and the modulation point s0 is set as the branch metric BM. Also, the receiving coordinates (I, Q) are in the area II.
If s8 exists, s8 is selected as the selection path, and the Euclidean distance between the reception coordinates and the modulation point s8 is set as the branch metric BM. Also, the receiving coordinates (I, Q) are in the area II.
If it exists in I, select s16 as the selection path,
The Euclidean distance between the reception coordinates and the modulation point s16 is a branch metric BM. Furthermore, the receiving coordinates (I, Q)
Is present in the area IV, s24 is selected as the selection path, and the Euclidean distance between the reception coordinates and the modulation point s24 is set as the branch metric BM.
【００４６】ＲＯＭ２０２は、図７（Ｂ）に示すよう
に、領域Ｉ〜領域IVを定め、それぞれ出力信号点ｓ１，
ｓ９，ｓ１７，ｓ２５を示す信号Ｓ２を出力する４本の
平行パスについて上述したＲＯＭ２０１と同様に選択パ
スの決定およびブランチメトリックＢＭの算出を行う。
ＲＯＭ２０３〜ＲＯＭ２９９についても上述したＲＯＭ
２０１と同様にそれぞれ所定の出力信号点を示す信号Ｓ
２を出力する４本の平行パスについて上述したＲＯＭ２
０１と同様に選択パスの決定およびブランチメトリック
ＢＭの算出を行う。As shown in FIG. 7B, the ROM 202 defines areas I to IV, and outputs the output signal points s1 and s1, respectively.
Similar to the ROM 201 described above, the selection path is determined and the branch metric BM is calculated for the four parallel paths that output the signal S2 indicating s9, s17, and s25.
The ROMs 203 to 299 are also the ROMs described above.
Similar to 201, a signal S indicating a predetermined output signal point, respectively.
ROM2 described above for four parallel paths that output 2
Similarly to 01, the selection path is determined and the branch metric BM is calculated.
【００４７】上述したように本実施例のビタビ復号装置
のブランチメトリック回路は、３２ＱＡＭ変調方式によ
る受信信号について、上述した第１実施例のブランチメ
トリック回路３０と同様の効果を得ることができる。As described above, the branch metric circuit of the Viterbi decoding apparatus of the present embodiment can obtain the same effect as the branch metric circuit 30 of the first embodiment described above with respect to the received signal by the 32QAM modulation method.
【００４８】[0048]
【発明の効果】本発明のビタビ復号方法およびその装置
によれば、平行パスの取り扱いを簡単化することができ
る。また、本発明によれば、ユークリッド距離の演算処
理を簡略化するができる。また、本発明によれば、各平
行パスの組み合わせについて、選択パスおよびブランチ
メトリックの決定処理を並列化することができる。以上
の結果、本発明によれば、演算処理の高速化、回路規模
の単純化、縮小化が図れる。また、本発明によれば、同
一の回路構成を用いて、種々の変調方式に対応したビタ
ビ復号が可能になる。According to the Viterbi decoding method and apparatus of the present invention, the handling of parallel paths can be simplified. Further, according to the present invention, the Euclidean distance calculation process can be simplified. Further, according to the present invention, the selection path and branch metric determination processing can be parallelized for each combination of parallel paths. As a result, according to the present invention, it is possible to speed up the arithmetic processing, simplify the circuit scale, and reduce the circuit scale. Further, according to the present invention, it is possible to perform Viterbi decoding corresponding to various modulation methods by using the same circuit configuration.
【図１】第１実施例の送受信システムの説明するための
図である。FIG. 1 is a diagram for explaining a transmission / reception system of a first embodiment.
【図２】第１実施例のビタビ復号装置の構成図である。FIG. 2 is a configuration diagram of a Viterbi decoding device according to the first embodiment.
【図３】第１実施例のブランチメトリック回路の構成図
である。FIG. 3 is a configuration diagram of a branch metric circuit of the first embodiment.
【図４】第１実施例のＲＯＭにおける処理を説明するた
めの図である。FIG. 4 is a diagram for explaining processing in the ROM of the first embodiment.
【図５】第１実施例のＲＯＭにおける処理を説明するた
めの図である。FIG. 5 is a diagram for explaining processing in the ROM of the first embodiment.
【図６】第１実施例のＲＯＭにおける処理のフローチャ
ート図である。FIG. 6 is a flowchart of processing in the ROM of the first embodiment.
【図７】第２実施例のＲＯＭにおける処理を説明するた
めの図である。FIG. 7 is a diagram for explaining processing in the ROM of the second embodiment.
【図８】従来の畳込符合化回路の構成図である。FIG. 8 is a block diagram of a conventional convolutional coding circuit.
【図９】１６ＱＡＭ変調方式の信号点を説明するための
図である。FIG. 9 is a diagram for explaining signal points of a 16QAM modulation method.
【図１０】畳込符合化回路における符号化に用いられる
トレリス表現図である。FIG. 10 is a trellis representation diagram used for encoding in a convolutional encoding circuit.
２・・・畳込符合化回路 ４・・・信号割当回路 ７・・・１６ＱＡＭ変調回路 ８ａ，８ｂ，１５ａ，１５ｂ・・・ミキサ ９・・・局部発振器 １０，１７・・・ハイブリッド器 １１・・・加算器 １２・・・バンドパスフィルタ １６・・・搬送波再生器 １８ａ，１８ｂ・・・ローパスフィルタ １９ａ，１９ｂ・・・Ａ／Ｄ変換器 ２２・・・ビタビ復号装装置 ３０・・・ブランチメトリック回路 ３２・・・ＡＣＳ回路 ３４・・・パスメモリ ３６・・・パラレルシリアル変換回路 ２００・・・ＲＯＭブロック ２０１〜２９９・・・ＲＯＭ ３００・・・レジスタブロック ３０１〜３９９・・・レジスタ 2 ... Convolutional coding circuit 4 ... Signal allocation circuit 7 ... 16QAM modulation circuit 8a, 8b, 15a, 15b ... Mixer 9 ... Local oscillator 10, 17 ... Hybrid device 11. ..Adder 12 ... Band pass filter 16 ... Carrier regenerator 18a, 18b ... Low pass filter 19a, 19b ... A / D converter 22 ... Viterbi decoding device 30 ... Branch Metric circuit 32 ... ACS circuit 34 ... Path memory 36 ... Parallel-serial conversion circuit 200 ... ROM block 201-299 ... ROM 300 ... Register block 301-399 ... Register
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｍ 13/12 8730−5Ｊ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location // H03M 13/12 8730-5J
Claims (10)
メトリック演算を行い、最尤パスを決定し、最尤パスに
ついてビタビ復号する装置において、 ブランチメトリックを演算する回路は、平行パスが存在
する変調方法で変調されている受信信号の状態、およ
び、予め定められた前記変調方法で規定される条件に基
づいて、前記平行パスから選択パスを決定する手段を有
し、 該選択パスに基づいてビタビ復号することを特徴とする
ビタビ復号装置。1. In a device for performing branch metric calculation on a modulated received signal to determine a maximum likelihood path and performing Viterbi decoding on the maximum likelihood path, a circuit for calculating a branch metric is a modulation method in which a parallel path exists. And a Viterbi decoding based on the selection path, the means for determining a selection path from the parallel paths based on the state of the reception signal modulated by A Viterbi decoding device characterized by:
信号と各平行パスに対応する信号点について最もユーク
リッド距離が小さい平行パスを選択パスとして決定する
ように事前にプログラムされた内容に基づいて、選択パ
スを決定する、請求項１記載のビタビ復号装置。2. The means for determining the selection path is based on contents pre-programmed so as to determine a parallel path having the smallest Euclidean distance between the received signal and a signal point corresponding to each parallel path as a selection path. The Viterbi decoding apparatus according to claim 1, wherein the selected path is determined by the above.
は、複数の平行パスの組のそれぞれに対応する前記選択
パスを決定する手段を有し、 各選択パスを決定する手段は、選択パスの決定を同時的
に並列して行う、請求項１または請求項２記載のビタビ
復号装置。3. The circuit for calculating the branch metric has means for determining the selected path corresponding to each of a plurality of sets of parallel paths, and means for determining each selected path determines the selected path. The Viterbi decoding apparatus according to claim 1, wherein the Viterbi decoding apparatus performs the processing simultaneously in parallel.
られた複数の変調方法に対応して前記選択パスを決定す
るように構成され、指定された変調方法に応じて選択パ
スを決定する、請求項１〜３いずれか記載のビタビ復号
装置。4. The means for determining the selection path is configured to determine the selection path corresponding to a plurality of predetermined modulation methods, and determines the selection path according to the designated modulation method. The Viterbi decoding device according to claim 1.
は、信号点について前記受信信号をパラメータとした前
記ユークリッド距離が事前に記憶され該パラメータに対
応するユークリッド距離を出力する変換手段をさらに有
する請求項１〜４いずれか記載のビタビ復号装置。5. The circuit for calculating the branch metric further comprises conversion means for outputting the Euclidean distance corresponding to the parameter, in which the Euclidean distance with the received signal as a parameter for a signal point is stored in advance. The Viterbi decoding device according to any one of to 4.
請求項１〜５いずれか記載のビタビ復号装置。6. The Viterbi decoding device according to claim 1, wherein the received signal is a convolutional coded signal.
信号である請求項６記載のビタビ復号装置。7. The Viterbi decoding apparatus according to claim 6, wherein the convolutional coded signal is a trellis coded signal.
受信信号の状態および予め定められた前記変調方法で規
定される条件に基づいて、前記平行パスから選択パスを
選択し、 該選択パスに基づいてビタビ復号することを特徴とする
ビタビ復号方法。8. A selection path is selected from the parallel paths based on a state of a reception signal modulated by a modulation method in which a parallel path exists and a predetermined condition defined by the modulation method. A Viterbi decoding method characterized by performing Viterbi decoding based on.
平行パスに対応する信号点について最もユークリッド距
離が小さい平行パスを選択するように事前にプログラム
された内容に基づいて行う、請求項８記載のビタビ復号
方法。9. The selection of the selection path is performed based on a content pre-programmed to select a parallel path having the smallest Euclidean distance between the received signal and a signal point corresponding to each parallel path. 8. The Viterbi decoding method described in 8.
的に並列して選択パスの決定を行う請求項８または請求
項９記載のビタビ復号方法。10. The Viterbi decoding method according to claim 8, wherein the selection path is determined in parallel for each of the sets of parallel paths at the same time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01853193A JP3348303B2 (en) | 1993-02-05 | 1993-02-05 | Viterbi decoding method and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01853193A JP3348303B2 (en) | 1993-02-05 | 1993-02-05 | Viterbi decoding method and device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232923A true JPH06232923A (en) | 1994-08-19 |
| JP3348303B2 JP3348303B2 (en) | 2002-11-20 |
Family
ID=11974216
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP3348303B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700164A1 (en) * | 1994-09-05 | 1996-03-06 | STMicroelectronics S.A. | Signal processing circuit to implement a Viterbi algorithm |
-
1993
- 1993-02-05 JP JP01853193A patent/JP3348303B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700164A1 (en) * | 1994-09-05 | 1996-03-06 | STMicroelectronics S.A. | Signal processing circuit to implement a Viterbi algorithm |
| FR2724273A1 (en) * | 1994-09-05 | 1996-03-08 | Sgs Thomson Microelectronics | SIGNAL PROCESSING CIRCUIT FOR IMPLEMENTING A VITERBI ALGORITHM |
| US5881106A (en) * | 1994-09-05 | 1999-03-09 | Sgs-Thomson Microelectronics S.A. | Signal processing circuit to implement a Viterbi algorithm |
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| Publication number | Publication date |
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| JP3348303B2 (en) | 2002-11-20 |
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