JPH06232413A - フラッシュｅｅｐｒｏｍ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】過消去が発生しても動作に影響を与えず、しか
も低電圧で動作できるようにする。 【構成】補助ゲート９を層間絶縁膜と接し、ゲート酸化
膜を介して前記ソース及びドレインの所定領域上部に補
助ゲートを形成し、スペーサ構造のゲート電極とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に情報を記録，
消去可能な不発揮性メモリセルに関し、特にセルの大き
さを最小化して大容量の情報を記憶させることができる
フラッシュイーイーピーロム（electrically erasable
programmable ROM: 以下ＥＥＰＲＯＭと略称する）及び
その製造方法に関する。

【０００２】

【従来の技術】一般的に、ＥＥＰＲＯＭは携帯用コンピ
ュータや、移動通信等で必要とするメモリカードや電子
的スチール（still)カメラのイメージカード、延いては
個人用コンピュータに活用されているハードディスクを
代替できるソリッドステート(solid-state)ディスクに
適用できる。

【０００３】従来のフラッシュＥＥＰＲＯＭのメモリセ
ルの等価回路図と断面図を、夫々、図１０、１１に示
す。図１０及び図１１において、１は半導体基板，２は
ソース，３はドレイン，４はゲート酸化膜，５はフロー
ティングゲート，６は層間酸化膜，７は制御ゲートを夫
々に示す。

【０００４】フラッシュＥＥＰＲＯＭは、フローティン
グゲート５にホットキャリア注入により情報を記憶さ
せ、制御ゲート７でフローティングゲート６に注入され
た電子をコントロールしてデータを読出し、プログラミ
ング，消去を行うものである。

【０００５】

【発明が解決しようとする課題】しかし、かかる従来の
フラッシュＥＥＰＲＯＭでは、消去時に過消去が発生す
ることがあり、過消去とならないようにするためには、
消去時に、複雑で長時間を要するアルゴリズムを適用し
なければならない。更に、従来のフラッシュＥＥＰＲＯ
Ｍでは、ソース−ドレイン間に比較的高い電圧を印加す
る必要があるため、記憶時や消去時、セル間に不要な干
渉現象が生じてしまい、素子の信頼性を低下させてしま
う。更に今後、システム設計において、必要とする電源
電圧が、５Ｖから３Ｖ程度に低下するものと予想される
が、既存のフラッシュＥＥＰＲＯＭのセルでは３Ｖで動
作させることは殆ど不可能であり、３Ｖ駆動に対応でき
るようにしなければならない。

【０００６】本発明はこのような従来の課題に鑑みてな
されたもので、過消去が発生しても動作に影響を与え
ず、しかも低電圧で動作が可能なフラッシュＥＥＰＲＯ
Ｍ及びその製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】このため本発明は、フラ
ッシュＥＥＰＲＯＭにおいて、半導体基板と、該半導体
基板の表面から内部に、半導体基板とは異なる形態の不
純物が高濃度イオン注入されて形成され、かつ半導体基
板と同一形態の不純物が低濃度に注入された第１低濃度
不純物領域に、周囲を囲まれたソースと、該ソースとは
所定間隔をおいて半導体基板の表面から内部に形成さ
れ、半導体基板とは異なる形態の不純物が高濃度イオン
注入され、かつ半導体基板とは異なる形態の不純物が低
濃度で注入された第２低濃度不純物領域に、周囲を囲ま
れたドレインと、前記ソースからドレインまでの間の上
部に形成されたゲート酸化膜と、前記低濃度不純物領域
上、ソースとドレインとの間の半導体基板上、及び第２
低濃度不純物領域上に、ゲート酸化膜を介して形成され
たフローティングゲートと、該フローティングゲートの
電極上に形成された第１層間絶縁膜と、該第１層間絶縁
膜上に形成された制御ゲートと、前記フローティングゲ
ート５と制御ゲート７の側壁を覆うように前記半導体基
板１の表面に対して垂直方向に形成され、フローティン
グゲート５と制御ゲート７を絶縁する第２層間絶縁膜８
と、前記層間絶縁膜８と接し、前記ソース２及びドレイ
ン３の所定領域上部に、ゲート酸化膜４を介して形成さ
れた補助ゲート９と、を含んで構成されるようにした。

【０００８】また、フラッシュＥＥＰＲＯＭにおいて、
半導体基板と、該半導体基板の表面から内部に、半導体
基板とは異なる形態の不純物が高濃度イオン注入されて
形成され、かつ半導体基板と同一形態の不純物が低濃度
に注入された第１低濃度不純物領域に、周囲を囲まれた
ソースと、該ソースとは所定間隔をおいて半導体基板の
表面から内部に形成され、該半導体基板とは異なる形態
の不純物が高濃度イオン注入されたドレインと、前記低
濃度不純物領域上、ソースとドレインとの間の半導体基
板上、及びドレイン上の一部に形成されたゲート酸化膜
と、前記低濃度不純物領域上、ソースとドレインとの間
の半導体基板上、及びドレイン上の一部に、ゲート酸化
膜を介して形成されたフローティングゲートと、該フロ
ーティングゲート上に形成された第１層間絶縁膜と、該
第１層間絶縁膜上に形成された制御ゲートと、前記フロ
ーティングゲート５と制御ゲート７の側壁を覆うように
前記半導体基板１の表面に対して垂直方向に形成され、
フローティングゲート５と制御ゲート７を絶縁する第２
層間絶縁膜８と、前記層間絶縁膜８と接し、前記ソース
２及びドレイン３の所定領域上部に、ゲート酸化膜４を
介して形成された補助ゲート９と、を含んで構成される
ようにした。

【０００９】そして、本発明に係るフラッシュＥＥＰＲ
ＯＭの製造方法において、半導体基板上に、順次、ゲー
ト酸化膜，フローティングゲート，第１層間絶縁膜，制
御ゲートを形成するフローティング／制御ゲート形成工
程と、前記形成されたフローティングゲートと制御ゲー
ト電極の側壁を絶縁する第２層間絶縁膜を形成する第２
層間絶縁膜形成工程と、ポリシリコン膜を全面に蒸着
し、該ポリシリコン膜が前記第２層間絶縁膜側面におい
てスペーサ形態となるようにポリシリコン膜の非等方性
エッチングを行い、該スペーサ形態のポリシリコン膜を
補助ゲートとして前記第２層間絶縁膜側面に形成する補
助ゲート形成工程と、高濃度不純物を半導体基板１に注
入してソース及びドレインを形成するソース／ドレイン
形成工程と、半導体基板とは異なる不純物形態のイオン
を、前記ソースのゲートの電極側へ、前記補助ゲートに
対し傾斜をもって選択的に注入し、ゲートの電極下部に
第１低濃度不純物領域を形成する第１低濃度不純物領域
形成工程と、を含むようにした。

【００１０】また、前記フローティング／制御ゲート形
成工程と第２層間絶縁膜形成工程との間に、ドレインを
形成すべき半導体基板の所定領域に低濃度不純物を注入
して第２低濃度不純物領域を形成する第２低濃度不純物
形成工程をさらに含むようにしてもよい。

【００１１】

【作用】上記の構成によれば、第２低濃度不純物領域に
周囲を囲まれたドレインを有するフラッシュＥＥＰＲＯ
Ｍでは、ソース及びドレインの所定領域上部に形成され
た補助ゲートにより、消去時に補助ゲート９とフローテ
ィングゲート５の間で電子のトンネリングが発生して、
フローティングゲート５に保持された余剰な電子が除去
される。そして過消去が発生しても補助ゲート９の下に
存在するチャンネルは、補助ゲート９に一定水準以上の
電圧が加えられないと非伝導状態を維持するようになる
ので、動作特性には特に影響しない。

【００１２】この作用は、第２低濃度不純物領域が形成
されていないフラッシュＥＥＰＲＯＭでも同じである。
また前記のような製造方法で製造すれば、補助ゲートを
備えたフラッシュＥＥＰＲＯＭが形成される。

【００１３】

【実施例】以下、添付した図面を参照して本発明に係る
実施例を詳細に説明する。本発明に係る本実施例のフラ
ッシュＥＥＰＲＯＭは、図１及び図２に示す通り、一般
的なフラッシュＥＥＰＲＯＭの積層ゲート電極に、補助
ゲート電極を追加して形成したものである。

【００１４】図１において、従来のフラッシュＥＥＰＲ
ＯＭと同様に、半導体基板１の表面から内部に、低濃度
不純物領域に高濃度不純物を注入してソース２及びドレ
イン３が形成される。従来のＥＥＰＲＯＭと異なる点
は、フローティングゲート５と制御ゲート７の側面に層
間絶縁膜８を介して補助ゲート９が形成されており、ま
た、ソース２が半導体基板１と同一形態の不純物タイプ
低濃度不純物領域２’に囲まれ、ドレイン３もゲート下
で半導体基板１と異なる形態の不純物タイプ低濃度領域
３’によって囲まれている。そしてこのフラッシュＥＥ
ＰＲＯＭでは、この半導体基板１上にゲート酸化膜４、
フローティングゲート５、そしてフローティングゲート
５上に層間絶縁膜６、制御ゲート７が順次に形成されて
いる。

【００１５】フローティングゲート５と制御ゲート７の
側面を覆うように、層間絶縁膜８が半導体基板１の表面
に対して垂直方向に形成され、フローティングゲート５
と制御ゲート７を絶縁している。補助ゲート９は、この
層間絶縁膜８に接し、ゲート酸化膜４を介してソース２
及びドレイン３の所定領域上に形成されている。このよ
うな構造のものでは、消去時に補助ゲート９とフローテ
ィングゲート５の間で電子のトンネリングが発生し、フ
ローティングゲート５に貯蔵された剰余電子が除去され
るようになっている。

【００１６】また、図２に示す本発明の別のフラッシュ
ＥＥＰＲＯＭでは、ゲート５の下でドレイン３が低濃度
領域で囲まれない構造となっており、フローティングゲ
ート５と接する面積を拡大してフローティングゲート５
の電子がドレイン３でトンネリングするような構造とな
っている。尚、本発明のＥＥＰＲＯＭの等価回路を図３
に示す。

【００１７】次に、前記本発明のＥＥＰＲＯＭの製造工
程を、図４〜９を参照して詳細に説明する。先ず、図４
は図１に示す本発明の素子構造を実現した一実施例の平
面図であって、夫々、２はソース，５はフローティング
ゲート，７は制御ゲート，９は補助ゲート，１２はドレ
イン，１３はドレイン１２のコンタクトである金属活性
領域を示す。

【００１８】そして図５〜９は製造工程中の断面図であ
り、図４に示す平面図の切断線Ａ−Ａ’に沿って切断し
た時の断面図に対応する。この図５〜９を参照して、本
発明のＥＥＰＲＯＭの製造方法を詳細に説明する。先
ず、図５に示すように、従来の積層ゲート電極形成工程
と同様にＰ型半導体基板１上に、順次にゲート酸化膜
４，フローティング電極５，層間絶縁膜６，制御ゲート
７を形成する。

【００１９】そして、図６に示すように、感光膜１０を
塗布して、ゲートの一部が露出するようパターン化した
後にドレイン領域形成のための低濃度不純物領域３’を
形成する。次に、図７に示すように、フローティングゲ
ート５と制御ゲート７の側壁絶縁のための層間絶縁膜８
を形成して絶縁した後、ポリシリコン膜を全面に蒸着
し、非等方性エッチングによりポリシリコン膜によるス
ペーサ形態の補助ゲート９を層間絶縁膜８側壁に形成す
る。

【００２０】次いで、図８に示すように、図６のドレイ
ン形成のために行った低濃度のｎ型不純物注入と同一の
方法により、ｎ型高濃度不純物を注入し、ソース２，ド
レイン３を形成した後、感光膜１０のパターンによりド
レインが形成された領域をマスキングし、ｎ型高濃度不
純物が注入されているソース２のゲート側に、ｐ型低濃
度不純物を注入して低濃度不純物領域２’を形成する。
このとき、図中、矢印で示すように、低濃度ｐ型不純物
を補助ゲート９の斜め方向から注入するが、その理由
は、ソース領域のｐｎ接合側が長くなるのを制御して、
パンチスルーが発生するのを抑制するためである。

【００２１】終りに、図９に示すように、ソース２及び
ドレイン３が形成された状態で酸化膜１１を塗布した
後、酸化膜１１の所定領域、即ち、形成されたドレイン
３上の酸化膜１１をエッチングし、金属１２（アルミニ
ウム）接続のためのコンタクトホールを形成し、金属１
２と接続させる。次に、図２の本発明のＥＥＰＲＯＭの
動作状態を詳細に説明する。

【００２２】ソース２，ドレイン３，制御ゲート７，補
助ゲート９の４端子と、外部連結されているフローティ
ングゲート５と、により、フローティングゲート５にお
ける電子の貯蔵状態に基づいて情報“１”、“０”が決
定される。先ず、情報“１”を素子に入力させるプログ
ラム過程は、前記フローティングゲート電極５に剰余電
子を注入させることを意味するが、プログラムするため
には制御ゲート７に１０Ｖから１２Ｖ程の高電圧を印加
した状態でドレイン３に５Ｖから７Ｖを印加してソース
２を接地する。この時、補助ゲート９に約１．２Ｖから
２Ｖ程の電圧を加えると、補助ゲート９とフローティン
グゲート９とフローティングゲート９の境界面で強い電
界が形成されて、熱電子が発生し、この熱電子が制御ゲ
ート７の高電圧により形成された電界により効果的にフ
ローティングゲート５に注入される。

【００２３】その反対に、フローティングゲート５に注
入されている電子を取り出す消去過程では、ソース２，
ドレイン３，制御ゲート７を全て接地させた状態で、補
助ゲート９に１５Ｖから１８Ｖ程度の高電圧を印加す
る。このようにすると、前記補助ゲート９とフローティ
ングゲート５を絶縁している薄い層間酸化膜６を通じ
て、電子のＦ−Ｎトンネリングが発生し、前記フローテ
ィングゲート５に貯蔵されていた電子が補助ゲート９へ
抜け出すようになっており、これにより記憶された情報
の消去が成される。

【００２４】一方、所謂過消去の問題は補助ゲート９の
存在により解消される。過消去とは、あまり多くの量の
電子が抜け出すと、フローティングゲート５の線電荷量
が陽性になり、フローティングゲート５の下に存在する
チャンネルが制御ゲート７に電圧を印加しない状態にお
いても伝導現象が発生するという現象であるが、本発明
では補助ゲート９が存在しているため、過消去が発生し
ても、補助ゲート９に一定水準以上の電圧を加えなけれ
ば、補助ゲート９の下に存在するチャンネルでは非伝導
状態が維持されるようになっている。従って、単位素子
としては過消去が生じても、動作特性には問題点はな
い。

【００２５】そして、読み出し（read) 過程とは記憶素
子に貯蔵されている情報が“０”であるのか又は“１”
であるのかを読み出すことをいうが、記憶素子に貯蔵さ
れている情報を読み出すためには、制御ゲート７と補助
ゲート９に３Ｖから５Ｖ程度の電圧を印加してドレイン
３を接地する。このような状態で、ソース２に約１．２
Ｖから２Ｖの電圧を印加すると、プログラムされた素
子、即ち、剰余電子が前記フローティングゲート５に貯
蔵されている素子については非伝導状態が維持されてソ
ース２とドレイン３間に電流が流れないようになり、消
去された素子、即ち、剰余電子がフローティングゲート
５にない素子については伝導状態になって数１０μＡ程
の電流が流れるようになる。従って、このような電流の
流れを感知できる電流感知増幅器を前記記憶素子に連結
して用いることにより、容易に情報を読みだすことがで
きる。ここで、既存方式とは異なり、ドレイン領域の代
わりにソース領域に電圧を印加するが、その理由は非対
称形の素子構造により、伝導時にソース２とドレイン３
間に流れる伝導電流に、印加方式によって差異が出るか
らである。

【００２６】以上説明した記憶素子の等価回路図を図３
に示す。また、その動作のための素子動作を表１に要約
した。

【００２７】

【表１】

【００２８】次に、図２に示す本発明の別のフラッシュ
ＥＥＰＲＯＭは、消去方式を変形したものであり、かか
るフラッシュＥＥＰＲＯＭでは、フローティングゲート
５とドレイン３が重なった部分でＦ−Ｎトンネリングが
発生するように作動する方式が採用されている。例え
ば、ドレイン３に５Ｖ程度の電圧を印加し、制御ゲート
７には−１２Ｖから−１８Ｖ程度の電圧を印加すると、
フローティングゲート５とドレイン３が重なった領域
で、電子のトンネリングが発生して、前記フローティン
グゲート５に貯蔵された剰余電子がドレイン３へ抜け出
すようになり、これにより消去が可能になる。また、そ
れ以外の読み出し及びプログラム過程は図１の構造のフ
ラッシュＥＥＰＲＯＭの動作過程と同様であり、その動
作状態を表２に示す。

【００２９】

【表２】

【００３０】かかる構成によれば、層間絶縁膜８と接
し、ゲート酸化膜４を介して前記ソース２及びドレイン
３の所定領域上部に補助ゲート９を形成することによ
り、この補助ゲート９に一定水準以上の電圧を加えなけ
れば補助ゲート９の下に存在するチャンネルでは非伝導
状態が維持されるため、過消去が発生しても動作特性に
影響を与えることがない。

【００３１】また、補助ゲート９をスペーサ構造を有す
るゲート電極とすることにより、素子の大きさを大幅に
縮小することができ、プログラム時に低電圧電源で動作
が可能となり、低電力素子を実現することができる効果
がある。また、ソース２に低濃度ｐ型不純物領域を形成
することにより、パンチスルーの発生が抑制される。

【００３２】

【発明の効果】以上説明したように本発明によれば、第
２低濃度不純物領域が形成されていないフラッシュＥＥ
ＰＲＯＭでは、層間絶縁膜と接し、ゲート酸化膜を介し
て前記ソース及びドレインの所定領域上部に補助ゲート
を形成することにより、この補助ゲートに一定水準以上
の電圧を加えなければ、補助ゲートの下に存在するチャ
ンネルでは非伝導状態が維持されるため、過消去が発生
しても動作に影響しない。また補助ゲートをスペーサ構
造を有するゲート電極とすることにより、素子の大きさ
を大幅に縮小することができ、プログラム時に低電圧電
源で動作が可能となり、低電力素子を実現することがで
きる効果がある。

【００３３】また、第２低濃度不純物領域が形成されて
いないフラッシュＥＥＰＲＯＭでは、フローティングゲ
ートとドレインが重なった領域で、電子のトンネリング
が発生して、前記フローティングゲートに貯蔵された剰
余電子がドレインへ抜け出すため、消去が可能となり、
同様に動作させることができる。そしてポリシリコン膜
を全面に蒸着し、該ポリシリコン膜が前記第２層間絶縁
膜の側面においてスペーサ形態となるようにポリシリコ
ン膜の非等方性エッチングを行うことにより、前記補助
ゲートを前記第２層間絶縁膜の側面に形成することがで
きる。

【００３４】またフローティング／制御ゲートを形成し
た後、ドレインを形成すべき半導体基板の所定領域に低
濃度不純物を注入することにより、第２低濃度不純物領
域を形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＥＥＰＲＯＭ構造図。

【図２】本発明の別の実施例に係るＥＥＰＲＯＭ構造
図。

【図３】図２Ａ及び図２Ｂに示されたＥＥＰＲＯＭの等
価回路図。

【図４】本発明に係るＥＥＰＲＯＭの平面図。

【図５】図３の切断線Ａ−Ａ’に対応した製造工程断面
図。

【図６】同上製造工程断面図。

【図７】同上製造工程断面図。

【図８】同上製造工程断面図。

【図９】同上製造工程断面図。

【図10】従来のＥＥＰＲＯＭの等価回路図。

【図11】図１０のＥＥＰＲＯＭの構造図。

【符号の説明】

１ 半導体基板 ２ ソース ２’，３’ 低濃度不純物領域 ３ ドレイン ４ ゲート酸化膜 ５ フローティングゲート ６，８ 層間絶縁膜 ７ 制御ゲート ９ 補助ゲート １０ 感光膜 １１ 酸化膜 １２ 金属 １３ 活性領域

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年１月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】図１及び図２に示されたＥＥＰＲＯＭの等価回
路図。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】図４の切断線Ａ−Ａ’に対応した製造工程断面
図。

Claims (4)

【特許請求の範囲】
1. 【請求項１】フラッシュＥＥＰＲＯＭにおいて、 半導体基板１と、 該半導体基板１の表面から内部に、半導体基板１とは異
   なる形態の不純物が高濃度イオン注入されて形成され、
   かつ半導体基板１と同一形態の不純物が低濃度に注入さ
   れた第１低濃度不純物領域２’に、周囲を囲まれたソー
   ス２と、 該ソースとは所定間隔をおいて半導体基板１の表面から
   内部に形成され、半導体基板１とは異なる形態の不純物
   が高濃度イオン注入され、かつ半導体基板１とは異なる
   形態の不純物が低濃度で注入された第２低濃度不純物領
   域３’に、周囲を囲まれたドレイン３と、 前記ソース２からドレイン３までの間の上部に形成され
   たゲート酸化膜４と、 前記低濃度不純物領域２’上、ソース２とドレイン３と
   の間の半導体基板１上、及び第２低濃度不純物領域３’
   上に、ゲート酸化膜４を介して形成されたフローティン
   グゲート５と、 該フローティングゲート５の電極上に形成された第１層
   間絶縁膜６と、 該第１層間絶縁膜６上に形成された制御ゲート７と、 前記フローティングゲート５と制御ゲート７の側壁を覆
   うように前記半導体基板１の表面に対して垂直方向に形
   成され、フローティングゲート５と制御ゲート７を絶縁
   する第２層間絶縁膜８と、 該層間絶縁膜８と接し、前記ソース２及びドレイン３の
   所定領域上部に、ゲート酸化膜４を介して形成された補
   助ゲート９と、 を含んで構成されたことを特徴とするフラッシュＥＥＰ
   ＲＯＭ。
2. 【請求項２】フラッシュＥＥＰＲＯＭにおいて、 半導体基板１と、 該半導体基板１の表面から内部に、半導体基板１とは異
   なる形態の不純物が高濃度イオン注入されて形成され、
   かつ半導体基板１と同一形態の不純物が低濃度に注入さ
   れた第１低濃度不純物領域２’に、周囲を囲まれたソー
   ス２と、 該ソースとは所定間隔をおいて半導体基板１の表面から
   内部に形成され、該半導体基板１とは異なる形態の不純
   物が高濃度イオン注入されたドレイン３と、 前記低濃度不純物領域２’上、ソース２とドレイン３と
   の間の半導体基板１上、及びドレイン３上の一部に形成
   されたゲート酸化膜４と、 前記低濃度不純物領域２’上、ソース２とドレイン３と
   の間の半導体基板１上、及びドレイン３上の一部に、ゲ
   ート酸化膜４を介して形成されたフローティングゲート
   ５と、 該フローティングゲート５上に形成された第１層間絶縁
   膜６と、 該第１層間絶縁膜６上に形成された制御ゲート７と、 前記フローティングゲート５と制御ゲート７の側壁を覆
   うように前記半導体基板１の表面に対して垂直方向に形
   成され、フローティングゲート５と制御ゲート７を絶縁
   する第２層間絶縁膜８と、 該層間絶縁膜８と接し、前記ソース２及びドレイン３の
   所定領域上部に、ゲート酸化膜４を介して形成された補
   助ゲート９と、 を含んで構成されたことを特徴とするフラッシュＥＥＰ
   ＲＯＭ。
3. 【請求項３】フラッシュＥＥＰＲＯＭの製造方法におい
   て、 半導体基板１上に、順次、ゲート酸化膜４，フローティ
   ングゲート５，第１層間絶縁膜６，制御ゲート７を形成
   するフローティング／制御ゲート形成工程と、 前記形成されたフローティングゲート５と制御ゲート電
   極７の側壁を絶縁する第２層間絶縁膜８を形成する第２
   層間絶縁膜形成工程と、 ポリシリコン膜を全面に蒸着し、該ポリシリコン膜が前
   記第２層間絶縁膜８側面においてスペーサ形態となるよ
   うにポリシリコン膜の非等方性エッチングを行い、該ス
   ペーサ形態のポリシリコン膜を補助ゲート９として前記
   第２層間絶縁膜８側面に形成する補助ゲート形成工程
   と、 高濃度不純物を半導体基板１に注入してソース２及びド
   レイン３を形成するソース／ドレイン形成工程と、 半導体基板１とは異なる不純物形態のイオンを、前記ソ
   ース２のゲート５の電極側へ、前記補助ゲート９に対し
   傾斜をもって選択的に注入し、ゲート５の電極下部に第
   １低濃度不純物領域２’を形成する第１低濃度不純物領
   域形成工程と、を含むことを特徴とするフラッシュＥＥ
   ＰＲＯＭの製造方法。
4. 【請求項４】前記フローティング／制御ゲート形成工程
   と第２層間絶縁膜形成工程との間に、ドレイン３を形成
   すべき半導体基板１の所定領域に低濃度不純物を注入し
   て第２低濃度不純物領域３’を形成する第２低濃度不純
   物形成工程をさらに含むことを特徴とする請求項３に記
   載のフラッシュＥＥＰＲＯＭの製造方法。