JPH06232413A - フラッシュeeprom及びその製造方法 - Google Patents
フラッシュeeprom及びその製造方法Info
- Publication number
- JPH06232413A JPH06232413A JP33770593A JP33770593A JPH06232413A JP H06232413 A JPH06232413 A JP H06232413A JP 33770593 A JP33770593 A JP 33770593A JP 33770593 A JP33770593 A JP 33770593A JP H06232413 A JPH06232413 A JP H06232413A
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- JP
- Japan
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- gate
- semiconductor substrate
- drain
- source
- interlayer insulating
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Abstract
(57)【要約】
【目的】過消去が発生しても動作に影響を与えず、しか
も低電圧で動作できるようにする。 【構成】補助ゲート9を層間絶縁膜と接し、ゲート酸化
膜を介して前記ソース及びドレインの所定領域上部に補
助ゲートを形成し、スペーサ構造のゲート電極とする。
も低電圧で動作できるようにする。 【構成】補助ゲート9を層間絶縁膜と接し、ゲート酸化
膜を介して前記ソース及びドレインの所定領域上部に補
助ゲートを形成し、スペーサ構造のゲート電極とする。
Description
【0001】
【産業上の利用分野】本発明は、電気的に情報を記録,
消去可能な不発揮性メモリセルに関し、特にセルの大き
さを最小化して大容量の情報を記憶させることができる
フラッシュイーイーピーロム(electrically erasable
programmable ROM: 以下EEPROMと略称する)及び
その製造方法に関する。
消去可能な不発揮性メモリセルに関し、特にセルの大き
さを最小化して大容量の情報を記憶させることができる
フラッシュイーイーピーロム(electrically erasable
programmable ROM: 以下EEPROMと略称する)及び
その製造方法に関する。
【0002】
【従来の技術】一般的に、EEPROMは携帯用コンピ
ュータや、移動通信等で必要とするメモリカードや電子
的スチール(still)カメラのイメージカード、延いては
個人用コンピュータに活用されているハードディスクを
代替できるソリッドステート(solid-state)ディスクに
適用できる。
ュータや、移動通信等で必要とするメモリカードや電子
的スチール(still)カメラのイメージカード、延いては
個人用コンピュータに活用されているハードディスクを
代替できるソリッドステート(solid-state)ディスクに
適用できる。
【0003】従来のフラッシュEEPROMのメモリセ
ルの等価回路図と断面図を、夫々、図10、11に示
す。図10及び図11において、1は半導体基板,2は
ソース,3はドレイン,4はゲート酸化膜,5はフロー
ティングゲート,6は層間酸化膜,7は制御ゲートを夫
々に示す。
ルの等価回路図と断面図を、夫々、図10、11に示
す。図10及び図11において、1は半導体基板,2は
ソース,3はドレイン,4はゲート酸化膜,5はフロー
ティングゲート,6は層間酸化膜,7は制御ゲートを夫
々に示す。
【0004】フラッシュEEPROMは、フローティン
グゲート5にホットキャリア注入により情報を記憶さ
せ、制御ゲート7でフローティングゲート6に注入され
た電子をコントロールしてデータを読出し、プログラミ
ング,消去を行うものである。
グゲート5にホットキャリア注入により情報を記憶さ
せ、制御ゲート7でフローティングゲート6に注入され
た電子をコントロールしてデータを読出し、プログラミ
ング,消去を行うものである。
【0005】
【発明が解決しようとする課題】しかし、かかる従来の
フラッシュEEPROMでは、消去時に過消去が発生す
ることがあり、過消去とならないようにするためには、
消去時に、複雑で長時間を要するアルゴリズムを適用し
なければならない。更に、従来のフラッシュEEPRO
Mでは、ソース−ドレイン間に比較的高い電圧を印加す
る必要があるため、記憶時や消去時、セル間に不要な干
渉現象が生じてしまい、素子の信頼性を低下させてしま
う。更に今後、システム設計において、必要とする電源
電圧が、5Vから3V程度に低下するものと予想される
が、既存のフラッシュEEPROMのセルでは3Vで動
作させることは殆ど不可能であり、3V駆動に対応でき
るようにしなければならない。
フラッシュEEPROMでは、消去時に過消去が発生す
ることがあり、過消去とならないようにするためには、
消去時に、複雑で長時間を要するアルゴリズムを適用し
なければならない。更に、従来のフラッシュEEPRO
Mでは、ソース−ドレイン間に比較的高い電圧を印加す
る必要があるため、記憶時や消去時、セル間に不要な干
渉現象が生じてしまい、素子の信頼性を低下させてしま
う。更に今後、システム設計において、必要とする電源
電圧が、5Vから3V程度に低下するものと予想される
が、既存のフラッシュEEPROMのセルでは3Vで動
作させることは殆ど不可能であり、3V駆動に対応でき
るようにしなければならない。
【0006】本発明はこのような従来の課題に鑑みてな
されたもので、過消去が発生しても動作に影響を与え
ず、しかも低電圧で動作が可能なフラッシュEEPRO
M及びその製造方法を提供することを目的とする。
されたもので、過消去が発生しても動作に影響を与え
ず、しかも低電圧で動作が可能なフラッシュEEPRO
M及びその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】このため本発明は、フラ
ッシュEEPROMにおいて、半導体基板と、該半導体
基板の表面から内部に、半導体基板とは異なる形態の不
純物が高濃度イオン注入されて形成され、かつ半導体基
板と同一形態の不純物が低濃度に注入された第1低濃度
不純物領域に、周囲を囲まれたソースと、該ソースとは
所定間隔をおいて半導体基板の表面から内部に形成さ
れ、半導体基板とは異なる形態の不純物が高濃度イオン
注入され、かつ半導体基板とは異なる形態の不純物が低
濃度で注入された第2低濃度不純物領域に、周囲を囲ま
れたドレインと、前記ソースからドレインまでの間の上
部に形成されたゲート酸化膜と、前記低濃度不純物領域
上、ソースとドレインとの間の半導体基板上、及び第2
低濃度不純物領域上に、ゲート酸化膜を介して形成され
たフローティングゲートと、該フローティングゲートの
電極上に形成された第1層間絶縁膜と、該第1層間絶縁
膜上に形成された制御ゲートと、前記フローティングゲ
ート5と制御ゲート7の側壁を覆うように前記半導体基
板1の表面に対して垂直方向に形成され、フローティン
グゲート5と制御ゲート7を絶縁する第2層間絶縁膜8
と、前記層間絶縁膜8と接し、前記ソース2及びドレイ
ン3の所定領域上部に、ゲート酸化膜4を介して形成さ
れた補助ゲート9と、を含んで構成されるようにした。
ッシュEEPROMにおいて、半導体基板と、該半導体
基板の表面から内部に、半導体基板とは異なる形態の不
純物が高濃度イオン注入されて形成され、かつ半導体基
板と同一形態の不純物が低濃度に注入された第1低濃度
不純物領域に、周囲を囲まれたソースと、該ソースとは
所定間隔をおいて半導体基板の表面から内部に形成さ
れ、半導体基板とは異なる形態の不純物が高濃度イオン
注入され、かつ半導体基板とは異なる形態の不純物が低
濃度で注入された第2低濃度不純物領域に、周囲を囲ま
れたドレインと、前記ソースからドレインまでの間の上
部に形成されたゲート酸化膜と、前記低濃度不純物領域
上、ソースとドレインとの間の半導体基板上、及び第2
低濃度不純物領域上に、ゲート酸化膜を介して形成され
たフローティングゲートと、該フローティングゲートの
電極上に形成された第1層間絶縁膜と、該第1層間絶縁
膜上に形成された制御ゲートと、前記フローティングゲ
ート5と制御ゲート7の側壁を覆うように前記半導体基
板1の表面に対して垂直方向に形成され、フローティン
グゲート5と制御ゲート7を絶縁する第2層間絶縁膜8
と、前記層間絶縁膜8と接し、前記ソース2及びドレイ
ン3の所定領域上部に、ゲート酸化膜4を介して形成さ
れた補助ゲート9と、を含んで構成されるようにした。
【0008】また、フラッシュEEPROMにおいて、
半導体基板と、該半導体基板の表面から内部に、半導体
基板とは異なる形態の不純物が高濃度イオン注入されて
形成され、かつ半導体基板と同一形態の不純物が低濃度
に注入された第1低濃度不純物領域に、周囲を囲まれた
ソースと、該ソースとは所定間隔をおいて半導体基板の
表面から内部に形成され、該半導体基板とは異なる形態
の不純物が高濃度イオン注入されたドレインと、前記低
濃度不純物領域上、ソースとドレインとの間の半導体基
板上、及びドレイン上の一部に形成されたゲート酸化膜
と、前記低濃度不純物領域上、ソースとドレインとの間
の半導体基板上、及びドレイン上の一部に、ゲート酸化
膜を介して形成されたフローティングゲートと、該フロ
ーティングゲート上に形成された第1層間絶縁膜と、該
第1層間絶縁膜上に形成された制御ゲートと、前記フロ
ーティングゲート5と制御ゲート7の側壁を覆うように
前記半導体基板1の表面に対して垂直方向に形成され、
フローティングゲート5と制御ゲート7を絶縁する第2
層間絶縁膜8と、前記層間絶縁膜8と接し、前記ソース
2及びドレイン3の所定領域上部に、ゲート酸化膜4を
介して形成された補助ゲート9と、を含んで構成される
ようにした。
半導体基板と、該半導体基板の表面から内部に、半導体
基板とは異なる形態の不純物が高濃度イオン注入されて
形成され、かつ半導体基板と同一形態の不純物が低濃度
に注入された第1低濃度不純物領域に、周囲を囲まれた
ソースと、該ソースとは所定間隔をおいて半導体基板の
表面から内部に形成され、該半導体基板とは異なる形態
の不純物が高濃度イオン注入されたドレインと、前記低
濃度不純物領域上、ソースとドレインとの間の半導体基
板上、及びドレイン上の一部に形成されたゲート酸化膜
と、前記低濃度不純物領域上、ソースとドレインとの間
の半導体基板上、及びドレイン上の一部に、ゲート酸化
膜を介して形成されたフローティングゲートと、該フロ
ーティングゲート上に形成された第1層間絶縁膜と、該
第1層間絶縁膜上に形成された制御ゲートと、前記フロ
ーティングゲート5と制御ゲート7の側壁を覆うように
前記半導体基板1の表面に対して垂直方向に形成され、
フローティングゲート5と制御ゲート7を絶縁する第2
層間絶縁膜8と、前記層間絶縁膜8と接し、前記ソース
2及びドレイン3の所定領域上部に、ゲート酸化膜4を
介して形成された補助ゲート9と、を含んで構成される
ようにした。
【0009】そして、本発明に係るフラッシュEEPR
OMの製造方法において、半導体基板上に、順次、ゲー
ト酸化膜,フローティングゲート,第1層間絶縁膜,制
御ゲートを形成するフローティング/制御ゲート形成工
程と、前記形成されたフローティングゲートと制御ゲー
ト電極の側壁を絶縁する第2層間絶縁膜を形成する第2
層間絶縁膜形成工程と、ポリシリコン膜を全面に蒸着
し、該ポリシリコン膜が前記第2層間絶縁膜側面におい
てスペーサ形態となるようにポリシリコン膜の非等方性
エッチングを行い、該スペーサ形態のポリシリコン膜を
補助ゲートとして前記第2層間絶縁膜側面に形成する補
助ゲート形成工程と、高濃度不純物を半導体基板1に注
入してソース及びドレインを形成するソース/ドレイン
形成工程と、半導体基板とは異なる不純物形態のイオン
を、前記ソースのゲートの電極側へ、前記補助ゲートに
対し傾斜をもって選択的に注入し、ゲートの電極下部に
第1低濃度不純物領域を形成する第1低濃度不純物領域
形成工程と、を含むようにした。
OMの製造方法において、半導体基板上に、順次、ゲー
ト酸化膜,フローティングゲート,第1層間絶縁膜,制
御ゲートを形成するフローティング/制御ゲート形成工
程と、前記形成されたフローティングゲートと制御ゲー
ト電極の側壁を絶縁する第2層間絶縁膜を形成する第2
層間絶縁膜形成工程と、ポリシリコン膜を全面に蒸着
し、該ポリシリコン膜が前記第2層間絶縁膜側面におい
てスペーサ形態となるようにポリシリコン膜の非等方性
エッチングを行い、該スペーサ形態のポリシリコン膜を
補助ゲートとして前記第2層間絶縁膜側面に形成する補
助ゲート形成工程と、高濃度不純物を半導体基板1に注
入してソース及びドレインを形成するソース/ドレイン
形成工程と、半導体基板とは異なる不純物形態のイオン
を、前記ソースのゲートの電極側へ、前記補助ゲートに
対し傾斜をもって選択的に注入し、ゲートの電極下部に
第1低濃度不純物領域を形成する第1低濃度不純物領域
形成工程と、を含むようにした。
【0010】また、前記フローティング/制御ゲート形
成工程と第2層間絶縁膜形成工程との間に、ドレインを
形成すべき半導体基板の所定領域に低濃度不純物を注入
して第2低濃度不純物領域を形成する第2低濃度不純物
形成工程をさらに含むようにしてもよい。
成工程と第2層間絶縁膜形成工程との間に、ドレインを
形成すべき半導体基板の所定領域に低濃度不純物を注入
して第2低濃度不純物領域を形成する第2低濃度不純物
形成工程をさらに含むようにしてもよい。
【0011】
【作用】上記の構成によれば、第2低濃度不純物領域に
周囲を囲まれたドレインを有するフラッシュEEPRO
Mでは、ソース及びドレインの所定領域上部に形成され
た補助ゲートにより、消去時に補助ゲート9とフローテ
ィングゲート5の間で電子のトンネリングが発生して、
フローティングゲート5に保持された余剰な電子が除去
される。そして過消去が発生しても補助ゲート9の下に
存在するチャンネルは、補助ゲート9に一定水準以上の
電圧が加えられないと非伝導状態を維持するようになる
ので、動作特性には特に影響しない。
周囲を囲まれたドレインを有するフラッシュEEPRO
Mでは、ソース及びドレインの所定領域上部に形成され
た補助ゲートにより、消去時に補助ゲート9とフローテ
ィングゲート5の間で電子のトンネリングが発生して、
フローティングゲート5に保持された余剰な電子が除去
される。そして過消去が発生しても補助ゲート9の下に
存在するチャンネルは、補助ゲート9に一定水準以上の
電圧が加えられないと非伝導状態を維持するようになる
ので、動作特性には特に影響しない。
【0012】この作用は、第2低濃度不純物領域が形成
されていないフラッシュEEPROMでも同じである。
また前記のような製造方法で製造すれば、補助ゲートを
備えたフラッシュEEPROMが形成される。
されていないフラッシュEEPROMでも同じである。
また前記のような製造方法で製造すれば、補助ゲートを
備えたフラッシュEEPROMが形成される。
【0013】
【実施例】以下、添付した図面を参照して本発明に係る
実施例を詳細に説明する。本発明に係る本実施例のフラ
ッシュEEPROMは、図1及び図2に示す通り、一般
的なフラッシュEEPROMの積層ゲート電極に、補助
ゲート電極を追加して形成したものである。
実施例を詳細に説明する。本発明に係る本実施例のフラ
ッシュEEPROMは、図1及び図2に示す通り、一般
的なフラッシュEEPROMの積層ゲート電極に、補助
ゲート電極を追加して形成したものである。
【0014】図1において、従来のフラッシュEEPR
OMと同様に、半導体基板1の表面から内部に、低濃度
不純物領域に高濃度不純物を注入してソース2及びドレ
イン3が形成される。従来のEEPROMと異なる点
は、フローティングゲート5と制御ゲート7の側面に層
間絶縁膜8を介して補助ゲート9が形成されており、ま
た、ソース2が半導体基板1と同一形態の不純物タイプ
低濃度不純物領域2’に囲まれ、ドレイン3もゲート下
で半導体基板1と異なる形態の不純物タイプ低濃度領域
3’によって囲まれている。そしてこのフラッシュEE
PROMでは、この半導体基板1上にゲート酸化膜4、
フローティングゲート5、そしてフローティングゲート
5上に層間絶縁膜6、制御ゲート7が順次に形成されて
いる。
OMと同様に、半導体基板1の表面から内部に、低濃度
不純物領域に高濃度不純物を注入してソース2及びドレ
イン3が形成される。従来のEEPROMと異なる点
は、フローティングゲート5と制御ゲート7の側面に層
間絶縁膜8を介して補助ゲート9が形成されており、ま
た、ソース2が半導体基板1と同一形態の不純物タイプ
低濃度不純物領域2’に囲まれ、ドレイン3もゲート下
で半導体基板1と異なる形態の不純物タイプ低濃度領域
3’によって囲まれている。そしてこのフラッシュEE
PROMでは、この半導体基板1上にゲート酸化膜4、
フローティングゲート5、そしてフローティングゲート
5上に層間絶縁膜6、制御ゲート7が順次に形成されて
いる。
【0015】フローティングゲート5と制御ゲート7の
側面を覆うように、層間絶縁膜8が半導体基板1の表面
に対して垂直方向に形成され、フローティングゲート5
と制御ゲート7を絶縁している。補助ゲート9は、この
層間絶縁膜8に接し、ゲート酸化膜4を介してソース2
及びドレイン3の所定領域上に形成されている。このよ
うな構造のものでは、消去時に補助ゲート9とフローテ
ィングゲート5の間で電子のトンネリングが発生し、フ
ローティングゲート5に貯蔵された剰余電子が除去され
るようになっている。
側面を覆うように、層間絶縁膜8が半導体基板1の表面
に対して垂直方向に形成され、フローティングゲート5
と制御ゲート7を絶縁している。補助ゲート9は、この
層間絶縁膜8に接し、ゲート酸化膜4を介してソース2
及びドレイン3の所定領域上に形成されている。このよ
うな構造のものでは、消去時に補助ゲート9とフローテ
ィングゲート5の間で電子のトンネリングが発生し、フ
ローティングゲート5に貯蔵された剰余電子が除去され
るようになっている。
【0016】また、図2に示す本発明の別のフラッシュ
EEPROMでは、ゲート5の下でドレイン3が低濃度
領域で囲まれない構造となっており、フローティングゲ
ート5と接する面積を拡大してフローティングゲート5
の電子がドレイン3でトンネリングするような構造とな
っている。尚、本発明のEEPROMの等価回路を図3
に示す。
EEPROMでは、ゲート5の下でドレイン3が低濃度
領域で囲まれない構造となっており、フローティングゲ
ート5と接する面積を拡大してフローティングゲート5
の電子がドレイン3でトンネリングするような構造とな
っている。尚、本発明のEEPROMの等価回路を図3
に示す。
【0017】次に、前記本発明のEEPROMの製造工
程を、図4〜9を参照して詳細に説明する。先ず、図4
は図1に示す本発明の素子構造を実現した一実施例の平
面図であって、夫々、2はソース,5はフローティング
ゲート,7は制御ゲート,9は補助ゲート,12はドレ
イン,13はドレイン12のコンタクトである金属活性
領域を示す。
程を、図4〜9を参照して詳細に説明する。先ず、図4
は図1に示す本発明の素子構造を実現した一実施例の平
面図であって、夫々、2はソース,5はフローティング
ゲート,7は制御ゲート,9は補助ゲート,12はドレ
イン,13はドレイン12のコンタクトである金属活性
領域を示す。
【0018】そして図5〜9は製造工程中の断面図であ
り、図4に示す平面図の切断線A−A’に沿って切断し
た時の断面図に対応する。この図5〜9を参照して、本
発明のEEPROMの製造方法を詳細に説明する。先
ず、図5に示すように、従来の積層ゲート電極形成工程
と同様にP型半導体基板1上に、順次にゲート酸化膜
4,フローティング電極5,層間絶縁膜6,制御ゲート
7を形成する。
り、図4に示す平面図の切断線A−A’に沿って切断し
た時の断面図に対応する。この図5〜9を参照して、本
発明のEEPROMの製造方法を詳細に説明する。先
ず、図5に示すように、従来の積層ゲート電極形成工程
と同様にP型半導体基板1上に、順次にゲート酸化膜
4,フローティング電極5,層間絶縁膜6,制御ゲート
7を形成する。
【0019】そして、図6に示すように、感光膜10を
塗布して、ゲートの一部が露出するようパターン化した
後にドレイン領域形成のための低濃度不純物領域3’を
形成する。次に、図7に示すように、フローティングゲ
ート5と制御ゲート7の側壁絶縁のための層間絶縁膜8
を形成して絶縁した後、ポリシリコン膜を全面に蒸着
し、非等方性エッチングによりポリシリコン膜によるス
ペーサ形態の補助ゲート9を層間絶縁膜8側壁に形成す
る。
塗布して、ゲートの一部が露出するようパターン化した
後にドレイン領域形成のための低濃度不純物領域3’を
形成する。次に、図7に示すように、フローティングゲ
ート5と制御ゲート7の側壁絶縁のための層間絶縁膜8
を形成して絶縁した後、ポリシリコン膜を全面に蒸着
し、非等方性エッチングによりポリシリコン膜によるス
ペーサ形態の補助ゲート9を層間絶縁膜8側壁に形成す
る。
【0020】次いで、図8に示すように、図6のドレイ
ン形成のために行った低濃度のn型不純物注入と同一の
方法により、n型高濃度不純物を注入し、ソース2,ド
レイン3を形成した後、感光膜10のパターンによりド
レインが形成された領域をマスキングし、n型高濃度不
純物が注入されているソース2のゲート側に、p型低濃
度不純物を注入して低濃度不純物領域2’を形成する。
このとき、図中、矢印で示すように、低濃度p型不純物
を補助ゲート9の斜め方向から注入するが、その理由
は、ソース領域のpn接合側が長くなるのを制御して、
パンチスルーが発生するのを抑制するためである。
ン形成のために行った低濃度のn型不純物注入と同一の
方法により、n型高濃度不純物を注入し、ソース2,ド
レイン3を形成した後、感光膜10のパターンによりド
レインが形成された領域をマスキングし、n型高濃度不
純物が注入されているソース2のゲート側に、p型低濃
度不純物を注入して低濃度不純物領域2’を形成する。
このとき、図中、矢印で示すように、低濃度p型不純物
を補助ゲート9の斜め方向から注入するが、その理由
は、ソース領域のpn接合側が長くなるのを制御して、
パンチスルーが発生するのを抑制するためである。
【0021】終りに、図9に示すように、ソース2及び
ドレイン3が形成された状態で酸化膜11を塗布した
後、酸化膜11の所定領域、即ち、形成されたドレイン
3上の酸化膜11をエッチングし、金属12(アルミニ
ウム)接続のためのコンタクトホールを形成し、金属1
2と接続させる。次に、図2の本発明のEEPROMの
動作状態を詳細に説明する。
ドレイン3が形成された状態で酸化膜11を塗布した
後、酸化膜11の所定領域、即ち、形成されたドレイン
3上の酸化膜11をエッチングし、金属12(アルミニ
ウム)接続のためのコンタクトホールを形成し、金属1
2と接続させる。次に、図2の本発明のEEPROMの
動作状態を詳細に説明する。
【0022】ソース2,ドレイン3,制御ゲート7,補
助ゲート9の4端子と、外部連結されているフローティ
ングゲート5と、により、フローティングゲート5にお
ける電子の貯蔵状態に基づいて情報“1”、“0”が決
定される。先ず、情報“1”を素子に入力させるプログ
ラム過程は、前記フローティングゲート電極5に剰余電
子を注入させることを意味するが、プログラムするため
には制御ゲート7に10Vから12V程の高電圧を印加
した状態でドレイン3に5Vから7Vを印加してソース
2を接地する。この時、補助ゲート9に約1.2Vから
2V程の電圧を加えると、補助ゲート9とフローティン
グゲート9とフローティングゲート9の境界面で強い電
界が形成されて、熱電子が発生し、この熱電子が制御ゲ
ート7の高電圧により形成された電界により効果的にフ
ローティングゲート5に注入される。
助ゲート9の4端子と、外部連結されているフローティ
ングゲート5と、により、フローティングゲート5にお
ける電子の貯蔵状態に基づいて情報“1”、“0”が決
定される。先ず、情報“1”を素子に入力させるプログ
ラム過程は、前記フローティングゲート電極5に剰余電
子を注入させることを意味するが、プログラムするため
には制御ゲート7に10Vから12V程の高電圧を印加
した状態でドレイン3に5Vから7Vを印加してソース
2を接地する。この時、補助ゲート9に約1.2Vから
2V程の電圧を加えると、補助ゲート9とフローティン
グゲート9とフローティングゲート9の境界面で強い電
界が形成されて、熱電子が発生し、この熱電子が制御ゲ
ート7の高電圧により形成された電界により効果的にフ
ローティングゲート5に注入される。
【0023】その反対に、フローティングゲート5に注
入されている電子を取り出す消去過程では、ソース2,
ドレイン3,制御ゲート7を全て接地させた状態で、補
助ゲート9に15Vから18V程度の高電圧を印加す
る。このようにすると、前記補助ゲート9とフローティ
ングゲート5を絶縁している薄い層間酸化膜6を通じ
て、電子のF−Nトンネリングが発生し、前記フローテ
ィングゲート5に貯蔵されていた電子が補助ゲート9へ
抜け出すようになっており、これにより記憶された情報
の消去が成される。
入されている電子を取り出す消去過程では、ソース2,
ドレイン3,制御ゲート7を全て接地させた状態で、補
助ゲート9に15Vから18V程度の高電圧を印加す
る。このようにすると、前記補助ゲート9とフローティ
ングゲート5を絶縁している薄い層間酸化膜6を通じ
て、電子のF−Nトンネリングが発生し、前記フローテ
ィングゲート5に貯蔵されていた電子が補助ゲート9へ
抜け出すようになっており、これにより記憶された情報
の消去が成される。
【0024】一方、所謂過消去の問題は補助ゲート9の
存在により解消される。過消去とは、あまり多くの量の
電子が抜け出すと、フローティングゲート5の線電荷量
が陽性になり、フローティングゲート5の下に存在する
チャンネルが制御ゲート7に電圧を印加しない状態にお
いても伝導現象が発生するという現象であるが、本発明
では補助ゲート9が存在しているため、過消去が発生し
ても、補助ゲート9に一定水準以上の電圧を加えなけれ
ば、補助ゲート9の下に存在するチャンネルでは非伝導
状態が維持されるようになっている。従って、単位素子
としては過消去が生じても、動作特性には問題点はな
い。
存在により解消される。過消去とは、あまり多くの量の
電子が抜け出すと、フローティングゲート5の線電荷量
が陽性になり、フローティングゲート5の下に存在する
チャンネルが制御ゲート7に電圧を印加しない状態にお
いても伝導現象が発生するという現象であるが、本発明
では補助ゲート9が存在しているため、過消去が発生し
ても、補助ゲート9に一定水準以上の電圧を加えなけれ
ば、補助ゲート9の下に存在するチャンネルでは非伝導
状態が維持されるようになっている。従って、単位素子
としては過消去が生じても、動作特性には問題点はな
い。
【0025】そして、読み出し(read) 過程とは記憶素
子に貯蔵されている情報が“0”であるのか又は“1”
であるのかを読み出すことをいうが、記憶素子に貯蔵さ
れている情報を読み出すためには、制御ゲート7と補助
ゲート9に3Vから5V程度の電圧を印加してドレイン
3を接地する。このような状態で、ソース2に約1.2
Vから2Vの電圧を印加すると、プログラムされた素
子、即ち、剰余電子が前記フローティングゲート5に貯
蔵されている素子については非伝導状態が維持されてソ
ース2とドレイン3間に電流が流れないようになり、消
去された素子、即ち、剰余電子がフローティングゲート
5にない素子については伝導状態になって数10μA程
の電流が流れるようになる。従って、このような電流の
流れを感知できる電流感知増幅器を前記記憶素子に連結
して用いることにより、容易に情報を読みだすことがで
きる。ここで、既存方式とは異なり、ドレイン領域の代
わりにソース領域に電圧を印加するが、その理由は非対
称形の素子構造により、伝導時にソース2とドレイン3
間に流れる伝導電流に、印加方式によって差異が出るか
らである。
子に貯蔵されている情報が“0”であるのか又は“1”
であるのかを読み出すことをいうが、記憶素子に貯蔵さ
れている情報を読み出すためには、制御ゲート7と補助
ゲート9に3Vから5V程度の電圧を印加してドレイン
3を接地する。このような状態で、ソース2に約1.2
Vから2Vの電圧を印加すると、プログラムされた素
子、即ち、剰余電子が前記フローティングゲート5に貯
蔵されている素子については非伝導状態が維持されてソ
ース2とドレイン3間に電流が流れないようになり、消
去された素子、即ち、剰余電子がフローティングゲート
5にない素子については伝導状態になって数10μA程
の電流が流れるようになる。従って、このような電流の
流れを感知できる電流感知増幅器を前記記憶素子に連結
して用いることにより、容易に情報を読みだすことがで
きる。ここで、既存方式とは異なり、ドレイン領域の代
わりにソース領域に電圧を印加するが、その理由は非対
称形の素子構造により、伝導時にソース2とドレイン3
間に流れる伝導電流に、印加方式によって差異が出るか
らである。
【0026】以上説明した記憶素子の等価回路図を図3
に示す。また、その動作のための素子動作を表1に要約
した。
に示す。また、その動作のための素子動作を表1に要約
した。
【0027】
【表1】
【0028】次に、図2に示す本発明の別のフラッシュ
EEPROMは、消去方式を変形したものであり、かか
るフラッシュEEPROMでは、フローティングゲート
5とドレイン3が重なった部分でF−Nトンネリングが
発生するように作動する方式が採用されている。例え
ば、ドレイン3に5V程度の電圧を印加し、制御ゲート
7には−12Vから−18V程度の電圧を印加すると、
フローティングゲート5とドレイン3が重なった領域
で、電子のトンネリングが発生して、前記フローティン
グゲート5に貯蔵された剰余電子がドレイン3へ抜け出
すようになり、これにより消去が可能になる。また、そ
れ以外の読み出し及びプログラム過程は図1の構造のフ
ラッシュEEPROMの動作過程と同様であり、その動
作状態を表2に示す。
EEPROMは、消去方式を変形したものであり、かか
るフラッシュEEPROMでは、フローティングゲート
5とドレイン3が重なった部分でF−Nトンネリングが
発生するように作動する方式が採用されている。例え
ば、ドレイン3に5V程度の電圧を印加し、制御ゲート
7には−12Vから−18V程度の電圧を印加すると、
フローティングゲート5とドレイン3が重なった領域
で、電子のトンネリングが発生して、前記フローティン
グゲート5に貯蔵された剰余電子がドレイン3へ抜け出
すようになり、これにより消去が可能になる。また、そ
れ以外の読み出し及びプログラム過程は図1の構造のフ
ラッシュEEPROMの動作過程と同様であり、その動
作状態を表2に示す。
【0029】
【表2】
【0030】かかる構成によれば、層間絶縁膜8と接
し、ゲート酸化膜4を介して前記ソース2及びドレイン
3の所定領域上部に補助ゲート9を形成することによ
り、この補助ゲート9に一定水準以上の電圧を加えなけ
れば補助ゲート9の下に存在するチャンネルでは非伝導
状態が維持されるため、過消去が発生しても動作特性に
影響を与えることがない。
し、ゲート酸化膜4を介して前記ソース2及びドレイン
3の所定領域上部に補助ゲート9を形成することによ
り、この補助ゲート9に一定水準以上の電圧を加えなけ
れば補助ゲート9の下に存在するチャンネルでは非伝導
状態が維持されるため、過消去が発生しても動作特性に
影響を与えることがない。
【0031】また、補助ゲート9をスペーサ構造を有す
るゲート電極とすることにより、素子の大きさを大幅に
縮小することができ、プログラム時に低電圧電源で動作
が可能となり、低電力素子を実現することができる効果
がある。また、ソース2に低濃度p型不純物領域を形成
することにより、パンチスルーの発生が抑制される。
るゲート電極とすることにより、素子の大きさを大幅に
縮小することができ、プログラム時に低電圧電源で動作
が可能となり、低電力素子を実現することができる効果
がある。また、ソース2に低濃度p型不純物領域を形成
することにより、パンチスルーの発生が抑制される。
【0032】
【発明の効果】以上説明したように本発明によれば、第
2低濃度不純物領域が形成されていないフラッシュEE
PROMでは、層間絶縁膜と接し、ゲート酸化膜を介し
て前記ソース及びドレインの所定領域上部に補助ゲート
を形成することにより、この補助ゲートに一定水準以上
の電圧を加えなければ、補助ゲートの下に存在するチャ
ンネルでは非伝導状態が維持されるため、過消去が発生
しても動作に影響しない。また補助ゲートをスペーサ構
造を有するゲート電極とすることにより、素子の大きさ
を大幅に縮小することができ、プログラム時に低電圧電
源で動作が可能となり、低電力素子を実現することがで
きる効果がある。
2低濃度不純物領域が形成されていないフラッシュEE
PROMでは、層間絶縁膜と接し、ゲート酸化膜を介し
て前記ソース及びドレインの所定領域上部に補助ゲート
を形成することにより、この補助ゲートに一定水準以上
の電圧を加えなければ、補助ゲートの下に存在するチャ
ンネルでは非伝導状態が維持されるため、過消去が発生
しても動作に影響しない。また補助ゲートをスペーサ構
造を有するゲート電極とすることにより、素子の大きさ
を大幅に縮小することができ、プログラム時に低電圧電
源で動作が可能となり、低電力素子を実現することがで
きる効果がある。
【0033】また、第2低濃度不純物領域が形成されて
いないフラッシュEEPROMでは、フローティングゲ
ートとドレインが重なった領域で、電子のトンネリング
が発生して、前記フローティングゲートに貯蔵された剰
余電子がドレインへ抜け出すため、消去が可能となり、
同様に動作させることができる。そしてポリシリコン膜
を全面に蒸着し、該ポリシリコン膜が前記第2層間絶縁
膜の側面においてスペーサ形態となるようにポリシリコ
ン膜の非等方性エッチングを行うことにより、前記補助
ゲートを前記第2層間絶縁膜の側面に形成することがで
きる。
いないフラッシュEEPROMでは、フローティングゲ
ートとドレインが重なった領域で、電子のトンネリング
が発生して、前記フローティングゲートに貯蔵された剰
余電子がドレインへ抜け出すため、消去が可能となり、
同様に動作させることができる。そしてポリシリコン膜
を全面に蒸着し、該ポリシリコン膜が前記第2層間絶縁
膜の側面においてスペーサ形態となるようにポリシリコ
ン膜の非等方性エッチングを行うことにより、前記補助
ゲートを前記第2層間絶縁膜の側面に形成することがで
きる。
【0034】またフローティング/制御ゲートを形成し
た後、ドレインを形成すべき半導体基板の所定領域に低
濃度不純物を注入することにより、第2低濃度不純物領
域を形成することができる。
た後、ドレインを形成すべき半導体基板の所定領域に低
濃度不純物を注入することにより、第2低濃度不純物領
域を形成することができる。
【図1】本発明の一実施例に係るEEPROM構造図。
【図2】本発明の別の実施例に係るEEPROM構造
図。
図。
【図3】図2A及び図2Bに示されたEEPROMの等
価回路図。
価回路図。
【図4】本発明に係るEEPROMの平面図。
【図5】図3の切断線A−A’に対応した製造工程断面
図。
図。
【図6】同上製造工程断面図。
【図7】同上製造工程断面図。
【図8】同上製造工程断面図。
【図9】同上製造工程断面図。
【図10】従来のEEPROMの等価回路図。
【図11】図10のEEPROMの構造図。
1 半導体基板 2 ソース 2’,3’ 低濃度不純物領域 3 ドレイン 4 ゲート酸化膜 5 フローティングゲート 6,8 層間絶縁膜 7 制御ゲート 9 補助ゲート 10 感光膜 11 酸化膜 12 金属 13 活性領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年1月6日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】図3
【補正方法】変更
【補正内容】
【図3】図1及び図2に示されたEEPROMの等価回
路図。
路図。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】図5
【補正方法】変更
【補正内容】
【図5】図4の切断線A−A’に対応した製造工程断面
図。
図。
Claims (4)
- 【請求項1】フラッシュEEPROMにおいて、 半導体基板1と、 該半導体基板1の表面から内部に、半導体基板1とは異
なる形態の不純物が高濃度イオン注入されて形成され、
かつ半導体基板1と同一形態の不純物が低濃度に注入さ
れた第1低濃度不純物領域2’に、周囲を囲まれたソー
ス2と、 該ソースとは所定間隔をおいて半導体基板1の表面から
内部に形成され、半導体基板1とは異なる形態の不純物
が高濃度イオン注入され、かつ半導体基板1とは異なる
形態の不純物が低濃度で注入された第2低濃度不純物領
域3’に、周囲を囲まれたドレイン3と、 前記ソース2からドレイン3までの間の上部に形成され
たゲート酸化膜4と、 前記低濃度不純物領域2’上、ソース2とドレイン3と
の間の半導体基板1上、及び第2低濃度不純物領域3’
上に、ゲート酸化膜4を介して形成されたフローティン
グゲート5と、 該フローティングゲート5の電極上に形成された第1層
間絶縁膜6と、 該第1層間絶縁膜6上に形成された制御ゲート7と、 前記フローティングゲート5と制御ゲート7の側壁を覆
うように前記半導体基板1の表面に対して垂直方向に形
成され、フローティングゲート5と制御ゲート7を絶縁
する第2層間絶縁膜8と、 該層間絶縁膜8と接し、前記ソース2及びドレイン3の
所定領域上部に、ゲート酸化膜4を介して形成された補
助ゲート9と、 を含んで構成されたことを特徴とするフラッシュEEP
ROM。 - 【請求項2】フラッシュEEPROMにおいて、 半導体基板1と、 該半導体基板1の表面から内部に、半導体基板1とは異
なる形態の不純物が高濃度イオン注入されて形成され、
かつ半導体基板1と同一形態の不純物が低濃度に注入さ
れた第1低濃度不純物領域2’に、周囲を囲まれたソー
ス2と、 該ソースとは所定間隔をおいて半導体基板1の表面から
内部に形成され、該半導体基板1とは異なる形態の不純
物が高濃度イオン注入されたドレイン3と、 前記低濃度不純物領域2’上、ソース2とドレイン3と
の間の半導体基板1上、及びドレイン3上の一部に形成
されたゲート酸化膜4と、 前記低濃度不純物領域2’上、ソース2とドレイン3と
の間の半導体基板1上、及びドレイン3上の一部に、ゲ
ート酸化膜4を介して形成されたフローティングゲート
5と、 該フローティングゲート5上に形成された第1層間絶縁
膜6と、 該第1層間絶縁膜6上に形成された制御ゲート7と、 前記フローティングゲート5と制御ゲート7の側壁を覆
うように前記半導体基板1の表面に対して垂直方向に形
成され、フローティングゲート5と制御ゲート7を絶縁
する第2層間絶縁膜8と、 該層間絶縁膜8と接し、前記ソース2及びドレイン3の
所定領域上部に、ゲート酸化膜4を介して形成された補
助ゲート9と、 を含んで構成されたことを特徴とするフラッシュEEP
ROM。 - 【請求項3】フラッシュEEPROMの製造方法におい
て、 半導体基板1上に、順次、ゲート酸化膜4,フローティ
ングゲート5,第1層間絶縁膜6,制御ゲート7を形成
するフローティング/制御ゲート形成工程と、 前記形成されたフローティングゲート5と制御ゲート電
極7の側壁を絶縁する第2層間絶縁膜8を形成する第2
層間絶縁膜形成工程と、 ポリシリコン膜を全面に蒸着し、該ポリシリコン膜が前
記第2層間絶縁膜8側面においてスペーサ形態となるよ
うにポリシリコン膜の非等方性エッチングを行い、該ス
ペーサ形態のポリシリコン膜を補助ゲート9として前記
第2層間絶縁膜8側面に形成する補助ゲート形成工程
と、 高濃度不純物を半導体基板1に注入してソース2及びド
レイン3を形成するソース/ドレイン形成工程と、 半導体基板1とは異なる不純物形態のイオンを、前記ソ
ース2のゲート5の電極側へ、前記補助ゲート9に対し
傾斜をもって選択的に注入し、ゲート5の電極下部に第
1低濃度不純物領域2’を形成する第1低濃度不純物領
域形成工程と、を含むことを特徴とするフラッシュEE
PROMの製造方法。 - 【請求項4】前記フローティング/制御ゲート形成工程
と第2層間絶縁膜形成工程との間に、ドレイン3を形成
すべき半導体基板1の所定領域に低濃度不純物を注入し
て第2低濃度不純物領域3’を形成する第2低濃度不純
物形成工程をさらに含むことを特徴とする請求項3に記
載のフラッシュEEPROMの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR920027323 | 1992-12-31 | ||
KR1992-27323 | 1992-12-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06232413A true JPH06232413A (ja) | 1994-08-19 |
Family
ID=19348483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33770593A Pending JPH06232413A (ja) | 1992-12-31 | 1993-12-28 | フラッシュeeprom及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06232413A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01304784A (ja) * | 1988-06-02 | 1989-12-08 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
JPH0362574A (ja) * | 1989-07-31 | 1991-03-18 | Toshiba Corp | 不揮発性半導体記憶装置およびその動作方法 |
JPH03174777A (ja) * | 1989-12-04 | 1991-07-29 | Toshiba Corp | 半導体装置とその製造方法 |
JPH04274370A (ja) * | 1991-03-01 | 1992-09-30 | Matsushita Electron Corp | 半導体装置およびその製造方法と半導体集積回路 |
-
1993
- 1993-12-28 JP JP33770593A patent/JPH06232413A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01304784A (ja) * | 1988-06-02 | 1989-12-08 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
JPH0362574A (ja) * | 1989-07-31 | 1991-03-18 | Toshiba Corp | 不揮発性半導体記憶装置およびその動作方法 |
JPH03174777A (ja) * | 1989-12-04 | 1991-07-29 | Toshiba Corp | 半導体装置とその製造方法 |
JPH04274370A (ja) * | 1991-03-01 | 1992-09-30 | Matsushita Electron Corp | 半導体装置およびその製造方法と半導体集積回路 |
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