JPH06232406A - 半導体素子基板 - Google Patents
半導体素子基板Info
- Publication number
- JPH06232406A JPH06232406A JP3396793A JP3396793A JPH06232406A JP H06232406 A JPH06232406 A JP H06232406A JP 3396793 A JP3396793 A JP 3396793A JP 3396793 A JP3396793 A JP 3396793A JP H06232406 A JPH06232406 A JP H06232406A
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- JP
- Japan
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- substrate
- layer
- semiconductor element
- single crystal
- porous
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- Withdrawn
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 導電性基板上に絶縁層を介して半導体素子を
形成してなる半導体素子基板において、上記導電性基板
の電位を均一に制御して、半導体素子の動作の安定化を
図る。 【構成】 基板の周縁部に半導体素子側から複数のコン
タクトホールを穿って、導電性基板の導通を取り、電位
を制御する。
形成してなる半導体素子基板において、上記導電性基板
の電位を均一に制御して、半導体素子の動作の安定化を
図る。 【構成】 基板の周縁部に半導体素子側から複数のコン
タクトホールを穿って、導電性基板の導通を取り、電位
を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＴＦＴ（薄膜ト
ランジスタ）を用いたアクティブマトリクス駆動型の液
晶表示装置など、光透過領域に半導体素子を有する装置
に用いる半導体素子基板に関する発明である。
ランジスタ）を用いたアクティブマトリクス駆動型の液
晶表示装置など、光透過領域に半導体素子を有する装置
に用いる半導体素子基板に関する発明である。
【０００２】
【従来の技術】絶縁層上に単結晶Ｓｉ層を形成してなる
ＳＯＩ（シリコンオンインシュレータ）の技術は、半導
体素子基板において、単結晶Ｓｉがα（アモルファス）
−Ｓｉや多結晶Ｓｉに比べて多くの優位点を有している
ことから広く研究され、近年注目されている薄膜トラン
ジスタ（ＴＦＴ）等への利用が期待されている。
ＳＯＩ（シリコンオンインシュレータ）の技術は、半導
体素子基板において、単結晶Ｓｉがα（アモルファス）
−Ｓｉや多結晶Ｓｉに比べて多くの優位点を有している
ことから広く研究され、近年注目されている薄膜トラン
ジスタ（ＴＦＴ）等への利用が期待されている。
【０００３】このＳＯＩの製造方法としては、例えば、
単結晶Ｓｉ基体（バルク）に酸素をイオン注入して単結
晶Ｓｉ薄膜を分離形成するＳＩＭＯＸ（Ｓｅｐａｒａｔ
ｉｎｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｉｇｅｎ）が知ら
れている。
単結晶Ｓｉ基体（バルク）に酸素をイオン注入して単結
晶Ｓｉ薄膜を分離形成するＳＩＭＯＸ（Ｓｅｐａｒａｔ
ｉｎｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｉｇｅｎ）が知ら
れている。
【０００４】また、本出願人は上記したＳＯＩ技術の一
つとして多孔質Ｓｉを用い、その表面に単結晶Ｓｉをエ
ピタキシャル成長させる方法を達成した。この方法によ
ると、ほとんど欠陥の無い単結晶Ｓｉ基板が得られる。
本方法を簡単に説明する。
つとして多孔質Ｓｉを用い、その表面に単結晶Ｓｉをエ
ピタキシャル成長させる方法を達成した。この方法によ
ると、ほとんど欠陥の無い単結晶Ｓｉ基板が得られる。
本方法を簡単に説明する。
【０００５】図４に多孔質Ｓｉを用いた単結晶Ｓｉ基板
の製造工程を示した。先ず第１のＳｉ基体１１表面を多
孔質化し、多孔質Ｓｉ層１２を形成する（ａ）。この多
孔質Ｓｉ層１２表面にＳｉの単結晶３をエピタキシャル
成長させる（ｂ）。一方、Ｓｉ基板１を用意し、その表
面に絶縁性のＳｉＯ2 層２を形成し、該ＳｉＯ2 層２と
上記単結晶Ｓｉ層３を貼り合わせ（ｃ）、多孔質化した
Ｓｉ基体をエッチング除去しＳｉ基板を得る（ｄ）。
の製造工程を示した。先ず第１のＳｉ基体１１表面を多
孔質化し、多孔質Ｓｉ層１２を形成する（ａ）。この多
孔質Ｓｉ層１２表面にＳｉの単結晶３をエピタキシャル
成長させる（ｂ）。一方、Ｓｉ基板１を用意し、その表
面に絶縁性のＳｉＯ2 層２を形成し、該ＳｉＯ2 層２と
上記単結晶Ｓｉ層３を貼り合わせ（ｃ）、多孔質化した
Ｓｉ基体をエッチング除去しＳｉ基板を得る（ｄ）。
【０００６】
【発明が解決しようとする課題】ＳＯＩは上記のよう
に、半導体であるＳｉ基板上に絶縁層を介して形成され
る。従って、ＳＯＩを用いて作製された半導体素子は、
このＳｉ基板の電位の影響を受け、特性が低下する。通
常のＬＳＩ等の半導体素子基板の場合には、Ｓｉ基板の
裏面に金属等の導電層を形成し、該導電層の電位を制御
していた。
に、半導体であるＳｉ基板上に絶縁層を介して形成され
る。従って、ＳＯＩを用いて作製された半導体素子は、
このＳｉ基板の電位の影響を受け、特性が低下する。通
常のＬＳＩ等の半導体素子基板の場合には、Ｓｉ基板の
裏面に金属等の導電層を形成し、該導電層の電位を制御
していた。
【０００７】しかしながら、半導体素子基板を表示装置
等に実装する上ではＳｉ基板の裏面側で電位を制御する
よりも、半導体素子側にコンタクトを取り出す方が望ま
しい。
等に実装する上ではＳｉ基板の裏面側で電位を制御する
よりも、半導体素子側にコンタクトを取り出す方が望ま
しい。
【０００８】また、上記した本出願人が先に達成した多
孔質化Ｓｉを用いたＳＯＩ作製技術を、近年注目されて
いるＴＦＴを用いたアクティブマトリクス型の液晶表示
装置の様に、液晶パネルの透光領域内に半導体素子を有
する装置に用いる場合には、図３に示した様に、表面に
ＳｉＯ2 層を形成して透明化した基板に貼り合わせた
後、図４に示す如く半導体素子１３を形成し（ａ）、透
明化したい領域についてはＳｉ基板１をエッチング除去
してくりぬき部１５形成し、透光領域とする（ｂ）。こ
のくり抜き工程においては、ＳｉＯ2 やＳｉＮ4 等絶縁
層１４をＳｉ基板裏面に形成してエッチング用のマスク
とするために、従来の裏面からコンタクトを取る方法で
は絶縁層を除去する工程が必要になり、煩雑である。
孔質化Ｓｉを用いたＳＯＩ作製技術を、近年注目されて
いるＴＦＴを用いたアクティブマトリクス型の液晶表示
装置の様に、液晶パネルの透光領域内に半導体素子を有
する装置に用いる場合には、図３に示した様に、表面に
ＳｉＯ2 層を形成して透明化した基板に貼り合わせた
後、図４に示す如く半導体素子１３を形成し（ａ）、透
明化したい領域についてはＳｉ基板１をエッチング除去
してくりぬき部１５形成し、透光領域とする（ｂ）。こ
のくり抜き工程においては、ＳｉＯ2 やＳｉＮ4 等絶縁
層１４をＳｉ基板裏面に形成してエッチング用のマスク
とするために、従来の裏面からコンタクトを取る方法で
は絶縁層を除去する工程が必要になり、煩雑である。
【０００９】本発明は、導電性基板を有する半導体素子
基板において、該導電性基板の電位制御を容易に行なう
ことを目的とする。
基板において、該導電性基板の電位制御を容易に行なう
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明は、導電性基板上
に、絶縁層を介して半導体層を形成してなる半導体素子
基板であって、該基板周縁部の複数箇所において、上記
半導体層側からコンタクトホールを通じて上記導電性基
板の導通を取り出したことを特徴とする半導体素子基板
である。本発明は半導体分野で広く用いられているＳｉ
において好適に応用され、特に、前記したＳＯＩに適し
た発明である。
に、絶縁層を介して半導体層を形成してなる半導体素子
基板であって、該基板周縁部の複数箇所において、上記
半導体層側からコンタクトホールを通じて上記導電性基
板の導通を取り出したことを特徴とする半導体素子基板
である。本発明は半導体分野で広く用いられているＳｉ
において好適に応用され、特に、前記したＳＯＩに適し
た発明である。
【００１１】尚、前記した多孔質Ｓｉについて詳細に説
明する。多孔質Ｓｉは、Ｕｈｌｉｒ等によって１９５６
年に半導体の電解研磨の研究過程において発見された
［Ａ．Ｕｈｌｉｒ，Ｂｅｌｌ Ｓｙｓｔ．Ｔｅｃｈ．
Ｊ．，ｖｏｌ ３５，３３３（１９５６）］。また、ウ
ナガミ等は、陽極化成におけるＳｉの溶解反応を研究
し、ＨＦ溶液中のＳｉの陽極反応には正孔が必要であ
り、その反応は、次の様であると報告している［Ｔ．ウ
ナガミ：Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，ｖｏ
ｌ．１２７，４７６（１９８０）］。
明する。多孔質Ｓｉは、Ｕｈｌｉｒ等によって１９５６
年に半導体の電解研磨の研究過程において発見された
［Ａ．Ｕｈｌｉｒ，Ｂｅｌｌ Ｓｙｓｔ．Ｔｅｃｈ．
Ｊ．，ｖｏｌ ３５，３３３（１９５６）］。また、ウ
ナガミ等は、陽極化成におけるＳｉの溶解反応を研究
し、ＨＦ溶液中のＳｉの陽極反応には正孔が必要であ
り、その反応は、次の様であると報告している［Ｔ．ウ
ナガミ：Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，ｖｏ
ｌ．１２７，４７６（１９８０）］。
【００１２】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及びｅ- はそれぞれ、正孔と電子を表して
いる。また、ｎ及びλは夫々Ｓｉ１原子が溶解するため
に必要な正孔の数であり、ｎ＞２又はλ＞４なる条件が
満たされた場合に多孔質Ｓｉが形成されるとしている。
いる。また、ｎ及びλは夫々Ｓｉ１原子が溶解するため
に必要な正孔の数であり、ｎ＞２又はλ＞４なる条件が
満たされた場合に多孔質Ｓｉが形成されるとしている。
【００１３】このように、多孔質Ｓｉを作成するために
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質し易い。しかし、Ｎ型Ｓｉも正孔に
注入があれば、多孔質Ｓｉに変質することが知られてい
る。［Ｒ．Ｐ．Ｈｏｌｍｓｔｒｏｍ ａｎｄ Ｊ．Ｙ．
Ｃｈｉ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．ｖｏｌ．４
２，３８６（１９８３）］。
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質し易い。しかし、Ｎ型Ｓｉも正孔に
注入があれば、多孔質Ｓｉに変質することが知られてい
る。［Ｒ．Ｐ．Ｈｏｌｍｓｔｒｏｍ ａｎｄ Ｊ．Ｙ．
Ｃｈｉ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．ｖｏｌ．４
２，３８６（１９８３）］。
【００１４】このようにして作成された多孔質Ｓｉは、
単結晶Ｓｉの密度２．３３ｇ／ｃｍ3 に比べて、ＨＦ溶
液濃度を５０〜２０％に変化させることで、その密度を
１．１〜０．６ｇ／ｃｍ3 の範囲に変化させることがで
きる。この多孔質Ｓｉ層は、透過型電子顕微鏡による観
察によれば、平均約６００Å程度の径の孔が形成され
る。その密度は単結晶Ｓｉに比べると、半分以下になる
にも関わらず、単結晶性は維持されており、多孔質層の
上部へ単結晶Ｓｉをエピタキシャル成長させることがで
きる。
単結晶Ｓｉの密度２．３３ｇ／ｃｍ3 に比べて、ＨＦ溶
液濃度を５０〜２０％に変化させることで、その密度を
１．１〜０．６ｇ／ｃｍ3 の範囲に変化させることがで
きる。この多孔質Ｓｉ層は、透過型電子顕微鏡による観
察によれば、平均約６００Å程度の径の孔が形成され
る。その密度は単結晶Ｓｉに比べると、半分以下になる
にも関わらず、単結晶性は維持されており、多孔質層の
上部へ単結晶Ｓｉをエピタキシャル成長させることがで
きる。
【００１５】一般に単結晶Ｓｉを酸化すると、その体積
は約２．２倍に増大するが、多孔質の密度を制御するこ
とにより、その体積膨張を抑制することが可能となり、
基体の反りと、表面残留単結晶層に導入されるクラック
を回避できる。単結晶Ｓｉの多孔質Ｓｉに対する酸化後
の体積比Ｒは次の様に表すことができる。
は約２．２倍に増大するが、多孔質の密度を制御するこ
とにより、その体積膨張を抑制することが可能となり、
基体の反りと、表面残留単結晶層に導入されるクラック
を回避できる。単結晶Ｓｉの多孔質Ｓｉに対する酸化後
の体積比Ｒは次の様に表すことができる。
【００１６】Ｒ＝２．２×（Ａ／２．３３） ここで、Ａは多孔質Ｓｉの密度である。もし、Ｒ＝１、
即ち酸化後の体積膨張がない場合には、Ａ＝１．０６
（ｇ／ｃｍ3 ）となり、多孔質Ｓｉの密度を１．０６に
すれば、体積膨張を抑制することができる。
即ち酸化後の体積膨張がない場合には、Ａ＝１．０６
（ｇ／ｃｍ3 ）となり、多孔質Ｓｉの密度を１．０６に
すれば、体積膨張を抑制することができる。
【００１７】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、非多孔質Ｓｉ層のエッチン
グ速度に比べて、著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、非多孔質Ｓｉ層のエッチン
グ速度に比べて、著しく増速される。
【００１８】本発明に係るＳｉ基体の多孔質化の条件は
特に限定されない。例えば下記の条件が好ましく用いら
れる。
特に限定されない。例えば下記の条件が好ましく用いら
れる。
【００１９】 電流密度Ｊ＝１０−３〜１００ Ａ／ｃｍ２ 好ましくは１０−２〜１０−１Ａ／ｃｍ２ 溶液＝ＨＦ（４９％）：Ｃ２ Ｈ５ ＯＨ：Ｈ２ Ｏ 多孔質層の膜厚＝０．１〜１００μｍ 好ましくは１〜１０μｍ Ｐｏｒｏｓｉｔｙ＝２０〜５０％
【００２０】
【実施例及び作用】以下、Ｓｉを例に挙げて本発明を具
体的に説明する。
体的に説明する。
【００２１】図１に本発明の半導体素子基板の一実施例
の製造工程を示す。本図において、１はＳｉ基板、２〜
２”は絶縁層としてのＳｉＯ2 層、３は単結晶Ｓｉ層、
４はゲート電極、５はコンタクトホール、６、６’は配
線である。本図（ａ）は前記した図４（ｄ）に相当す
る、単結晶Ｓｉ層３をＳｉＯ2 層２を介してＳｉ基板１
に貼り合わせた積層体である。半導体素子に用いる有効
領域以外の単結晶Ｓｉ層及びＳｉＯ2 層を全て除去し、
ゲート酸化してＳｉＯ2 層２’を形成する（ｂ）。次に
素子分離を行ない（ｃ）、多結晶Ｓｉを堆積してゲート
電極４を形成すると同時に素子のソース、ドレインにイ
オン注入を行なう。この時同時にＳｉ基板１にもイオン
注入を行ない、後述の配線５’のコンタクト性を高める
ことができる。次に及び絶縁層（ＳｉＯ2 層）２”を形
成した後（ｄ）、コンタクトホール５、５’を絶縁層に
穿って配線６、６’を接続する（ｅ）。本図に示した様
に、（ａ）〜（ｂ）の工程で不要な単結晶Ｓｉ層を除去
する際に、ＳｉＯ2 層まで除去したことにより、素子の
コンタクトホール５とＳｉ基板のコンタクトホール５’
が同じ厚さの絶縁層に形成されることとなり、製造効率
が良い。従って、上記ＳｉＯ2 層２を除去せずにそのま
ま残しておいても本発明の構成上何ら支障はない。
の製造工程を示す。本図において、１はＳｉ基板、２〜
２”は絶縁層としてのＳｉＯ2 層、３は単結晶Ｓｉ層、
４はゲート電極、５はコンタクトホール、６、６’は配
線である。本図（ａ）は前記した図４（ｄ）に相当す
る、単結晶Ｓｉ層３をＳｉＯ2 層２を介してＳｉ基板１
に貼り合わせた積層体である。半導体素子に用いる有効
領域以外の単結晶Ｓｉ層及びＳｉＯ2 層を全て除去し、
ゲート酸化してＳｉＯ2 層２’を形成する（ｂ）。次に
素子分離を行ない（ｃ）、多結晶Ｓｉを堆積してゲート
電極４を形成すると同時に素子のソース、ドレインにイ
オン注入を行なう。この時同時にＳｉ基板１にもイオン
注入を行ない、後述の配線５’のコンタクト性を高める
ことができる。次に及び絶縁層（ＳｉＯ2 層）２”を形
成した後（ｄ）、コンタクトホール５、５’を絶縁層に
穿って配線６、６’を接続する（ｅ）。本図に示した様
に、（ａ）〜（ｂ）の工程で不要な単結晶Ｓｉ層を除去
する際に、ＳｉＯ2 層まで除去したことにより、素子の
コンタクトホール５とＳｉ基板のコンタクトホール５’
が同じ厚さの絶縁層に形成されることとなり、製造効率
が良い。従って、上記ＳｉＯ2 層２を除去せずにそのま
ま残しておいても本発明の構成上何ら支障はない。
【００２２】更に、図１に示した工程により得られた本
発明の半導体素子基板に、図２に示す如く絶縁層７及び
画素電極８を形成し、必要な透明領域においてＳｉ基板
１をくり抜いて透明化すれば、液晶表示装置の駆動電極
基板が得られる。
発明の半導体素子基板に、図２に示す如く絶縁層７及び
画素電極８を形成し、必要な透明領域においてＳｉ基板
１をくり抜いて透明化すれば、液晶表示装置の駆動電極
基板が得られる。
【００２３】図３に本発明の半導体基板の半導体素子側
から見た図を示す。本図においてＡ〜Ｄは各半導体素子
基板であり、通常、半導体素子基板はこの様に１枚のウ
エハから複数枚が同時に製造され、カットライン１０で
切断されて分離される。９はＳｉエッジで、半導体素子
が形成された領域である。本発明においては、本図に示
す通り、基板周縁部に複数のコンタクトホール５’を形
成し、導電性基板の導通を取り出すことにより、導電性
基板の電位をより均一に制御することができる。特に、
ＳＯＩにおいては基板が半導体であって導電性が高くな
いため、１箇所だけで電位を制御することは難しく、同
一基板内で電位にむらができ易いため、本発明は望まし
く用いられる。
から見た図を示す。本図においてＡ〜Ｄは各半導体素子
基板であり、通常、半導体素子基板はこの様に１枚のウ
エハから複数枚が同時に製造され、カットライン１０で
切断されて分離される。９はＳｉエッジで、半導体素子
が形成された領域である。本発明においては、本図に示
す通り、基板周縁部に複数のコンタクトホール５’を形
成し、導電性基板の導通を取り出すことにより、導電性
基板の電位をより均一に制御することができる。特に、
ＳＯＩにおいては基板が半導体であって導電性が高くな
いため、１箇所だけで電位を制御することは難しく、同
一基板内で電位にむらができ易いため、本発明は望まし
く用いられる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体素
子基板は裏面の電位が均一に制御できるために、同一基
板内で半導体素子の特性にむらがなく、いずれの素子も
安定した動作を行なうことができる。従って、信頼性の
高い表示装置を得ることができる。しかも、本発明に係
る、導電性基板の導通は、通常の半導体素子の形成工程
において同時に作り込むことができるため、製造上新た
な工程を加える必要が無く、基板の製造設計及び歩留の
上からも非常に有用である。
子基板は裏面の電位が均一に制御できるために、同一基
板内で半導体素子の特性にむらがなく、いずれの素子も
安定した動作を行なうことができる。従って、信頼性の
高い表示装置を得ることができる。しかも、本発明に係
る、導電性基板の導通は、通常の半導体素子の形成工程
において同時に作り込むことができるため、製造上新た
な工程を加える必要が無く、基板の製造設計及び歩留の
上からも非常に有用である。
【図１】本発明の半導体素子基板の一実施例の製造工程
を示す図である。
を示す図である。
【図２】本発明の半導体素子基板を用いた液晶表示装置
の製造工程を示す図である。
の製造工程を示す図である。
【図３】本発明の半導体素子基板の半導体素子側から見
た図である。
た図である。
【図４】本発明に係る単結晶Ｓｉの製造工程を示す図で
ある。
ある。
【図５】本発明に係る単結晶Ｓｉを用いた液晶表示装置
の製造工程を示す図である。
の製造工程を示す図である。
１ Ｓｉ基板 ２〜２” ＳｉＯ2 層 ３ 単結晶Ｓｉ層 ４ ゲート電極 ５、５’ コンタクトホール ６、６’ 配線 ７ 絶縁層 ８ 画素電極 ９ Ｓｉエッジ １０ カットライン １１ Ｓｉ基体 １２ 多孔質化Ｓｉ層 １３ 半導体素子 １４ 絶縁層 １５ くり抜き部
Claims (2)
- 【請求項１】 導電性基板上に、絶縁層を介して半導体
層を形成してなる半導体素子基板であって、該基板周縁
部の複数箇所において、上記半導体層側からコンタクト
ホールを通じて上記導電性基板の導通を取り出したこと
を特徴とする半導体素子基板。 - 【請求項２】 半導体がＳｉであることを特徴とする請
求項１記載の半導体素子基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3396793A JPH06232406A (ja) | 1993-02-01 | 1993-02-01 | 半導体素子基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3396793A JPH06232406A (ja) | 1993-02-01 | 1993-02-01 | 半導体素子基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232406A true JPH06232406A (ja) | 1994-08-19 |
Family
ID=12401268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3396793A Withdrawn JPH06232406A (ja) | 1993-02-01 | 1993-02-01 | 半導体素子基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232406A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008283216A (ja) * | 2008-07-28 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012134568A (ja) * | 1995-11-27 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1993
- 1993-02-01 JP JP3396793A patent/JPH06232406A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134568A (ja) * | 1995-11-27 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2008283216A (ja) * | 2008-07-28 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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