JPH06232406A - 半導体素子基板 - Google Patents
半導体素子基板Info
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- JPH06232406A JPH06232406A JP3396793A JP3396793A JPH06232406A JP H06232406 A JPH06232406 A JP H06232406A JP 3396793 A JP3396793 A JP 3396793A JP 3396793 A JP3396793 A JP 3396793A JP H06232406 A JPH06232406 A JP H06232406A
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- Japan
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- substrate
- layer
- semiconductor element
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- porous
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Abstract
(57)【要約】
【目的】 導電性基板上に絶縁層を介して半導体素子を
形成してなる半導体素子基板において、上記導電性基板
の電位を均一に制御して、半導体素子の動作の安定化を
図る。 【構成】 基板の周縁部に半導体素子側から複数のコン
タクトホールを穿って、導電性基板の導通を取り、電位
を制御する。
形成してなる半導体素子基板において、上記導電性基板
の電位を均一に制御して、半導体素子の動作の安定化を
図る。 【構成】 基板の周縁部に半導体素子側から複数のコン
タクトホールを穿って、導電性基板の導通を取り、電位
を制御する。
Description
【0001】
【産業上の利用分野】本発明は、例えばTFT(薄膜ト
ランジスタ)を用いたアクティブマトリクス駆動型の液
晶表示装置など、光透過領域に半導体素子を有する装置
に用いる半導体素子基板に関する発明である。
ランジスタ)を用いたアクティブマトリクス駆動型の液
晶表示装置など、光透過領域に半導体素子を有する装置
に用いる半導体素子基板に関する発明である。
【0002】
【従来の技術】絶縁層上に単結晶Si層を形成してなる
SOI(シリコンオンインシュレータ)の技術は、半導
体素子基板において、単結晶Siがα(アモルファス)
−Siや多結晶Siに比べて多くの優位点を有している
ことから広く研究され、近年注目されている薄膜トラン
ジスタ(TFT)等への利用が期待されている。
SOI(シリコンオンインシュレータ)の技術は、半導
体素子基板において、単結晶Siがα(アモルファス)
−Siや多結晶Siに比べて多くの優位点を有している
ことから広く研究され、近年注目されている薄膜トラン
ジスタ(TFT)等への利用が期待されている。
【0003】このSOIの製造方法としては、例えば、
単結晶Si基体(バルク)に酸素をイオン注入して単結
晶Si薄膜を分離形成するSIMOX(Separat
inby Implanted Oxigen)が知ら
れている。
単結晶Si基体(バルク)に酸素をイオン注入して単結
晶Si薄膜を分離形成するSIMOX(Separat
inby Implanted Oxigen)が知ら
れている。
【0004】また、本出願人は上記したSOI技術の一
つとして多孔質Siを用い、その表面に単結晶Siをエ
ピタキシャル成長させる方法を達成した。この方法によ
ると、ほとんど欠陥の無い単結晶Si基板が得られる。
本方法を簡単に説明する。
つとして多孔質Siを用い、その表面に単結晶Siをエ
ピタキシャル成長させる方法を達成した。この方法によ
ると、ほとんど欠陥の無い単結晶Si基板が得られる。
本方法を簡単に説明する。
【0005】図4に多孔質Siを用いた単結晶Si基板
の製造工程を示した。先ず第1のSi基体11表面を多
孔質化し、多孔質Si層12を形成する(a)。この多
孔質Si層12表面にSiの単結晶3をエピタキシャル
成長させる(b)。一方、Si基板1を用意し、その表
面に絶縁性のSiO2 層2を形成し、該SiO2 層2と
上記単結晶Si層3を貼り合わせ(c)、多孔質化した
Si基体をエッチング除去しSi基板を得る(d)。
の製造工程を示した。先ず第1のSi基体11表面を多
孔質化し、多孔質Si層12を形成する(a)。この多
孔質Si層12表面にSiの単結晶3をエピタキシャル
成長させる(b)。一方、Si基板1を用意し、その表
面に絶縁性のSiO2 層2を形成し、該SiO2 層2と
上記単結晶Si層3を貼り合わせ(c)、多孔質化した
Si基体をエッチング除去しSi基板を得る(d)。
【0006】
【発明が解決しようとする課題】SOIは上記のよう
に、半導体であるSi基板上に絶縁層を介して形成され
る。従って、SOIを用いて作製された半導体素子は、
このSi基板の電位の影響を受け、特性が低下する。通
常のLSI等の半導体素子基板の場合には、Si基板の
裏面に金属等の導電層を形成し、該導電層の電位を制御
していた。
に、半導体であるSi基板上に絶縁層を介して形成され
る。従って、SOIを用いて作製された半導体素子は、
このSi基板の電位の影響を受け、特性が低下する。通
常のLSI等の半導体素子基板の場合には、Si基板の
裏面に金属等の導電層を形成し、該導電層の電位を制御
していた。
【0007】しかしながら、半導体素子基板を表示装置
等に実装する上ではSi基板の裏面側で電位を制御する
よりも、半導体素子側にコンタクトを取り出す方が望ま
しい。
等に実装する上ではSi基板の裏面側で電位を制御する
よりも、半導体素子側にコンタクトを取り出す方が望ま
しい。
【0008】また、上記した本出願人が先に達成した多
孔質化Siを用いたSOI作製技術を、近年注目されて
いるTFTを用いたアクティブマトリクス型の液晶表示
装置の様に、液晶パネルの透光領域内に半導体素子を有
する装置に用いる場合には、図3に示した様に、表面に
SiO2 層を形成して透明化した基板に貼り合わせた
後、図4に示す如く半導体素子13を形成し(a)、透
明化したい領域についてはSi基板1をエッチング除去
してくりぬき部15形成し、透光領域とする(b)。こ
のくり抜き工程においては、SiO2 やSiN4 等絶縁
層14をSi基板裏面に形成してエッチング用のマスク
とするために、従来の裏面からコンタクトを取る方法で
は絶縁層を除去する工程が必要になり、煩雑である。
孔質化Siを用いたSOI作製技術を、近年注目されて
いるTFTを用いたアクティブマトリクス型の液晶表示
装置の様に、液晶パネルの透光領域内に半導体素子を有
する装置に用いる場合には、図3に示した様に、表面に
SiO2 層を形成して透明化した基板に貼り合わせた
後、図4に示す如く半導体素子13を形成し(a)、透
明化したい領域についてはSi基板1をエッチング除去
してくりぬき部15形成し、透光領域とする(b)。こ
のくり抜き工程においては、SiO2 やSiN4 等絶縁
層14をSi基板裏面に形成してエッチング用のマスク
とするために、従来の裏面からコンタクトを取る方法で
は絶縁層を除去する工程が必要になり、煩雑である。
【0009】本発明は、導電性基板を有する半導体素子
基板において、該導電性基板の電位制御を容易に行なう
ことを目的とする。
基板において、該導電性基板の電位制御を容易に行なう
ことを目的とする。
【0010】
【課題を解決するための手段】本発明は、導電性基板上
に、絶縁層を介して半導体層を形成してなる半導体素子
基板であって、該基板周縁部の複数箇所において、上記
半導体層側からコンタクトホールを通じて上記導電性基
板の導通を取り出したことを特徴とする半導体素子基板
である。本発明は半導体分野で広く用いられているSi
において好適に応用され、特に、前記したSOIに適し
た発明である。
に、絶縁層を介して半導体層を形成してなる半導体素子
基板であって、該基板周縁部の複数箇所において、上記
半導体層側からコンタクトホールを通じて上記導電性基
板の導通を取り出したことを特徴とする半導体素子基板
である。本発明は半導体分野で広く用いられているSi
において好適に応用され、特に、前記したSOIに適し
た発明である。
【0011】尚、前記した多孔質Siについて詳細に説
明する。多孔質Siは、Uhlir等によって1956
年に半導体の電解研磨の研究過程において発見された
[A.Uhlir,Bell Syst.Tech.
J.,vol 35,333(1956)]。また、ウ
ナガミ等は、陽極化成におけるSiの溶解反応を研究
し、HF溶液中のSiの陽極反応には正孔が必要であ
り、その反応は、次の様であると報告している[T.ウ
ナガミ:J.Electrochem.Soc.,vo
l.127,476(1980)]。
明する。多孔質Siは、Uhlir等によって1956
年に半導体の電解研磨の研究過程において発見された
[A.Uhlir,Bell Syst.Tech.
J.,vol 35,333(1956)]。また、ウ
ナガミ等は、陽極化成におけるSiの溶解反応を研究
し、HF溶液中のSiの陽極反応には正孔が必要であ
り、その反応は、次の様であると報告している[T.ウ
ナガミ:J.Electrochem.Soc.,vo
l.127,476(1980)]。
【0012】 Si+2HF+(2−n)e+ →SiF2 +2H+ +ne- SiF2 +2HF→SiF4 +H2 SiF4 +2HF→H2 SiF6 又は、 Si+4HF+(4−λ)e+ →SiF4 +4H+ +λe- SiF4 +2HF→H2 SiF6 ここで、e+ 及びe- はそれぞれ、正孔と電子を表して
いる。また、n及びλは夫々Si1原子が溶解するため
に必要な正孔の数であり、n>2又はλ>4なる条件が
満たされた場合に多孔質Siが形成されるとしている。
いる。また、n及びλは夫々Si1原子が溶解するため
に必要な正孔の数であり、n>2又はλ>4なる条件が
満たされた場合に多孔質Siが形成されるとしている。
【0013】このように、多孔質Siを作成するために
は、正孔が必要であり、N型Siに比べてP型Siの方
が多孔質Siに変質し易い。しかし、N型Siも正孔に
注入があれば、多孔質Siに変質することが知られてい
る。[R.P.Holmstrom and J.Y.
Chi.Appl.Phys.Lett.vol.4
2,386(1983)]。
は、正孔が必要であり、N型Siに比べてP型Siの方
が多孔質Siに変質し易い。しかし、N型Siも正孔に
注入があれば、多孔質Siに変質することが知られてい
る。[R.P.Holmstrom and J.Y.
Chi.Appl.Phys.Lett.vol.4
2,386(1983)]。
【0014】このようにして作成された多孔質Siは、
単結晶Siの密度2.33g/cm3 に比べて、HF溶
液濃度を50〜20%に変化させることで、その密度を
1.1〜0.6g/cm3 の範囲に変化させることがで
きる。この多孔質Si層は、透過型電子顕微鏡による観
察によれば、平均約600Å程度の径の孔が形成され
る。その密度は単結晶Siに比べると、半分以下になる
にも関わらず、単結晶性は維持されており、多孔質層の
上部へ単結晶Siをエピタキシャル成長させることがで
きる。
単結晶Siの密度2.33g/cm3 に比べて、HF溶
液濃度を50〜20%に変化させることで、その密度を
1.1〜0.6g/cm3 の範囲に変化させることがで
きる。この多孔質Si層は、透過型電子顕微鏡による観
察によれば、平均約600Å程度の径の孔が形成され
る。その密度は単結晶Siに比べると、半分以下になる
にも関わらず、単結晶性は維持されており、多孔質層の
上部へ単結晶Siをエピタキシャル成長させることがで
きる。
【0015】一般に単結晶Siを酸化すると、その体積
は約2.2倍に増大するが、多孔質の密度を制御するこ
とにより、その体積膨張を抑制することが可能となり、
基体の反りと、表面残留単結晶層に導入されるクラック
を回避できる。単結晶Siの多孔質Siに対する酸化後
の体積比Rは次の様に表すことができる。
は約2.2倍に増大するが、多孔質の密度を制御するこ
とにより、その体積膨張を抑制することが可能となり、
基体の反りと、表面残留単結晶層に導入されるクラック
を回避できる。単結晶Siの多孔質Siに対する酸化後
の体積比Rは次の様に表すことができる。
【0016】R=2.2×(A/2.33) ここで、Aは多孔質Siの密度である。もし、R=1、
即ち酸化後の体積膨張がない場合には、A=1.06
(g/cm3 )となり、多孔質Siの密度を1.06に
すれば、体積膨張を抑制することができる。
即ち酸化後の体積膨張がない場合には、A=1.06
(g/cm3 )となり、多孔質Siの密度を1.06に
すれば、体積膨張を抑制することができる。
【0017】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、非多孔質Si層のエッチン
グ速度に比べて、著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、非多孔質Si層のエッチン
グ速度に比べて、著しく増速される。
【0018】本発明に係るSi基体の多孔質化の条件は
特に限定されない。例えば下記の条件が好ましく用いら
れる。
特に限定されない。例えば下記の条件が好ましく用いら
れる。
【0019】 電流密度J=10−3〜100 A/cm2 好ましくは10−2〜10−1A/cm2 溶液=HF(49%):C2 H5 OH:H2 O 多孔質層の膜厚=0.1〜100μm 好ましくは1〜10μm Porosity=20〜50%
【0020】
【実施例及び作用】以下、Siを例に挙げて本発明を具
体的に説明する。
体的に説明する。
【0021】図1に本発明の半導体素子基板の一実施例
の製造工程を示す。本図において、1はSi基板、2〜
2”は絶縁層としてのSiO2 層、3は単結晶Si層、
4はゲート電極、5はコンタクトホール、6、6’は配
線である。本図(a)は前記した図4(d)に相当す
る、単結晶Si層3をSiO2 層2を介してSi基板1
に貼り合わせた積層体である。半導体素子に用いる有効
領域以外の単結晶Si層及びSiO2 層を全て除去し、
ゲート酸化してSiO2 層2’を形成する(b)。次に
素子分離を行ない(c)、多結晶Siを堆積してゲート
電極4を形成すると同時に素子のソース、ドレインにイ
オン注入を行なう。この時同時にSi基板1にもイオン
注入を行ない、後述の配線5’のコンタクト性を高める
ことができる。次に及び絶縁層(SiO2 層)2”を形
成した後(d)、コンタクトホール5、5’を絶縁層に
穿って配線6、6’を接続する(e)。本図に示した様
に、(a)〜(b)の工程で不要な単結晶Si層を除去
する際に、SiO2 層まで除去したことにより、素子の
コンタクトホール5とSi基板のコンタクトホール5’
が同じ厚さの絶縁層に形成されることとなり、製造効率
が良い。従って、上記SiO2 層2を除去せずにそのま
ま残しておいても本発明の構成上何ら支障はない。
の製造工程を示す。本図において、1はSi基板、2〜
2”は絶縁層としてのSiO2 層、3は単結晶Si層、
4はゲート電極、5はコンタクトホール、6、6’は配
線である。本図(a)は前記した図4(d)に相当す
る、単結晶Si層3をSiO2 層2を介してSi基板1
に貼り合わせた積層体である。半導体素子に用いる有効
領域以外の単結晶Si層及びSiO2 層を全て除去し、
ゲート酸化してSiO2 層2’を形成する(b)。次に
素子分離を行ない(c)、多結晶Siを堆積してゲート
電極4を形成すると同時に素子のソース、ドレインにイ
オン注入を行なう。この時同時にSi基板1にもイオン
注入を行ない、後述の配線5’のコンタクト性を高める
ことができる。次に及び絶縁層(SiO2 層)2”を形
成した後(d)、コンタクトホール5、5’を絶縁層に
穿って配線6、6’を接続する(e)。本図に示した様
に、(a)〜(b)の工程で不要な単結晶Si層を除去
する際に、SiO2 層まで除去したことにより、素子の
コンタクトホール5とSi基板のコンタクトホール5’
が同じ厚さの絶縁層に形成されることとなり、製造効率
が良い。従って、上記SiO2 層2を除去せずにそのま
ま残しておいても本発明の構成上何ら支障はない。
【0022】更に、図1に示した工程により得られた本
発明の半導体素子基板に、図2に示す如く絶縁層7及び
画素電極8を形成し、必要な透明領域においてSi基板
1をくり抜いて透明化すれば、液晶表示装置の駆動電極
基板が得られる。
発明の半導体素子基板に、図2に示す如く絶縁層7及び
画素電極8を形成し、必要な透明領域においてSi基板
1をくり抜いて透明化すれば、液晶表示装置の駆動電極
基板が得られる。
【0023】図3に本発明の半導体基板の半導体素子側
から見た図を示す。本図においてA〜Dは各半導体素子
基板であり、通常、半導体素子基板はこの様に1枚のウ
エハから複数枚が同時に製造され、カットライン10で
切断されて分離される。9はSiエッジで、半導体素子
が形成された領域である。本発明においては、本図に示
す通り、基板周縁部に複数のコンタクトホール5’を形
成し、導電性基板の導通を取り出すことにより、導電性
基板の電位をより均一に制御することができる。特に、
SOIにおいては基板が半導体であって導電性が高くな
いため、1箇所だけで電位を制御することは難しく、同
一基板内で電位にむらができ易いため、本発明は望まし
く用いられる。
から見た図を示す。本図においてA〜Dは各半導体素子
基板であり、通常、半導体素子基板はこの様に1枚のウ
エハから複数枚が同時に製造され、カットライン10で
切断されて分離される。9はSiエッジで、半導体素子
が形成された領域である。本発明においては、本図に示
す通り、基板周縁部に複数のコンタクトホール5’を形
成し、導電性基板の導通を取り出すことにより、導電性
基板の電位をより均一に制御することができる。特に、
SOIにおいては基板が半導体であって導電性が高くな
いため、1箇所だけで電位を制御することは難しく、同
一基板内で電位にむらができ易いため、本発明は望まし
く用いられる。
【0024】
【発明の効果】以上説明したように、本発明の半導体素
子基板は裏面の電位が均一に制御できるために、同一基
板内で半導体素子の特性にむらがなく、いずれの素子も
安定した動作を行なうことができる。従って、信頼性の
高い表示装置を得ることができる。しかも、本発明に係
る、導電性基板の導通は、通常の半導体素子の形成工程
において同時に作り込むことができるため、製造上新た
な工程を加える必要が無く、基板の製造設計及び歩留の
上からも非常に有用である。
子基板は裏面の電位が均一に制御できるために、同一基
板内で半導体素子の特性にむらがなく、いずれの素子も
安定した動作を行なうことができる。従って、信頼性の
高い表示装置を得ることができる。しかも、本発明に係
る、導電性基板の導通は、通常の半導体素子の形成工程
において同時に作り込むことができるため、製造上新た
な工程を加える必要が無く、基板の製造設計及び歩留の
上からも非常に有用である。
【図1】本発明の半導体素子基板の一実施例の製造工程
を示す図である。
を示す図である。
【図2】本発明の半導体素子基板を用いた液晶表示装置
の製造工程を示す図である。
の製造工程を示す図である。
【図3】本発明の半導体素子基板の半導体素子側から見
た図である。
た図である。
【図4】本発明に係る単結晶Siの製造工程を示す図で
ある。
ある。
【図5】本発明に係る単結晶Siを用いた液晶表示装置
の製造工程を示す図である。
の製造工程を示す図である。
1 Si基板 2〜2” SiO2 層 3 単結晶Si層 4 ゲート電極 5、5’ コンタクトホール 6、6’ 配線 7 絶縁層 8 画素電極 9 Siエッジ 10 カットライン 11 Si基体 12 多孔質化Si層 13 半導体素子 14 絶縁層 15 くり抜き部
Claims (2)
- 【請求項1】 導電性基板上に、絶縁層を介して半導体
層を形成してなる半導体素子基板であって、該基板周縁
部の複数箇所において、上記半導体層側からコンタクト
ホールを通じて上記導電性基板の導通を取り出したこと
を特徴とする半導体素子基板。 - 【請求項2】 半導体がSiであることを特徴とする請
求項1記載の半導体素子基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3396793A JPH06232406A (ja) | 1993-02-01 | 1993-02-01 | 半導体素子基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3396793A JPH06232406A (ja) | 1993-02-01 | 1993-02-01 | 半導体素子基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06232406A true JPH06232406A (ja) | 1994-08-19 |
Family
ID=12401268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3396793A Withdrawn JPH06232406A (ja) | 1993-02-01 | 1993-02-01 | 半導体素子基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06232406A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008283216A (ja) * | 2008-07-28 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2012134568A (ja) * | 1995-11-27 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1993
- 1993-02-01 JP JP3396793A patent/JPH06232406A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012134568A (ja) * | 1995-11-27 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2008283216A (ja) * | 2008-07-28 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |