JPH06232163A - Vertical type mosfet device and its manufacture - Google Patents

Abstract

PURPOSE:To provide a vertical type MOSFET device of fine structure having low on-state resistance and a manufacturing method of the device, by constituting an element part as a closed element structure, with a diffusion layer. CONSTITUTION:By selectively oxidizing polysilicon buried in a first trench part 5, layer insulating film 8 is formed on the polysilicon. By applying the layer insulating film 8 to a mask, a second trench part 9 which turns an element part into a closed element structure is formed in a self-alignment manner. Thereby an FET device having low on-state resistance can be obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、縦型ＭＯＳＦＥＴ装置
及びその製造方法に係り、特に、低オン抵抗を得るため
の技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical MOSFET device and a method for manufacturing the same, and more particularly to a technique for obtaining a low on-resistance.

【０００２】[0002]

【従来の技術】従来から、この種の縦型ＭＯＳＦＥＴ装
置（トレンチ型ＵＭＯＳＦＥＴ）において、装置を微細
化することによって低オン抵抗を得やすいことが知られ
ている（文献IEEE Electron Device Letters Vol.12 N
o.3 March,1991 参照）。また、微細な構造にするため
に、ソース部とボディ部を第２溝部により自己整合的に
短絡することで、２次降伏による破壊を防止しているト
レンチ型ＵＭＯＳＦＥＴもある（文献Electronics Lett
ers 1991 Vol.27 No.18 pp1640-1641 参照）。2. Description of the Related Art It has been conventionally known that in this type of vertical MOSFET device (trench type UMOSFET), it is easy to obtain a low on-resistance by miniaturizing the device (reference IEEE Electron Device Letters Vol. 12). N
o.3 March, 1991). In addition, there is also a trench type UMOSFET in which the source part and the body part are short-circuited in a self-aligned manner by the second groove part in order to have a fine structure, thereby preventing damage due to secondary breakdown (Reference Electronics Lett.
ers 1991 Vol.27 No.18 pp1640-1641).

【０００３】後者のトレンチ型ＵＭＯＳＦＥＴの製造工
程例を図５を参照して説明する。まず、Ｎ＋基板１上に
Ｎ−エピタキシャル膜層２をエピタキシャル成長させ、
このＮ−エピタキシャル膜層２の上に、イオン注入等で
順次不純物を拡散して、ボディ領域３及びソース領域を
形成させる。その上に、図示を省略しているが、後述す
る選択酸化工程のために、耐酸化性の窒化膜を含む保護
層を堆積しておく。次に、フォトリソグラフィにより位
置決めし、リアクティブイオンエッチング（ＲＩＥ）等
の方法で垂直にエッチングして、第１溝部５を形成す
る。そして、第１溝部５の上にゲート酸化膜６を熱酸化
により形成した後、ゲート電極７ａを形成するために、
ポリシリコンを堆積し、エッチバックにより平坦化す
る。An example of the manufacturing process of the latter trench type UMOSFET will be described with reference to FIG. First, the N− epitaxial film layer 2 is epitaxially grown on the N + substrate 1,
Impurities are sequentially diffused on the N-epitaxial film layer 2 by ion implantation or the like to form a body region 3 and a source region. Although not shown, a protective layer including an oxidation-resistant nitride film is deposited thereon for a selective oxidation step described later. Next, positioning is performed by photolithography, and vertical etching is performed by a method such as reactive ion etching (RIE) to form the first groove portion 5. Then, in order to form the gate electrode 7a after forming the gate oxide film 6 on the first groove portion 5 by thermal oxidation,
Polysilicon is deposited and flattened by etch back.

【０００４】この状態で、熱酸化処理を行うと、第１溝
部５以外の部分にはまだ耐酸化性の窒化膜が残存してい
るので同部分は酸化されず、第１溝部５上のポリシリコ
ン層（ゲート電極７ａ）の上部だけが酸化されて、選択
的にゲート電極７ａ上に層間絶縁膜８が形成される。こ
の層間絶縁膜８はバーズビークとして耐酸化性の窒化膜
の下側も僅かに酸化される。この状態で、残存している
窒化膜をドライエッチング等で取り除き、層間絶縁膜８
をマスクとしてボディ領域３まで達するように第２溝部
９を形成させる。このとき、ソース部１０ａが自己整合
的に形成される。その後、スパッタリング法等により、
ソース電極及びドレイン電極（図示省略）をそれぞれウ
エハの表裏に形成させて、素子部が完成する。When thermal oxidation treatment is performed in this state, since the oxidation resistant nitride film still remains in the portion other than the first groove portion 5, the same portion is not oxidized, and the poly on the first groove portion 5 is not oxidized. Only the upper part of the silicon layer (gate electrode 7a) is oxidized, and the interlayer insulating film 8 is selectively formed on the gate electrode 7a. The interlayer insulating film 8 is slightly oxidized on the lower side of the oxidation-resistant nitride film as a bird's beak. In this state, the remaining nitride film is removed by dry etching or the like to remove the interlayer insulating film 8
The second groove 9 is formed so as to reach the body region 3 using the mask as a mask. At this time, the source part 10a is formed in a self-aligned manner. Then, by the sputtering method,
A source electrode and a drain electrode (not shown) are formed on the front and back of the wafer, respectively, and the element portion is completed.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上記従
来例においては、素子部がくし型（リニア）構造である
ので、閉素子（クローズドセル）構造に比べてオン抵抗
が高い（文献IEEE Transactions on Electron Devices,
Vol.ED-31,No.12,12月,1984,pp1693-1700 参照）。ま
た、製造工程の最初にボディ不純物拡散に続いてソース
不純物を拡散するため、その後の製造工程の熱履歴が全
てソース領域に加わるので、チャネル長等を適度に調節
することが困難となる。さらに、通常考えられるゲート
パッド部の構造は能動部（アクティブセル）と同様であ
るので、ゲートワイヤをゲートパッド部にボンディング
することによってストレスが生じる。このストレスによ
って薄いゲート酸化膜６にリーク（漏れ）が生じて、装
置全体の信頼性を低下させることがある。また、広い面
積に亘って配置されている薄いゲート酸化膜６上にゲー
ト電極７ａが形成されているので、ゲート−ドレイン間
容量が大きくなってしまう。また、ゲート電極７ａは全
てポリシリコンで形成されているので、従来のプレーナ
素子と同様に、ゲート抵抗が大きくなってしまう。However, in the above-mentioned conventional example, since the element portion has the comb-shaped (linear) structure, the on-resistance is higher than that of the closed element (closed cell) structure (reference IEEE Transactions on Electron Devices). ,
Vol.ED-31, No.12, December, 1984, pp1693-1700). Further, since the source impurities are diffused after the body impurities are diffused at the beginning of the manufacturing process, the thermal history of the subsequent manufacturing process is entirely added to the source region, which makes it difficult to appropriately adjust the channel length and the like. Further, since the structure of the gate pad portion that is usually considered is similar to that of the active portion (active cell), stress is generated by bonding the gate wire to the gate pad portion. This stress may cause a leak in the thin gate oxide film 6 and reduce the reliability of the entire device. Moreover, since the gate electrode 7a is formed on the thin gate oxide film 6 arranged over a wide area, the gate-drain capacitance becomes large. Further, since the gate electrode 7a is entirely made of polysilicon, the gate resistance becomes large as in the conventional planar element.

【０００６】本発明は、上述した問題点を解決するもの
で、素子部を閉素子構造にすることにより、微細化な構
造で低オン抵抗となって、製造工程が簡単であり、か
つ、ゲート−ドレイン間容量の小さい縦型ＭＯＳＦＥＴ
装置及びその製造方法を提供することを目的とする。The present invention solves the above-mentioned problems. By forming the element portion into a closed element structure, the on-resistance is reduced with a fine structure, the manufacturing process is simple, and the gate is simple. -Vertical MOSFET with small drain-to-drain capacitance
An object is to provide an apparatus and a manufacturing method thereof.

【０００７】[0007]

【課題を解決するための手段】上記目的を達成するため
に請求項１の発明は、Ｎ型もしくはＰ型半導体基板又は
Ｎ型もしくはＰ型エピタキシャル層の表面部に、Ｐ型も
しくはＮ型半導体でなる第１拡散層及びＮ型もしくはＰ
型半導体でなる第２拡散層の二重拡散層と、ゲート酸化
膜及びゲートポリシリコン電極が埋設された第１溝部と
を有し、かつ、チャネルが垂直方向に配設されている縦
型ＭＯＳＦＥＴ装置において、素子部を、上記第１拡散
層と上記第２拡散層を短絡する第２溝部を設けた閉素子
構造とし、かつ上記第２溝部は上記第１溝部に埋め込ま
れたポリシリコンを選択酸化することによって形成され
る層間絶縁膜のバーズビーク部をマスクとして自己整合
にて形成されたものである。請求項２の発明は、上記閉
素子構造で形成された上記第１溝部のチャネル面をミラ
ー指数表示において｛１００｝にした請求項１記載の縦
型ＭＯＳＦＥＴ装置である。請求項３の発明は、ゲート
電極は、下部が高融点金属膜層またはそのシリサイドあ
るいはそれらの複合膜、上部がポリシリコン層の複層で
形成されている請求項１記載の縦型ＭＯＳＦＥＴ装置で
ある。請求項４の発明は、請求項１記載の縦型ＭＯＳＦ
ＥＴ装置の製造方法であって、第２溝部を形成する工程
の直前に、第２拡散層を形成する工程を行う方法であ
る。請求項５の発明は、請求項１記載の縦型ＭＯＳＦＥ
Ｔ装置の製造方法であって、第１溝部に埋め込まれてい
るポリシリコンを選択酸化すると同時に、Ｎ型もしくは
Ｐ型半導体基板又はＮ型もしくはＰ型エピタキシャル層
の一部も選択的に酸化し、その形成された酸化膜上にゲ
ートパッドを形成する方法である。In order to achieve the above object, the invention of claim 1 uses a P-type or N-type semiconductor on the surface of an N-type or P-type semiconductor substrate or an N-type or P-type epitaxial layer. First diffusion layer and N type or P
Type vertical MOSFET having a double diffusion layer of a second diffusion layer made of a type semiconductor, a first groove portion in which a gate oxide film and a gate polysilicon electrode are buried, and a channel arranged vertically In the device, the element portion has a closed element structure in which a second groove portion that short-circuits the first diffusion layer and the second diffusion layer is provided, and the second groove portion is made of polysilicon embedded in the first groove portion. It is formed by self-alignment using the bird's beak portion of the interlayer insulating film formed by oxidation as a mask. The invention according to claim 2 is the vertical MOSFET device according to claim 1, wherein the channel surface of the first groove formed in the closed element structure is {100} in Miller index notation. According to a third aspect of the present invention, in the vertical MOSFET device according to the first aspect, the gate electrode is formed of a multi-layer of a refractory metal film layer or a silicide thereof or a composite film thereof and an upper part of the polysilicon layer. is there. The invention according to claim 4 is the vertical MOSF according to claim 1.
A method of manufacturing an ET device, which comprises performing a step of forming a second diffusion layer immediately before a step of forming a second groove portion. The invention of claim 5 is the vertical MOSFE of claim 1.
A method of manufacturing a T device, comprising selectively oxidizing the polysilicon embedded in the first groove portion, and at the same time, selectively oxidizing a part of the N-type or P-type semiconductor substrate or the N-type or P-type epitaxial layer, This is a method of forming a gate pad on the formed oxide film.

【０００８】[0008]

【作用】請求項１の構成によれば、第１溝部に埋め込ま
れたポリシリコンを選択的に酸化させることによって、
該ポリシリコン上に層間絶縁膜を形成し、この層間絶縁
膜のバーズビーク部をマスクとして自己整合により第２
溝部を形成する。このとき、素子部は閉素子構造とな
る。このように、素子部を閉素子構造にすることによ
り、オン抵抗の低いＦＥＴ装置となる。請求項２の構成
によれば、閉素子構造における第１溝部のチャネル面の
ミラー指数を｛１００｝に揃えることにより、チャネル
移動度が確保される。請求項３の構成によれば、ゲート
電極の下部を抵抗の低い高融点金属膜層またはそのシリ
サイドあるいはそれらの複合膜とすることにより、ゲー
ト遅延時間を短くすることができる。請求項４の方法に
よれば、第２溝部を形成する直前に第２拡散層を形成す
ることにより、第２拡散層形成後には高温プロセスが存
在せず、従って、熱履歴が第２拡散層に加わらなくな
り、チャネル長等を調節することが容易になる。請求項
５の方法によれば、第１溝部に埋め込まれているポリシ
リコンを選択酸化すると同時に、Ｎ型もしくはＰ型半導
体基板又はＮ型もしくはＰ型エピタキシャル層の一部も
選択的に酸化することにより、特別な酸化プロセスを付
加しないでも、ゲートパッド部に厚い層間絶縁膜を形成
することができる。According to the structure of claim 1, by selectively oxidizing the polysilicon buried in the first groove,
An interlayer insulating film is formed on the polysilicon, and a second bird's beak portion of the interlayer insulating film is used as a mask to perform a second self-alignment.
Form a groove. At this time, the element part has a closed element structure. In this way, by forming the element portion into a closed element structure, an FET device with low on-resistance is obtained. According to the configuration of claim 2, channel mobility is ensured by aligning the Miller indices of the channel surface of the first groove portion in the closed element structure with {100}. According to the third aspect of the invention, the gate delay time can be shortened by forming the refractory metal film layer having a low resistance, the silicide thereof or the composite film thereof at the lower part of the gate electrode. According to the method of claim 4, by forming the second diffusion layer immediately before forming the second groove portion, there is no high temperature process after the formation of the second diffusion layer, and therefore, the thermal history has the second diffusion layer. It becomes easy to adjust the channel length and so on. According to the method of claim 5, the polysilicon buried in the first groove is selectively oxidized, and at the same time, a part of the N-type or P-type semiconductor substrate or the N-type or P-type epitaxial layer is selectively oxidized. As a result, a thick interlayer insulating film can be formed on the gate pad portion without adding a special oxidation process.

【０００９】[0009]

【実施例】以下、本発明を具体化した第１実施例の製造
工程について図１乃至図３を参照して説明する。まず、
Ｎ＋基板１上にＮ−エピタキシャル膜層２をエピタキシ
ャル成長させて、この上に、Ｂ（ホウ素）をイオン注入
あるいは熱拡散してＰ型半導体層であるボディ領域３
（第１拡散層）を形成する（図２（ａ））。さらに、そ
の上に後述する選択酸化処理工程のための保護層４を形
成する。この保護層４は、下から、熱酸化によって形成
された酸化膜層１１と、減圧ＣＶＤ（ＬＰＣＶＤ）法に
よって堆積された窒化膜層１２（耐酸化性を有する層）
と、プラズマＣＶＤ（ＰＣＶＤ）法によって堆積された
酸化膜層１３の３層構造である（図２（ｂ））。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A manufacturing process of a first embodiment embodying the present invention will be described below with reference to FIGS. First,
The N− epitaxial film layer 2 is epitaxially grown on the N + substrate 1, and B (boron) is ion-implanted or thermally diffused on the N− epitaxial film layer 2 to form a body region 3 which is a P-type semiconductor layer.
(First diffusion layer) is formed (FIG. 2A). Further, a protective layer 4 for a selective oxidation treatment step described later is formed on it. The protective layer 4 includes, from the bottom, an oxide film layer 11 formed by thermal oxidation and a nitride film layer 12 (a layer having oxidation resistance) deposited by a low pressure CVD (LPCVD) method.
And a three-layer structure of the oxide film layer 13 deposited by the plasma CVD (PCVD) method (FIG. 2B).

【００１０】次に、保護層４の上に不図示のフォトレジ
ストを塗布し、その上から不図示のフォトマスクをかけ
て紫外線を照射することでフォトレジストのパターニン
グを行った後、このフォトレジストを用いてＲＩＥ法に
よって保護層４をドライエッチングする（図２
（ｃ））。そして、剥離液によってフォトレジストを除
去した後、保護層４の酸化膜層１３をマスクとして、ボ
ディ領域３を通ってＮ−エピタキシャル膜層２の表面部
に達するまでエッチングして、第１溝部５を形成する
（図２（ｄ））。なお、上記フォトレジストのパターニ
ングは、形成される第１溝部５が図１に示すような格子
型構造になるように行われる。Next, a photoresist (not shown) is applied on the protective layer 4, a photoresist (not shown) is applied on the protective layer 4, and the photoresist is patterned by irradiating with ultraviolet rays. The protective layer 4 is dry-etched by the RIE method by using (FIG. 2)
(C)). Then, after removing the photoresist with a stripping solution, etching is performed through the body region 3 to reach the surface portion of the N-epitaxial film layer 2 using the oxide film layer 13 of the protective layer 4 as a mask, and the first groove portion 5 is formed. Are formed (FIG. 2D). The patterning of the photoresist is performed so that the formed first groove portions 5 have a lattice type structure as shown in FIG.

【００１１】次に、熱酸化によって第１溝部５の上にゲ
ート酸化膜６を形成した後、高融点金属層を形成させ、
その上に、強くリンでドープされたポリシリコン層７を
厚く堆積させる（図３（ｅ））。その後、ポリシリコン
層７を窒化膜層１２の底部までエッチバックする。この
状態で、熱酸化処理を施すと、第１溝部５上のポリシリ
コン層７以外の部分には耐酸化性の窒化膜層１２が残存
しているので酸化されず、第１溝部５上のポリシリコン
層７の上部だけが酸化されて、選択的に層間絶縁膜（Ｌ
ＯＣＯＳ膜）８が形成される。なお、層間絶縁膜８の下
部のポリシリコン残存部はゲート電極７ａとして機能す
る（図３（ｆ））。その後、残存している酸化膜層１１
及び窒化膜層１２をドライエッチングで取り除き、ボデ
ィ領域３の上に、リンをイオン注入あるいは熱拡散して
Ｎ型半導体層であるソース領域１０（第２拡散層）を形
成する（図３（ｇ））。Next, a gate oxide film 6 is formed on the first groove 5 by thermal oxidation, and then a refractory metal layer is formed,
On top of that, a heavily phosphorus-doped polysilicon layer 7 is deposited thickly (FIG. 3 (e)). Then, the polysilicon layer 7 is etched back to the bottom of the nitride film layer 12. When thermal oxidation is applied in this state, the oxidation-resistant nitride film layer 12 remains on the portion other than the polysilicon layer 7 on the first groove portion 5, so that it is not oxidized, and thus on the first groove portion 5. Only the upper portion of the polysilicon layer 7 is oxidized, and the interlayer insulating film (L
An OCOS film) 8 is formed. The remaining polysilicon portion below the interlayer insulating film 8 functions as the gate electrode 7a (FIG. 3 (f)). After that, the remaining oxide film layer 11
Then, the nitride film layer 12 is removed by dry etching, and phosphorus is ion-implanted or thermally diffused on the body region 3 to form a source region 10 (second diffusion layer) which is an N-type semiconductor layer (FIG. )).

【００１２】次に、層間絶縁膜８をマスクとして、ソー
ス領域１０を通ってボディ領域３に達するまでエッチン
グして、第２溝部９を形成する。このとき、バーズビー
ク部下の領域がソース部１０ａとして自己整合的に形成
される（図３（ｈ））。このように、第２溝部９を形成
する直前に、ソース領域１０を形成するようにしたの
で、ソース領域１０形成後に高温プロセスが存在して、
これによってソース領域１０に悪影響を及ぼすことがな
い。その後、図示していないが、スパッタリング法等に
より、ソース電極及びドレイン電極をそれぞれウエハの
表裏に形成する。この結果、図１に示すような閉素子
（クローズドセル）構造の素子部が完成し、閉素子構造
で形成された第１溝部５のチャネル面のミラー指数を
｛１００｝に揃えることができる。なお、第１溝部５に
埋め込まれているポリシリコンを選択酸化させると同時
に、Ｎ−エピタキシャル膜層２の一部も選択的に酸化さ
せ、その形成された酸化膜上に不図示のゲートパッドを
形成するようにしてもよい。このようにすることによ
り、特別な酸化工程を付加しないでも、ゲートパッド部
に厚い層間絶縁膜８を形成することができる。Then, using the interlayer insulating film 8 as a mask, etching is performed until it reaches the body region 3 through the source region 10 to form a second groove portion 9. At this time, the region under the bird's beak portion is formed as the source portion 10a in a self-aligned manner (FIG. 3 (h)). Thus, since the source region 10 is formed immediately before forming the second groove portion 9, there is a high temperature process after the source region 10 is formed,
This does not adversely affect the source region 10. Thereafter, though not shown, a source electrode and a drain electrode are formed on the front and back surfaces of the wafer by a sputtering method or the like. As a result, an element portion having a closed element (closed cell) structure as shown in FIG. 1 is completed, and the Miller index of the channel surface of the first groove portion 5 formed with the closed element structure can be aligned to {100}. At the same time that the polysilicon embedded in the first groove portion 5 is selectively oxidized, a part of the N-epitaxial film layer 2 is also selectively oxidized, and a gate pad (not shown) is formed on the formed oxide film. It may be formed. By doing so, the thick interlayer insulating film 8 can be formed in the gate pad portion without adding a special oxidation step.

【００１３】次に、第２実施例について図４を参照して
説明する。本実施例においても、上記第１実施例におけ
る図２（ｃ）の工程までは同じ工程で行う。その後、第
１溝部１５を形成する際には、ボディ領域３及びＮ−エ
ピタキシャル膜層２を通ってＮ＋基板１の表面部に達す
るまで、上記第１実施例よりも深くエッチングする。そ
して、ゲート下部酸化膜１６を形成した後、ＣＶＤ法に
より、高融点金属膜層であるタングステンを第１溝部１
５に厚く成長させる。その後、ボディ領域３程度までエ
ッチバックすることで、ゲート下部電極１７ａを形成す
る。次に、ゲート上部酸化膜２６を形成した後、ＣＶＤ
法により、ポリシリコンを第１溝部１５に厚く成長させ
て、再びエッチバックを行うことで、ゲート上部電極２
７ａ及び層間絶縁膜８を形成する。本実施例では、上述
した工程以外は上記第１実施例と同様であるので省略す
る。以上のように、素子部を閉素子構造にすることによ
り、従来のような素子部がくし形構造の場合と比べて、
オン抵抗が低くなる。なお、ゲート下部電極１７ａは高
融点金属膜層に限られず、そのシリサイドあるいはそれ
らの複合膜であってもよい。Next, a second embodiment will be described with reference to FIG. Also in this embodiment, the same steps are performed until the step of FIG. 2C in the first embodiment. After that, when forming the first groove portion 15, etching is performed deeper than in the first embodiment until it reaches the surface portion of the N + substrate 1 through the body region 3 and the N− epitaxial film layer 2. Then, after forming the lower gate oxide film 16, tungsten, which is a refractory metal film layer, is formed by the CVD method in the first groove portion 1.
Grow thick to 5. Then, the gate lower electrode 17a is formed by etching back to about the body region 3. Next, after forming the gate upper oxide film 26, CVD
Method, polysilicon is grown thick in the first groove portion 15 by etching method, and etch back is performed again, so that the gate upper electrode 2
7a and the interlayer insulating film 8 are formed. The present embodiment is the same as the first embodiment except for the steps described above, and will be omitted. As described above, by forming the element portion in the closed element structure, compared to the conventional case where the element portion has a comb structure,
ON resistance is low. The gate lower electrode 17a is not limited to the refractory metal film layer, and may be a silicide thereof or a composite film thereof.

【００１４】[0014]

【発明の効果】以上のように請求項１の発明によれば、
完全な自己整合（セルファライン）プロセスによる微細
化が可能な状態で、素子部を閉素子構造にすることがで
きるので、装置が従来例に比べて低オン抵抗のものにな
る。請求項２の発明によれば、閉素子構造における第１
溝部のチャネル面のミラー指数を｛１００｝に揃えるよ
うにしたので、従来のくし型構造のものと同等のチャネ
ル移動度を確保することができる。請求項３の発明によ
れば、ゲート電極の下部が低抵抗である高融点金属膜層
またはそのシリサイドあるいはそれらの複合膜であるの
で、ゲート遅延時間が短くなる。また、ゲート電極の上
部は従来と同様にポリシリコン層であるので、選択酸化
工程において層間絶縁膜の形成に支障をきたすようなこ
とがない。請求項４の発明によれば、第２溝部を形成す
る直前に第２拡散層を形成するので、従来の製造工程の
ように、第２拡散層形成後に高温プロセスが存在するこ
とがなくなり、容易にチャネル長等を調節することがで
きる。請求項５の発明によれば、第１溝部に埋め込まれ
ているポリシリコンの選択酸化と同時に、半導体基板又
はエピタキシャル層も酸化するので、特別な酸化工程を
付加することなしにゲートパッド部に厚い層間絶縁膜が
形成できる。その結果、ゲート−ドレイン間の容量の低
減が可能となるだけでなく、ゲートパッド部にゲートワ
イヤをボンディングすることによって生じるストレスに
も十分耐えることができるようになるので、ゲート−ド
レイン間にリーク電流を生じる可能性が薄くなり、装置
の信頼性が向上する。As described above, according to the invention of claim 1,
Since the element portion can have a closed element structure in a state where miniaturization is possible by a complete self-alignment (self-alignment) process, the device has a lower on-resistance than the conventional example. According to the invention of claim 2, the first in the closed element structure
Since the Miller indices of the channel surfaces of the grooves are arranged to be {100}, it is possible to secure the same channel mobility as that of the conventional comb structure. According to the invention of claim 3, since the lower portion of the gate electrode is the refractory metal film layer having a low resistance, the silicide thereof or the composite film thereof, the gate delay time is shortened. Further, since the upper portion of the gate electrode is the polysilicon layer as in the conventional case, it does not hinder the formation of the interlayer insulating film in the selective oxidation step. According to the invention of claim 4, since the second diffusion layer is formed immediately before the formation of the second groove portion, the high temperature process does not exist after the formation of the second diffusion layer unlike the conventional manufacturing process. The channel length etc. can be adjusted. According to the fifth aspect of the present invention, since the semiconductor substrate or the epitaxial layer is also oxidized at the same time as the selective oxidization of the polysilicon embedded in the first groove portion, the gate pad portion is thickened without adding a special oxidization step. An interlayer insulating film can be formed. As a result, not only the capacitance between the gate and the drain can be reduced, but also the stress caused by bonding the gate wire to the gate pad can be sufficiently endured, so that the leakage between the gate and the drain can be prevented. The possibility of producing an electric current is reduced and the reliability of the device is improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１実施例による縦型ＭＯＳＦＥＴ装
置の一部断面斜視図である。FIG. 1 is a partial sectional perspective view of a vertical MOSFET device according to a first embodiment of the present invention.

【図２】縦型ＭＯＳＦＥＴ装置の製造工程を説明するた
めの図である。FIG. 2 is a diagram for explaining a manufacturing process of the vertical MOSFET device.

【図３】縦型ＭＯＳＦＥＴ装置の製造工程を説明するた
めの図である。FIG. 3 is a diagram for explaining a manufacturing process of the vertical MOSFET device.

【図４】第２実施例による縦型ＭＯＳＦＥＴ装置の一部
断面図である。FIG. 4 is a partial cross-sectional view of a vertical MOSFET device according to a second embodiment.

【図５】従来例による縦型ＭＯＳＦＥＴ装置の一部断面
斜視図である。FIG. 5 is a partial cross-sectional perspective view of a conventional vertical MOSFET device.

【符号の説明】[Explanation of symbols]

１ Ｎ＋基板 ２ Ｎ−エピタキシャル膜層 ３ ボディ領域 ５，１５ 第１溝部 ７ａ ゲート電極 ８ 層間絶縁膜 ９ 第２溝部 １０ａ ソース部 １７ａ ゲート下部電極 ２７ａ ゲート上部電極 1 N + substrate 2 N- epitaxial film layer 3 body region 5,15 first groove portion 7a gate electrode 8 interlayer insulating film 9 second groove portion 10a source portion 17a gate lower electrode 27a gate upper electrode

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 Ｎ型もしくはＰ型半導体基板又はＮ型も
しくはＰ型エピタキシャル層の表面部に、Ｐ型もしくは
Ｎ型半導体でなる第１拡散層及びＮ型もしくはＰ型半導
体でなる第２拡散層の二重拡散層と、ゲート酸化膜及び
ゲートポリシリコン電極が埋設された第１溝部とを有
し、かつ、チャネルが垂直方向に配設されている縦型Ｍ
ＯＳＦＥＴ装置において、 素子部を、上記第１拡散層と上記第２拡散層を短絡する
第２溝部を設けた閉素子構造とし、かつ上記第２溝部は
上記第１溝部に埋め込まれたポリシリコンを選択酸化す
ることによって形成される層間絶縁膜のバーズビーク部
をマスクとして自己整合にて形成されたことを特徴とす
る縦型ＭＯＳＦＥＴ装置。1. A first diffusion layer made of a P-type or N-type semiconductor and a second diffusion layer made of an N-type or P-type semiconductor on the surface of an N-type or P-type semiconductor substrate or an N-type or P-type epitaxial layer. Vertical M having a double diffusion layer and a first trench in which a gate oxide film and a gate polysilicon electrode are buried, and a channel is arranged in a vertical direction.
In the OSFET device, the element part has a closed element structure in which a second groove part for short-circuiting the first diffusion layer and the second diffusion layer is provided, and the second groove part is made of polysilicon embedded in the first groove part. A vertical MOSFET device, which is formed by self-alignment using a bird's beak portion of an interlayer insulating film formed by selective oxidation as a mask. 【請求項２】 上記閉素子構造で形成された上記第１溝
部のチャネル面をミラー指数表示において｛１００｝に
したことを特徴とする請求項１記載の縦型ＭＯＳＦＥＴ
装置。2. The vertical MOSFET according to claim 1, wherein the channel surface of the first groove formed with the closed element structure is {100} in Miller index notation.
apparatus. 【請求項３】 ゲート電極は、下部が高融点金属膜層ま
たはそのシリサイドあるいはそれらの複合膜、上部がポ
リシリコン層の複層で形成されていることを特徴とする
請求項１記載の縦型ＭＯＳＦＥＴ装置。3. The vertical type according to claim 1, wherein the gate electrode has a lower part formed of a refractory metal film layer or a silicide thereof or a composite film thereof, and an upper part formed of a multi-layer of a polysilicon layer. MOSFET device. 【請求項４】 請求項１記載の縦型ＭＯＳＦＥＴ装置の
製造方法であって、第２溝部を形成する工程の直前に、
第２拡散層を形成する工程を行うことを特徴とする縦型
ＭＯＳＦＥＴ装置の製造方法。4. The method for manufacturing a vertical MOSFET device according to claim 1, wherein the step of forming the second groove portion is performed immediately before the step of forming the second groove portion.
A method of manufacturing a vertical MOSFET device, which comprises performing a step of forming a second diffusion layer. 【請求項５】 請求項１記載の縦型ＭＯＳＦＥＴ装置の
製造方法であって、第１溝部に埋め込まれているポリシ
リコンを選択酸化すると同時に、Ｎ型もしくはＰ型半導
体基板又はＮ型もしくはＰ型エピタキシャル層の一部も
選択的に酸化し、その形成された酸化膜上にゲートパッ
ドを形成することを特徴とする縦型ＭＯＳＦＥＴ装置の
製造方法。5. The method of manufacturing a vertical MOSFET device according to claim 1, wherein the polysilicon buried in the first groove is selectively oxidized, and at the same time, an N-type or P-type semiconductor substrate or an N-type or P-type semiconductor substrate is formed. A method of manufacturing a vertical MOSFET device, characterized in that a part of the epitaxial layer is selectively oxidized to form a gate pad on the formed oxide film.