JPH06231598A - Prom circuit - Google Patents
Prom circuitInfo
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- JPH06231598A JPH06231598A JP1602493A JP1602493A JPH06231598A JP H06231598 A JPH06231598 A JP H06231598A JP 1602493 A JP1602493 A JP 1602493A JP 1602493 A JP1602493 A JP 1602493A JP H06231598 A JPH06231598 A JP H06231598A
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- redundant
- circuit
- signal
- write
- fuse
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はプログラマブル・リード
・オンリ・メモリ（ＰＲＯＭ）回路に関し、特に冗長メ
モリの切替え回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable read only memory (PROM) circuit, and more particularly to a redundant memory switching circuit.
【０００２】[0002]
【従来の技術】従来の冗長メモリ切替え回路は、図２に
示すように、冗長回路活性信号１０９と、冗長アドレス
信号（冗長メモリ切替えディジタル・アドレス信号）１
１１，１１２および１１３により選択される冗長ヒュー
ズセル９，１０および１１と、前記冗長ヒューズセル
９，１０，１１に書込み信号１１０で書込みを行なう冗
長ヒューズセル書込み回路８を有している。2. Description of the Related Art A conventional redundant memory switching circuit includes a redundant circuit activation signal 109 and a redundant address signal (redundant memory switching digital address signal) 1 as shown in FIG.
It has redundant fuse cells 9, 10 and 11 selected by 11, 112 and 113, and a redundant fuse cell write circuit 8 for writing to the redundant fuse cells 9, 10 and 11 with a write signal 110.
【０００３】冗長回路活性信号１０９は、ＰＲＯＭ回路
の特定端子への高電圧印加によって選択され、冗長アド
レス信号１１１，１１２および１１３により選択された
ヒューズセル９，１０および１１は冗長ヒューズセル書
込み回路８から出力される書込み信号１１０によって書
込まれ、冗長アドレス信号を記憶する。Redundant circuit activation signal 109 is selected by applying a high voltage to a specific terminal of the PROM circuit, and fuse cells 9, 10 and 11 selected by redundant address signals 111, 112 and 113 are redundant fuse cell write circuit 8. Is written by the write signal 110 output from the memory device to store the redundant address signal.
【０００４】[0004]
【発明が解決しようとする課題】この従来のＰＲＯＭ回
路は、特定端子に高電圧を印加することで冗長ヒューズ
セル書込み状態になるので、使用者が誤って前記状態を
選択してしまうと、未書込みの冗長ヒューズセルに誤書
込みを行ない、記憶されていた冗長アドレス信号が変更
されてしまうという問題点があった。This conventional PROM circuit is in a redundant fuse cell write state by applying a high voltage to a specific terminal. Therefore, if the user erroneously selects the state, the PROM circuit is not written. There is a problem in that the redundant address signal stored in the redundant fuse cell for writing is erroneously written and the stored redundant address signal is changed.
【０００５】本発明の目的は、前記問題点が解決され、
記憶されている冗長アドレス信号が変更されてしまうこ
とのないようにしたＰＲＯＭ回路を提供することにあ
る。The object of the present invention is to solve the above problems,
Another object of the present invention is to provide a PROM circuit in which a stored redundant address signal is not changed.
【０００６】[0006]
【課題を解決するための手段】本発明のＰＲＯＭ回路の
構成は、冗長アドレス信号により選択される書込み可能
な第１の半導体記憶素子と、前記第１の半導体記憶素子
に書込みを行なう第１の書込み回路と、前記冗長アドレ
ス信号とは独立した信号で機能する第２の半導体記憶素
子と、前記第２の半導体記憶素子に書込みを行なう第２
の書込み回路と、前記第２の半導体記憶素子の書込み状
態出力信号により前記第１の書込み回路の活性・不活性
を制御する論理回路とを備えたことを特徴とする。According to the structure of a PROM circuit of the present invention, a writable first semiconductor memory element selected by a redundant address signal and a first writable semiconductor memory element are provided. A write circuit, a second semiconductor memory element that functions as a signal independent of the redundant address signal, and a second semiconductor memory element that writes to the second semiconductor memory element.
And a logic circuit for controlling activation / deactivation of the first write circuit according to a write state output signal of the second semiconductor memory element.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のＰＲＯＭ回路を示すブロ
ック図である。図１に示されるように、本実施例は、冗
長ヒューズセル書込み回路４と、冗長ヒューズセル５，
６および７と、前記回路４とは異なる制御ヒューズセル
書込み回路１と、前記冗長ヒューズセル５，６，７とは
異なる制御ヒューズセル２と、ＡＮＤ回路３とを備え
て、構成される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a PROM circuit according to an embodiment of the present invention. As shown in FIG. 1, in this embodiment, the redundant fuse cell write circuit 4, the redundant fuse cells 5,
6 and 7, a control fuse cell write circuit 1 different from the circuit 4, a control fuse cell 2 different from the redundant fuse cells 5, 6 and 7, and an AND circuit 3.
【０００８】即ち、本実施例のＰＲＯＭ回路は、冗長メ
モリ切替えディジタル・アドレス信号（以下、冗長アド
レス信号１０６，１０７，１０８とする）により選択さ
れる書込み可能な半導体記憶素子（以下第１のヒューズ
セル５，６，７とする）と、前記第１のヒューズセル
５，６，７に書みを行なう第１の書込み回路４と、前記
冗長アドレス信号１０６，１０７，１０８とは独立した
第２のヒューズセル２と、第２のヒューズセル２に書込
みを行なう第２の書込み回路１と、第２のヒューズセル
２の書込み状態出力信号により第１の書込み回路４の活
性・不活性を制御する論理積回路３とを備えることを特
徴とする。That is, the PROM circuit of this embodiment is a writable semiconductor memory element (hereinafter referred to as a first fuse) selected by a redundant memory switching digital address signal (hereinafter referred to as redundant address signals 106, 107 and 108). Cells 5, 6, 7), the first write circuit 4 for writing to the first fuse cells 5, 6, 7 and the second address independent of the redundant address signals 106, 107, 108. Fuse cell 2, a second write circuit 1 for writing to the second fuse cell 2, and a write state output signal of the second fuse cell 2 to control activation / inactivation of the first write circuit 4. And a logical product circuit 3.
【０００９】図１において、書込み許可信号１０４は、
冗長回路活性信号１０３と制御ヒューズセル２からの制
御信号１０２とのＡＮＤ論理によって決定されるが、制
御ヒューズセル２にデータが書込まれていない場合、制
御信号１０２からは論理積“１”が出力されている。特
定端子に高電圧を印加し、冗長回路活性信号１０３を選
択すると、論理積“１”が出力され、ＡＮＤ回路３によ
り書込み許可信号１０４に論理値“１”が出力され、冗
長アドレス信号を記憶する冗長ヒューズセル５，６およ
び７へ書込み、冗長ヒューズセル書込み回路４を活性化
させる。冗長ヒューズセル書込み回路４から出力される
書込み信号１０５によって、冗長アドレス信号１０６，
１０７および１０８により選択された、冗長ヒューズセ
ル５，６および７は、書込まれ、冗長アドレス信号が記
憶される。In FIG. 1, the write enable signal 104 is
It is determined by the AND logic of the redundant circuit activation signal 103 and the control signal 102 from the control fuse cell 2. However, when data is not written in the control fuse cell 2, the logical product "1" is obtained from the control signal 102. It is being output. When a high voltage is applied to a specific terminal and the redundant circuit activation signal 103 is selected, a logical product “1” is output, the AND circuit 3 outputs a logical value “1” to the write enable signal 104, and the redundant address signal is stored. The redundant fuse cells 5, 6 and 7 are written to activate the redundant fuse cell write circuit 4. By the write signal 105 output from the redundant fuse cell write circuit 4, the redundant address signal 106,
Redundant fuse cells 5, 6 and 7 selected by 107 and 108 are written and redundant address signals are stored.
【００１０】一方、制御ヒューズセル２が書込まれてい
た場合は、制御信号１０２が出力されず、論理値“０”
となり、たとえ、冗長回路活性信号１０３が選択され、
論理値“１”となっていても、冗長回路活性信号１０３
と制御信号１０２との論理積（ＡＮＤ）により、ＡＮＤ
回路３から書込み許可信号１０４が出力されない。その
ため、冗長ヒューズセル書込み回路４は活性せず、すな
わち書込み信号１０２は出力されず、冗長ヒューズセル
５，６および７に書込むことはない。On the other hand, when the control fuse cell 2 is written, the control signal 102 is not output and the logical value is "0".
Therefore, even if the redundant circuit activation signal 103 is selected,
Even if the logical value is "1", the redundant circuit activation signal 103
AND with the control signal 102
The write enable signal 104 is not output from the circuit 3. Therefore, redundant fuse cell write circuit 4 is not activated, that is, write signal 102 is not output, and redundant fuse cells 5, 6 and 7 are not written.
【００１１】制御ヒューズセル２に書込む場合は、制御
回路活性信号１００を選択し、制御ビューズセル書込み
回路１を活性させ、書込み信号１０１を出力し、制御ヒ
ューズセル２に書込む。When writing to the control fuse cell 2, the control circuit activation signal 100 is selected, the control views cell write circuit 1 is activated, the write signal 101 is output, and the control fuse cell 2 is written.
【００１２】なお、以上の説明においては、一実施例と
して、冗長ヒューズセルが３ビットの切替え回路に対し
て適用した場合についてであったが、本発明は、ビット
数に制限されることなく、他のＰＲＯＭ回路にしても有
効に適用されることは言うまでもない。In the above description, the case where the redundant fuse cell is applied to the switching circuit of 3 bits is described as one embodiment, but the present invention is not limited to the number of bits. It goes without saying that other PROM circuits can be effectively applied.
【００１３】[0013]
【発明の効果】以上説明したように、本発明は、ＰＲＯ
Ｍ回路に適用されて、制御ヒューズセルに書込みを行な
うことで、冗長ヒューズセル書込み回路の機能を停止さ
せ、冗長回路活性信号を選択状態でも、冗長ヒューズセ
ルへの書込みを禁止し、保護するという効果がある。As described above, according to the present invention, the PRO
By applying to the M circuit to write to the control fuse cell, the function of the redundant fuse cell write circuit is stopped, and even if the redundant circuit activation signal is selected, writing to the redundant fuse cell is prohibited and protected. effective.
【図１】本発明の一実施例のＰＲＯＭ回路を示すブロッ
ク図である。FIG. 1 is a block diagram showing a PROM circuit according to an embodiment of the present invention.
【図２】従来のＰＲＯＭ回路を示すブロック図である。FIG. 2 is a block diagram showing a conventional PROM circuit.
１ 制御ヒューズセル書込み回路 ２ 制御ヒューズセル ３ ＡＮＤ回路 ４，８ 冗長ヒューズセル書込み回路 ５，６，７，９，１０，１１ 冗長ヒューズセル １００ 制御回路活性信号 １０１ 制御ヒューズセル書込み信号 １０２ 制御信号 １０３，１０９ 冗長回路活性信号 １０４ 書込み許可信号 １０５，１１０ 冗長ヒューズセル書込み信号 １０６，１０７，１０８，１１１，１１２，１１３
冗長アドレス信号1 Control Fuse Cell Write Circuit 2 Control Fuse Cell 3 AND Circuit 4,8 Redundant Fuse Cell Write Circuit 5, 6, 7, 9, 10, 11 Redundant Fuse Cell 100 Control Circuit Activation Signal 101 Control Fuse Cell Write Signal 102 Control Signal 103 , 109 redundant circuit activation signal 104 write enable signal 105, 110 redundant fuse cell write signal 106, 107, 108, 111, 112, 113
Redundant address signal
Claims (2)
み可能な第１の半導体記憶素子と、前記第１の半導体記
憶素子に書込みを行なう第１の書込み回路と、前記冗長
アドレス信号とは独立した信号で機能する第２の半導体
記憶素子と、前記第２の半導体記憶素子に書込みを行な
う第２の書込み回路と、前記第２の半導体記憶素子の書
込み状態出力信号により前記第１の書込み回路の活性・
不活性を制御する論理回路とを備えたことを特徴とする
ＰＲＯＭ回路。1. A writable first semiconductor memory element selected by a redundant address signal, a first write circuit for writing to the first semiconductor memory element, and a signal independent of the redundant address signal. A second semiconductor memory element that functions in the above, a second write circuit that writes data to the second semiconductor memory element, and a write state output signal of the second semiconductor memory element that activates the first write circuit.・
A PROM circuit comprising a logic circuit for controlling inactivity.
求項１に記載のＰＲＯＭ回路。2. The PROM circuit according to claim 1, wherein the semiconductor memory element is a fuse cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1602493A JPH06231598A (en) | 1993-02-03 | 1993-02-03 | Prom circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1602493A JPH06231598A (en) | 1993-02-03 | 1993-02-03 | Prom circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231598A true JPH06231598A (en) | 1994-08-19 |
Family
ID=11905000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1602493A Pending JPH06231598A (en) | 1993-02-03 | 1993-02-03 | Prom circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231598A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097391A (en) * | 1995-05-25 | 1997-01-10 | Samsung Electron Co Ltd | Fuse element circuit of semiconductor memory device |
| JP2004030850A (en) * | 2002-06-28 | 2004-01-29 | Toshiba Corp | Semiconductor storage device |
-
1993
- 1993-02-03 JP JP1602493A patent/JPH06231598A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097391A (en) * | 1995-05-25 | 1997-01-10 | Samsung Electron Co Ltd | Fuse element circuit of semiconductor memory device |
| JP2004030850A (en) * | 2002-06-28 | 2004-01-29 | Toshiba Corp | Semiconductor storage device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |