JPH06231073A - 周辺装置相互接続ポートならびにｒａｍｂｕｓポートを備えた多ポート処理装置 - Google Patents
周辺装置相互接続ポートならびにｒａｍｂｕｓポートを備えた多ポート処理装置Info
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- JPH06231073A JPH06231073A JP5342704A JP34270493A JPH06231073A JP H06231073 A JPH06231073 A JP H06231073A JP 5342704 A JP5342704 A JP 5342704A JP 34270493 A JP34270493 A JP 34270493A JP H06231073 A JPH06231073 A JP H06231073A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 第１のポートがＰＣＩバスとインタフェース
し第２のポートがＲＡＭＢＵＳチャネルとインタフェー
スするようになした２重ポート・プロセッサ構造を提供
する。 【構成】 本発明のコンピュータ・システムは第１と第
２のポートを有するプロセッサと、前記プロセッサの前
記第１のポートおよびメモリ・アレイへ接続し、これら
の間で電気信号を通信するためのＲＡＭＵＢＵＳ（ラン
ダムアクセス・メモリ・バス）チャネルと、前記プロセ
ッサの前記第２のポートおよび１つまたはそれ以上の電
子装置へ接続し、これらの間で電気信号を通信するため
のＰＣＩ（周辺機器相互接続）バスとを備える。
し第２のポートがＲＡＭＢＵＳチャネルとインタフェー
スするようになした２重ポート・プロセッサ構造を提供
する。 【構成】 本発明のコンピュータ・システムは第１と第
２のポートを有するプロセッサと、前記プロセッサの前
記第１のポートおよびメモリ・アレイへ接続し、これら
の間で電気信号を通信するためのＲＡＭＵＢＵＳ（ラン
ダムアクセス・メモリ・バス）チャネルと、前記プロセ
ッサの前記第２のポートおよび１つまたはそれ以上の電
子装置へ接続し、これらの間で電気信号を通信するため
のＰＣＩ（周辺機器相互接続）バスとを備える。
Description
【０００１】
【産業上の利用分野】本発明は一般にコンピュータ装置
の入力／出力（Ｉ／Ｏ）デバイス・インタフェースに関
し、より特定すれば、コンピュータＩ／Ｏバスに関す
る。
の入力／出力（Ｉ／Ｏ）デバイス・インタフェースに関
し、より特定すれば、コンピュータＩ／Ｏバスに関す
る。
【０００２】
【従来の技術】通信インタフェースまたは入出力バスは
別個の装置、たとえばプロセッサ、メモリ、周辺装置な
どを相互接続するためにコンピュータ・システム内で一
般に使用される。標準規格化したインタフェース、たと
えばＩＳＡ、ＥＩＳＡ、ＭＣＡ（マイクロチャネル・ア
ーキテクチャ・バス）などが、コンピュータシステム内
で旧くから使用され、異なるプラットホーム間でまた異
なるプロセッサ世代間で共通したＩ／Ｏ基板インタフェ
ースを提供してきた。しかしこれらのインタフェースに
関して多数の問題が存在している。
別個の装置、たとえばプロセッサ、メモリ、周辺装置な
どを相互接続するためにコンピュータ・システム内で一
般に使用される。標準規格化したインタフェース、たと
えばＩＳＡ、ＥＩＳＡ、ＭＣＡ（マイクロチャネル・ア
ーキテクチャ・バス）などが、コンピュータシステム内
で旧くから使用され、異なるプラットホーム間でまた異
なるプロセッサ世代間で共通したＩ／Ｏ基板インタフェ
ースを提供してきた。しかしこれらのインタフェースに
関して多数の問題が存在している。
【０００３】これらの従来技術のインタフェースにおけ
る重要な問題はコストについてである。多くの性能重視
の周辺装置がマザーボード（本体基板）上に移行しつつ
あり、プロセッサに近付くことの性能面での利点と最短
相互接続距離だけではなく、高度な集積によるコストお
よび空間占有面での利点にも貢献している。しかし、得
られるコストと占有空間の節約との完全な統合は、標準
的な部材間の相互接続および各種のプロセッサや周辺装
置をバスに接続するための「接続論理」の欠如により障
害されている。
る重要な問題はコストについてである。多くの性能重視
の周辺装置がマザーボード（本体基板）上に移行しつつ
あり、プロセッサに近付くことの性能面での利点と最短
相互接続距離だけではなく、高度な集積によるコストお
よび空間占有面での利点にも貢献している。しかし、得
られるコストと占有空間の節約との完全な統合は、標準
的な部材間の相互接続および各種のプロセッサや周辺装
置をバスに接続するための「接続論理」の欠如により障
害されている。
【０００４】従来技術のインタフェースによる別の問題
は性能面での制約についてである。標準的なＩ／Ｏ拡張
バスは、高性能装置、特にグラフィック装置や光ファイ
バーによるＬＡＮ（構内情報交換通信網）のような将来
的な通信装置に見られる一般的なアクセスの可能性と厳
しい帯域幅の制約のため性能的に限界がある。
は性能面での制約についてである。標準的なＩ／Ｏ拡張
バスは、高性能装置、特にグラフィック装置や光ファイ
バーによるＬＡＮ（構内情報交換通信網）のような将来
的な通信装置に見られる一般的なアクセスの可能性と厳
しい帯域幅の制約のため性能的に限界がある。
【０００５】さらに、集積度が高まるほど、性能面で重
要とされる周辺装置制御装置がプロセッサ寄りへと移行
し、「プロセッサの単調極まる作業」に曝すため負担が
大きい。言い換えれば、これらの部材がプロセッサのバ
ス周波数、バス幅、バス手順（たとえばバースト転送な
ど）や信号規格（たとえば３ボルト）の頻繁な変更に追
従するよう強制されることになる。不必要にこれらの周
辺装置に単純作業を強いることでシステムのコストが増
大し最新のシステムの利用が遅滞する。
要とされる周辺装置制御装置がプロセッサ寄りへと移行
し、「プロセッサの単調極まる作業」に曝すため負担が
大きい。言い換えれば、これらの部材がプロセッサのバ
ス周波数、バス幅、バス手順（たとえばバースト転送な
ど）や信号規格（たとえば３ボルト）の頻繁な変更に追
従するよう強制されることになる。不必要にこれらの周
辺装置に単純作業を強いることでシステムのコストが増
大し最新のシステムの利用が遅滞する。
【０００６】従来技術のインタフェースによるさらに別
の問題は信頼性である。コンピュータ業界が分散処理に
向って移行しつつあるため、クライアント・システムは
分散システム内で信頼性面の負担（弱い結合）となり、
従来は大型サーバシステムに限られていた信頼性と故障
封じ込めのさまざまな水準を提供するように強制される
こととなる。
の問題は信頼性である。コンピュータ業界が分散処理に
向って移行しつつあるため、クライアント・システムは
分散システム内で信頼性面の負担（弱い結合）となり、
従来は大型サーバシステムに限られていた信頼性と故障
封じ込めのさまざまな水準を提供するように強制される
こととなる。
【０００７】
【発明が解決しようとする課題】前述の従来技術におけ
る制約を克服するため、および本発明の明細書を熟読し
理解するにつれて明らかとなるであろうその他の制約を
克服するため、本発明は第１のポートがＰＣＩバスとイ
ンタフェースし第２のポートがＲＡＭＢＵＳチャネルと
インタフェースするような２重ポート・プロセッサアー
キテクチャを開示する。
る制約を克服するため、および本発明の明細書を熟読し
理解するにつれて明らかとなるであろうその他の制約を
克服するため、本発明は第１のポートがＰＣＩバスとイ
ンタフェースし第２のポートがＲＡＭＢＵＳチャネルと
インタフェースするような２重ポート・プロセッサアー
キテクチャを開示する。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のコンピュータ・システムは第１と第２のポ
ートを有するプロセッサと、前記プロセッサの前記第１
のポートおよびメモリ・アレイへ接続し、これらの間で
電気信号を通信するためのＲＡＭＵＢＵＳ（ランダムア
クセス・メモリ・バス）チャネルと、前記プロセッサの
前記第２のポートおよび１つまたはそれ以上の電子装置
へ接続し、これらの間で電気信号を通信するためのＰＣ
Ｉ（周辺機器相互接続）バスとを備える。
に、本発明のコンピュータ・システムは第１と第２のポ
ートを有するプロセッサと、前記プロセッサの前記第１
のポートおよびメモリ・アレイへ接続し、これらの間で
電気信号を通信するためのＲＡＭＵＢＵＳ（ランダムア
クセス・メモリ・バス）チャネルと、前記プロセッサの
前記第２のポートおよび１つまたはそれ以上の電子装置
へ接続し、これらの間で電気信号を通信するためのＰＣ
Ｉ（周辺機器相互接続）バスとを備える。
【０００９】
【実施例】以下の好適実施例の詳細な説明においては本
発明を実現し得る特定の実施例の図示を行ない本明細書
の一部をなす添付の図面を参照する。本発明の範囲を逸
脱することなくその他の実施例を使用しまた構造的変化
を成しうることは理解すべきである。図面においては同
等の部材はおなじ参照番号が割り当ててある。
発明を実現し得る特定の実施例の図示を行ない本明細書
の一部をなす添付の図面を参照する。本発明の範囲を逸
脱することなくその他の実施例を使用しまた構造的変化
を成しうることは理解すべきである。図面においては同
等の部材はおなじ参照番号が割り当ててある。
【００１０】序 本出願ではＰＣＩ（Peripheral Component Interconnec
t ）と称するコンピュータシステム用インタフェースま
たはバスにおける発明の幾つかの特徴を詳述する。ＰＣ
Ｉバスについてのより詳細な解説は本出願でも参照に含
めている文書の、「ＰＣＩバス第１版仕様書」１９９２
年６月２２日（Peripheral Component Interconnect (P
CI), Revision 1.0 Specification, June 22, 1992）で
利用できる。
t ）と称するコンピュータシステム用インタフェースま
たはバスにおける発明の幾つかの特徴を詳述する。ＰＣ
Ｉバスについてのより詳細な解説は本出願でも参照に含
めている文書の、「ＰＣＩバス第１版仕様書」１９９２
年６月２２日（Peripheral Component Interconnect (P
CI), Revision 1.0 Specification, June 22, 1992）で
利用できる。
【００１１】ＰＣＩバスは高集積周辺装置制御装置部材
とプロセッサ／メモリ・システム間で使用することを目
的とする物理的相互接続装置である。ＰＣＩバスは、Ｉ
ＳＡ、ＥＩＳＡ、またはＭＣＡバスが基板レベルで標準
インタフェースとなっている以上に部材レベルでの標準
インタフェースを意図している。ＩＳＡ、ＥＩＳＡ、Ｍ
ＣＡバスが異なるプラットホームと異なるプロセッサ世
代にわたって共通のＩ／Ｏボードを提供しているよう
に、ＰＣＩバスは異なるプラットホームと異なるプロセ
ッサ世代にわたり共通のＩ／Ｏ部材インタフェースとな
るべく意図している。
とプロセッサ／メモリ・システム間で使用することを目
的とする物理的相互接続装置である。ＰＣＩバスは、Ｉ
ＳＡ、ＥＩＳＡ、またはＭＣＡバスが基板レベルで標準
インタフェースとなっている以上に部材レベルでの標準
インタフェースを意図している。ＩＳＡ、ＥＩＳＡ、Ｍ
ＣＡバスが異なるプラットホームと異なるプロセッサ世
代にわたって共通のＩ／Ｏボードを提供しているよう
に、ＰＣＩバスは異なるプラットホームと異なるプロセ
ッサ世代にわたり共通のＩ／Ｏ部材インタフェースとな
るべく意図している。
【００１２】ＰＣＩバスの使用は広範囲のＩ／Ｏ部材が
「接合」論理すなわち部材の直接的相互接続なしに直接
接続可能なローカルバスの標準化を企図している。異な
る部材の相互接続の目標は幾つかの利点を有する： ＊ＡＳＩＣ（特定用途向け集積回路）およびその他のＶ
ＬＳＩ装置の範囲内の電気的駆動回路および周波数仕
様、 ＊少ない部品点数と、少ない電源容量と、高密度パッケ
ージ化によるコストの減少と信頼性の向上、 ＊高速ローカルバスによる性能面の利点、 ＊プロセッサ／メモリの作業と切り離したシステムＩ／
Ｏコアの設計、これによって複数世代にわたるプロセッ
サ／メモリ技術に対応可能、 ＊共通の物理インタフェースによる広範囲なＩ／Ｏ機能
を提供する制御可能な手順。
「接合」論理すなわち部材の直接的相互接続なしに直接
接続可能なローカルバスの標準化を企図している。異な
る部材の相互接続の目標は幾つかの利点を有する： ＊ＡＳＩＣ（特定用途向け集積回路）およびその他のＶ
ＬＳＩ装置の範囲内の電気的駆動回路および周波数仕
様、 ＊少ない部品点数と、少ない電源容量と、高密度パッケ
ージ化によるコストの減少と信頼性の向上、 ＊高速ローカルバスによる性能面の利点、 ＊プロセッサ／メモリの作業と切り離したシステムＩ／
Ｏコアの設計、これによって複数世代にわたるプロセッ
サ／メモリ技術に対応可能、 ＊共通の物理インタフェースによる広範囲なＩ／Ｏ機能
を提供する制御可能な手順。
【００１３】ＰＣＩバス「常時オン」手順 ＰＣＩ仕様では常に（衝突回避に必要な周回クロックを
除き）バスがこれに接続した幾つかの装置により論理値
１または０に能動的に駆動されることを保障するバス手
順機構を提供する。バスに接続してあるすべての装置が
仕様に準拠している限り、バスは長時間にわたり浮動す
ることはなくなり、これによりシステム設計者は他のバ
スで通常必要とされるプルアップ抵抗を排除することが
出来るようになる。
除き）バスがこれに接続した幾つかの装置により論理値
１または０に能動的に駆動されることを保障するバス手
順機構を提供する。バスに接続してあるすべての装置が
仕様に準拠している限り、バスは長時間にわたり浮動す
ることはなくなり、これによりシステム設計者は他のバ
スで通常必要とされるプルアップ抵抗を排除することが
出来るようになる。
【００１４】信号が常に駆動されることを保障しないバ
スにおけるプルアップ抵抗の排除は切り換え域値電圧付
近でのバス浮動の危険に曝される。これにより特にＣＭ
ＯＳ装置では電力消費および雑音が増加する。本発明は
これらの問題を回避しつつ尚且つプルアップ抵抗を排除
するための手段を提供し、これによりコストの低減、プ
リント配線基板上の空間の節約、ならびに電力要求の減
少を実現する。
スにおけるプルアップ抵抗の排除は切り換え域値電圧付
近でのバス浮動の危険に曝される。これにより特にＣＭ
ＯＳ装置では電力消費および雑音が増加する。本発明は
これらの問題を回避しつつ尚且つプルアップ抵抗を排除
するための手段を提供し、これによりコストの低減、プ
リント配線基板上の空間の節約、ならびに電力要求の減
少を実現する。
【００１５】ＲＡＭＢＵＳチャネル手順 ＲＡＭＢＵＳ仕様はダイナミック・ランダムアクセス・
メモリ（ＤＲＡＭ）構造と高速部材のインタフェースを
提供する。ＲＡＭＢＵＳチャネルはメモリ・サブシステ
ムを相互接続するために使用する狭く高速の２５０ＭＨ
ｚバスである。１つまたはそれ以上のＤＲＡＭを単一の
ＲＡＭＢＵＳチャネルに接続して完全なメモリ・サブシ
ステムを構成することが出来る。ＲＡＭＢＵＳチャネル
を使用すると、単一のＲＡＭＢＵＳ上のＤＲＡＭはプロ
セッサまたはその他の装置へ毎秒５００メガバイトの速
度でデータを供給できる。
メモリ（ＤＲＡＭ）構造と高速部材のインタフェースを
提供する。ＲＡＭＢＵＳチャネルはメモリ・サブシステ
ムを相互接続するために使用する狭く高速の２５０ＭＨ
ｚバスである。１つまたはそれ以上のＤＲＡＭを単一の
ＲＡＭＢＵＳチャネルに接続して完全なメモリ・サブシ
ステムを構成することが出来る。ＲＡＭＢＵＳチャネル
を使用すると、単一のＲＡＭＢＵＳ上のＤＲＡＭはプロ
セッサまたはその他の装置へ毎秒５００メガバイトの速
度でデータを供給できる。
【００１６】ＲＡＭＢＵＳチャネルは１６本の信号線と
１１本の電力ピンからなり、装置間の要求、読み込み、
書き込みパケットを転送するために使用する９本のＢＵ
ＳＤＡＴＡ（バスデータ）信号線と、装置間のフレーミ
ングおよび確認（ＡＣＫ）パケットに用いるＢＵＳＣＴ
ＲＬ（バス制御）信号線と、ＲＡＭＢＵＳチャネルをオ
ンにするために使用する制御信号であるＢＵＳＥＮＡＢ
ＬＥ（バスイネーブル）信号線と、送信および受信クロ
ック両方を提供する２本のＣＬＯＣＫ（クロック）信号
線と、チャネルの電圧基準を提供するＶＲＥＦ（基準電
圧）信号線と、デージーチェーンの初期化用ＴＴＬ水準
信号を提供するＳＩＮおよびＳＯＵＴ信号線とを含む。
１１本の電力ピンからなり、装置間の要求、読み込み、
書き込みパケットを転送するために使用する９本のＢＵ
ＳＤＡＴＡ（バスデータ）信号線と、装置間のフレーミ
ングおよび確認（ＡＣＫ）パケットに用いるＢＵＳＣＴ
ＲＬ（バス制御）信号線と、ＲＡＭＢＵＳチャネルをオ
ンにするために使用する制御信号であるＢＵＳＥＮＡＢ
ＬＥ（バスイネーブル）信号線と、送信および受信クロ
ック両方を提供する２本のＣＬＯＣＫ（クロック）信号
線と、チャネルの電圧基準を提供するＶＲＥＦ（基準電
圧）信号線と、デージーチェーンの初期化用ＴＴＬ水準
信号を提供するＳＩＮおよびＳＯＵＴ信号線とを含む。
【００１７】システムの説明 図１はＰＣＩバス１０を使用する構成例のブロック図で
ある。プロセッサ１２はＰＣＩバス１０に接続してあ
り、オーディオボード１４、ビデオボード１６、モニタ
２０用ビデオグラフィックス制御装置１８、ＳＣＳＩ周
辺装置２２、ＬＡＮインタフェース２４、およびその他
のＩ／Ｏ装置２６などの周辺機器も同様である。ブリッ
ジ・インタフェース論理回路２８はＰＣＩバス１０を標
準拡張バス３０に接続し、各種拡張Ｉ／Ｏボード３２、
３４でこれらの間のアクセスを提供する。この構成例が
何らかの特定の構造上の制約を伴うことを意図していな
いことは当業者には理解されよう。
ある。プロセッサ１２はＰＣＩバス１０に接続してあ
り、オーディオボード１４、ビデオボード１６、モニタ
２０用ビデオグラフィックス制御装置１８、ＳＣＳＩ周
辺装置２２、ＬＡＮインタフェース２４、およびその他
のＩ／Ｏ装置２６などの周辺機器も同様である。ブリッ
ジ・インタフェース論理回路２８はＰＣＩバス１０を標
準拡張バス３０に接続し、各種拡張Ｉ／Ｏボード３２、
３４でこれらの間のアクセスを提供する。この構成例が
何らかの特定の構造上の制約を伴うことを意図していな
いことは当業者には理解されよう。
【００１８】本発明において、プロセッサ１２はメモリ
またはＩ／Ｏアドレス空間内のどこかに配置してある周
辺装置へＰＣＩバス１０を介して直接アクセスすること
が出来る。ＰＣＩバス１０に接続している部材は、マス
タ、スレーブ、またはマスタとスレーブの組み合わせ、
の３種類のクラスのいずれかに属する。これらの部材が
全てＰＣＩ仕様に適合しているとすれば、ＰＣＩバス１
０はＶＬＳＩ相互接続となり、「結合」論理は必要でな
くなる。しかし、ＰＣＩ仕様に準拠していないバスに部
材を接続する必要がある場合には、特化した論理装置を
用いてＰＣＩバスへの接続を行なうことが出来る。
またはＩ／Ｏアドレス空間内のどこかに配置してある周
辺装置へＰＣＩバス１０を介して直接アクセスすること
が出来る。ＰＣＩバス１０に接続している部材は、マス
タ、スレーブ、またはマスタとスレーブの組み合わせ、
の３種類のクラスのいずれかに属する。これらの部材が
全てＰＣＩ仕様に適合しているとすれば、ＰＣＩバス１
０はＶＬＳＩ相互接続となり、「結合」論理は必要でな
くなる。しかし、ＰＣＩ仕様に準拠していないバスに部
材を接続する必要がある場合には、特化した論理装置を
用いてＰＣＩバスへの接続を行なうことが出来る。
【００１９】信号の定義 図２は本発明によるＰＣＩバスの信号定義を示したもの
である。ＰＣＩバスはデータ、アドレシング、インタフ
ェース制御、調停（アービトレーション）、およびシス
テム機能を取り扱うために、スレーブのみの装置で最低
４５ピン、マスタのみの装置またはマスタとスレーブの
組み合わせ装置では最低４７ピンを必要とする。任意選
択のエラー報告にはさらに２本のピンを必要とする。図
２のピンは機能グループ別に図示してあり、左側には必
要なピン、また右側には任意選択ピンを配置してある。
図２の信号における方向指示はマスタとスレーブの組み
合わせ装置を想定している。
である。ＰＣＩバスはデータ、アドレシング、インタフ
ェース制御、調停（アービトレーション）、およびシス
テム機能を取り扱うために、スレーブのみの装置で最低
４５ピン、マスタのみの装置またはマスタとスレーブの
組み合わせ装置では最低４７ピンを必要とする。任意選
択のエラー報告にはさらに２本のピンを必要とする。図
２のピンは機能グループ別に図示してあり、左側には必
要なピン、また右側には任意選択ピンを配置してある。
図２の信号における方向指示はマスタとスレーブの組み
合わせ装置を想定している。
【００２０】選択した信号のサブセットを以下で詳細に
説明する。その他の信号についてのさらなる情報は、本
出願でも参照に含めている文書の、「ＰＣＩバス第１版
仕様書」１９９２年６月２２日（Peripheral Component
Interconnect (PCI), Revision 1.0 Specification, J
une 22, 1992）で利用できる。
説明する。その他の信号についてのさらなる情報は、本
出願でも参照に含めている文書の、「ＰＣＩバス第１版
仕様書」１９９２年６月２２日（Peripheral Component
Interconnect (PCI), Revision 1.0 Specification, J
une 22, 1992）で利用できる。
【００２１】信号名には幾つかの規則が存在する： １．信号名の末尾についている記号＃は、その信号が低
電圧の場合にオン状態が発生することを示し、それ以外
では高電圧で信号がオンになる。 ２．記号「（ｉｎ）」は標準入力のみの信号を表わす。 ３．記号「（ｏｕｔ）」はトーテムポール型出力すなわ
ち標準能動駆動回路を表わす。 ４．記号「（ｔ／ｓ）」は三状態信号すなわち双方向、
３状態、入出力信号を表わす。 ５．記号「（ｓ／ｔ／ｓ）」は一度に１つのエージェン
トが所有し駆動することの出来る低電位でオンになる３
状態信号を表わす。（ｓ／ｔ／ｓ）信号を低電位にする
エージェントはこれがフロート状態になる少なくとも１
クロック前に高電位にする必要がある。新しいエージェ
ントは直前の所有者が（ｓ／ｔ／ｓ）信号を３状態にし
てから１クロック周期より以前に信号の駆動を開始する
ことは出来ない。別のエージェントが駆動するまで非活
動状態を維持するためにプルアップが必要であり、中央
資源が提供しなければならない。
電圧の場合にオン状態が発生することを示し、それ以外
では高電圧で信号がオンになる。 ２．記号「（ｉｎ）」は標準入力のみの信号を表わす。 ３．記号「（ｏｕｔ）」はトーテムポール型出力すなわ
ち標準能動駆動回路を表わす。 ４．記号「（ｔ／ｓ）」は三状態信号すなわち双方向、
３状態、入出力信号を表わす。 ５．記号「（ｓ／ｔ／ｓ）」は一度に１つのエージェン
トが所有し駆動することの出来る低電位でオンになる３
状態信号を表わす。（ｓ／ｔ／ｓ）信号を低電位にする
エージェントはこれがフロート状態になる少なくとも１
クロック前に高電位にする必要がある。新しいエージェ
ントは直前の所有者が（ｓ／ｔ／ｓ）信号を３状態にし
てから１クロック周期より以前に信号の駆動を開始する
ことは出来ない。別のエージェントが駆動するまで非活
動状態を維持するためにプルアップが必要であり、中央
資源が提供しなければならない。
【００２２】システム信号 ＣＬＫ（ｉｎ） ＣＬＫ（クロック）信号はＰＣＩバス上の全てのトラン
ザクションにタイミングを提供し、あらゆる装置への入
力となる。これ以外の全てのＰＣＩバス信号はＣＬＫ信
号の立ち上がり端でサンプリングされ、またこれ以外の
全てのタイミング・パラメータは立ち上がり端に対して
定義される。ＰＣＩバスはＣＬＫ信号の広い周波数範囲
にわたって動作するものと期待されている。
ザクションにタイミングを提供し、あらゆる装置への入
力となる。これ以外の全てのＰＣＩバス信号はＣＬＫ信
号の立ち上がり端でサンプリングされ、またこれ以外の
全てのタイミング・パラメータは立ち上がり端に対して
定義される。ＰＣＩバスはＣＬＫ信号の広い周波数範囲
にわたって動作するものと期待されている。
【００２３】ＡＤ［３１：：００］ （ｔ／ｓ） ＡＤ（アドレスおよびデータ）信号はＰＣＩバス上の同
一ピンで多重化される。トランザクションの第１のクロ
ックの間、ＡＤ信号は３２ビット幅のターゲット装置ア
ドレスを含む。これ以降のクロック周期の間、ＡＤ信号
は４バイトまでのデータを含む。
一ピンで多重化される。トランザクションの第１のクロ
ックの間、ＡＤ信号は３２ビット幅のターゲット装置ア
ドレスを含む。これ以降のクロック周期の間、ＡＤ信号
は４バイトまでのデータを含む。
【００２４】 Ｃ／ＢＥ＃［３：：０］ （ｔ／ｓ） Ｃ／ＢＥ（バスコマンドおよびバイト・イネーブル）信
号はＰＣＩバス上の同一ピンで多重化される。トランザ
クションのアドレス相の間、Ｃ／ＢＥ＃信号はバスコマ
ンドを定義する。トランザクションのデータ相の間、Ｃ
／ＢＥ＃信号は３２ＡＤ信号の［バイト・イネーブル］
として使用される。バイト・イネーブルはＡＤ信号のど
のバイトの組が、すなわち８ビットのグループが意味の
あるデータを保持しているかを決定する。たとえば、Ｃ
／ＢＥ＃［０］信号はＡＤ信号のバイト０に対応し、Ｃ
／ＢＥ＃［３］信号はＡＤ信号のバイト３に対応する。
号はＰＣＩバス上の同一ピンで多重化される。トランザ
クションのアドレス相の間、Ｃ／ＢＥ＃信号はバスコマ
ンドを定義する。トランザクションのデータ相の間、Ｃ
／ＢＥ＃信号は３２ＡＤ信号の［バイト・イネーブル］
として使用される。バイト・イネーブルはＡＤ信号のど
のバイトの組が、すなわち８ビットのグループが意味の
あるデータを保持しているかを決定する。たとえば、Ｃ
／ＢＥ＃［０］信号はＡＤ信号のバイト０に対応し、Ｃ
／ＢＥ＃［３］信号はＡＤ信号のバイト３に対応する。
【００２５】ＰＡＲ （ｔ／ｓ） ＰＡＲ（パリティ）信号はＡＤ［３１：：００］および
Ｃ／ＢＥ＃［３：：０］にわたる偶数パリティである。
パリティの生成はあらゆるＰＣＩエージェントに要求さ
れている。マスタはアドレスおよびデータ書き込み相の
間ＰＡＲを駆動する、ターゲットはデータ読み込み相の
間ＰＡＲを駆動する。
Ｃ／ＢＥ＃［３：：０］にわたる偶数パリティである。
パリティの生成はあらゆるＰＣＩエージェントに要求さ
れている。マスタはアドレスおよびデータ書き込み相の
間ＰＡＲを駆動する、ターゲットはデータ読み込み相の
間ＰＡＲを駆動する。
【００２６】
ＦＲＡＭＥ＃ （ｔ／ｓ） ＦＲＡＭＥ＃（周期フレーム）信号は現在のマスタ装置
が駆動しアクセスの開始と持続を表わす。バストランザ
クションを開始することを表わすためにＦＲＡＭＥ＃信
号を発行する。ＦＲＡＭＥ＃信号が発行されている間、
データ転送が継続する。ＦＲＡＭＥ＃信号の発行を停止
すると、トランザクションは最終データ相となる。
が駆動しアクセスの開始と持続を表わす。バストランザ
クションを開始することを表わすためにＦＲＡＭＥ＃信
号を発行する。ＦＲＡＭＥ＃信号が発行されている間、
データ転送が継続する。ＦＲＡＭＥ＃信号の発行を停止
すると、トランザクションは最終データ相となる。
【００２７】ＴＲＤＹ＃ （ｓ／ｔ／ｓ） ＴＲＤＹ＃（ターゲット準備完了）信号はターゲット装
置がトランザクションの現在のデータ相を完了し得る能
力を表わす。ＴＲＤＹ＃信号は後述するＩＲＤＹ＃信号
と組み合わせて使用する。データ相はＴＲＤＹ＃とＩＲ
ＤＹ＃両方の信号が発行されるどのクロックでも完了す
る。読み込み中の場合ＴＲＤＹ＃信号は有効データがＡ
Ｄ信号中に存在することを示す。書き込み中の場合ＴＲ
ＤＹ＃信号はターゲット装置がデータ受信の準備を完了
したことを示す。ＩＲＤＹ＃とＴＲＤＹ＃両方の信号が
どちらも発行されるまで待機サイクルが挿入される。
置がトランザクションの現在のデータ相を完了し得る能
力を表わす。ＴＲＤＹ＃信号は後述するＩＲＤＹ＃信号
と組み合わせて使用する。データ相はＴＲＤＹ＃とＩＲ
ＤＹ＃両方の信号が発行されるどのクロックでも完了す
る。読み込み中の場合ＴＲＤＹ＃信号は有効データがＡ
Ｄ信号中に存在することを示す。書き込み中の場合ＴＲ
ＤＹ＃信号はターゲット装置がデータ受信の準備を完了
したことを示す。ＩＲＤＹ＃とＴＲＤＹ＃両方の信号が
どちらも発行されるまで待機サイクルが挿入される。
【００２８】ＩＲＤＹ＃ （ｓ／ｔ／ｓ） ＩＲＤＹ＃（イニシエータ準備完了）信号はイニシエー
タとなるエージェント（マスタ装置）がトランザクショ
ンの現在のデータ相を完了し得る能力を表わす。ＩＲＤ
Ｙ＃信号はＴＲＤＹ＃信号と組み合わせて使用する。デ
ータ相はＴＲＤＹ＃とＩＲＤＹ＃両方の信号が発行され
るどのクロックでも完了する。書き込み中の場合ＩＲＤ
Ｙ＃信号は有効データがＡＤ信号に存在することを示
す。読み込み中の場合ＩＲＤＹ＃信号はマスタ装置がデ
ータ受信の準備を完了したことを示す。ＩＲＤＹ＃とＴ
ＲＤＹ＃両方の信号がどちらも発行されるまで待機サイ
クルが挿入される。
タとなるエージェント（マスタ装置）がトランザクショ
ンの現在のデータ相を完了し得る能力を表わす。ＩＲＤ
Ｙ＃信号はＴＲＤＹ＃信号と組み合わせて使用する。デ
ータ相はＴＲＤＹ＃とＩＲＤＹ＃両方の信号が発行され
るどのクロックでも完了する。書き込み中の場合ＩＲＤ
Ｙ＃信号は有効データがＡＤ信号に存在することを示
す。読み込み中の場合ＩＲＤＹ＃信号はマスタ装置がデ
ータ受信の準備を完了したことを示す。ＩＲＤＹ＃とＴ
ＲＤＹ＃両方の信号がどちらも発行されるまで待機サイ
クルが挿入される。
【００２９】ＳＴＯＰ＃ （ｓ／ｔ／ｓ） ＳＴＯＰ＃信号はマスタが現在のトランザクションを停
止する要求を現在のターゲットが行なっていることを示
す。
止する要求を現在のターゲットが行なっていることを示
す。
【００３０】ＬＯＣＫ＃ （ｓ／ｔ／ｓ） ＬＯＣＫ＃信号は複数トランザクションを完了するよう
に要求し得る細小単位動作を表わす。ＬＯＣＫ＃信号を
発行すると、非排他的トランザクションを進めることが
出来る。ＰＣＩにおけるトランザクション開始の許可は
ＬＯＣＫ＃の制御を保証するものではない。ＬＯＣＫ＃
の制御はＧＮＴ＃との組み合わせでそれ自身の手順で取
得する。単一のマスタがＬＯＣＫ＃の所有権を保持して
いる間にＰＣＩを別のエージェントが使用することが可
能である。
に要求し得る細小単位動作を表わす。ＬＯＣＫ＃信号を
発行すると、非排他的トランザクションを進めることが
出来る。ＰＣＩにおけるトランザクション開始の許可は
ＬＯＣＫ＃の制御を保証するものではない。ＬＯＣＫ＃
の制御はＧＮＴ＃との組み合わせでそれ自身の手順で取
得する。単一のマスタがＬＯＣＫ＃の所有権を保持して
いる間にＰＣＩを別のエージェントが使用することが可
能である。
【００３１】ＩＤＳＥＬ （ｉｎ） ＩＤＳＥＬ（初期化する装置の選択）信号は読み込みお
よび書き込みトランザクションの設定中に上位側２４ア
ドレス線の代わりにチップ選択として使用する。
よび書き込みトランザクションの設定中に上位側２４ア
ドレス線の代わりにチップ選択として使用する。
【００３２】ＤＥＶＳＥＬ＃ （ｓ／ｔ／ｓ） ＤＥＶＳＥＬ（デバイス選択）信号は、これをオンにし
た場合、現在のトランザクションについて駆動装置がア
ドレスをターゲット装置として復号したことを表わす。
入力としては、ＤＥＶＳＥＬ＃信号はバス上のどの装置
が選択されているかを表わす。
た場合、現在のトランザクションについて駆動装置がア
ドレスをターゲット装置として復号したことを表わす。
入力としては、ＤＥＶＳＥＬ＃信号はバス上のどの装置
が選択されているかを表わす。
【００３３】調停（マスタ装置のみ） ＲＥＱ＃ （ｏｕｔ） ＲＥＱ＃（要求）信号は中央バス調停装置に対してエー
ジェントがバスの使用を希望していることを示す。ＲＥ
Ｑ＃信号は２点間の信号であり、全てのマスタ装置およ
びマスタとスレーブの組み合わせ装置も調停装置との間
に固有のＲＥＱ＃信号接続を有する。
ジェントがバスの使用を希望していることを示す。ＲＥ
Ｑ＃信号は２点間の信号であり、全てのマスタ装置およ
びマスタとスレーブの組み合わせ装置も調停装置との間
に固有のＲＥＱ＃信号接続を有する。
【００３４】ＧＮＴ＃ （ｉｎ） ＧＮＴ＃（許可）信号は調停装置によりバスへのアクセ
スが許可されたことをエージェントに示す。ＧＮＴ＃信
号は２点間の信号であり、全てのマスタ装置およびマス
タとスレーブの組み合わせ装置も調停装置との間に固有
のＧＮＴ＃信号接続を有する。
スが許可されたことをエージェントに示す。ＧＮＴ＃信
号は２点間の信号であり、全てのマスタ装置およびマス
タとスレーブの組み合わせ装置も調停装置との間に固有
のＧＮＴ＃信号接続を有する。
【００３５】６４ビットバス拡張ピン（任意） ６４ビット拡張ピンは全体が任意選択である。つまり、
６４ビット拡張を用いる場合には、この章に記載する全
てのピンを必要とする。
６４ビット拡張を用いる場合には、この章に記載する全
てのピンを必要とする。
【００３６】Ｄ［６３：：３２］ （ｔ／ｓ） Ｄ［６３：：３２］（データ）信号は６４ビットデータ
転送を行なう場合各データ相の間に追加の３２ビットを
提供する。これらのピンはアドレス相では予約となって
いる。
転送を行なう場合各データ相の間に追加の３２ビットを
提供する。これらのピンはアドレス相では予約となって
いる。
【００３７】ＢＥ＃［７：：４］ （ｔ／ｓ） ＢＥ＃［７：：４］（バイト・イネーブル）信号はどの
バイト線が意味のあるデータを保持するかを決定する。
データ相の間では、ＢＥ＃［７：：４］信号はバイト・
イネーブルとして使用する。たとえば、ＢＥ＃［４］は
バイト４にまたＢＥ＃［７］はバイト７に適用する。こ
れらはアドレス相では予約となっている。
バイト線が意味のあるデータを保持するかを決定する。
データ相の間では、ＢＥ＃［７：：４］信号はバイト・
イネーブルとして使用する。たとえば、ＢＥ＃［４］は
バイト４にまたＢＥ＃［７］はバイト７に適用する。こ
れらはアドレス相では予約となっている。
【００３８】ＲＥＱ６４＃ （ｓ／ｔ／ｓ） ＲＥＱ６４＃（６４ビット転送要求）信号は、現在のバ
スマスタがオンにした場合、６４ビット幅のデータ転送
をバスマスタが希望していることを表わす。ＲＥＱ６４
＃信号はＦＲＡＭＥ＃信号と同じタイミングを有する。
スマスタがオンにした場合、６４ビット幅のデータ転送
をバスマスタが希望していることを表わす。ＲＥＱ６４
＃信号はＦＲＡＭＥ＃信号と同じタイミングを有する。
【００３９】ＡＣＫ６４＃ （ｓ／ｔ／ｓ） ＡＣＫ６４＃（６４ビット転送確認）信号は現在のアク
セスのターゲットとしてアドレスを肯定的に復号した装
置がオンにした場合、ターゲットが６４ビット幅でのデ
ータ転送を許容していることを表わす。ＡＣＫ６４＃信
号はＤＥＶＳＥＬ＃信号と同じタイミングを有する。
セスのターゲットとしてアドレスを肯定的に復号した装
置がオンにした場合、ターゲットが６４ビット幅でのデ
ータ転送を許容していることを表わす。ＡＣＫ６４＃信
号はＤＥＶＳＥＬ＃信号と同じタイミングを有する。
【００４０】ＰＡＲ６４ （ｔ／ｓ） ＰＡＲ６４（上位側ダブルワードのパリティ）はＤ［６
３：：３２］信号とＢＥ＃［７：：４］信号を保護する
偶数パリティビットである。
３：：３２］信号とＢＥ＃［７：：４］信号を保護する
偶数パリティビットである。
【００４１】基本的トランザクション制御 アクセスの可能性を最小限に抑えることを目的として、
ＰＣＩ仕様では時間スロットを基準とするのではなくア
クセスを基準とするバストランザクションに調停による
方法を用いる。つまり、マスタ装置はバス上で実行する
それぞれのアクセスについて調停を行なう必要がある。
ＰＣＩ仕様では時間スロットを基準とするのではなくア
クセスを基準とするバストランザクションに調停による
方法を用いる。つまり、マスタ装置はバス上で実行する
それぞれのアクセスについて調停を行なう必要がある。
【００４２】望ましくは、集中調停方式を使用し、それ
ぞれのマスタ装置が中央調停装置に接続した独自の要求
（ＲＥＱ＃）および許可（ＧＮＴ＃）信号を有するよう
にする。調停装置とマスタ装置の間での簡単な要求−許
可のハンドシェークを用いてバスへのアクセスを獲得す
る。
ぞれのマスタ装置が中央調停装置に接続した独自の要求
（ＲＥＱ＃）および許可（ＧＮＴ＃）信号を有するよう
にする。調停装置とマスタ装置の間での簡単な要求−許
可のハンドシェークを用いてバスへのアクセスを獲得す
る。
【００４３】専用の調停アルゴリズムを調停装置が実施
する必要がある。たとえば、優先権、巡回優先権、均等
性などである。調停アルゴリズムは最悪の場合の可能性
の保証として基準を確立するように定義しなければなら
ない。調停アルゴリズムのため、直前のアクセスの間に
調停が発生してＰＣＩバスサイクルが無駄に消費されな
いようにする。調停装置は単一のＧＮＴ＃信号がいずれ
かのクロックで発行されている限りいずれかの方法を実
施することが出来る。
する必要がある。たとえば、優先権、巡回優先権、均等
性などである。調停アルゴリズムは最悪の場合の可能性
の保証として基準を確立するように定義しなければなら
ない。調停アルゴリズムのため、直前のアクセスの間に
調停が発生してＰＣＩバスサイクルが無駄に消費されな
いようにする。調停装置は単一のＧＮＴ＃信号がいずれ
かのクロックで発行されている限りいずれかの方法を実
施することが出来る。
【００４４】装置はそのＲＥＱ＃信号を発行することで
バスを要求する。バスをある装置が使用できると調停装
置が判断した場合、調停装置はその装置のＧＮＴ＃信号
を発行する。調停装置はどのクロックにおいてもその装
置のＧＮＴ＃信号を発行停止することが出来る。そのた
め、装置はトランザクションを開始したいクロック端で
ＧＮＴ＃が発行されるように保証しなければならない。
ＧＮＴ＃信号が発行停止された場合、トランザクション
を進めてはならない。
バスを要求する。バスをある装置が使用できると調停装
置が判断した場合、調停装置はその装置のＧＮＴ＃信号
を発行する。調停装置はどのクロックにおいてもその装
置のＧＮＴ＃信号を発行停止することが出来る。そのた
め、装置はトランザクションを開始したいクロック端で
ＧＮＴ＃が発行されるように保証しなければならない。
ＧＮＴ＃信号が発行停止された場合、トランザクション
を進めてはならない。
【００４５】ＧＮＴ＃信号は通常単一のトランザクショ
ンに対して装置からバスへのアクセス許可を与える。装
置が別のアクセスを希望する場合、ＲＥＱ＃信号の発行
を継続するべきである。装置はＲＥＱ＃信号をいつでも
発行停止してよいが、調停装置はこれを、そのデバイス
がバスの使用をすでに要求していないものと解釈してそ
の装置のＧＮＴ＃信号を発行停止できる。
ンに対して装置からバスへのアクセス許可を与える。装
置が別のアクセスを希望する場合、ＲＥＱ＃信号の発行
を継続するべきである。装置はＲＥＱ＃信号をいつでも
発行停止してよいが、調停装置はこれを、そのデバイス
がバスの使用をすでに要求していないものと解釈してそ
の装置のＧＮＴ＃信号を発行停止できる。
【００４６】ＰＣＩバスは現在どの装置もバスを使用ま
たは要求していない場合に調停装置が選択した装置へＧ
ＮＴ＃信号を発行するような「調停パーキング」を使用
できる。調停装置は所望するいずれの方法でも（たとえ
ば常に一定している、最後に使用したなどを基準とす
る）この初期設定の所有者を選択することが可能であり
または全くどれにも割り当てないように選択することが
出来、これによって初期設定の所有者としてそれ自身を
効果的に指定することが出来る。調停装置がある装置の
ＧＮＴ＃信号を発行しバスが待機状態にある場合、その
装置はＡＤおよびＣ／ＢＥ＃信号用バッファを有効にし
なければならない。この要件は調停装置がバスをなんら
かの装置に安全に割り当て、バスが浮動しないことを検
知することが出来るように保証するものである。調停装
置がバスを割り当てない場合、調停装置が組み込まれて
いる中央資源装置が通常はバスを駆動する、すなわち中
央資源装置をバスの初期設定の所有者として効率的に指
定することが出来る。
たは要求していない場合に調停装置が選択した装置へＧ
ＮＴ＃信号を発行するような「調停パーキング」を使用
できる。調停装置は所望するいずれの方法でも（たとえ
ば常に一定している、最後に使用したなどを基準とす
る）この初期設定の所有者を選択することが可能であり
または全くどれにも割り当てないように選択することが
出来、これによって初期設定の所有者としてそれ自身を
効果的に指定することが出来る。調停装置がある装置の
ＧＮＴ＃信号を発行しバスが待機状態にある場合、その
装置はＡＤおよびＣ／ＢＥ＃信号用バッファを有効にし
なければならない。この要件は調停装置がバスをなんら
かの装置に安全に割り当て、バスが浮動しないことを検
知することが出来るように保証するものである。調停装
置がバスを割り当てない場合、調停装置が組み込まれて
いる中央資源装置が通常はバスを駆動する、すなわち中
央資源装置をバスの初期設定の所有者として効率的に指
定することが出来る。
【００４７】バスが待機状態であり装置のＧＮＴ＃信号
を調停装置が発行停止している場合、装置は１つの場合
を除きバスへのアクセスを行なえない。その１つの場合
とは、調停装置がＦＲＡＭＥ＃信号を発行する装置と同
期してＧＮＴ＃信号を発行停止した場合である。この場
合、装置はトランザクションを継続することになる。そ
れ以外の場合では、装置はＡＤおよびＣ／ＢＥ＃信号を
３状態としなければならない。装置は１信号クロック内
で全てのバッファを無効として次のバス所有者との衝突
の可能性を回避する必要がある。
を調停装置が発行停止している場合、装置は１つの場合
を除きバスへのアクセスを行なえない。その１つの場合
とは、調停装置がＦＲＡＭＥ＃信号を発行する装置と同
期してＧＮＴ＃信号を発行停止した場合である。この場
合、装置はトランザクションを継続することになる。そ
れ以外の場合では、装置はＡＤおよびＣ／ＢＥ＃信号を
３状態としなければならない。装置は１信号クロック内
で全てのバッファを無効として次のバス所有者との衝突
の可能性を回避する必要がある。
【００４８】バスの所有権がマスタ装置に保証された
後、マスタ装置が低電圧値に駆動することでＦＲＡＭＥ
＃信号を発行し、トランザクションの開始を示す。ＦＲ
ＡＭＥ＃信号が発行される第１のクロック端はアドレス
相であり、アドレスおよびバスコマンド符号がそのクロ
ック端でＡＤおよびＣ／ＢＥ＃信号により転送される。
次のクロック端は１つまたはそれ以上のデータ相の第１
を開始し、この間に、ＩＲＤＹ＃およびＴＲＤＹ＃両方
の信号がマスタ装置とターゲット装置それぞれにより発
行されるそれぞれのクロック端で、データはマスタ装置
とターゲット装置の間でＡＤ信号により転送される。マ
スタ装置またはターゲット装置いずれかがＩＲＤＹ＃お
よびＴＲＤＹ＃信号によりデータ相内に待機サイクルを
挿入することが出来る。
後、マスタ装置が低電圧値に駆動することでＦＲＡＭＥ
＃信号を発行し、トランザクションの開始を示す。ＦＲ
ＡＭＥ＃信号が発行される第１のクロック端はアドレス
相であり、アドレスおよびバスコマンド符号がそのクロ
ック端でＡＤおよびＣ／ＢＥ＃信号により転送される。
次のクロック端は１つまたはそれ以上のデータ相の第１
を開始し、この間に、ＩＲＤＹ＃およびＴＲＤＹ＃両方
の信号がマスタ装置とターゲット装置それぞれにより発
行されるそれぞれのクロック端で、データはマスタ装置
とターゲット装置の間でＡＤ信号により転送される。マ
スタ装置またはターゲット装置いずれかがＩＲＤＹ＃お
よびＴＲＤＹ＃信号によりデータ相内に待機サイクルを
挿入することが出来る。
【００４９】マスタ装置がさらに１つだけデータ転送だ
けを完了しようとするような時（これはアドレス相の直
後に発生する）、ＦＲＡＭＥ＃信号を発行停止し、ＩＲ
ＤＹ＃信号を発行してマスタ装置が準備完了しているこ
とを示す。ターゲット装置が最終データ転送を示した
後、ＴＲＤＹ＃信号を発行することにより、ＰＣＩバス
はＦＲＡＭ＃とＩＲＤＹ＃信号両方が発行停止された待
機状態に復帰する。
けを完了しようとするような時（これはアドレス相の直
後に発生する）、ＦＲＡＭＥ＃信号を発行停止し、ＩＲ
ＤＹ＃信号を発行してマスタ装置が準備完了しているこ
とを示す。ターゲット装置が最終データ転送を示した
後、ＴＲＤＹ＃信号を発行することにより、ＰＣＩバス
はＦＲＡＭ＃とＩＲＤＹ＃信号両方が発行停止された待
機状態に復帰する。
【００５０】バスの駆動と方向転換 １つ以上の装置によって駆動し得るような全ての信号で
方向転換サイクルが必要である。方向転換サイクルは１
つの装置が信号の駆動を停止し別の装置が開始した場合
の衝突を回避するために必要であり、少なくとも１クロ
ック間は継続しなければならない。これは互いの末尾を
示す２本の矢印として図３および図４のタイミング図に
図示してあるとおりである。方向転換サイクルは異なる
信号では異なる時刻に発生する。たとえば、ＩＲＤＹ
＃、ＴＲＤＹ＃、ＤＥＶＳＥＬ＃信号は方向転換サイク
ルとしてアドレス相を使用し、一方ＦＲＡＭＥ＃、Ｃ／
ＢＥ＃、ＡＤ信号はトランザクション間の待機サイクル
を方向転換サイクルとして使用する。待機サイクルはＦ
ＲＡＭＥ＃信号とＩＲＤＹ＃信号が発行停止されている
場合に発生する。
方向転換サイクルが必要である。方向転換サイクルは１
つの装置が信号の駆動を停止し別の装置が開始した場合
の衝突を回避するために必要であり、少なくとも１クロ
ック間は継続しなければならない。これは互いの末尾を
示す２本の矢印として図３および図４のタイミング図に
図示してあるとおりである。方向転換サイクルは異なる
信号では異なる時刻に発生する。たとえば、ＩＲＤＹ
＃、ＴＲＤＹ＃、ＤＥＶＳＥＬ＃信号は方向転換サイク
ルとしてアドレス相を使用し、一方ＦＲＡＭＥ＃、Ｃ／
ＢＥ＃、ＡＤ信号はトランザクション間の待機サイクル
を方向転換サイクルとして使用する。待機サイクルはＦ
ＲＡＭＥ＃信号とＩＲＤＹ＃信号が発行停止されている
場合に発生する。
【００５１】全てのＡＤ信号は、あらゆるアドレス相お
よびデータ相の間に安定な値となるように駆動する必要
がある。さらに、現在のデータ転送に関係しないＡＤ信
号のバイト線はバス上で物理的に安定な（すなわち意味
を持たない）データとして駆動しなければならない。こ
れの意図することは、転送に関係しないバイト線におけ
る入力バッファを閾値レベルで切り換えないように、よ
り一般的には高速準安定自由ラッチを容易に行なえるよ
うにすることである。バス切り換えの電力消費を最小限
に抑えるため、現在のバス相で使用していないバイト線
は直前のバス相に含まれているのと同じデータに駆動す
べきである。出力バッファはクロック間でそのデータを
取り込むため内蔵ラッチまたは動的フリップフロップを
有することが出来る。
よびデータ相の間に安定な値となるように駆動する必要
がある。さらに、現在のデータ転送に関係しないＡＤ信
号のバイト線はバス上で物理的に安定な（すなわち意味
を持たない）データとして駆動しなければならない。こ
れの意図することは、転送に関係しないバイト線におけ
る入力バッファを閾値レベルで切り換えないように、よ
り一般的には高速準安定自由ラッチを容易に行なえるよ
うにすることである。バス切り換えの電力消費を最小限
に抑えるため、現在のバス相で使用していないバイト線
は直前のバス相に含まれているのと同じデータに駆動す
べきである。出力バッファはクロック間でそのデータを
取り込むため内蔵ラッチまたは動的フリップフロップを
有することが出来る。
【００５２】読み込みトランザクション 図３はＰＣＩバス上の読み込みトランザクションを表わ
すタイミング図である。マスタ装置はバスの所有権を許
可された場合すなわちＧＮＴ＃信号を調停装置が発行し
た後、ＡＤおよびＣ／ＢＥ＃信号駆動回路をオンにしな
ければならない。読み込みトランザクションはＦＲＡＭ
Ｅ＃信号が最初に発行された時点で発生するアドレス相
から開始しクロック周期２で行なわれる。ＡＤ信号はタ
ーゲット装置のアドレスを含みＣ／ＢＥ＃信号はバスコ
マンドを含む。
すタイミング図である。マスタ装置はバスの所有権を許
可された場合すなわちＧＮＴ＃信号を調停装置が発行し
た後、ＡＤおよびＣ／ＢＥ＃信号駆動回路をオンにしな
ければならない。読み込みトランザクションはＦＲＡＭ
Ｅ＃信号が最初に発行された時点で発生するアドレス相
から開始しクロック周期２で行なわれる。ＡＤ信号はタ
ーゲット装置のアドレスを含みＣ／ＢＥ＃信号はバスコ
マンドを含む。
【００５３】方向転換サイクルは、マスタ装置がＡＤ信
号の駆動を停止しターゲット装置がＡＤ、ＴＲＤＹ＃、
ＤＥＶＳＥＬ＃信号の駆動を開始した時点で衝突を回避
するため、クロック周期３で発生する。これは図３のタ
イミング図において、それぞれの末尾を指し示す２本の
矢印として示してある。方向転換サイクルはクロック周
期３からクロック周期４まで続く。ターゲット装置は、
要求されたデータをＡＤ信号にある期間供給できない場
合であっても、現在のサイクルの選択されたターゲット
装置としてこの装置を指定するアドレスを復号したら直
ちにＡＤ信号駆動回路をクロック周期４でオンにしなけ
ればならない。これは、低速のターゲット装置からバス
上に要求されたデータの供給を待つためにバスが停止し
ている場合にＡＤ信号が浮動しないように保証するため
である。
号の駆動を停止しターゲット装置がＡＤ、ＴＲＤＹ＃、
ＤＥＶＳＥＬ＃信号の駆動を開始した時点で衝突を回避
するため、クロック周期３で発生する。これは図３のタ
イミング図において、それぞれの末尾を指し示す２本の
矢印として示してある。方向転換サイクルはクロック周
期３からクロック周期４まで続く。ターゲット装置は、
要求されたデータをＡＤ信号にある期間供給できない場
合であっても、現在のサイクルの選択されたターゲット
装置としてこの装置を指定するアドレスを復号したら直
ちにＡＤ信号駆動回路をクロック周期４でオンにしなけ
ればならない。これは、低速のターゲット装置からバス
上に要求されたデータの供給を待つためにバスが停止し
ている場合にＡＤ信号が浮動しないように保証するため
である。
【００５４】ターゲット装置が有効データを提供できる
のは、ＴＲＤＹ＃信号経由でターゲット装置が実行する
ため、もっとも速いものでクロック周期９である。デー
タ相の間、Ｃ／ＢＥ＃信号はどのバイト線が現在のデー
タ相に関係しているかを示す。Ｃ／ＢＥ＃信号バッファ
はデータが転送されたか否かとは無関係に、浮動しない
ようにオンにしたままでなければならない。
のは、ＴＲＤＹ＃信号経由でターゲット装置が実行する
ため、もっとも速いものでクロック周期９である。デー
タ相の間、Ｃ／ＢＥ＃信号はどのバイト線が現在のデー
タ相に関係しているかを示す。Ｃ／ＢＥ＃信号バッファ
はデータが転送されたか否かとは無関係に、浮動しない
ようにオンにしたままでなければならない。
【００５５】データが転送されるとデータ相が終了し、
ＩＲＤＹ＃信号とＴＲＤＹ＃信号両方が同一クロック端
で発行された場合に発生する。いずれかの信号が発行停
止された場合、待機サイクルを挿入しデータ転送は行な
われない。図に示してあるように、データがクロック端
１０、１２、１４でうまく転送されており、待機サイク
ルはクロック端１１、１３に挿入されている。第１のデ
ータ相は読み込みトランザクションの最小時間、すなわ
ちクロック端９からクロック端１０までで完了する。第
２のデータ相はクロック端１１から延在しているが、こ
れはＴＲＤＹ＃信号がターゲット装置により発行停止さ
れ待機サイクルを強制的に挿入しているためである。最
後のデータ相はクロック端１３に延在しているが、これ
はＩＲＤＹ＃信号がマスタ装置により発行停止され待機
周期を強制的に挿入しているためである。
ＩＲＤＹ＃信号とＴＲＤＹ＃信号両方が同一クロック端
で発行された場合に発生する。いずれかの信号が発行停
止された場合、待機サイクルを挿入しデータ転送は行な
われない。図に示してあるように、データがクロック端
１０、１２、１４でうまく転送されており、待機サイク
ルはクロック端１１、１３に挿入されている。第１のデ
ータ相は読み込みトランザクションの最小時間、すなわ
ちクロック端９からクロック端１０までで完了する。第
２のデータ相はクロック端１１から延在しているが、こ
れはＴＲＤＹ＃信号がターゲット装置により発行停止さ
れ待機サイクルを強制的に挿入しているためである。最
後のデータ相はクロック端１３に延在しているが、これ
はＩＲＤＹ＃信号がマスタ装置により発行停止され待機
周期を強制的に挿入しているためである。
【００５６】マスタ装置はクロック端１４で次のデータ
相が最後であるとわかる。しかし、マスタ装置はＩＲＤ
Ｙ＃信号がクロック端１３で発行停止された場合最終転
送を完了する準備が完了していないのでＦＲＡＭＥ＃信
号は発行されたままとなる。ＩＲＤＹ＃信号がクロック
端１４で発行された場合のみＦＲＡＭＥ＃信号を発行停
止でき、これはクロック端１４で発生する。
相が最後であるとわかる。しかし、マスタ装置はＩＲＤ
Ｙ＃信号がクロック端１３で発行停止された場合最終転
送を完了する準備が完了していないのでＦＲＡＭＥ＃信
号は発行されたままとなる。ＩＲＤＹ＃信号がクロック
端１４で発行された場合のみＦＲＡＭＥ＃信号を発行停
止でき、これはクロック端１４で発生する。
【００５７】書き込みトランザクション 図４はＰＣＩバス上のトランザクションを示すタイミン
グ図である。マスタ装置はバスの所有権を許可された場
合すなわちＧＮＴ＃信号が調停装置から発行された場合
ＡＤおよびＣ／ＢＥ＃信号駆動回路をオンにしなければ
ならない。書き込みトランザクションはアドレス相から
始まり、ＦＲＡＭＥ＃信号がクロック端８で最初の発行
された時点で発生し、この時刻にＡＤ信号はターゲット
装置のアドレスを含み、またＣ／ＢＥ＃信号はバスコマ
ンドを含んでいる。書き込みトランザクションは読み込
みトランザクションと類似しているが、マスタ装置がＡ
ＤおよびＣ／ＢＥ＃信号をトランザクション全体にわた
って駆動するため方向転換サイクルがアドレス相の後で
必要でない点が異なっている。
グ図である。マスタ装置はバスの所有権を許可された場
合すなわちＧＮＴ＃信号が調停装置から発行された場合
ＡＤおよびＣ／ＢＥ＃信号駆動回路をオンにしなければ
ならない。書き込みトランザクションはアドレス相から
始まり、ＦＲＡＭＥ＃信号がクロック端８で最初の発行
された時点で発生し、この時刻にＡＤ信号はターゲット
装置のアドレスを含み、またＣ／ＢＥ＃信号はバスコマ
ンドを含んでいる。書き込みトランザクションは読み込
みトランザクションと類似しているが、マスタ装置がＡ
ＤおよびＣ／ＢＥ＃信号をトランザクション全体にわた
って駆動するため方向転換サイクルがアドレス相の後で
必要でない点が異なっている。
【００５８】データ相は読み込みトランザクションと同
様に機能する。第１と第２のデータ相は待機サイクルな
しで完了する。しかし、第３のデータ相はターゲット装
置が挿入した３個の待機サイクルを有している。両方の
装置がクロック端１１で待機サイクルを挿入しターゲッ
ト装置がクロック端１２、１３で待機サイクルを挿入す
る。
様に機能する。第１と第２のデータ相は待機サイクルな
しで完了する。しかし、第３のデータ相はターゲット装
置が挿入した３個の待機サイクルを有している。両方の
装置がクロック端１１で待機サイクルを挿入しターゲッ
ト装置がクロック端１２、１３で待機サイクルを挿入す
る。
【００５９】ＩＲＤＹ＃信号はＦＲＡＭＥ＃信号が発行
停止し最終データ相を表わす場合に発行する必要があ
る。ＩＲＤＹ＃信号が発行停止されるのでデータ転送は
クロック端１１でマスタ装置により遅延を受ける。これ
によりマスタ装置はデータを遅延することが出来るが、
ＡＤ信号のバイト・イネーブルを遅延することは出来な
い。最終データ相はクロック端１２でマスタ装置から送
出されるが、クロック端１４まで完了しない。
停止し最終データ相を表わす場合に発行する必要があ
る。ＩＲＤＹ＃信号が発行停止されるのでデータ転送は
クロック端１１でマスタ装置により遅延を受ける。これ
によりマスタ装置はデータを遅延することが出来るが、
ＡＤ信号のバイト・イネーブルを遅延することは出来な
い。最終データ相はクロック端１２でマスタ装置から送
出されるが、クロック端１４まで完了しない。
【００６０】トランザクションの完了 トランザクションの完了はマスタ装置またはターゲット
装置どちらが起動してもよい。実際にどちらかが一方的
にトランザクションを停止しないと、マスタ装置が最終
的に制御を取得して、どのような原因で集結したとして
も全てのトランザクションを順序だって体系的な結果に
導く。ＦＲＡＭＥ＃信号とＩＲＤＹ＃信号がどちらも発
行停止すると全トランザクションが終了し、これにより
待機サイクルとなる。
装置どちらが起動してもよい。実際にどちらかが一方的
にトランザクションを停止しないと、マスタ装置が最終
的に制御を取得して、どのような原因で集結したとして
も全てのトランザクションを順序だって体系的な結果に
導く。ＦＲＡＭＥ＃信号とＩＲＤＹ＃信号がどちらも発
行停止すると全トランザクションが終了し、これにより
待機サイクルとなる。
【００６１】トランザクション中に調停が行なわれたた
め、調停装置は現在のトランザクションの終了前にＧＮ
Ｔ＃信号を次に選択した装置に発行する。次に選択され
た装置はトランザクション終了を表わすＦＲＡＭＥ＃信
号とＩＲＤＹ＃信号の発行停止まで待機する。この時点
で、次に選択された装置はＡＤおよびＣ／ＢＥ＃バッフ
ァをオンにして、バスが浮動しないように保証しなけれ
ばならない。つまり、ＧＮＴ＃信号は単一トランザクシ
ョンに限って装置にバスへのアクセスを提供する。装置
が別のトランザクションでバスにさらなるアクセスを希
望する場合、ＲＥＱ＃信号の発行を継続して調停装置に
再度サービスを要求する。
め、調停装置は現在のトランザクションの終了前にＧＮ
Ｔ＃信号を次に選択した装置に発行する。次に選択され
た装置はトランザクション終了を表わすＦＲＡＭＥ＃信
号とＩＲＤＹ＃信号の発行停止まで待機する。この時点
で、次に選択された装置はＡＤおよびＣ／ＢＥ＃バッフ
ァをオンにして、バスが浮動しないように保証しなけれ
ばならない。つまり、ＧＮＴ＃信号は単一トランザクシ
ョンに限って装置にバスへのアクセスを提供する。装置
が別のトランザクションでバスにさらなるアクセスを希
望する場合、ＲＥＱ＃信号の発行を継続して調停装置に
再度サービスを要求する。
【００６２】ＰＣＩポートトラＭＢＵＳポートを有する
多ポートプロセッサ 図５から図８は多ポートプロセッサ構造においてＰＣＩ
バスとＲＡＭＢＵＳチャネルを用いる設定の幾つかの実
施例である。この構成例が何らかの特定の構造上の制約
を伴うことを意図していないことは当業者には理解され
よう。
多ポートプロセッサ 図５から図８は多ポートプロセッサ構造においてＰＣＩ
バスとＲＡＭＢＵＳチャネルを用いる設定の幾つかの実
施例である。この構成例が何らかの特定の構造上の制約
を伴うことを意図していないことは当業者には理解され
よう。
【００６３】ＰＣＩ使用は処理装置と周辺装置を［結合
論理］なしに結合する能力、およびその帯域幅たとえば
３２ビット・モードでは毎秒１３２メガバイトまたは６
４ビット・モードでは毎秒２６４メガバイトを考えると
主要なバス規格となり得るものである。さらに、ＲＡＭ
ＢＵＳチャネル仕様はたとえばピーク時に毎秒５００メ
ガバイトの帯域幅とピン数が少なく電圧信号が小さいこ
とによる低コスト性から、主要なメモリ・インタフェー
ス規格に進化すると思われる。これらを組み合わせた場
合、ＰＣＩバスとＲＡＭＢＵＳチャネルは比類無い価格
／性能比の利点を提供する。
論理］なしに結合する能力、およびその帯域幅たとえば
３２ビット・モードでは毎秒１３２メガバイトまたは６
４ビット・モードでは毎秒２６４メガバイトを考えると
主要なバス規格となり得るものである。さらに、ＲＡＭ
ＢＵＳチャネル仕様はたとえばピーク時に毎秒５００メ
ガバイトの帯域幅とピン数が少なく電圧信号が小さいこ
とによる低コスト性から、主要なメモリ・インタフェー
ス規格に進化すると思われる。これらを組み合わせた場
合、ＰＣＩバスとＲＡＭＢＵＳチャネルは比類無い価格
／性能比の利点を提供する。
【００６４】図５ではＰＣＩバス３８とＲＡＭＢＵＳチ
ャネル４０に接続した２ポート・プロセッサ３６が図示
してある。プロセッサ３６はＰＣＩバス３８へのアクセ
スのためにＣＰＵ／ＰＣＩブリッジ４４へ結合したＣＰ
Ｕ／ＦＰＵ４２を含む。ＣＰＵ／ＦＰＵ４２はＲＡＭＢ
ＵＳ制御装置４８へのアクセスのためにＣＰＵ／メモリ
ブリッジ４６へも結合している。ＲＡＭＢＵＳ制御装置
４８はＲＡＭＢＵＳ４０を経由してＲＡＭＢＵＳメモリ
５０へのアクセスを提供する。ＲＡＭＢＵＳメモリ５０
はシステムの主メモリ・アレイを実現するために使用す
る。ＲＡＭＢＵＳメモリ５０は処理装置３６に直接的に
接続しているので、ＰＣＩバス３８装置が主メモリ５０
を直接アクセスするための外部メモリ制御装置や外部経
路は存在しない。ＲＡＭＢＵＳ制御装置４８はＰＣＩバ
ス３８からのアクセスのためＰＣＩ／メモリブリッジ５
２に結合している。多数のことなる周辺装置もＰＣＩバ
ス３８に接続しており、これには、ＬＡＮインタフェー
ス５４、ＳＣＳＩ５６、フレームバッファ６０を有する
グラフィックス・カード５８、基本Ｉ／Ｏ装置６４、拡
張スロット６６、および拡張スロット６８へＭＣＡバス
７０経由によるアクセスのためのＭＣＡインタフェース
論理回路６２を含む。このような多ポートプロセッサ設
計では高水準の集積度の可能性ならびに全回路を安価な
プラスチック・パッケージに収容する可能性を提供し、
これにより高性能かつ安価なシステムが提供される。
ャネル４０に接続した２ポート・プロセッサ３６が図示
してある。プロセッサ３６はＰＣＩバス３８へのアクセ
スのためにＣＰＵ／ＰＣＩブリッジ４４へ結合したＣＰ
Ｕ／ＦＰＵ４２を含む。ＣＰＵ／ＦＰＵ４２はＲＡＭＢ
ＵＳ制御装置４８へのアクセスのためにＣＰＵ／メモリ
ブリッジ４６へも結合している。ＲＡＭＢＵＳ制御装置
４８はＲＡＭＢＵＳ４０を経由してＲＡＭＢＵＳメモリ
５０へのアクセスを提供する。ＲＡＭＢＵＳメモリ５０
はシステムの主メモリ・アレイを実現するために使用す
る。ＲＡＭＢＵＳメモリ５０は処理装置３６に直接的に
接続しているので、ＰＣＩバス３８装置が主メモリ５０
を直接アクセスするための外部メモリ制御装置や外部経
路は存在しない。ＲＡＭＢＵＳ制御装置４８はＰＣＩバ
ス３８からのアクセスのためＰＣＩ／メモリブリッジ５
２に結合している。多数のことなる周辺装置もＰＣＩバ
ス３８に接続しており、これには、ＬＡＮインタフェー
ス５４、ＳＣＳＩ５６、フレームバッファ６０を有する
グラフィックス・カード５８、基本Ｉ／Ｏ装置６４、拡
張スロット６６、および拡張スロット６８へＭＣＡバス
７０経由によるアクセスのためのＭＣＡインタフェース
論理回路６２を含む。このような多ポートプロセッサ設
計では高水準の集積度の可能性ならびに全回路を安価な
プラスチック・パッケージに収容する可能性を提供し、
これにより高性能かつ安価なシステムが提供される。
【００６５】図６はＰＣＩバス７４およびＲＡＭＢＵＳ
メモリ７０へ結合した２ポートＣＰＵ７２、ならびにＰ
ＣＩバス７４およびＲＡＭＢＵＳメモリ８０へ結合した
２ポートＤＳＰ７８を図示している。ＤＳＰ７８はリア
ルタイム・データ保存用にＲＡＭＢＵＳメモリ８０を使
用し、これによりＤＳＰ７８はＣＰＵ７２に結合したＲ
ＡＭＢＵＳメモリ７０上で帯域幅の低下を引き起こすこ
となくＣＰＵ７２から独立して動作することが出来る。
多数のことなる周辺装置もＰＣＩバス７４に結合してお
り、これにはＬＡＮインタフェース８２、ＳＣＳＩ８
４、フレームバッファを有するグラフィックス・カード
８６、基本Ｉ／Ｏ装置９２、拡張スロット９４、拡張ス
ロット９６へＭＣＡバス９８経由でアクセスするための
ＭＣＡインタフェース論理回路９０を含む。このような
多ポート・プロセッサ設計はマルチメディア機能、ファ
クシミリ、モデム、その他をＰＣならびにワークステー
ション・プラットホームへ安価に付加する可能性を提供
する。
メモリ７０へ結合した２ポートＣＰＵ７２、ならびにＰ
ＣＩバス７４およびＲＡＭＢＵＳメモリ８０へ結合した
２ポートＤＳＰ７８を図示している。ＤＳＰ７８はリア
ルタイム・データ保存用にＲＡＭＢＵＳメモリ８０を使
用し、これによりＤＳＰ７８はＣＰＵ７２に結合したＲ
ＡＭＢＵＳメモリ７０上で帯域幅の低下を引き起こすこ
となくＣＰＵ７２から独立して動作することが出来る。
多数のことなる周辺装置もＰＣＩバス７４に結合してお
り、これにはＬＡＮインタフェース８２、ＳＣＳＩ８
４、フレームバッファを有するグラフィックス・カード
８６、基本Ｉ／Ｏ装置９２、拡張スロット９４、拡張ス
ロット９６へＭＣＡバス９８経由でアクセスするための
ＭＣＡインタフェース論理回路９０を含む。このような
多ポート・プロセッサ設計はマルチメディア機能、ファ
クシミリ、モデム、その他をＰＣならびにワークステー
ション・プラットホームへ安価に付加する可能性を提供
する。
【００６６】図７はＰＣＩバス１０４に接続した３ポー
トＦＤＤＩサブシステム１００および３ポートＳＣＳＩ
サブシステム１０２を示す。ＦＤＤＩサブシステム１０
０はＲＡＭＢＵＳチャネル１０８経由でメモリ・アレイ
に結合したプロセッサを含む。ＳＣＳＩサブシステム１
０２もＲＡＭＢＵＳチャネル１１２経由でメモリ・アレ
イ１１０に結合したプロセッサを含む。メモリ・アレイ
１０６と１１０はインテリジェント型Ｉ／Ｏコプロセッ
サ用のスクラッチ・パッド・データ保存、およびその他
の周辺装置たとえば卵巣受信バッファ、ディスクキャッ
シュなどのためのデータバッファとして利用できる。３
ポートであっても、ＰＣＩバス１０４とＲＡＭＢＵＳチ
ャネル１０８、１１２のピン効率がよいため該装置をピ
ン数の少ないプラスチック・パッケージで実現可能であ
る。さらに、図７では単一ポートＣＰＵ／キャッシュ／
主メモリ・サブシステム１１４、フレームバッファ１１
８付きの単一ポート・グラフィックス・カード１１６、
基本Ｉ／Ｏ装置１２２、拡張スロット１２４、拡張スロ
ット１２６へＭＣＡバス１２８経由でアクセスするため
のＭＣＡインタフェース論理回路１２０を含む。
トＦＤＤＩサブシステム１００および３ポートＳＣＳＩ
サブシステム１０２を示す。ＦＤＤＩサブシステム１０
０はＲＡＭＢＵＳチャネル１０８経由でメモリ・アレイ
に結合したプロセッサを含む。ＳＣＳＩサブシステム１
０２もＲＡＭＢＵＳチャネル１１２経由でメモリ・アレ
イ１１０に結合したプロセッサを含む。メモリ・アレイ
１０６と１１０はインテリジェント型Ｉ／Ｏコプロセッ
サ用のスクラッチ・パッド・データ保存、およびその他
の周辺装置たとえば卵巣受信バッファ、ディスクキャッ
シュなどのためのデータバッファとして利用できる。３
ポートであっても、ＰＣＩバス１０４とＲＡＭＢＵＳチ
ャネル１０８、１１２のピン効率がよいため該装置をピ
ン数の少ないプラスチック・パッケージで実現可能であ
る。さらに、図７では単一ポートＣＰＵ／キャッシュ／
主メモリ・サブシステム１１４、フレームバッファ１１
８付きの単一ポート・グラフィックス・カード１１６、
基本Ｉ／Ｏ装置１２２、拡張スロット１２４、拡張スロ
ット１２６へＭＣＡバス１２８経由でアクセスするため
のＭＣＡインタフェース論理回路１２０を含む。
【００６７】図８はＰＣＩバス１３２に結合した３ポー
ト・サブシステムを図示してある。サブシステム１３０
はＲＡＭＢＵＳチャネル１４２と１４４経由で各々メモ
リ・アレイ１３８と１４０に結合したグラフィックス・
コプロセッサ１３４とビデオ制御装置１３６を含む。メ
モリ・アレイ１３８と１４０はそれぞれコプロセッサ１
３４と制御装置１３６のコード／データ保存とフレーム
バッファとして使用できる。独立したフレームバッファ
１４０のため制御装置が画面書き換えのためにフレーム
バッファ１４０からデータを取り込む間にコプロセッサ
１３４はデータ保存装置１３８へアクセスできることに
なる。さらに、図８では単一ポートＣＰＵ／キャッシュ
／主メモリ・サブシステム１４６、単一ポートＳＣＳＩ
インタフェース１５０、基本Ｉ／Ｏ装置１５４、拡張ス
ロット１５６、拡張スロット１５８へＭＣＡバス１６０
経由でアクセスするためのＭＣＡインタフェース論理回
路１５２を含む。
ト・サブシステムを図示してある。サブシステム１３０
はＲＡＭＢＵＳチャネル１４２と１４４経由で各々メモ
リ・アレイ１３８と１４０に結合したグラフィックス・
コプロセッサ１３４とビデオ制御装置１３６を含む。メ
モリ・アレイ１３８と１４０はそれぞれコプロセッサ１
３４と制御装置１３６のコード／データ保存とフレーム
バッファとして使用できる。独立したフレームバッファ
１４０のため制御装置が画面書き換えのためにフレーム
バッファ１４０からデータを取り込む間にコプロセッサ
１３４はデータ保存装置１３８へアクセスできることに
なる。さらに、図８では単一ポートＣＰＵ／キャッシュ
／主メモリ・サブシステム１４６、単一ポートＳＣＳＩ
インタフェース１５０、基本Ｉ／Ｏ装置１５４、拡張ス
ロット１５６、拡張スロット１５８へＭＣＡバス１６０
経由でアクセスするためのＭＣＡインタフェース論理回
路１５２を含む。
【００６８】理解されるように、ＰＣＩバスおよびらＭ
ＢＵＳチャネルの仕様はＰＣまたはワークステーション
の構成に独自の可能性を生成する。再度問われる問題は
統合水準が高くコストが低い高性能でピン効率の良いバ
スを用い同時多ポート構造を実現する能力である。これ
らの構成例が何らかの特定の構造上の制約を伴うことを
意図していないことは当業者には理解されよう。
ＢＵＳチャネルの仕様はＰＣまたはワークステーション
の構成に独自の可能性を生成する。再度問われる問題は
統合水準が高くコストが低い高性能でピン効率の良いバ
スを用い同時多ポート構造を実現する能力である。これ
らの構成例が何らかの特定の構造上の制約を伴うことを
意図していないことは当業者には理解されよう。
【００６９】結論 要約すると、プロセッサ、周辺装置およびメモリの部材
レベルでの相互接続としてＰＣＩバスを説明してきた。
この相互接続はＩ／Ｏ装置用にＰＣＩバスまた主または
２次メモリ用にＲＡＭＢＵＳチャネルを使用する２ポー
トプロセッサ構成に好適である。ＰＣＩバスはあらゆる
時点において、衝突防止に必要な方向転換クロックを除
き、バスがこれに接続した何らかの装置により論理値１
または０に能動的に駆動されることを保証する手順を含
む。バスに接続した全ての装置が仕様に準拠している限
り、バスは長時間にわたり浮動状態に取り残されること
はなく、従ってシステム設計者はその他のバスで通常な
ら必要とされるプルアップ抵抗を排除することが出来
る。
レベルでの相互接続としてＰＣＩバスを説明してきた。
この相互接続はＩ／Ｏ装置用にＰＣＩバスまた主または
２次メモリ用にＲＡＭＢＵＳチャネルを使用する２ポー
トプロセッサ構成に好適である。ＰＣＩバスはあらゆる
時点において、衝突防止に必要な方向転換クロックを除
き、バスがこれに接続した何らかの装置により論理値１
または０に能動的に駆動されることを保証する手順を含
む。バスに接続した全ての装置が仕様に準拠している限
り、バスは長時間にわたり浮動状態に取り残されること
はなく、従ってシステム設計者はその他のバスで通常な
ら必要とされるプルアップ抵抗を排除することが出来
る。
【００７０】本発明の好適実施例についての前述の説明
は図示および説明のみを目的として示した。前述の説明
は余すところ無く説明するまたは本発明を開示した通り
の形態に制限することを意図するものではない。本開示
の教示に従い多くの変更ならびに変化が可能である。た
とえば、以下に本発明を実現する上での幾つかの代替案
を説明する。
は図示および説明のみを目的として示した。前述の説明
は余すところ無く説明するまたは本発明を開示した通り
の形態に制限することを意図するものではない。本開示
の教示に従い多くの変更ならびに変化が可能である。た
とえば、以下に本発明を実現する上での幾つかの代替案
を説明する。
【００７１】本発明が異なる構成の装置および部材から
なるシステムに適用可能であることは当業者には理解さ
れよう。本明細書で言及した装置および部材の構成の例
は図示を唯一の目的としたものであり余すところ無く説
明するまたは本発明を開示した通りの形態に制限するこ
とを意図するものではない。
なるシステムに適用可能であることは当業者には理解さ
れよう。本明細書で言及した装置および部材の構成の例
は図示を唯一の目的としたものであり余すところ無く説
明するまたは本発明を開示した通りの形態に制限するこ
とを意図するものではない。
【００７２】本発明はピン数が異なり信号定義の異なる
バスに適用可能であることは当業者には理解されよう。
本明細書で言及したピン数および信号定義は図示を唯一
の目的としたものであり余すところ無く説明するまたは
本発明を開示した通りの形態に制限することを意図する
ものではない。
バスに適用可能であることは当業者には理解されよう。
本明細書で言及したピン数および信号定義は図示を唯一
の目的としたものであり余すところ無く説明するまたは
本発明を開示した通りの形態に制限することを意図する
ものではない。
【００７３】本発明は異なった機能シーケンスを有する
トランザクションを含め異なるトランザクション形式の
バスに適用可能であることは当業者には理解されよう。
本明細書において言及したトランザクションは図示を唯
一の目的としており余すところ無く説明するまたは本発
明を開示した通りの形態に制限することを意図したもの
ではない。
トランザクションを含め異なるトランザクション形式の
バスに適用可能であることは当業者には理解されよう。
本明細書において言及したトランザクションは図示を唯
一の目的としており余すところ無く説明するまたは本発
明を開示した通りの形態に制限することを意図したもの
ではない。
【００７４】
【発明の効果】本発明は第１のポートがＰＣＩバスとイ
ンタフェースし第２のポートがＲＡＭＢＵＳチャネルと
インタフェースするような２重ポート・プロセッサアー
キテクチャを提供する。
ンタフェースし第２のポートがＲＡＭＢＵＳチャネルと
インタフェースするような２重ポート・プロセッサアー
キテクチャを提供する。
【図１】ＰＣＩバスを用いる構成の実施例のブロック図
である。
である。
【図２】本発明によるＰＣＩバスの信号定義を示す。
【図３】ＰＣＩバス上の読み込みトランザクションを表
わすタイミング図である。
わすタイミング図である。
【図４】ＰＣＩバス上の書き込みトランザクションを表
わすタイミング図である。
わすタイミング図である。
【図５】多ポートプロセッサアーキテクチャにおいてＰ
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキ
テクチャの実施例を示す。
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキ
テクチャの実施例を示す。
【図６】多ポートプロセッサアーキテクチャにおいてＰ
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキ
テクチャの実施例を示す。
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキ
テクチャの実施例を示す。
【図７】多ポートプロセッサアーキテクチャにおいてＰ
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキ
テクチャの実施例を示す。
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキ
テクチャの実施例を示す。
【図８】多ポートプロセッサアーキテクチャにおいてＰ
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキ
テクチャの実施例を示す。
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキ
テクチャの実施例を示す。
１０ ＰＣＩバス １２ プロセッサ １４ オーディオボード １６ ビデオボード ２０ モニタ １８ ビデオグラフィックス制御装置 ２２ ＳＣＳＩ周辺装置 ２４ ＬＡＮインタフェース ２６ その他のＩ／Ｏ装置 ２８ ブリッジ・インタフェース論理回路 ３２ 拡張Ｉ／Ｏボード ３４ 拡張Ｉ／Ｏボード ３０ 標準拡張バス ３６ ２ポート・プロセッサ ３８ ＰＣＩバス ４０ ＲＡＭＢＵＳ ４２ ＣＰＵ／ＦＰＵ ４４ ＣＰＵ／ＦＰＵブリッジ ４６ ＣＰＵ／メモリブリッジ ４８ ＲＡＭＢＵＳ制御装置 ５０ ＲＡＭＢＵＳメモリ ５２ ＰＣＩ／メモリブリッジ ５４ ＬＡＮインタフェース ５６ ＳＣＳＩ ５８ グラフィックス・カード ６０ フレームバッファ ６２ ＭＣＡインタフェース論理回路 ６４ 基本Ｉ／Ｏ装置 ６６ 拡張スロット ６８ ＭＣＡバス拡張スロット ７０ ＭＣＡバス ７２ ２ポートＣＰＵ ７４ ＰＣＩバス ７６ ＲＡＭＢＵＳメモリ ７８ ２ポートＤＳＰ ８０ ＲＡＭＢＵＳメモリ ８２ ＬＡＮインタフェース ８４ ＳＣＳＩ ８６ グラフィックス・カード ８８ フレームバッファ ９０ ＭＣＡインタフェース論理回路 ９２ 基本Ｉ／Ｏ装置 ９４ 拡張スロット９６ ＭＣＡバス拡張スロット ９８ ＭＣＡバス １００ ３ポートＦＤＤＩサブシステム １０２ ３ポートＳＣＳＩサブシステム １０４ ＰＣＩバス １０６ メモリ・アレイ １０８ ＲＡＭＢＵＳチャネル １１０ メモリ・アレイ １１２ ＲＡＭＢＵＳチャネル １１４ 単一ポートＣＰＵ／キャッシュ／主メモリ・サ
ブシステム １１６ 単一ポート・グラフィックス・カード １１８ フレームバッファ １２０ ＭＣＡインタフェース論理回路 １２２ 基本Ｉ／Ｏ装置 １２４ 拡張スロット １２６ 拡張スロット １２８ ＭＣＡバス １３０ ３ポート・サブシステム １３２ ＰＣＩバス １３４ グラフィックス・コプロセッサ １３６ ビデオ制御装置 １３８ メモリ・アレイ １４０ メモリ・アレイ １４２ ＲＡＭＢＵＳチャネル １４４ ＲＡＭＢＵＳチャネル １４６ 単一ポートＣＰＵ／キャッシュ／主メモリ・サ
ブシステム １５０ 単一ポートＳＣＳＩインタフェース １５２ インタフェース論理回路 １５４ 基本Ｉ／Ｏ装置 １５６ 拡張スロット １５８ 拡張スロット １６０ ＭＣＡバス
ブシステム １１６ 単一ポート・グラフィックス・カード １１８ フレームバッファ １２０ ＭＣＡインタフェース論理回路 １２２ 基本Ｉ／Ｏ装置 １２４ 拡張スロット １２６ 拡張スロット １２８ ＭＣＡバス １３０ ３ポート・サブシステム １３２ ＰＣＩバス １３４ グラフィックス・コプロセッサ １３６ ビデオ制御装置 １３８ メモリ・アレイ １４０ メモリ・アレイ １４２ ＲＡＭＢＵＳチャネル １４４ ＲＡＭＢＵＳチャネル １４６ 単一ポートＣＰＵ／キャッシュ／主メモリ・サ
ブシステム １５０ 単一ポートＳＣＳＩインタフェース １５２ インタフェース論理回路 １５４ 基本Ｉ／Ｏ装置 １５６ 拡張スロット １５８ 拡張スロット １６０ ＭＣＡバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ エイ．ウォールラス アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、フェアファックス ロー ド 205 (72)発明者 ジェフ エイ．ホーキー アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、バッキンガム ロード 210 (72)発明者 ジム ディー．パイク アメリカ合衆国 29607 サウス カロラ イナ、グリーンヴィル、クロス ヤード 28
Claims (1)
- 【請求項１】 （ａ）第１と第２のポートを有するプロ
セッサと、 （ｂ）前記プロセッサの前記第１のポートおよびメモリ
・アレイへ接続し、これらの間で電気信号を通信するた
めのＲＡＭＵＢＵＳ（ランダムアクセス・メモリ・バ
ス）チャネルと、 （ｃ）前記プロセッサの前記第２のポートおよび１つま
たはそれ以上の電子装置へ接続し、これらの間で電気信
号を通信するためのＰＣＩ（周辺機器相互接続）バスを
含むことを特徴とするコンピュータ・システム。
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0605170A1 (en) | 1994-07-06 |
| US5392407A (en) | 1995-02-21 |
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