JPH06231073A - 周辺装置相互接続ポートならびにrambusポートを備えた多ポート処理装置 - Google Patents
周辺装置相互接続ポートならびにrambusポートを備えた多ポート処理装置Info
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- JPH06231073A JPH06231073A JP5342704A JP34270493A JPH06231073A JP H06231073 A JPH06231073 A JP H06231073A JP 5342704 A JP5342704 A JP 5342704A JP 34270493 A JP34270493 A JP 34270493A JP H06231073 A JPH06231073 A JP H06231073A
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Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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Abstract
(57)【要約】
【目的】 第1のポートがPCIバスとインタフェース
し第2のポートがRAMBUSチャネルとインタフェー
スするようになした2重ポート・プロセッサ構造を提供
する。 【構成】 本発明のコンピュータ・システムは第1と第
2のポートを有するプロセッサと、前記プロセッサの前
記第1のポートおよびメモリ・アレイへ接続し、これら
の間で電気信号を通信するためのRAMUBUS(ラン
ダムアクセス・メモリ・バス)チャネルと、前記プロセ
ッサの前記第2のポートおよび1つまたはそれ以上の電
子装置へ接続し、これらの間で電気信号を通信するため
のPCI(周辺機器相互接続)バスとを備える。
し第2のポートがRAMBUSチャネルとインタフェー
スするようになした2重ポート・プロセッサ構造を提供
する。 【構成】 本発明のコンピュータ・システムは第1と第
2のポートを有するプロセッサと、前記プロセッサの前
記第1のポートおよびメモリ・アレイへ接続し、これら
の間で電気信号を通信するためのRAMUBUS(ラン
ダムアクセス・メモリ・バス)チャネルと、前記プロセ
ッサの前記第2のポートおよび1つまたはそれ以上の電
子装置へ接続し、これらの間で電気信号を通信するため
のPCI(周辺機器相互接続)バスとを備える。
Description
【0001】
【産業上の利用分野】本発明は一般にコンピュータ装置
の入力/出力(I/O)デバイス・インタフェースに関
し、より特定すれば、コンピュータI/Oバスに関す
る。
の入力/出力(I/O)デバイス・インタフェースに関
し、より特定すれば、コンピュータI/Oバスに関す
る。
【0002】
【従来の技術】通信インタフェースまたは入出力バスは
別個の装置、たとえばプロセッサ、メモリ、周辺装置な
どを相互接続するためにコンピュータ・システム内で一
般に使用される。標準規格化したインタフェース、たと
えばISA、EISA、MCA(マイクロチャネル・ア
ーキテクチャ・バス)などが、コンピュータシステム内
で旧くから使用され、異なるプラットホーム間でまた異
なるプロセッサ世代間で共通したI/O基板インタフェ
ースを提供してきた。しかしこれらのインタフェースに
関して多数の問題が存在している。
別個の装置、たとえばプロセッサ、メモリ、周辺装置な
どを相互接続するためにコンピュータ・システム内で一
般に使用される。標準規格化したインタフェース、たと
えばISA、EISA、MCA(マイクロチャネル・ア
ーキテクチャ・バス)などが、コンピュータシステム内
で旧くから使用され、異なるプラットホーム間でまた異
なるプロセッサ世代間で共通したI/O基板インタフェ
ースを提供してきた。しかしこれらのインタフェースに
関して多数の問題が存在している。
【0003】これらの従来技術のインタフェースにおけ
る重要な問題はコストについてである。多くの性能重視
の周辺装置がマザーボード(本体基板)上に移行しつつ
あり、プロセッサに近付くことの性能面での利点と最短
相互接続距離だけではなく、高度な集積によるコストお
よび空間占有面での利点にも貢献している。しかし、得
られるコストと占有空間の節約との完全な統合は、標準
的な部材間の相互接続および各種のプロセッサや周辺装
置をバスに接続するための「接続論理」の欠如により障
害されている。
る重要な問題はコストについてである。多くの性能重視
の周辺装置がマザーボード(本体基板)上に移行しつつ
あり、プロセッサに近付くことの性能面での利点と最短
相互接続距離だけではなく、高度な集積によるコストお
よび空間占有面での利点にも貢献している。しかし、得
られるコストと占有空間の節約との完全な統合は、標準
的な部材間の相互接続および各種のプロセッサや周辺装
置をバスに接続するための「接続論理」の欠如により障
害されている。
【0004】従来技術のインタフェースによる別の問題
は性能面での制約についてである。標準的なI/O拡張
バスは、高性能装置、特にグラフィック装置や光ファイ
バーによるLAN(構内情報交換通信網)のような将来
的な通信装置に見られる一般的なアクセスの可能性と厳
しい帯域幅の制約のため性能的に限界がある。
は性能面での制約についてである。標準的なI/O拡張
バスは、高性能装置、特にグラフィック装置や光ファイ
バーによるLAN(構内情報交換通信網)のような将来
的な通信装置に見られる一般的なアクセスの可能性と厳
しい帯域幅の制約のため性能的に限界がある。
【0005】さらに、集積度が高まるほど、性能面で重
要とされる周辺装置制御装置がプロセッサ寄りへと移行
し、「プロセッサの単調極まる作業」に曝すため負担が
大きい。言い換えれば、これらの部材がプロセッサのバ
ス周波数、バス幅、バス手順(たとえばバースト転送な
ど)や信号規格(たとえば3ボルト)の頻繁な変更に追
従するよう強制されることになる。不必要にこれらの周
辺装置に単純作業を強いることでシステムのコストが増
大し最新のシステムの利用が遅滞する。
要とされる周辺装置制御装置がプロセッサ寄りへと移行
し、「プロセッサの単調極まる作業」に曝すため負担が
大きい。言い換えれば、これらの部材がプロセッサのバ
ス周波数、バス幅、バス手順(たとえばバースト転送な
ど)や信号規格(たとえば3ボルト)の頻繁な変更に追
従するよう強制されることになる。不必要にこれらの周
辺装置に単純作業を強いることでシステムのコストが増
大し最新のシステムの利用が遅滞する。
【0006】従来技術のインタフェースによるさらに別
の問題は信頼性である。コンピュータ業界が分散処理に
向って移行しつつあるため、クライアント・システムは
分散システム内で信頼性面の負担(弱い結合)となり、
従来は大型サーバシステムに限られていた信頼性と故障
封じ込めのさまざまな水準を提供するように強制される
こととなる。
の問題は信頼性である。コンピュータ業界が分散処理に
向って移行しつつあるため、クライアント・システムは
分散システム内で信頼性面の負担(弱い結合)となり、
従来は大型サーバシステムに限られていた信頼性と故障
封じ込めのさまざまな水準を提供するように強制される
こととなる。
【0007】
【発明が解決しようとする課題】前述の従来技術におけ
る制約を克服するため、および本発明の明細書を熟読し
理解するにつれて明らかとなるであろうその他の制約を
克服するため、本発明は第1のポートがPCIバスとイ
ンタフェースし第2のポートがRAMBUSチャネルと
インタフェースするような2重ポート・プロセッサアー
キテクチャを開示する。
る制約を克服するため、および本発明の明細書を熟読し
理解するにつれて明らかとなるであろうその他の制約を
克服するため、本発明は第1のポートがPCIバスとイ
ンタフェースし第2のポートがRAMBUSチャネルと
インタフェースするような2重ポート・プロセッサアー
キテクチャを開示する。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明のコンピュータ・システムは第1と第2のポ
ートを有するプロセッサと、前記プロセッサの前記第1
のポートおよびメモリ・アレイへ接続し、これらの間で
電気信号を通信するためのRAMUBUS(ランダムア
クセス・メモリ・バス)チャネルと、前記プロセッサの
前記第2のポートおよび1つまたはそれ以上の電子装置
へ接続し、これらの間で電気信号を通信するためのPC
I(周辺機器相互接続)バスとを備える。
に、本発明のコンピュータ・システムは第1と第2のポ
ートを有するプロセッサと、前記プロセッサの前記第1
のポートおよびメモリ・アレイへ接続し、これらの間で
電気信号を通信するためのRAMUBUS(ランダムア
クセス・メモリ・バス)チャネルと、前記プロセッサの
前記第2のポートおよび1つまたはそれ以上の電子装置
へ接続し、これらの間で電気信号を通信するためのPC
I(周辺機器相互接続)バスとを備える。
【0009】
【実施例】以下の好適実施例の詳細な説明においては本
発明を実現し得る特定の実施例の図示を行ない本明細書
の一部をなす添付の図面を参照する。本発明の範囲を逸
脱することなくその他の実施例を使用しまた構造的変化
を成しうることは理解すべきである。図面においては同
等の部材はおなじ参照番号が割り当ててある。
発明を実現し得る特定の実施例の図示を行ない本明細書
の一部をなす添付の図面を参照する。本発明の範囲を逸
脱することなくその他の実施例を使用しまた構造的変化
を成しうることは理解すべきである。図面においては同
等の部材はおなじ参照番号が割り当ててある。
【0010】序 本出願ではPCI(Peripheral Component Interconnec
t )と称するコンピュータシステム用インタフェースま
たはバスにおける発明の幾つかの特徴を詳述する。PC
Iバスについてのより詳細な解説は本出願でも参照に含
めている文書の、「PCIバス第1版仕様書」1992
年6月22日(Peripheral Component Interconnect (P
CI), Revision 1.0 Specification, June 22, 1992)で
利用できる。
t )と称するコンピュータシステム用インタフェースま
たはバスにおける発明の幾つかの特徴を詳述する。PC
Iバスについてのより詳細な解説は本出願でも参照に含
めている文書の、「PCIバス第1版仕様書」1992
年6月22日(Peripheral Component Interconnect (P
CI), Revision 1.0 Specification, June 22, 1992)で
利用できる。
【0011】PCIバスは高集積周辺装置制御装置部材
とプロセッサ/メモリ・システム間で使用することを目
的とする物理的相互接続装置である。PCIバスは、I
SA、EISA、またはMCAバスが基板レベルで標準
インタフェースとなっている以上に部材レベルでの標準
インタフェースを意図している。ISA、EISA、M
CAバスが異なるプラットホームと異なるプロセッサ世
代にわたって共通のI/Oボードを提供しているよう
に、PCIバスは異なるプラットホームと異なるプロセ
ッサ世代にわたり共通のI/O部材インタフェースとな
るべく意図している。
とプロセッサ/メモリ・システム間で使用することを目
的とする物理的相互接続装置である。PCIバスは、I
SA、EISA、またはMCAバスが基板レベルで標準
インタフェースとなっている以上に部材レベルでの標準
インタフェースを意図している。ISA、EISA、M
CAバスが異なるプラットホームと異なるプロセッサ世
代にわたって共通のI/Oボードを提供しているよう
に、PCIバスは異なるプラットホームと異なるプロセ
ッサ世代にわたり共通のI/O部材インタフェースとな
るべく意図している。
【0012】PCIバスの使用は広範囲のI/O部材が
「接合」論理すなわち部材の直接的相互接続なしに直接
接続可能なローカルバスの標準化を企図している。異な
る部材の相互接続の目標は幾つかの利点を有する: *ASIC(特定用途向け集積回路)およびその他のV
LSI装置の範囲内の電気的駆動回路および周波数仕
様、 *少ない部品点数と、少ない電源容量と、高密度パッケ
ージ化によるコストの減少と信頼性の向上、 *高速ローカルバスによる性能面の利点、 *プロセッサ/メモリの作業と切り離したシステムI/
Oコアの設計、これによって複数世代にわたるプロセッ
サ/メモリ技術に対応可能、 *共通の物理インタフェースによる広範囲なI/O機能
を提供する制御可能な手順。
「接合」論理すなわち部材の直接的相互接続なしに直接
接続可能なローカルバスの標準化を企図している。異な
る部材の相互接続の目標は幾つかの利点を有する: *ASIC(特定用途向け集積回路)およびその他のV
LSI装置の範囲内の電気的駆動回路および周波数仕
様、 *少ない部品点数と、少ない電源容量と、高密度パッケ
ージ化によるコストの減少と信頼性の向上、 *高速ローカルバスによる性能面の利点、 *プロセッサ/メモリの作業と切り離したシステムI/
Oコアの設計、これによって複数世代にわたるプロセッ
サ/メモリ技術に対応可能、 *共通の物理インタフェースによる広範囲なI/O機能
を提供する制御可能な手順。
【0013】PCIバス「常時オン」手順 PCI仕様では常に(衝突回避に必要な周回クロックを
除き)バスがこれに接続した幾つかの装置により論理値
1または0に能動的に駆動されることを保障するバス手
順機構を提供する。バスに接続してあるすべての装置が
仕様に準拠している限り、バスは長時間にわたり浮動す
ることはなくなり、これによりシステム設計者は他のバ
スで通常必要とされるプルアップ抵抗を排除することが
出来るようになる。
除き)バスがこれに接続した幾つかの装置により論理値
1または0に能動的に駆動されることを保障するバス手
順機構を提供する。バスに接続してあるすべての装置が
仕様に準拠している限り、バスは長時間にわたり浮動す
ることはなくなり、これによりシステム設計者は他のバ
スで通常必要とされるプルアップ抵抗を排除することが
出来るようになる。
【0014】信号が常に駆動されることを保障しないバ
スにおけるプルアップ抵抗の排除は切り換え域値電圧付
近でのバス浮動の危険に曝される。これにより特にCM
OS装置では電力消費および雑音が増加する。本発明は
これらの問題を回避しつつ尚且つプルアップ抵抗を排除
するための手段を提供し、これによりコストの低減、プ
リント配線基板上の空間の節約、ならびに電力要求の減
少を実現する。
スにおけるプルアップ抵抗の排除は切り換え域値電圧付
近でのバス浮動の危険に曝される。これにより特にCM
OS装置では電力消費および雑音が増加する。本発明は
これらの問題を回避しつつ尚且つプルアップ抵抗を排除
するための手段を提供し、これによりコストの低減、プ
リント配線基板上の空間の節約、ならびに電力要求の減
少を実現する。
【0015】RAMBUSチャネル手順 RAMBUS仕様はダイナミック・ランダムアクセス・
メモリ(DRAM)構造と高速部材のインタフェースを
提供する。RAMBUSチャネルはメモリ・サブシステ
ムを相互接続するために使用する狭く高速の250MH
zバスである。1つまたはそれ以上のDRAMを単一の
RAMBUSチャネルに接続して完全なメモリ・サブシ
ステムを構成することが出来る。RAMBUSチャネル
を使用すると、単一のRAMBUS上のDRAMはプロ
セッサまたはその他の装置へ毎秒500メガバイトの速
度でデータを供給できる。
メモリ(DRAM)構造と高速部材のインタフェースを
提供する。RAMBUSチャネルはメモリ・サブシステ
ムを相互接続するために使用する狭く高速の250MH
zバスである。1つまたはそれ以上のDRAMを単一の
RAMBUSチャネルに接続して完全なメモリ・サブシ
ステムを構成することが出来る。RAMBUSチャネル
を使用すると、単一のRAMBUS上のDRAMはプロ
セッサまたはその他の装置へ毎秒500メガバイトの速
度でデータを供給できる。
【0016】RAMBUSチャネルは16本の信号線と
11本の電力ピンからなり、装置間の要求、読み込み、
書き込みパケットを転送するために使用する9本のBU
SDATA(バスデータ)信号線と、装置間のフレーミ
ングおよび確認(ACK)パケットに用いるBUSCT
RL(バス制御)信号線と、RAMBUSチャネルをオ
ンにするために使用する制御信号であるBUSENAB
LE(バスイネーブル)信号線と、送信および受信クロ
ック両方を提供する2本のCLOCK(クロック)信号
線と、チャネルの電圧基準を提供するVREF(基準電
圧)信号線と、デージーチェーンの初期化用TTL水準
信号を提供するSINおよびSOUT信号線とを含む。
11本の電力ピンからなり、装置間の要求、読み込み、
書き込みパケットを転送するために使用する9本のBU
SDATA(バスデータ)信号線と、装置間のフレーミ
ングおよび確認(ACK)パケットに用いるBUSCT
RL(バス制御)信号線と、RAMBUSチャネルをオ
ンにするために使用する制御信号であるBUSENAB
LE(バスイネーブル)信号線と、送信および受信クロ
ック両方を提供する2本のCLOCK(クロック)信号
線と、チャネルの電圧基準を提供するVREF(基準電
圧)信号線と、デージーチェーンの初期化用TTL水準
信号を提供するSINおよびSOUT信号線とを含む。
【0017】システムの説明 図1はPCIバス10を使用する構成例のブロック図で
ある。プロセッサ12はPCIバス10に接続してあ
り、オーディオボード14、ビデオボード16、モニタ
20用ビデオグラフィックス制御装置18、SCSI周
辺装置22、LANインタフェース24、およびその他
のI/O装置26などの周辺機器も同様である。ブリッ
ジ・インタフェース論理回路28はPCIバス10を標
準拡張バス30に接続し、各種拡張I/Oボード32、
34でこれらの間のアクセスを提供する。この構成例が
何らかの特定の構造上の制約を伴うことを意図していな
いことは当業者には理解されよう。
ある。プロセッサ12はPCIバス10に接続してあ
り、オーディオボード14、ビデオボード16、モニタ
20用ビデオグラフィックス制御装置18、SCSI周
辺装置22、LANインタフェース24、およびその他
のI/O装置26などの周辺機器も同様である。ブリッ
ジ・インタフェース論理回路28はPCIバス10を標
準拡張バス30に接続し、各種拡張I/Oボード32、
34でこれらの間のアクセスを提供する。この構成例が
何らかの特定の構造上の制約を伴うことを意図していな
いことは当業者には理解されよう。
【0018】本発明において、プロセッサ12はメモリ
またはI/Oアドレス空間内のどこかに配置してある周
辺装置へPCIバス10を介して直接アクセスすること
が出来る。PCIバス10に接続している部材は、マス
タ、スレーブ、またはマスタとスレーブの組み合わせ、
の3種類のクラスのいずれかに属する。これらの部材が
全てPCI仕様に適合しているとすれば、PCIバス1
0はVLSI相互接続となり、「結合」論理は必要でな
くなる。しかし、PCI仕様に準拠していないバスに部
材を接続する必要がある場合には、特化した論理装置を
用いてPCIバスへの接続を行なうことが出来る。
またはI/Oアドレス空間内のどこかに配置してある周
辺装置へPCIバス10を介して直接アクセスすること
が出来る。PCIバス10に接続している部材は、マス
タ、スレーブ、またはマスタとスレーブの組み合わせ、
の3種類のクラスのいずれかに属する。これらの部材が
全てPCI仕様に適合しているとすれば、PCIバス1
0はVLSI相互接続となり、「結合」論理は必要でな
くなる。しかし、PCI仕様に準拠していないバスに部
材を接続する必要がある場合には、特化した論理装置を
用いてPCIバスへの接続を行なうことが出来る。
【0019】信号の定義 図2は本発明によるPCIバスの信号定義を示したもの
である。PCIバスはデータ、アドレシング、インタフ
ェース制御、調停(アービトレーション)、およびシス
テム機能を取り扱うために、スレーブのみの装置で最低
45ピン、マスタのみの装置またはマスタとスレーブの
組み合わせ装置では最低47ピンを必要とする。任意選
択のエラー報告にはさらに2本のピンを必要とする。図
2のピンは機能グループ別に図示してあり、左側には必
要なピン、また右側には任意選択ピンを配置してある。
図2の信号における方向指示はマスタとスレーブの組み
合わせ装置を想定している。
である。PCIバスはデータ、アドレシング、インタフ
ェース制御、調停(アービトレーション)、およびシス
テム機能を取り扱うために、スレーブのみの装置で最低
45ピン、マスタのみの装置またはマスタとスレーブの
組み合わせ装置では最低47ピンを必要とする。任意選
択のエラー報告にはさらに2本のピンを必要とする。図
2のピンは機能グループ別に図示してあり、左側には必
要なピン、また右側には任意選択ピンを配置してある。
図2の信号における方向指示はマスタとスレーブの組み
合わせ装置を想定している。
【0020】選択した信号のサブセットを以下で詳細に
説明する。その他の信号についてのさらなる情報は、本
出願でも参照に含めている文書の、「PCIバス第1版
仕様書」1992年6月22日(Peripheral Component
Interconnect (PCI), Revision 1.0 Specification, J
une 22, 1992)で利用できる。
説明する。その他の信号についてのさらなる情報は、本
出願でも参照に含めている文書の、「PCIバス第1版
仕様書」1992年6月22日(Peripheral Component
Interconnect (PCI), Revision 1.0 Specification, J
une 22, 1992)で利用できる。
【0021】信号名には幾つかの規則が存在する: 1.信号名の末尾についている記号#は、その信号が低
電圧の場合にオン状態が発生することを示し、それ以外
では高電圧で信号がオンになる。 2.記号「(in)」は標準入力のみの信号を表わす。 3.記号「(out)」はトーテムポール型出力すなわ
ち標準能動駆動回路を表わす。 4.記号「(t/s)」は三状態信号すなわち双方向、
3状態、入出力信号を表わす。 5.記号「(s/t/s)」は一度に1つのエージェン
トが所有し駆動することの出来る低電位でオンになる3
状態信号を表わす。(s/t/s)信号を低電位にする
エージェントはこれがフロート状態になる少なくとも1
クロック前に高電位にする必要がある。新しいエージェ
ントは直前の所有者が(s/t/s)信号を3状態にし
てから1クロック周期より以前に信号の駆動を開始する
ことは出来ない。別のエージェントが駆動するまで非活
動状態を維持するためにプルアップが必要であり、中央
資源が提供しなければならない。
電圧の場合にオン状態が発生することを示し、それ以外
では高電圧で信号がオンになる。 2.記号「(in)」は標準入力のみの信号を表わす。 3.記号「(out)」はトーテムポール型出力すなわ
ち標準能動駆動回路を表わす。 4.記号「(t/s)」は三状態信号すなわち双方向、
3状態、入出力信号を表わす。 5.記号「(s/t/s)」は一度に1つのエージェン
トが所有し駆動することの出来る低電位でオンになる3
状態信号を表わす。(s/t/s)信号を低電位にする
エージェントはこれがフロート状態になる少なくとも1
クロック前に高電位にする必要がある。新しいエージェ
ントは直前の所有者が(s/t/s)信号を3状態にし
てから1クロック周期より以前に信号の駆動を開始する
ことは出来ない。別のエージェントが駆動するまで非活
動状態を維持するためにプルアップが必要であり、中央
資源が提供しなければならない。
【0022】システム信号 CLK(in) CLK(クロック)信号はPCIバス上の全てのトラン
ザクションにタイミングを提供し、あらゆる装置への入
力となる。これ以外の全てのPCIバス信号はCLK信
号の立ち上がり端でサンプリングされ、またこれ以外の
全てのタイミング・パラメータは立ち上がり端に対して
定義される。PCIバスはCLK信号の広い周波数範囲
にわたって動作するものと期待されている。
ザクションにタイミングを提供し、あらゆる装置への入
力となる。これ以外の全てのPCIバス信号はCLK信
号の立ち上がり端でサンプリングされ、またこれ以外の
全てのタイミング・パラメータは立ち上がり端に対して
定義される。PCIバスはCLK信号の広い周波数範囲
にわたって動作するものと期待されている。
【0023】AD[31::00] (t/s) AD(アドレスおよびデータ)信号はPCIバス上の同
一ピンで多重化される。トランザクションの第1のクロ
ックの間、AD信号は32ビット幅のターゲット装置ア
ドレスを含む。これ以降のクロック周期の間、AD信号
は4バイトまでのデータを含む。
一ピンで多重化される。トランザクションの第1のクロ
ックの間、AD信号は32ビット幅のターゲット装置ア
ドレスを含む。これ以降のクロック周期の間、AD信号
は4バイトまでのデータを含む。
【0024】 C/BE#[3::0] (t/s) C/BE(バスコマンドおよびバイト・イネーブル)信
号はPCIバス上の同一ピンで多重化される。トランザ
クションのアドレス相の間、C/BE#信号はバスコマ
ンドを定義する。トランザクションのデータ相の間、C
/BE#信号は32AD信号の[バイト・イネーブル]
として使用される。バイト・イネーブルはAD信号のど
のバイトの組が、すなわち8ビットのグループが意味の
あるデータを保持しているかを決定する。たとえば、C
/BE#[0]信号はAD信号のバイト0に対応し、C
/BE#[3]信号はAD信号のバイト3に対応する。
号はPCIバス上の同一ピンで多重化される。トランザ
クションのアドレス相の間、C/BE#信号はバスコマ
ンドを定義する。トランザクションのデータ相の間、C
/BE#信号は32AD信号の[バイト・イネーブル]
として使用される。バイト・イネーブルはAD信号のど
のバイトの組が、すなわち8ビットのグループが意味の
あるデータを保持しているかを決定する。たとえば、C
/BE#[0]信号はAD信号のバイト0に対応し、C
/BE#[3]信号はAD信号のバイト3に対応する。
【0025】PAR (t/s) PAR(パリティ)信号はAD[31::00]および
C/BE#[3::0]にわたる偶数パリティである。
パリティの生成はあらゆるPCIエージェントに要求さ
れている。マスタはアドレスおよびデータ書き込み相の
間PARを駆動する、ターゲットはデータ読み込み相の
間PARを駆動する。
C/BE#[3::0]にわたる偶数パリティである。
パリティの生成はあらゆるPCIエージェントに要求さ
れている。マスタはアドレスおよびデータ書き込み相の
間PARを駆動する、ターゲットはデータ読み込み相の
間PARを駆動する。
【0026】
FRAME# (t/s) FRAME#(周期フレーム)信号は現在のマスタ装置
が駆動しアクセスの開始と持続を表わす。バストランザ
クションを開始することを表わすためにFRAME#信
号を発行する。FRAME#信号が発行されている間、
データ転送が継続する。FRAME#信号の発行を停止
すると、トランザクションは最終データ相となる。
が駆動しアクセスの開始と持続を表わす。バストランザ
クションを開始することを表わすためにFRAME#信
号を発行する。FRAME#信号が発行されている間、
データ転送が継続する。FRAME#信号の発行を停止
すると、トランザクションは最終データ相となる。
【0027】TRDY# (s/t/s) TRDY#(ターゲット準備完了)信号はターゲット装
置がトランザクションの現在のデータ相を完了し得る能
力を表わす。TRDY#信号は後述するIRDY#信号
と組み合わせて使用する。データ相はTRDY#とIR
DY#両方の信号が発行されるどのクロックでも完了す
る。読み込み中の場合TRDY#信号は有効データがA
D信号中に存在することを示す。書き込み中の場合TR
DY#信号はターゲット装置がデータ受信の準備を完了
したことを示す。IRDY#とTRDY#両方の信号が
どちらも発行されるまで待機サイクルが挿入される。
置がトランザクションの現在のデータ相を完了し得る能
力を表わす。TRDY#信号は後述するIRDY#信号
と組み合わせて使用する。データ相はTRDY#とIR
DY#両方の信号が発行されるどのクロックでも完了す
る。読み込み中の場合TRDY#信号は有効データがA
D信号中に存在することを示す。書き込み中の場合TR
DY#信号はターゲット装置がデータ受信の準備を完了
したことを示す。IRDY#とTRDY#両方の信号が
どちらも発行されるまで待機サイクルが挿入される。
【0028】IRDY# (s/t/s) IRDY#(イニシエータ準備完了)信号はイニシエー
タとなるエージェント(マスタ装置)がトランザクショ
ンの現在のデータ相を完了し得る能力を表わす。IRD
Y#信号はTRDY#信号と組み合わせて使用する。デ
ータ相はTRDY#とIRDY#両方の信号が発行され
るどのクロックでも完了する。書き込み中の場合IRD
Y#信号は有効データがAD信号に存在することを示
す。読み込み中の場合IRDY#信号はマスタ装置がデ
ータ受信の準備を完了したことを示す。IRDY#とT
RDY#両方の信号がどちらも発行されるまで待機サイ
クルが挿入される。
タとなるエージェント(マスタ装置)がトランザクショ
ンの現在のデータ相を完了し得る能力を表わす。IRD
Y#信号はTRDY#信号と組み合わせて使用する。デ
ータ相はTRDY#とIRDY#両方の信号が発行され
るどのクロックでも完了する。書き込み中の場合IRD
Y#信号は有効データがAD信号に存在することを示
す。読み込み中の場合IRDY#信号はマスタ装置がデ
ータ受信の準備を完了したことを示す。IRDY#とT
RDY#両方の信号がどちらも発行されるまで待機サイ
クルが挿入される。
【0029】STOP# (s/t/s) STOP#信号はマスタが現在のトランザクションを停
止する要求を現在のターゲットが行なっていることを示
す。
止する要求を現在のターゲットが行なっていることを示
す。
【0030】LOCK# (s/t/s) LOCK#信号は複数トランザクションを完了するよう
に要求し得る細小単位動作を表わす。LOCK#信号を
発行すると、非排他的トランザクションを進めることが
出来る。PCIにおけるトランザクション開始の許可は
LOCK#の制御を保証するものではない。LOCK#
の制御はGNT#との組み合わせでそれ自身の手順で取
得する。単一のマスタがLOCK#の所有権を保持して
いる間にPCIを別のエージェントが使用することが可
能である。
に要求し得る細小単位動作を表わす。LOCK#信号を
発行すると、非排他的トランザクションを進めることが
出来る。PCIにおけるトランザクション開始の許可は
LOCK#の制御を保証するものではない。LOCK#
の制御はGNT#との組み合わせでそれ自身の手順で取
得する。単一のマスタがLOCK#の所有権を保持して
いる間にPCIを別のエージェントが使用することが可
能である。
【0031】IDSEL (in) IDSEL(初期化する装置の選択)信号は読み込みお
よび書き込みトランザクションの設定中に上位側24ア
ドレス線の代わりにチップ選択として使用する。
よび書き込みトランザクションの設定中に上位側24ア
ドレス線の代わりにチップ選択として使用する。
【0032】DEVSEL# (s/t/s) DEVSEL(デバイス選択)信号は、これをオンにし
た場合、現在のトランザクションについて駆動装置がア
ドレスをターゲット装置として復号したことを表わす。
入力としては、DEVSEL#信号はバス上のどの装置
が選択されているかを表わす。
た場合、現在のトランザクションについて駆動装置がア
ドレスをターゲット装置として復号したことを表わす。
入力としては、DEVSEL#信号はバス上のどの装置
が選択されているかを表わす。
【0033】調停(マスタ装置のみ) REQ# (out) REQ#(要求)信号は中央バス調停装置に対してエー
ジェントがバスの使用を希望していることを示す。RE
Q#信号は2点間の信号であり、全てのマスタ装置およ
びマスタとスレーブの組み合わせ装置も調停装置との間
に固有のREQ#信号接続を有する。
ジェントがバスの使用を希望していることを示す。RE
Q#信号は2点間の信号であり、全てのマスタ装置およ
びマスタとスレーブの組み合わせ装置も調停装置との間
に固有のREQ#信号接続を有する。
【0034】GNT# (in) GNT#(許可)信号は調停装置によりバスへのアクセ
スが許可されたことをエージェントに示す。GNT#信
号は2点間の信号であり、全てのマスタ装置およびマス
タとスレーブの組み合わせ装置も調停装置との間に固有
のGNT#信号接続を有する。
スが許可されたことをエージェントに示す。GNT#信
号は2点間の信号であり、全てのマスタ装置およびマス
タとスレーブの組み合わせ装置も調停装置との間に固有
のGNT#信号接続を有する。
【0035】64ビットバス拡張ピン(任意) 64ビット拡張ピンは全体が任意選択である。つまり、
64ビット拡張を用いる場合には、この章に記載する全
てのピンを必要とする。
64ビット拡張を用いる場合には、この章に記載する全
てのピンを必要とする。
【0036】D[63::32] (t/s) D[63::32](データ)信号は64ビットデータ
転送を行なう場合各データ相の間に追加の32ビットを
提供する。これらのピンはアドレス相では予約となって
いる。
転送を行なう場合各データ相の間に追加の32ビットを
提供する。これらのピンはアドレス相では予約となって
いる。
【0037】BE#[7::4] (t/s) BE#[7::4](バイト・イネーブル)信号はどの
バイト線が意味のあるデータを保持するかを決定する。
データ相の間では、BE#[7::4]信号はバイト・
イネーブルとして使用する。たとえば、BE#[4]は
バイト4にまたBE#[7]はバイト7に適用する。こ
れらはアドレス相では予約となっている。
バイト線が意味のあるデータを保持するかを決定する。
データ相の間では、BE#[7::4]信号はバイト・
イネーブルとして使用する。たとえば、BE#[4]は
バイト4にまたBE#[7]はバイト7に適用する。こ
れらはアドレス相では予約となっている。
【0038】REQ64# (s/t/s) REQ64#(64ビット転送要求)信号は、現在のバ
スマスタがオンにした場合、64ビット幅のデータ転送
をバスマスタが希望していることを表わす。REQ64
#信号はFRAME#信号と同じタイミングを有する。
スマスタがオンにした場合、64ビット幅のデータ転送
をバスマスタが希望していることを表わす。REQ64
#信号はFRAME#信号と同じタイミングを有する。
【0039】ACK64# (s/t/s) ACK64#(64ビット転送確認)信号は現在のアク
セスのターゲットとしてアドレスを肯定的に復号した装
置がオンにした場合、ターゲットが64ビット幅でのデ
ータ転送を許容していることを表わす。ACK64#信
号はDEVSEL#信号と同じタイミングを有する。
セスのターゲットとしてアドレスを肯定的に復号した装
置がオンにした場合、ターゲットが64ビット幅でのデ
ータ転送を許容していることを表わす。ACK64#信
号はDEVSEL#信号と同じタイミングを有する。
【0040】PAR64 (t/s) PAR64(上位側ダブルワードのパリティ)はD[6
3::32]信号とBE#[7::4]信号を保護する
偶数パリティビットである。
3::32]信号とBE#[7::4]信号を保護する
偶数パリティビットである。
【0041】基本的トランザクション制御 アクセスの可能性を最小限に抑えることを目的として、
PCI仕様では時間スロットを基準とするのではなくア
クセスを基準とするバストランザクションに調停による
方法を用いる。つまり、マスタ装置はバス上で実行する
それぞれのアクセスについて調停を行なう必要がある。
PCI仕様では時間スロットを基準とするのではなくア
クセスを基準とするバストランザクションに調停による
方法を用いる。つまり、マスタ装置はバス上で実行する
それぞれのアクセスについて調停を行なう必要がある。
【0042】望ましくは、集中調停方式を使用し、それ
ぞれのマスタ装置が中央調停装置に接続した独自の要求
(REQ#)および許可(GNT#)信号を有するよう
にする。調停装置とマスタ装置の間での簡単な要求−許
可のハンドシェークを用いてバスへのアクセスを獲得す
る。
ぞれのマスタ装置が中央調停装置に接続した独自の要求
(REQ#)および許可(GNT#)信号を有するよう
にする。調停装置とマスタ装置の間での簡単な要求−許
可のハンドシェークを用いてバスへのアクセスを獲得す
る。
【0043】専用の調停アルゴリズムを調停装置が実施
する必要がある。たとえば、優先権、巡回優先権、均等
性などである。調停アルゴリズムは最悪の場合の可能性
の保証として基準を確立するように定義しなければなら
ない。調停アルゴリズムのため、直前のアクセスの間に
調停が発生してPCIバスサイクルが無駄に消費されな
いようにする。調停装置は単一のGNT#信号がいずれ
かのクロックで発行されている限りいずれかの方法を実
施することが出来る。
する必要がある。たとえば、優先権、巡回優先権、均等
性などである。調停アルゴリズムは最悪の場合の可能性
の保証として基準を確立するように定義しなければなら
ない。調停アルゴリズムのため、直前のアクセスの間に
調停が発生してPCIバスサイクルが無駄に消費されな
いようにする。調停装置は単一のGNT#信号がいずれ
かのクロックで発行されている限りいずれかの方法を実
施することが出来る。
【0044】装置はそのREQ#信号を発行することで
バスを要求する。バスをある装置が使用できると調停装
置が判断した場合、調停装置はその装置のGNT#信号
を発行する。調停装置はどのクロックにおいてもその装
置のGNT#信号を発行停止することが出来る。そのた
め、装置はトランザクションを開始したいクロック端で
GNT#が発行されるように保証しなければならない。
GNT#信号が発行停止された場合、トランザクション
を進めてはならない。
バスを要求する。バスをある装置が使用できると調停装
置が判断した場合、調停装置はその装置のGNT#信号
を発行する。調停装置はどのクロックにおいてもその装
置のGNT#信号を発行停止することが出来る。そのた
め、装置はトランザクションを開始したいクロック端で
GNT#が発行されるように保証しなければならない。
GNT#信号が発行停止された場合、トランザクション
を進めてはならない。
【0045】GNT#信号は通常単一のトランザクショ
ンに対して装置からバスへのアクセス許可を与える。装
置が別のアクセスを希望する場合、REQ#信号の発行
を継続するべきである。装置はREQ#信号をいつでも
発行停止してよいが、調停装置はこれを、そのデバイス
がバスの使用をすでに要求していないものと解釈してそ
の装置のGNT#信号を発行停止できる。
ンに対して装置からバスへのアクセス許可を与える。装
置が別のアクセスを希望する場合、REQ#信号の発行
を継続するべきである。装置はREQ#信号をいつでも
発行停止してよいが、調停装置はこれを、そのデバイス
がバスの使用をすでに要求していないものと解釈してそ
の装置のGNT#信号を発行停止できる。
【0046】PCIバスは現在どの装置もバスを使用ま
たは要求していない場合に調停装置が選択した装置へG
NT#信号を発行するような「調停パーキング」を使用
できる。調停装置は所望するいずれの方法でも(たとえ
ば常に一定している、最後に使用したなどを基準とす
る)この初期設定の所有者を選択することが可能であり
または全くどれにも割り当てないように選択することが
出来、これによって初期設定の所有者としてそれ自身を
効果的に指定することが出来る。調停装置がある装置の
GNT#信号を発行しバスが待機状態にある場合、その
装置はADおよびC/BE#信号用バッファを有効にし
なければならない。この要件は調停装置がバスをなんら
かの装置に安全に割り当て、バスが浮動しないことを検
知することが出来るように保証するものである。調停装
置がバスを割り当てない場合、調停装置が組み込まれて
いる中央資源装置が通常はバスを駆動する、すなわち中
央資源装置をバスの初期設定の所有者として効率的に指
定することが出来る。
たは要求していない場合に調停装置が選択した装置へG
NT#信号を発行するような「調停パーキング」を使用
できる。調停装置は所望するいずれの方法でも(たとえ
ば常に一定している、最後に使用したなどを基準とす
る)この初期設定の所有者を選択することが可能であり
または全くどれにも割り当てないように選択することが
出来、これによって初期設定の所有者としてそれ自身を
効果的に指定することが出来る。調停装置がある装置の
GNT#信号を発行しバスが待機状態にある場合、その
装置はADおよびC/BE#信号用バッファを有効にし
なければならない。この要件は調停装置がバスをなんら
かの装置に安全に割り当て、バスが浮動しないことを検
知することが出来るように保証するものである。調停装
置がバスを割り当てない場合、調停装置が組み込まれて
いる中央資源装置が通常はバスを駆動する、すなわち中
央資源装置をバスの初期設定の所有者として効率的に指
定することが出来る。
【0047】バスが待機状態であり装置のGNT#信号
を調停装置が発行停止している場合、装置は1つの場合
を除きバスへのアクセスを行なえない。その1つの場合
とは、調停装置がFRAME#信号を発行する装置と同
期してGNT#信号を発行停止した場合である。この場
合、装置はトランザクションを継続することになる。そ
れ以外の場合では、装置はADおよびC/BE#信号を
3状態としなければならない。装置は1信号クロック内
で全てのバッファを無効として次のバス所有者との衝突
の可能性を回避する必要がある。
を調停装置が発行停止している場合、装置は1つの場合
を除きバスへのアクセスを行なえない。その1つの場合
とは、調停装置がFRAME#信号を発行する装置と同
期してGNT#信号を発行停止した場合である。この場
合、装置はトランザクションを継続することになる。そ
れ以外の場合では、装置はADおよびC/BE#信号を
3状態としなければならない。装置は1信号クロック内
で全てのバッファを無効として次のバス所有者との衝突
の可能性を回避する必要がある。
【0048】バスの所有権がマスタ装置に保証された
後、マスタ装置が低電圧値に駆動することでFRAME
#信号を発行し、トランザクションの開始を示す。FR
AME#信号が発行される第1のクロック端はアドレス
相であり、アドレスおよびバスコマンド符号がそのクロ
ック端でADおよびC/BE#信号により転送される。
次のクロック端は1つまたはそれ以上のデータ相の第1
を開始し、この間に、IRDY#およびTRDY#両方
の信号がマスタ装置とターゲット装置それぞれにより発
行されるそれぞれのクロック端で、データはマスタ装置
とターゲット装置の間でAD信号により転送される。マ
スタ装置またはターゲット装置いずれかがIRDY#お
よびTRDY#信号によりデータ相内に待機サイクルを
挿入することが出来る。
後、マスタ装置が低電圧値に駆動することでFRAME
#信号を発行し、トランザクションの開始を示す。FR
AME#信号が発行される第1のクロック端はアドレス
相であり、アドレスおよびバスコマンド符号がそのクロ
ック端でADおよびC/BE#信号により転送される。
次のクロック端は1つまたはそれ以上のデータ相の第1
を開始し、この間に、IRDY#およびTRDY#両方
の信号がマスタ装置とターゲット装置それぞれにより発
行されるそれぞれのクロック端で、データはマスタ装置
とターゲット装置の間でAD信号により転送される。マ
スタ装置またはターゲット装置いずれかがIRDY#お
よびTRDY#信号によりデータ相内に待機サイクルを
挿入することが出来る。
【0049】マスタ装置がさらに1つだけデータ転送だ
けを完了しようとするような時(これはアドレス相の直
後に発生する)、FRAME#信号を発行停止し、IR
DY#信号を発行してマスタ装置が準備完了しているこ
とを示す。ターゲット装置が最終データ転送を示した
後、TRDY#信号を発行することにより、PCIバス
はFRAM#とIRDY#信号両方が発行停止された待
機状態に復帰する。
けを完了しようとするような時(これはアドレス相の直
後に発生する)、FRAME#信号を発行停止し、IR
DY#信号を発行してマスタ装置が準備完了しているこ
とを示す。ターゲット装置が最終データ転送を示した
後、TRDY#信号を発行することにより、PCIバス
はFRAM#とIRDY#信号両方が発行停止された待
機状態に復帰する。
【0050】バスの駆動と方向転換 1つ以上の装置によって駆動し得るような全ての信号で
方向転換サイクルが必要である。方向転換サイクルは1
つの装置が信号の駆動を停止し別の装置が開始した場合
の衝突を回避するために必要であり、少なくとも1クロ
ック間は継続しなければならない。これは互いの末尾を
示す2本の矢印として図3および図4のタイミング図に
図示してあるとおりである。方向転換サイクルは異なる
信号では異なる時刻に発生する。たとえば、IRDY
#、TRDY#、DEVSEL#信号は方向転換サイク
ルとしてアドレス相を使用し、一方FRAME#、C/
BE#、AD信号はトランザクション間の待機サイクル
を方向転換サイクルとして使用する。待機サイクルはF
RAME#信号とIRDY#信号が発行停止されている
場合に発生する。
方向転換サイクルが必要である。方向転換サイクルは1
つの装置が信号の駆動を停止し別の装置が開始した場合
の衝突を回避するために必要であり、少なくとも1クロ
ック間は継続しなければならない。これは互いの末尾を
示す2本の矢印として図3および図4のタイミング図に
図示してあるとおりである。方向転換サイクルは異なる
信号では異なる時刻に発生する。たとえば、IRDY
#、TRDY#、DEVSEL#信号は方向転換サイク
ルとしてアドレス相を使用し、一方FRAME#、C/
BE#、AD信号はトランザクション間の待機サイクル
を方向転換サイクルとして使用する。待機サイクルはF
RAME#信号とIRDY#信号が発行停止されている
場合に発生する。
【0051】全てのAD信号は、あらゆるアドレス相お
よびデータ相の間に安定な値となるように駆動する必要
がある。さらに、現在のデータ転送に関係しないAD信
号のバイト線はバス上で物理的に安定な(すなわち意味
を持たない)データとして駆動しなければならない。こ
れの意図することは、転送に関係しないバイト線におけ
る入力バッファを閾値レベルで切り換えないように、よ
り一般的には高速準安定自由ラッチを容易に行なえるよ
うにすることである。バス切り換えの電力消費を最小限
に抑えるため、現在のバス相で使用していないバイト線
は直前のバス相に含まれているのと同じデータに駆動す
べきである。出力バッファはクロック間でそのデータを
取り込むため内蔵ラッチまたは動的フリップフロップを
有することが出来る。
よびデータ相の間に安定な値となるように駆動する必要
がある。さらに、現在のデータ転送に関係しないAD信
号のバイト線はバス上で物理的に安定な(すなわち意味
を持たない)データとして駆動しなければならない。こ
れの意図することは、転送に関係しないバイト線におけ
る入力バッファを閾値レベルで切り換えないように、よ
り一般的には高速準安定自由ラッチを容易に行なえるよ
うにすることである。バス切り換えの電力消費を最小限
に抑えるため、現在のバス相で使用していないバイト線
は直前のバス相に含まれているのと同じデータに駆動す
べきである。出力バッファはクロック間でそのデータを
取り込むため内蔵ラッチまたは動的フリップフロップを
有することが出来る。
【0052】読み込みトランザクション 図3はPCIバス上の読み込みトランザクションを表わ
すタイミング図である。マスタ装置はバスの所有権を許
可された場合すなわちGNT#信号を調停装置が発行し
た後、ADおよびC/BE#信号駆動回路をオンにしな
ければならない。読み込みトランザクションはFRAM
E#信号が最初に発行された時点で発生するアドレス相
から開始しクロック周期2で行なわれる。AD信号はタ
ーゲット装置のアドレスを含みC/BE#信号はバスコ
マンドを含む。
すタイミング図である。マスタ装置はバスの所有権を許
可された場合すなわちGNT#信号を調停装置が発行し
た後、ADおよびC/BE#信号駆動回路をオンにしな
ければならない。読み込みトランザクションはFRAM
E#信号が最初に発行された時点で発生するアドレス相
から開始しクロック周期2で行なわれる。AD信号はタ
ーゲット装置のアドレスを含みC/BE#信号はバスコ
マンドを含む。
【0053】方向転換サイクルは、マスタ装置がAD信
号の駆動を停止しターゲット装置がAD、TRDY#、
DEVSEL#信号の駆動を開始した時点で衝突を回避
するため、クロック周期3で発生する。これは図3のタ
イミング図において、それぞれの末尾を指し示す2本の
矢印として示してある。方向転換サイクルはクロック周
期3からクロック周期4まで続く。ターゲット装置は、
要求されたデータをAD信号にある期間供給できない場
合であっても、現在のサイクルの選択されたターゲット
装置としてこの装置を指定するアドレスを復号したら直
ちにAD信号駆動回路をクロック周期4でオンにしなけ
ればならない。これは、低速のターゲット装置からバス
上に要求されたデータの供給を待つためにバスが停止し
ている場合にAD信号が浮動しないように保証するため
である。
号の駆動を停止しターゲット装置がAD、TRDY#、
DEVSEL#信号の駆動を開始した時点で衝突を回避
するため、クロック周期3で発生する。これは図3のタ
イミング図において、それぞれの末尾を指し示す2本の
矢印として示してある。方向転換サイクルはクロック周
期3からクロック周期4まで続く。ターゲット装置は、
要求されたデータをAD信号にある期間供給できない場
合であっても、現在のサイクルの選択されたターゲット
装置としてこの装置を指定するアドレスを復号したら直
ちにAD信号駆動回路をクロック周期4でオンにしなけ
ればならない。これは、低速のターゲット装置からバス
上に要求されたデータの供給を待つためにバスが停止し
ている場合にAD信号が浮動しないように保証するため
である。
【0054】ターゲット装置が有効データを提供できる
のは、TRDY#信号経由でターゲット装置が実行する
ため、もっとも速いものでクロック周期9である。デー
タ相の間、C/BE#信号はどのバイト線が現在のデー
タ相に関係しているかを示す。C/BE#信号バッファ
はデータが転送されたか否かとは無関係に、浮動しない
ようにオンにしたままでなければならない。
のは、TRDY#信号経由でターゲット装置が実行する
ため、もっとも速いものでクロック周期9である。デー
タ相の間、C/BE#信号はどのバイト線が現在のデー
タ相に関係しているかを示す。C/BE#信号バッファ
はデータが転送されたか否かとは無関係に、浮動しない
ようにオンにしたままでなければならない。
【0055】データが転送されるとデータ相が終了し、
IRDY#信号とTRDY#信号両方が同一クロック端
で発行された場合に発生する。いずれかの信号が発行停
止された場合、待機サイクルを挿入しデータ転送は行な
われない。図に示してあるように、データがクロック端
10、12、14でうまく転送されており、待機サイク
ルはクロック端11、13に挿入されている。第1のデ
ータ相は読み込みトランザクションの最小時間、すなわ
ちクロック端9からクロック端10までで完了する。第
2のデータ相はクロック端11から延在しているが、こ
れはTRDY#信号がターゲット装置により発行停止さ
れ待機サイクルを強制的に挿入しているためである。最
後のデータ相はクロック端13に延在しているが、これ
はIRDY#信号がマスタ装置により発行停止され待機
周期を強制的に挿入しているためである。
IRDY#信号とTRDY#信号両方が同一クロック端
で発行された場合に発生する。いずれかの信号が発行停
止された場合、待機サイクルを挿入しデータ転送は行な
われない。図に示してあるように、データがクロック端
10、12、14でうまく転送されており、待機サイク
ルはクロック端11、13に挿入されている。第1のデ
ータ相は読み込みトランザクションの最小時間、すなわ
ちクロック端9からクロック端10までで完了する。第
2のデータ相はクロック端11から延在しているが、こ
れはTRDY#信号がターゲット装置により発行停止さ
れ待機サイクルを強制的に挿入しているためである。最
後のデータ相はクロック端13に延在しているが、これ
はIRDY#信号がマスタ装置により発行停止され待機
周期を強制的に挿入しているためである。
【0056】マスタ装置はクロック端14で次のデータ
相が最後であるとわかる。しかし、マスタ装置はIRD
Y#信号がクロック端13で発行停止された場合最終転
送を完了する準備が完了していないのでFRAME#信
号は発行されたままとなる。IRDY#信号がクロック
端14で発行された場合のみFRAME#信号を発行停
止でき、これはクロック端14で発生する。
相が最後であるとわかる。しかし、マスタ装置はIRD
Y#信号がクロック端13で発行停止された場合最終転
送を完了する準備が完了していないのでFRAME#信
号は発行されたままとなる。IRDY#信号がクロック
端14で発行された場合のみFRAME#信号を発行停
止でき、これはクロック端14で発生する。
【0057】書き込みトランザクション 図4はPCIバス上のトランザクションを示すタイミン
グ図である。マスタ装置はバスの所有権を許可された場
合すなわちGNT#信号が調停装置から発行された場合
ADおよびC/BE#信号駆動回路をオンにしなければ
ならない。書き込みトランザクションはアドレス相から
始まり、FRAME#信号がクロック端8で最初の発行
された時点で発生し、この時刻にAD信号はターゲット
装置のアドレスを含み、またC/BE#信号はバスコマ
ンドを含んでいる。書き込みトランザクションは読み込
みトランザクションと類似しているが、マスタ装置がA
DおよびC/BE#信号をトランザクション全体にわた
って駆動するため方向転換サイクルがアドレス相の後で
必要でない点が異なっている。
グ図である。マスタ装置はバスの所有権を許可された場
合すなわちGNT#信号が調停装置から発行された場合
ADおよびC/BE#信号駆動回路をオンにしなければ
ならない。書き込みトランザクションはアドレス相から
始まり、FRAME#信号がクロック端8で最初の発行
された時点で発生し、この時刻にAD信号はターゲット
装置のアドレスを含み、またC/BE#信号はバスコマ
ンドを含んでいる。書き込みトランザクションは読み込
みトランザクションと類似しているが、マスタ装置がA
DおよびC/BE#信号をトランザクション全体にわた
って駆動するため方向転換サイクルがアドレス相の後で
必要でない点が異なっている。
【0058】データ相は読み込みトランザクションと同
様に機能する。第1と第2のデータ相は待機サイクルな
しで完了する。しかし、第3のデータ相はターゲット装
置が挿入した3個の待機サイクルを有している。両方の
装置がクロック端11で待機サイクルを挿入しターゲッ
ト装置がクロック端12、13で待機サイクルを挿入す
る。
様に機能する。第1と第2のデータ相は待機サイクルな
しで完了する。しかし、第3のデータ相はターゲット装
置が挿入した3個の待機サイクルを有している。両方の
装置がクロック端11で待機サイクルを挿入しターゲッ
ト装置がクロック端12、13で待機サイクルを挿入す
る。
【0059】IRDY#信号はFRAME#信号が発行
停止し最終データ相を表わす場合に発行する必要があ
る。IRDY#信号が発行停止されるのでデータ転送は
クロック端11でマスタ装置により遅延を受ける。これ
によりマスタ装置はデータを遅延することが出来るが、
AD信号のバイト・イネーブルを遅延することは出来な
い。最終データ相はクロック端12でマスタ装置から送
出されるが、クロック端14まで完了しない。
停止し最終データ相を表わす場合に発行する必要があ
る。IRDY#信号が発行停止されるのでデータ転送は
クロック端11でマスタ装置により遅延を受ける。これ
によりマスタ装置はデータを遅延することが出来るが、
AD信号のバイト・イネーブルを遅延することは出来な
い。最終データ相はクロック端12でマスタ装置から送
出されるが、クロック端14まで完了しない。
【0060】トランザクションの完了 トランザクションの完了はマスタ装置またはターゲット
装置どちらが起動してもよい。実際にどちらかが一方的
にトランザクションを停止しないと、マスタ装置が最終
的に制御を取得して、どのような原因で集結したとして
も全てのトランザクションを順序だって体系的な結果に
導く。FRAME#信号とIRDY#信号がどちらも発
行停止すると全トランザクションが終了し、これにより
待機サイクルとなる。
装置どちらが起動してもよい。実際にどちらかが一方的
にトランザクションを停止しないと、マスタ装置が最終
的に制御を取得して、どのような原因で集結したとして
も全てのトランザクションを順序だって体系的な結果に
導く。FRAME#信号とIRDY#信号がどちらも発
行停止すると全トランザクションが終了し、これにより
待機サイクルとなる。
【0061】トランザクション中に調停が行なわれたた
め、調停装置は現在のトランザクションの終了前にGN
T#信号を次に選択した装置に発行する。次に選択され
た装置はトランザクション終了を表わすFRAME#信
号とIRDY#信号の発行停止まで待機する。この時点
で、次に選択された装置はADおよびC/BE#バッフ
ァをオンにして、バスが浮動しないように保証しなけれ
ばならない。つまり、GNT#信号は単一トランザクシ
ョンに限って装置にバスへのアクセスを提供する。装置
が別のトランザクションでバスにさらなるアクセスを希
望する場合、REQ#信号の発行を継続して調停装置に
再度サービスを要求する。
め、調停装置は現在のトランザクションの終了前にGN
T#信号を次に選択した装置に発行する。次に選択され
た装置はトランザクション終了を表わすFRAME#信
号とIRDY#信号の発行停止まで待機する。この時点
で、次に選択された装置はADおよびC/BE#バッフ
ァをオンにして、バスが浮動しないように保証しなけれ
ばならない。つまり、GNT#信号は単一トランザクシ
ョンに限って装置にバスへのアクセスを提供する。装置
が別のトランザクションでバスにさらなるアクセスを希
望する場合、REQ#信号の発行を継続して調停装置に
再度サービスを要求する。
【0062】PCIポートトラMBUSポートを有する
多ポートプロセッサ 図5から図8は多ポートプロセッサ構造においてPCI
バスとRAMBUSチャネルを用いる設定の幾つかの実
施例である。この構成例が何らかの特定の構造上の制約
を伴うことを意図していないことは当業者には理解され
よう。
多ポートプロセッサ 図5から図8は多ポートプロセッサ構造においてPCI
バスとRAMBUSチャネルを用いる設定の幾つかの実
施例である。この構成例が何らかの特定の構造上の制約
を伴うことを意図していないことは当業者には理解され
よう。
【0063】PCI使用は処理装置と周辺装置を[結合
論理]なしに結合する能力、およびその帯域幅たとえば
32ビット・モードでは毎秒132メガバイトまたは6
4ビット・モードでは毎秒264メガバイトを考えると
主要なバス規格となり得るものである。さらに、RAM
BUSチャネル仕様はたとえばピーク時に毎秒500メ
ガバイトの帯域幅とピン数が少なく電圧信号が小さいこ
とによる低コスト性から、主要なメモリ・インタフェー
ス規格に進化すると思われる。これらを組み合わせた場
合、PCIバスとRAMBUSチャネルは比類無い価格
/性能比の利点を提供する。
論理]なしに結合する能力、およびその帯域幅たとえば
32ビット・モードでは毎秒132メガバイトまたは6
4ビット・モードでは毎秒264メガバイトを考えると
主要なバス規格となり得るものである。さらに、RAM
BUSチャネル仕様はたとえばピーク時に毎秒500メ
ガバイトの帯域幅とピン数が少なく電圧信号が小さいこ
とによる低コスト性から、主要なメモリ・インタフェー
ス規格に進化すると思われる。これらを組み合わせた場
合、PCIバスとRAMBUSチャネルは比類無い価格
/性能比の利点を提供する。
【0064】図5ではPCIバス38とRAMBUSチ
ャネル40に接続した2ポート・プロセッサ36が図示
してある。プロセッサ36はPCIバス38へのアクセ
スのためにCPU/PCIブリッジ44へ結合したCP
U/FPU42を含む。CPU/FPU42はRAMB
US制御装置48へのアクセスのためにCPU/メモリ
ブリッジ46へも結合している。RAMBUS制御装置
48はRAMBUS40を経由してRAMBUSメモリ
50へのアクセスを提供する。RAMBUSメモリ50
はシステムの主メモリ・アレイを実現するために使用す
る。RAMBUSメモリ50は処理装置36に直接的に
接続しているので、PCIバス38装置が主メモリ50
を直接アクセスするための外部メモリ制御装置や外部経
路は存在しない。RAMBUS制御装置48はPCIバ
ス38からのアクセスのためPCI/メモリブリッジ5
2に結合している。多数のことなる周辺装置もPCIバ
ス38に接続しており、これには、LANインタフェー
ス54、SCSI56、フレームバッファ60を有する
グラフィックス・カード58、基本I/O装置64、拡
張スロット66、および拡張スロット68へMCAバス
70経由によるアクセスのためのMCAインタフェース
論理回路62を含む。このような多ポートプロセッサ設
計では高水準の集積度の可能性ならびに全回路を安価な
プラスチック・パッケージに収容する可能性を提供し、
これにより高性能かつ安価なシステムが提供される。
ャネル40に接続した2ポート・プロセッサ36が図示
してある。プロセッサ36はPCIバス38へのアクセ
スのためにCPU/PCIブリッジ44へ結合したCP
U/FPU42を含む。CPU/FPU42はRAMB
US制御装置48へのアクセスのためにCPU/メモリ
ブリッジ46へも結合している。RAMBUS制御装置
48はRAMBUS40を経由してRAMBUSメモリ
50へのアクセスを提供する。RAMBUSメモリ50
はシステムの主メモリ・アレイを実現するために使用す
る。RAMBUSメモリ50は処理装置36に直接的に
接続しているので、PCIバス38装置が主メモリ50
を直接アクセスするための外部メモリ制御装置や外部経
路は存在しない。RAMBUS制御装置48はPCIバ
ス38からのアクセスのためPCI/メモリブリッジ5
2に結合している。多数のことなる周辺装置もPCIバ
ス38に接続しており、これには、LANインタフェー
ス54、SCSI56、フレームバッファ60を有する
グラフィックス・カード58、基本I/O装置64、拡
張スロット66、および拡張スロット68へMCAバス
70経由によるアクセスのためのMCAインタフェース
論理回路62を含む。このような多ポートプロセッサ設
計では高水準の集積度の可能性ならびに全回路を安価な
プラスチック・パッケージに収容する可能性を提供し、
これにより高性能かつ安価なシステムが提供される。
【0065】図6はPCIバス74およびRAMBUS
メモリ70へ結合した2ポートCPU72、ならびにP
CIバス74およびRAMBUSメモリ80へ結合した
2ポートDSP78を図示している。DSP78はリア
ルタイム・データ保存用にRAMBUSメモリ80を使
用し、これによりDSP78はCPU72に結合したR
AMBUSメモリ70上で帯域幅の低下を引き起こすこ
となくCPU72から独立して動作することが出来る。
多数のことなる周辺装置もPCIバス74に結合してお
り、これにはLANインタフェース82、SCSI8
4、フレームバッファを有するグラフィックス・カード
86、基本I/O装置92、拡張スロット94、拡張ス
ロット96へMCAバス98経由でアクセスするための
MCAインタフェース論理回路90を含む。このような
多ポート・プロセッサ設計はマルチメディア機能、ファ
クシミリ、モデム、その他をPCならびにワークステー
ション・プラットホームへ安価に付加する可能性を提供
する。
メモリ70へ結合した2ポートCPU72、ならびにP
CIバス74およびRAMBUSメモリ80へ結合した
2ポートDSP78を図示している。DSP78はリア
ルタイム・データ保存用にRAMBUSメモリ80を使
用し、これによりDSP78はCPU72に結合したR
AMBUSメモリ70上で帯域幅の低下を引き起こすこ
となくCPU72から独立して動作することが出来る。
多数のことなる周辺装置もPCIバス74に結合してお
り、これにはLANインタフェース82、SCSI8
4、フレームバッファを有するグラフィックス・カード
86、基本I/O装置92、拡張スロット94、拡張ス
ロット96へMCAバス98経由でアクセスするための
MCAインタフェース論理回路90を含む。このような
多ポート・プロセッサ設計はマルチメディア機能、ファ
クシミリ、モデム、その他をPCならびにワークステー
ション・プラットホームへ安価に付加する可能性を提供
する。
【0066】図7はPCIバス104に接続した3ポー
トFDDIサブシステム100および3ポートSCSI
サブシステム102を示す。FDDIサブシステム10
0はRAMBUSチャネル108経由でメモリ・アレイ
に結合したプロセッサを含む。SCSIサブシステム1
02もRAMBUSチャネル112経由でメモリ・アレ
イ110に結合したプロセッサを含む。メモリ・アレイ
106と110はインテリジェント型I/Oコプロセッ
サ用のスクラッチ・パッド・データ保存、およびその他
の周辺装置たとえば卵巣受信バッファ、ディスクキャッ
シュなどのためのデータバッファとして利用できる。3
ポートであっても、PCIバス104とRAMBUSチ
ャネル108、112のピン効率がよいため該装置をピ
ン数の少ないプラスチック・パッケージで実現可能であ
る。さらに、図7では単一ポートCPU/キャッシュ/
主メモリ・サブシステム114、フレームバッファ11
8付きの単一ポート・グラフィックス・カード116、
基本I/O装置122、拡張スロット124、拡張スロ
ット126へMCAバス128経由でアクセスするため
のMCAインタフェース論理回路120を含む。
トFDDIサブシステム100および3ポートSCSI
サブシステム102を示す。FDDIサブシステム10
0はRAMBUSチャネル108経由でメモリ・アレイ
に結合したプロセッサを含む。SCSIサブシステム1
02もRAMBUSチャネル112経由でメモリ・アレ
イ110に結合したプロセッサを含む。メモリ・アレイ
106と110はインテリジェント型I/Oコプロセッ
サ用のスクラッチ・パッド・データ保存、およびその他
の周辺装置たとえば卵巣受信バッファ、ディスクキャッ
シュなどのためのデータバッファとして利用できる。3
ポートであっても、PCIバス104とRAMBUSチ
ャネル108、112のピン効率がよいため該装置をピ
ン数の少ないプラスチック・パッケージで実現可能であ
る。さらに、図7では単一ポートCPU/キャッシュ/
主メモリ・サブシステム114、フレームバッファ11
8付きの単一ポート・グラフィックス・カード116、
基本I/O装置122、拡張スロット124、拡張スロ
ット126へMCAバス128経由でアクセスするため
のMCAインタフェース論理回路120を含む。
【0067】図8はPCIバス132に結合した3ポー
ト・サブシステムを図示してある。サブシステム130
はRAMBUSチャネル142と144経由で各々メモ
リ・アレイ138と140に結合したグラフィックス・
コプロセッサ134とビデオ制御装置136を含む。メ
モリ・アレイ138と140はそれぞれコプロセッサ1
34と制御装置136のコード/データ保存とフレーム
バッファとして使用できる。独立したフレームバッファ
140のため制御装置が画面書き換えのためにフレーム
バッファ140からデータを取り込む間にコプロセッサ
134はデータ保存装置138へアクセスできることに
なる。さらに、図8では単一ポートCPU/キャッシュ
/主メモリ・サブシステム146、単一ポートSCSI
インタフェース150、基本I/O装置154、拡張ス
ロット156、拡張スロット158へMCAバス160
経由でアクセスするためのMCAインタフェース論理回
路152を含む。
ト・サブシステムを図示してある。サブシステム130
はRAMBUSチャネル142と144経由で各々メモ
リ・アレイ138と140に結合したグラフィックス・
コプロセッサ134とビデオ制御装置136を含む。メ
モリ・アレイ138と140はそれぞれコプロセッサ1
34と制御装置136のコード/データ保存とフレーム
バッファとして使用できる。独立したフレームバッファ
140のため制御装置が画面書き換えのためにフレーム
バッファ140からデータを取り込む間にコプロセッサ
134はデータ保存装置138へアクセスできることに
なる。さらに、図8では単一ポートCPU/キャッシュ
/主メモリ・サブシステム146、単一ポートSCSI
インタフェース150、基本I/O装置154、拡張ス
ロット156、拡張スロット158へMCAバス160
経由でアクセスするためのMCAインタフェース論理回
路152を含む。
【0068】理解されるように、PCIバスおよびらM
BUSチャネルの仕様はPCまたはワークステーション
の構成に独自の可能性を生成する。再度問われる問題は
統合水準が高くコストが低い高性能でピン効率の良いバ
スを用い同時多ポート構造を実現する能力である。これ
らの構成例が何らかの特定の構造上の制約を伴うことを
意図していないことは当業者には理解されよう。
BUSチャネルの仕様はPCまたはワークステーション
の構成に独自の可能性を生成する。再度問われる問題は
統合水準が高くコストが低い高性能でピン効率の良いバ
スを用い同時多ポート構造を実現する能力である。これ
らの構成例が何らかの特定の構造上の制約を伴うことを
意図していないことは当業者には理解されよう。
【0069】結論 要約すると、プロセッサ、周辺装置およびメモリの部材
レベルでの相互接続としてPCIバスを説明してきた。
この相互接続はI/O装置用にPCIバスまた主または
2次メモリ用にRAMBUSチャネルを使用する2ポー
トプロセッサ構成に好適である。PCIバスはあらゆる
時点において、衝突防止に必要な方向転換クロックを除
き、バスがこれに接続した何らかの装置により論理値1
または0に能動的に駆動されることを保証する手順を含
む。バスに接続した全ての装置が仕様に準拠している限
り、バスは長時間にわたり浮動状態に取り残されること
はなく、従ってシステム設計者はその他のバスで通常な
ら必要とされるプルアップ抵抗を排除することが出来
る。
レベルでの相互接続としてPCIバスを説明してきた。
この相互接続はI/O装置用にPCIバスまた主または
2次メモリ用にRAMBUSチャネルを使用する2ポー
トプロセッサ構成に好適である。PCIバスはあらゆる
時点において、衝突防止に必要な方向転換クロックを除
き、バスがこれに接続した何らかの装置により論理値1
または0に能動的に駆動されることを保証する手順を含
む。バスに接続した全ての装置が仕様に準拠している限
り、バスは長時間にわたり浮動状態に取り残されること
はなく、従ってシステム設計者はその他のバスで通常な
ら必要とされるプルアップ抵抗を排除することが出来
る。
【0070】本発明の好適実施例についての前述の説明
は図示および説明のみを目的として示した。前述の説明
は余すところ無く説明するまたは本発明を開示した通り
の形態に制限することを意図するものではない。本開示
の教示に従い多くの変更ならびに変化が可能である。た
とえば、以下に本発明を実現する上での幾つかの代替案
を説明する。
は図示および説明のみを目的として示した。前述の説明
は余すところ無く説明するまたは本発明を開示した通り
の形態に制限することを意図するものではない。本開示
の教示に従い多くの変更ならびに変化が可能である。た
とえば、以下に本発明を実現する上での幾つかの代替案
を説明する。
【0071】本発明が異なる構成の装置および部材から
なるシステムに適用可能であることは当業者には理解さ
れよう。本明細書で言及した装置および部材の構成の例
は図示を唯一の目的としたものであり余すところ無く説
明するまたは本発明を開示した通りの形態に制限するこ
とを意図するものではない。
なるシステムに適用可能であることは当業者には理解さ
れよう。本明細書で言及した装置および部材の構成の例
は図示を唯一の目的としたものであり余すところ無く説
明するまたは本発明を開示した通りの形態に制限するこ
とを意図するものではない。
【0072】本発明はピン数が異なり信号定義の異なる
バスに適用可能であることは当業者には理解されよう。
本明細書で言及したピン数および信号定義は図示を唯一
の目的としたものであり余すところ無く説明するまたは
本発明を開示した通りの形態に制限することを意図する
ものではない。
バスに適用可能であることは当業者には理解されよう。
本明細書で言及したピン数および信号定義は図示を唯一
の目的としたものであり余すところ無く説明するまたは
本発明を開示した通りの形態に制限することを意図する
ものではない。
【0073】本発明は異なった機能シーケンスを有する
トランザクションを含め異なるトランザクション形式の
バスに適用可能であることは当業者には理解されよう。
本明細書において言及したトランザクションは図示を唯
一の目的としており余すところ無く説明するまたは本発
明を開示した通りの形態に制限することを意図したもの
ではない。
トランザクションを含め異なるトランザクション形式の
バスに適用可能であることは当業者には理解されよう。
本明細書において言及したトランザクションは図示を唯
一の目的としており余すところ無く説明するまたは本発
明を開示した通りの形態に制限することを意図したもの
ではない。
【0074】
【発明の効果】本発明は第1のポートがPCIバスとイ
ンタフェースし第2のポートがRAMBUSチャネルと
インタフェースするような2重ポート・プロセッサアー
キテクチャを提供する。
ンタフェースし第2のポートがRAMBUSチャネルと
インタフェースするような2重ポート・プロセッサアー
キテクチャを提供する。
【図1】PCIバスを用いる構成の実施例のブロック図
である。
である。
【図2】本発明によるPCIバスの信号定義を示す。
【図3】PCIバス上の読み込みトランザクションを表
わすタイミング図である。
わすタイミング図である。
【図4】PCIバス上の書き込みトランザクションを表
わすタイミング図である。
わすタイミング図である。
【図5】多ポートプロセッサアーキテクチャにおいてP
CIバス並びにRAMBUSチャネルを使用するアーキ
テクチャの実施例を示す。
CIバス並びにRAMBUSチャネルを使用するアーキ
テクチャの実施例を示す。
【図6】多ポートプロセッサアーキテクチャにおいてP
CIバス並びにRAMBUSチャネルを使用するアーキ
テクチャの実施例を示す。
CIバス並びにRAMBUSチャネルを使用するアーキ
テクチャの実施例を示す。
【図7】多ポートプロセッサアーキテクチャにおいてP
CIバス並びにRAMBUSチャネルを使用するアーキ
テクチャの実施例を示す。
CIバス並びにRAMBUSチャネルを使用するアーキ
テクチャの実施例を示す。
【図8】多ポートプロセッサアーキテクチャにおいてP
CIバス並びにRAMBUSチャネルを使用するアーキ
テクチャの実施例を示す。
CIバス並びにRAMBUSチャネルを使用するアーキ
テクチャの実施例を示す。
10 PCIバス 12 プロセッサ 14 オーディオボード 16 ビデオボード 20 モニタ 18 ビデオグラフィックス制御装置 22 SCSI周辺装置 24 LANインタフェース 26 その他のI/O装置 28 ブリッジ・インタフェース論理回路 32 拡張I/Oボード 34 拡張I/Oボード 30 標準拡張バス 36 2ポート・プロセッサ 38 PCIバス 40 RAMBUS 42 CPU/FPU 44 CPU/FPUブリッジ 46 CPU/メモリブリッジ 48 RAMBUS制御装置 50 RAMBUSメモリ 52 PCI/メモリブリッジ 54 LANインタフェース 56 SCSI 58 グラフィックス・カード 60 フレームバッファ 62 MCAインタフェース論理回路 64 基本I/O装置 66 拡張スロット 68 MCAバス拡張スロット 70 MCAバス 72 2ポートCPU 74 PCIバス 76 RAMBUSメモリ 78 2ポートDSP 80 RAMBUSメモリ 82 LANインタフェース 84 SCSI 86 グラフィックス・カード 88 フレームバッファ 90 MCAインタフェース論理回路 92 基本I/O装置 94 拡張スロット96 MCAバス拡張スロット 98 MCAバス 100 3ポートFDDIサブシステム 102 3ポートSCSIサブシステム 104 PCIバス 106 メモリ・アレイ 108 RAMBUSチャネル 110 メモリ・アレイ 112 RAMBUSチャネル 114 単一ポートCPU/キャッシュ/主メモリ・サ
ブシステム 116 単一ポート・グラフィックス・カード 118 フレームバッファ 120 MCAインタフェース論理回路 122 基本I/O装置 124 拡張スロット 126 拡張スロット 128 MCAバス 130 3ポート・サブシステム 132 PCIバス 134 グラフィックス・コプロセッサ 136 ビデオ制御装置 138 メモリ・アレイ 140 メモリ・アレイ 142 RAMBUSチャネル 144 RAMBUSチャネル 146 単一ポートCPU/キャッシュ/主メモリ・サ
ブシステム 150 単一ポートSCSIインタフェース 152 インタフェース論理回路 154 基本I/O装置 156 拡張スロット 158 拡張スロット 160 MCAバス
ブシステム 116 単一ポート・グラフィックス・カード 118 フレームバッファ 120 MCAインタフェース論理回路 122 基本I/O装置 124 拡張スロット 126 拡張スロット 128 MCAバス 130 3ポート・サブシステム 132 PCIバス 134 グラフィックス・コプロセッサ 136 ビデオ制御装置 138 メモリ・アレイ 140 メモリ・アレイ 142 RAMBUSチャネル 144 RAMBUSチャネル 146 単一ポートCPU/キャッシュ/主メモリ・サ
ブシステム 150 単一ポートSCSIインタフェース 152 インタフェース論理回路 154 基本I/O装置 156 拡張スロット 158 拡張スロット 160 MCAバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ エイ.ウォールラス アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、フェアファックス ロー ド 205 (72)発明者 ジェフ エイ.ホーキー アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、バッキンガム ロード 210 (72)発明者 ジム ディー.パイク アメリカ合衆国 29607 サウス カロラ イナ、グリーンヴィル、クロス ヤード 28
Claims (1)
- 【請求項1】 (a)第1と第2のポートを有するプロ
セッサと、 (b)前記プロセッサの前記第1のポートおよびメモリ
・アレイへ接続し、これらの間で電気信号を通信するた
めのRAMUBUS(ランダムアクセス・メモリ・バ
ス)チャネルと、 (c)前記プロセッサの前記第2のポートおよび1つま
たはそれ以上の電子装置へ接続し、これらの間で電気信
号を通信するためのPCI(周辺機器相互接続)バスを
含むことを特徴とするコンピュータ・システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/996,276 US5392407A (en) | 1992-12-24 | 1992-12-24 | Multi-port processor with peripheral component interconnect port and rambus port |
US996276 | 1992-12-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
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