JPH06230743A - Integrated circuit for display data drive - Google Patents
Integrated circuit for display data driveInfo
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- JPH06230743A JPH06230743A JP1730293A JP1730293A JPH06230743A JP H06230743 A JPH06230743 A JP H06230743A JP 1730293 A JP1730293 A JP 1730293A JP 1730293 A JP1730293 A JP 1730293A JP H06230743 A JPH06230743 A JP H06230743A
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- input
- polarity switching
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、マトリクス型表示装置
をダイナミック方式で表示駆動するための表示データ駆
動用集積回路(IC)に係り、特に表示用データ入力信
号の極性を切り換える回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display data driving integrated circuit (IC) for driving a matrix type display device to display by a dynamic method, and more particularly to a circuit for switching the polarity of a display data input signal.
【0002】[0002]
【従来の技術】液晶表示装置、EL(エレクトロ・ルミ
ネッセンス)表示装置、蛍光表示装置、DCプラズマ表
示装置などのマトリクス型表示装置をダイナミック方式
で表示駆動するための表示データ駆動用ICは、基本的
に、シリアルに入力する表示データ信号をシリアル/パ
ラレル変換し、このパラレルデータ信号を直接に、ある
いは、電圧レベルを変換して複数個の出力端子を介して
外部へ出力するデータ処理回路を具備している。図7
は、従来のモノクロEL表示装置をダイナミック方式で
表示駆動するための表示データ駆動用ICの一例を示し
ている。図8は、図7のICの動作例を示すタイミング
波形図である。2. Description of the Related Art A display data driving IC for dynamically driving a matrix type display device such as a liquid crystal display device, an EL (electroluminescence) display device, a fluorescent display device and a DC plasma display device is basically In addition, a data processing circuit for serially / parallel converting a serially input display data signal and converting the parallel data signal directly or by converting the voltage level to the outside through a plurality of output terminals is provided. ing. Figure 7
Shows an example of a display data driving IC for driving the display of a conventional monochrome EL display device by a dynamic method. FIG. 8 is a timing waveform chart showing an operation example of the IC of FIG.
【0003】図7のICは、その使用に際して、EL表
示装置の水平表示方向に沿って複数個配列され、配列方
向の一端側または他端側のどちらか一方側から表示デー
タ信号が入力する場合に対応し得るように、デュアルポ
ート構成を有する。When the ICs of FIG. 7 are used, a plurality of ICs are arrayed along the horizontal display direction of the EL display device, and a display data signal is input from either one end side or the other end side in the array direction. It has a dual port configuration so that
【0004】即ち、一対の第1の表示データ入力端子7
11および712は対応して第1系列の表示データDO
(L)およびDO(R)が選択的にシリアルに入力し、
この第1系列の表示データ入力は16ビット分の第1の
双方向データレジスタ721にシリアルに入力する。That is, the pair of first display data input terminals 7
11 and 712 correspond to the display data DO of the first series.
(L) and DO (R) selectively input serially,
This first series of display data input is serially input to the first bidirectional data register 721 for 16 bits.
【0005】この第1の双方向データレジスタ721
は、クロック入力端子73から入力するクロック信号C
Kがバッファ回路74を経て与えられることにより、前
記第1系列の表示データ入力DO(L)またはDO
(R)をシフトし、シリアルデータをパラレルデータに
変換する。この場合、第1の双方向データレジスタ72
1は、方向切換端子75から入力する方向切換信号R/
Lがバッファ回路76、77を経て与えられることによ
りデータシフト方向が右シフトあるいは左シフトとなる
ように切換制御される。This first bidirectional data register 721
Is a clock signal C input from the clock input terminal 73.
When K is given through the buffer circuit 74, the first series of display data input DO (L) or DO
(R) is shifted to convert serial data into parallel data. In this case, the first bidirectional data register 72
1 is the direction switching signal R / input from the direction switching terminal 75.
By applying L via buffer circuits 76 and 77, switching control is performed so that the data shift direction is right shift or left shift.
【0006】上記と同様に、一対の第2のデータ入力端
子781および782は対応して第2系列の表示データ
DE(L)およびDE(R)が選択的にシリアルに入力
し、この第2系列の表示データ入力は16ビット分の第
2の双方向データレジスタ722にシリアルに入力す
る。Similarly to the above, the pair of second data input terminals 781 and 782 correspondingly receive the second series of display data DE (L) and DE (R) selectively serially, and the second data The display data input of the series is serially input to the second bidirectional data register 722 for 16 bits.
【0007】この第2の双方向データレジスタ722
は、前記クロック信号CKが前記バッファ回路74を経
て入力することにより、前記第2系列の表示データ入力
DE(L)またはDE(R)をシフトし、シリアルデー
タをパラレルデータに変換する。この場合、第2の双方
向データレジスタ722は、前記方向切換信号R/Lが
バッファ回路76、77を経て与えられることによりデ
ータシフト方向が前記第1の双方向データレジスタ72
1と同じデータシフト方向に切換制御される。上記2系
列のデータレジスタ721および722により、32ビ
ット分のデータレジスタを構成している。This second bidirectional data register 722
When the clock signal CK is input through the buffer circuit 74, shifts the display data input DE (L) or DE (R) of the second series to convert serial data into parallel data. In this case, the second bidirectional data register 722 receives the direction switching signal R / L through the buffer circuits 76 and 77, so that the data shift direction is the first bidirectional data register 72.
Switching control is performed in the same data shift direction as 1. The two series of data registers 721 and 722 constitute a 32-bit data register.
【0008】32ビットラッチ回路79は、ラッチ入力
端子80から入力するラッチ信号/Latchがバッフ
ァ回路81を経て与えられ、前記32ビット分のデータ
レジスタから入力するデータD1〜D32をラッチす
る。The 32-bit latch circuit 79 receives the latch signal / Latch input from the latch input terminal 80 via the buffer circuit 81, and latches the data D1 to D32 input from the 32-bit data register.
【0009】32ビット分のゲート回路8201〜82
32は、ゲート制御端子83から入力するゲート制御信
号/CLがバッファ回路84を経て与えられ、前記32
ビットラッチ回路79の出力Q1〜Q32の通過を制御
する。32-bit gate circuits 8201 to 82
32, the gate control signal / CL input from the gate control terminal 83 is given through the buffer circuit 84,
It controls passage of the outputs Q1 to Q32 of the bit latch circuit 79.
【0010】32ビット分の排他的オア回路8501〜
8532は、極性切換端子86から入力する極性切換信
号P/Cがバッファ回路87を経て与えられ、極性切換
信号P/Cの論理レベルに応じて前記32ビット分のゲ
ート回路8201〜8232の出力の論理レベルをその
ままあるいは反転させて出力する。32-bit exclusive OR circuits 8501-
8532 is supplied with the polarity switching signal P / C input from the polarity switching terminal 86 via the buffer circuit 87, and outputs the outputs of the gate circuits 8201 to 8232 for 32 bits according to the logic level of the polarity switching signal P / C. The logic level is output as it is or after being inverted.
【0011】32ビット分の電圧変換回路8801〜8
832は、上記32ビット分の排他的オア回路8501
〜8532の出力を所要の電圧レベルに変換し、出力信
号OUT1/OUT32を32ビット分の出力端子89
01〜8932に出力する。この出力信号OUT1/O
UT32は、ダイナミック駆動信号としてマトリクス方
式のEL表示装置(図示せず)へ供給される。32-bit voltage conversion circuits 8801-8
832 is an exclusive OR circuit 8501 for the above 32 bits.
To 8532 output is converted to a required voltage level, and output signals OUT1 / OUT32 are output terminals 89 for 32 bits.
It outputs to 01-8932. This output signal OUT1 / O
The UT 32 is supplied as a dynamic drive signal to a matrix type EL display device (not shown).
【0012】図7のICによれば、図8に示すタイミン
グ波形図から分かるように、極性切換端子86から入力
する極性切換信号P/Cに基づいて32ビット分の排他
的オア回路8501〜8532を共通に制御することに
より、マトリクス方式の表示装置をダイナミック方式に
より駆動するために必要な表示データの反転/非反転を
制御することが可能になる。しかし、上記したICにお
いては、32ビット分の排他的オア回路8501〜85
32は、それぞれナンドゲート換算で2.5個分の素子
数を必要とする。従って、ICチップ上の32ビット分
の排他的オア回路8501〜8532のパターン占有面
積が大きくなり、チップサイズが大きくなってしまう。According to the IC of FIG. 7, as can be seen from the timing waveform diagram shown in FIG. 8, 32-bit exclusive OR circuits 8501 to 8532 are generated based on the polarity switching signal P / C input from the polarity switching terminal 86. Common control makes it possible to control the inversion / non-inversion of the display data necessary for driving the matrix-type display device by the dynamic method. However, in the above-mentioned IC, 32-bit exclusive OR circuits 8501 to 85
Each 32 requires the number of elements of 2.5 in terms of NAND gate conversion. Therefore, the pattern occupying area of the exclusive OR circuits 8501 to 8532 for 32 bits on the IC chip becomes large and the chip size becomes large.
【0013】また、前記極性切換端子86から入力する
極性切換信号P/Cがバッファ回路87を経て32ビッ
ト分の排他的オア回路8501〜8532に共通に入力
しているので、表示データの各ビット毎の制御が不可能
であった。Further, since the polarity switching signal P / C input from the polarity switching terminal 86 is commonly input to the 32-bit exclusive OR circuits 8501 to 8532 via the buffer circuit 87, each bit of the display data is displayed. It was impossible to control each.
【0014】[0014]
【発明が解決しようとする課題】上記したように従来の
表示データ駆動用ICは、マトリクス方式の表示装置を
ダイナミック方式により駆動するために必要な表示デー
タの反転/非反転を制御するための回路の素子数が多
く、チップサイズが大きくなってしまうという問題があ
った。As described above, the conventional display data driving IC is a circuit for controlling the inversion / non-inversion of the display data necessary for driving the matrix type display device by the dynamic type. There is a problem that the number of elements is large and the chip size becomes large.
【0015】本発明は上記の問題点を解決すべくなされ
たもので、マトリクス方式の表示装置をダイナミック方
式により駆動するために必要な表示データの反転/非反
転を制御するための回路の素子数を大幅に削減でき、し
かも、表示データの各ビット毎の反転/非反転制御が可
能になる表示データ駆動用ICを提供することを目的と
する。The present invention has been made to solve the above problems, and the number of elements of a circuit for controlling inversion / non-inversion of display data necessary for driving a matrix type display device by a dynamic method. It is an object of the present invention to provide a display data driving IC which can significantly reduce the number of bits and can perform inversion / non-inversion control for each bit of display data.
【0016】[0016]
【課題を解決するための手段】本発明は、マトリクス型
表示装置をダイナミック方式で駆動するための表示デー
タ駆動用集積回路において、表示データ入力端子からシ
リアルに入力する表示データ信号を受け、極性切換端子
から入力する極性切換信号に基づいて表示データ信号の
反転/非反転を制御して出力する極性切換回路と、この
極性切換回路からシリアルに入力する表示データ信号を
シリアル/パラレル変換すると共にラッチし、このパラ
レルデータ信号を直接に、あるいは、電圧レベルを変換
して複数個の出力端子を介して外部へ出力するデータ処
理回路とを具備することを特徴とする。According to the present invention, in a display data driving integrated circuit for driving a matrix type display device in a dynamic system, a display data signal serially input from a display data input terminal is received and polarity switching is performed. A polarity switching circuit that controls the inversion / non-inversion of the display data signal based on the polarity switching signal input from the terminal and outputs it, and a display data signal serially input from this polarity switching circuit is serial / parallel converted and latched. And a data processing circuit for directly outputting the parallel data signal or converting the voltage level and outputting it to the outside through a plurality of output terminals.
【0017】[0017]
【作用】極性切換端子から入力する極性切換信号に基づ
いて極性切換回路を制御することにより、マトリクス方
式の表示装置をダイナミック方式により駆動するために
必要な表示データの反転/非反転を制御することが可能
になる。By controlling the polarity switching circuit based on the polarity switching signal input from the polarity switching terminal, it is possible to control the inversion / non-inversion of the display data necessary for driving the matrix type display device by the dynamic type. Will be possible.
【0018】このように表示データ入力端子からシリア
ルに入力する表示データ信号の反転/非反転を制御する
極性切換回路を有することにより、従来例では表示装置
をダイナミック方式により駆動するために必要な表示デ
ータの反転/非反転を制御するために必要とした多数個
の排他的オア回路が不要になっている。As described above, by providing the polarity switching circuit for controlling the inversion / non-inversion of the display data signal serially input from the display data input terminal, in the conventional example, the display necessary for driving the display device by the dynamic method is displayed. The large number of exclusive OR circuits required to control the inversion / non-inversion of data are eliminated.
【0019】上記極性切換回路の使用素子数は少なくて
済むので、ICチップ上の極性切換回路のパターン占有
面積が著しく小さくなり、チップサイズを縮小すること
が可能になる。Since the number of elements used in the polarity switching circuit is small, the pattern occupying area of the polarity switching circuit on the IC chip is remarkably reduced, and the chip size can be reduced.
【0020】また、極性切換端子から入力する極性切換
信号によって、表示データの各ビット毎の反転/非反転
を制御することにより、表示データのパターンを制御す
ることが可能になるという利点がある。Further, there is an advantage that the pattern of the display data can be controlled by controlling the inversion / non-inversion of each bit of the display data by the polarity switching signal inputted from the polarity switching terminal.
【0021】[0021]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の第1実施例に係る表示デ
ータ駆動用ICを示している。図2は、図1のICの動
作例を示すタイミング波形図である。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 shows a display data driving IC according to the first embodiment of the present invention. FIG. 2 is a timing waveform chart showing an operation example of the IC of FIG.
【0022】図1において、11はシリアルデータ入力
端子、12はクロック入力端子、13はストローブ入力
端子、14は極性切換端子、151〜15nは複数個
(本例では32個)の出力端子である。In FIG. 1, 11 is a serial data input terminal, 12 is a clock input terminal, 13 is a strobe input terminal, 14 is a polarity switching terminal, and 151 to 15n are a plurality of output terminals (32 in this example). .
【0023】極性切換回路16は、インバータG3と、
相補的な極性切換信号DR、/DRに基づいて動作を制
御されるクロックド・インバータG1およびG2を有
し、シリアルデータ入力端子11から入力するシリアル
データSin(本例では表示パターンデータ、以下、表
示データと記す)の反転/非反転を制御して出力する。The polarity switching circuit 16 includes an inverter G3,
The serial data Sin (display pattern data in this example, hereinafter referred to as “display pattern data” in this example) having clocked inverters G1 and G2 whose operations are controlled based on complementary polarity switching signals DR and / DR is input from the serial data input terminal 11. Inversion / non-inversion of (display data) is output.
【0024】上記相補的な極性切換信号DR、/DR
は、極性切換端子14から入力する極性切換信号DRに
基づいて例えば2個のインバータからなる極性切換信号
生成回路17で生成される。The above-mentioned complementary polarity switching signals DR, / DR
Is generated by the polarity switching signal generation circuit 17 including, for example, two inverters based on the polarity switching signal DR input from the polarity switching terminal 14.
【0025】シリアル/パラレル変換回路18は、クロ
ック入力端子12から入力するクロック信号CKがシフ
トクロックとして供給されるシフトレジスタ(本例では
32ビットレジスタ)からなり、上記極性切換回路16
からシリアルに入力する表示データ信号をシフトクロッ
クCKの前縁に同期して取り込み、シリアル/パラレル
変換する。The serial / parallel conversion circuit 18 comprises a shift register (32-bit register in this example) to which the clock signal CK input from the clock input terminal 12 is supplied as a shift clock, and the polarity switching circuit 16 is provided.
The display data signal serially input from is fetched in synchronism with the leading edge of the shift clock CK and converted into serial / parallel.
【0026】複数個(本例では32個)のトランスペア
レントタイプのラッチ回路191〜19nは、上記シフ
トレジスタ18から出力するパラレルデータ信号Q1〜
Qnが入力し、通常状態では入力データをそのままの論
理レベルで出力し、ストローブ入力端子13から入力す
るストローブ信号STBが活性レベル(例えば“L”)
の時に入力データをラッチし、出力信号OUT1/OU
T32を前記複数個の出力端子151〜15nに出力す
る。この出力信号OUT1/OUT32は、マトリクス
方式の例えばプラズマ表示装置(図示せず)へダイナミ
ック駆動信号として供給される。A plurality of (32 in this example) transparent type latch circuits 191 to 19n are connected to the parallel data signals Q1 to Q1 output from the shift register 18.
Qn is input, and in the normal state, the input data is output at the logic level as it is, and the strobe signal STB input from the strobe input terminal 13 is at the active level (for example, “L”).
Input data is latched at the time of output signal OUT1 / OU
T32 is output to the plurality of output terminals 151 to 15n. The output signals OUT1 / OUT32 are supplied as a dynamic drive signal to a matrix type plasma display device (not shown), for example.
【0027】図1のICによれば、例えば図2のタイミ
ング波形図に示すように動作し、極性切換端子14から
入力する極性切換信号DRに基づいて生成される相補的
な極性切換信号DR、/DRにより極性切換回路16を
制御することにより、マトリクス方式の表示装置をダイ
ナミック方式により駆動するために必要な表示データの
反転/非反転を制御し、表示データのパターンを制御す
ることが可能になる。According to the IC of FIG. 1, the complementary polarity switching signal DR, which operates as shown in the timing waveform diagram of FIG. 2 and is generated based on the polarity switching signal DR input from the polarity switching terminal 14, By controlling the polarity switching circuit 16 by / DR, it is possible to control the inversion / non-inversion of the display data necessary for driving the matrix-type display device by the dynamic method, and control the pattern of the display data. Become.
【0028】上述したように、図1のICにおいては、
シリアル入力端子11からシリアルに入力する表示デー
タ信号の反転/非反転を制御してシフトレジスタ18の
初段に入力する極性切換回路16を有することにより、
従来例では表示装置をダイナミック方式により駆動する
ために必要な表示データの反転/非反転を制御するため
に必要とした多数個の排他的オア回路が不要になってい
る。As mentioned above, in the IC of FIG.
By having the polarity switching circuit 16 that controls the inversion / non-inversion of the display data signal serially input from the serial input terminal 11 and inputs it to the first stage of the shift register 18,
In the conventional example, a large number of exclusive OR circuits required for controlling the inversion / non-inversion of the display data necessary for driving the display device by the dynamic method are unnecessary.
【0029】上記極性切換回路16は、例えばインバー
タG3とクロックド・インバータG1およびG2のよう
に比較的少数の素子を使用して実現可能であり、従来例
では多数個の排他的オア回路を必要とするのに比べて、
使用素子数は大幅に激減する。従って、ICチップ上の
極性切換回路16のパターン占有面積が著しく小さくな
り、チップサイズを縮小することが可能になる。The polarity switching circuit 16 can be realized by using a relatively small number of elements such as the inverter G3 and the clocked inverters G1 and G2. In the conventional example, a large number of exclusive OR circuits are required. Compared to
The number of elements used is drastically reduced. Therefore, the pattern occupying area of the polarity switching circuit 16 on the IC chip is significantly reduced, and the chip size can be reduced.
【0030】また、前記極性切換端子14から入力する
極性切換信号DRによって、表示データの各ビット毎の
反転/非反転を制御することが可能になるという利点が
ある。図3は、本発明の第2実施例に係る表示データ駆
動用ICを示している。図4は、図3のICの動作例を
示すタイミング波形図である。図3のICは、図1に示
したICと比べて、次の点が異なり、その他は同じであ
るので図1中と同一部分には同一符号を付してその説明
を省略する。Further, there is an advantage that the polarity switching signal DR inputted from the polarity switching terminal 14 can control the inversion / non-inversion of each bit of the display data. FIG. 3 shows a display data driving IC according to the second embodiment of the present invention. FIG. 4 is a timing waveform chart showing an operation example of the IC of FIG. The IC shown in FIG. 3 is different from the IC shown in FIG. 1 in the following points and is the same in other respects. Therefore, the same parts as those in FIG.
【0031】(1)表示データ入力端子31から入力す
る表示データDinが極性切換回路16を経て複数個
(本例では32個)のトランスペアレントタイプのラッ
チ回路191〜19nに共通に入力し、この複数個のラ
ッチ回路191〜19nにラッチ信号LH1、LH2、
…LHnを順次供給し、ラッチ信号が活性レベル(例え
ば“H”)の時に表示データ信号をラッチする。そし
て、この複数個のラッチ回路191〜19nによりシリ
アル/パラレル変換された表示データを複数個(本例で
は32個)の出力端子151〜15nを介して出力す
る。(1) The display data Din input from the display data input terminal 31 is commonly input to a plurality of (32 in this example) transparent type latch circuits 191 to 19n via the polarity switching circuit 16, and the plurality of the display data Din are input. Latch signals LH1, LH2,
... LHn is sequentially supplied, and the display data signal is latched when the latch signal is at the active level (for example, "H"). Then, the display data serial / parallel converted by the plurality of latch circuits 191 to 19n is output via a plurality (32 in this example) of output terminals 151 to 15n.
【0032】(2)シリアル入力端子11から入力する
シリアルデータSinをシフトレジスタ18の初段に入
力し、このシフトレジスタ18にシフトクロックCKを
供給してシリアルデータをシフトし、シフトデータの各
段出力QM…とシフトクロックCKとを複数個(本例で
は32個)の二入力アンドゲート321〜32nにそれ
ぞれ入力することにより、シフトレジスタ18の各段出
力をシフトクロックCKに同期して前記ラッチ信号LH
1、LH2、…LHnとして順次取り出している。図3
のICによれば、前述した図1のICに準じて、例えば
図4のタイミング波形図に示すように動作し、図1のI
Cとほぼ効果の効果が得られる。図5は、本発明の第3
実施例に係る表示データ駆動用ICを示している。図6
は、図5のICの動作例を示すタイミング波形図であ
る。図5のICは、図1、図3のICの構成を応用し、
マトリクス方式のカラー表示装置をダイナミック方式で
表示駆動するようにしたものである。(2) The serial data Sin input from the serial input terminal 11 is input to the first stage of the shift register 18, the shift clock CK is supplied to the shift register 18, the serial data is shifted, and each stage of the shift data is output. QM ... And the shift clock CK are input to a plurality of (two in this example) two-input AND gates 321 to 32n, so that the output of each stage of the shift register 18 is synchronized with the shift clock CK. LH
1, LH2, ... LHn are sequentially taken out. Figure 3
1 operates according to the IC of FIG. 1 described above, for example, as shown in the timing waveform diagram of FIG.
The effect that is almost the same as that of C is obtained. FIG. 5 shows the third aspect of the present invention.
3 illustrates a display data driving IC according to an example. Figure 6
FIG. 6 is a timing waveform chart showing an operation example of the IC of FIG. 5. The IC of FIG. 5 is an application of the configuration of the IC of FIG. 1 and FIG.
A color display device of a matrix system is driven for display by a dynamic system.
【0033】16個の表示データ入力端子61は、各4
ビット構成(0〜Fの16階調)のR(赤)、G
(緑)、B(青)、輝度データで1組をなす表示データ
の16ビットが対応して入力するものであり、表示デー
タはシリアルに入力する。16 display data input terminals 61 are provided for each 4
R (red) and G with bit configuration (16 gradations from 0 to F)
The 16 bits of the display data forming a set of (green), B (blue), and luminance data are input correspondingly, and the display data are input serially.
【0034】極性切換回路62は、上記表示データ入力
端子61から入力する16ビットの表示データに対応す
る16個の排他的オアゲートおよび16個のバッファゲ
ートを有し、極性切換端子63から入力する極性切換信
号DATA REVERSEがバッファ回路64を経て
与えられることにより、表示データ信号を反転させ、あ
るいは、反転させないように制御して出力する。The polarity switching circuit 62 has 16 exclusive OR gates and 16 buffer gates corresponding to the 16-bit display data input from the display data input terminal 61, and the polarity input from the polarity switching terminal 63. When the switching signal DATA REVERSE is given through the buffer circuit 64, the display data signal is inverted or controlled not to be inverted and output.
【0035】前記表示データのR、G、B、輝度データ
の4系列に対応してそれぞれ64ビット分のトランスペ
アレントタイプのラッチ回路65(各系列とも代表的に
4ビット分のみ図示する)が設けられており、この各系
列のラッチ回路65は、アンドゲート321、322…
から順次供給されるラッチ信号により各対応する系列の
シリアルデータを4ビット単位で順次ラッチし、表示デ
ータ入力を16組(64ビット)単位でパラレルデータ
に変換する。A transparent type latch circuit 65 for 64 bits is provided corresponding to each of the four series of R, G, B of the display data and the luminance data (only four bits are representatively shown for each series). The latch circuits 65 of the respective series have AND gates 321, 322 ...
The serial data of each corresponding series is sequentially latched in units of 4 bits by the latch signal sequentially supplied from, and the display data input is converted into parallel data in units of 16 sets (64 bits).
【0036】上記4系列の64ビット分のラッチ回路6
5にラッチされている16組の表示データを同時に取り
込むために256個のトランスペアレントタイプのラッ
チ回路66(代表的に16ビット分のみ図示する)が設
けられており、この各ラッチ回路66にはストローブ入
力端子13から入力する信号/STBがラッチ信号とし
て共通に入力する。Latch circuit 6 for four series of 64 bits
In order to take in 16 sets of display data latched in 5 at the same time, 256 transparent type latch circuits 66 (typically only 16 bits are shown) are provided, and each of these latch circuits 66 is provided with a strobe. The signal / STB input from the input terminal 13 is commonly input as a latch signal.
【0037】4ビットカウンタ67は、ゲート制御端子
68からの入力するゲート制御信号/CLがバッファ回
路69を介してリセット入力Rとして与えられ、第2ク
ロック入力端子70からバッファ回路71を経て入力す
る第2のクロック信号CK2がカウント入力として与え
られる。In the 4-bit counter 67, the gate control signal / CL input from the gate control terminal 68 is given as a reset input R via the buffer circuit 69, and is input from the second clock input terminal 70 via the buffer circuit 71. The second clock signal CK2 is provided as a count input.
【0038】上記4ビットカウンタ67の出力(4ビッ
ト)と前記256個のラッチ回路の出力である16組の
表示データのR、G、B、輝度データ(各4ビット)と
をデジタル的に比較するために64個の4ビットデジタ
ル比較回路72(代表的に4個分のみ図示する)が設け
られている。この各比較回路72は、前記第2のクロッ
ク信号CK2がイネーブル制御入力として与えられるこ
とにより、2入力をビット毎に比較し、表示データの
R、G、B、輝度データに対してそれぞれの値に応じて
パルス幅変調(PWM)を施して出力する。The output of the 4-bit counter 67 (4 bits) and the outputs of the 256 latch circuits are digitally compared with 16 sets of display data R, G, B and luminance data (each 4 bits). In order to do so, 64 4-bit digital comparison circuits 72 (typically only 4 are shown) are provided. Each of the comparison circuits 72 receives the second clock signal CK2 as an enable control input, compares the two inputs bit by bit, and outputs respective values for R, G, B, and luminance data of display data. Pulse width modulation (PWM) according to the above.
【0039】上記64個の比較回路72…の出力は64
個のゲート回路73(代表的に4個分のみ図示する)に
入力し、この各ゲート回路73は、前記ゲート制御端子
68から入力するゲート制御信号/CLが前記バッファ
回路69を経て与えられ、前記64個分の比較回路72
の出力の通過を制御する。The output of the 64 comparison circuits 72 ... Is 64.
To each gate circuit 73 (typically, only four gate circuits are shown), and each gate circuit 73 receives a gate control signal / CL input from the gate control terminal 68 via the buffer circuit 69, The 64 comparison circuits 72
Control the passage of the output of.
【0040】上記64個のゲート回路73の出力は64
個の排他的オア回路74(代表的に4個分のみ図示す
る)に入力し、この各排他的オア回路74は、極性切換
端子75から入力する極性切換信号P/Cがバッファ回
路76を経て与えられ、極性切換信号P/Cの論理レベ
ルに応じて前記64個のゲート回路73の出力の論理レ
ベルをそのままあるいは反転させて出力する。The output of the 64 gate circuits 73 is 64.
The exclusive OR circuits 74 (typically only four are shown) are input to each of the exclusive OR circuits 74. In each of the exclusive OR circuits 74, the polarity switching signal P / C input from the polarity switching terminal 75 passes through the buffer circuit 76. The logic levels of the outputs of the 64 gate circuits 73 are output as they are or after being inverted according to the logic level of the polarity switching signal P / C.
【0041】上記64個の排他的オア回路74の出力は
64個の電圧変換回路77(代表的に4個分のみ図示す
る)に入力し、この各電圧変換回路77は、上記64個
の排他的オア回路74の出力を所要の高電圧レベルに変
換すると共にプッシュプル駆動回路により出力し、64
ビット分の出力信号OUT1〜OUT64を64ビット
分の出力端子78を介してダイナミック駆動信号として
マトリクス方式の例えばEL表示装置へ供給する。The outputs of the 64 exclusive OR circuits 74 are input to 64 voltage conversion circuits 77 (representatively only four are shown), and each of the voltage conversion circuits 77 outputs the 64 exclusive OR circuits. The output of the logical OR circuit 74 is converted to a required high voltage level and is output by the push-pull drive circuit,
The output signals OUT1 to OUT64 for bits are supplied as dynamic drive signals to, for example, an EL display device of a matrix system via the output terminals 78 for 64 bits.
【0042】図5のICによれば、例えば図6のタイミ
ング波形図に示すように動作し、前述した図3のICと
ほぼ効果の効果が得られ、しかも、所要の電圧レベルに
よる駆動が望ましいマトリクス方式のカラー表示装置
(例えばカラーEL表示装置)をダイナミック方式で表
示駆動することが可能になる。The IC of FIG. 5 operates, for example, as shown in the timing waveform diagram of FIG. 6, and the effect substantially the same as that of the IC of FIG. 3 described above can be obtained, and it is desirable to drive at the required voltage level. A matrix type color display device (for example, a color EL display device) can be driven to display by a dynamic system.
【0043】[0043]
【発明の効果】上述したように本発明の表示データ駆動
用ICによれば、マトリクス方式の表示装置をダイナミ
ック方式により駆動するために必要な表示データの反転
/非反転を制御するための回路の素子数を大幅に削減で
き、しかも、表示データの各ビット毎の反転/非反転制
御が可能になり、表示データのパターンを制御すること
ができる。As described above, according to the display data driving IC of the present invention, a circuit for controlling the inversion / non-inversion of the display data necessary for driving the matrix type display device by the dynamic type is provided. The number of elements can be greatly reduced, and inversion / non-inversion control can be performed for each bit of display data, and the pattern of display data can be controlled.
【図1】本発明の第1実施例に係る表示データ駆動用I
Cを示す論理回路図。FIG. 1 is a display data driving I according to a first embodiment of the present invention.
The logic circuit diagram which shows C.
【図2】図1のICの動作例を示すタイミング波形図。FIG. 2 is a timing waveform chart showing an operation example of the IC of FIG.
【図3】本発明の第2実施例に係る表示データ駆動用I
Cを示す論理回路図。FIG. 3 is a display data driving I according to a second embodiment of the present invention.
The logic circuit diagram which shows C.
【図4】図3のICの動作例を示すタイミング波形図。FIG. 4 is a timing waveform chart showing an operation example of the IC of FIG.
【図5】本発明の第3実施例に係る表示データ駆動用I
Cを示す論理回路図。FIG. 5 is a display data driving I according to a third embodiment of the present invention.
The logic circuit diagram which shows C.
【図6】図5のICの動作例を示すタイミング波形図。FIG. 6 is a timing waveform chart showing an operation example of the IC of FIG.
【図7】従来の表示データ駆動用ICを示す論理回路
図。FIG. 7 is a logic circuit diagram showing a conventional display data driving IC.
【図8】図7のICの動作例を示すタイミング波形図。8 is a timing waveform chart showing an operation example of the IC of FIG.
11…シリアルデータ入力端子、12…クロック入力端
子、13…ストローブ入力端子、14…極性切換端子、
151〜15n…出力端子、16…極性切換回路、17
…極性切換信号生成回路、18…シフトレジスタ、19
1〜19n…トランスペアレントタイプのラッチ回路、
21…表示データ入力端子、221〜22n…二入力ア
ンドゲート。11 ... Serial data input terminal, 12 ... Clock input terminal, 13 ... Strobe input terminal, 14 ... Polarity switching terminal,
151 to 15n ... Output terminal, 16 ... Polarity switching circuit, 17
... polarity switching signal generation circuit, 18 ... shift register, 19
1 to 19n ... Transparent type latch circuit,
21 ... Display data input terminal, 221 to 22n ... Two-input AND gate.
Claims (3)
式で駆動するための表示データ駆動用集積回路におい
て、 表示データ入力端子からシリアルに入力する表示データ
信号を受け、極性切換端子から入力する極性切換信号に
基づいて表示データ信号の反転/非反転を制御して出力
する極性切換回路と、 この極性切換回路からシリアルに入力する表示データ信
号をシリアル/パラレル変換し、このパラレルデータ信
号を直接に、あるいは、電圧レベルを変換して複数個の
出力端子を介して外部へ出力するデータ処理回路とを具
備することを特徴とする表示データ駆動用集積回路。1. A display data driving integrated circuit for driving a matrix type display device by a dynamic method, wherein a display data signal serially input from a display data input terminal and a polarity switching signal input from a polarity switching terminal are received. A polarity switching circuit for controlling and outputting the inversion / non-inversion of the display data signal based on this, and a display data signal serially input from this polarity switching circuit are serial / parallel converted, and this parallel data signal is directly or An integrated circuit for driving display data, comprising: a data processing circuit which converts a voltage level and outputs it to the outside through a plurality of output terminals.
路において、 前記データ処理回路は、前記極性切換回路からシリアル
に入力する表示データ信号が初段に入力し、この表示デ
ータ信号入力をシフトクロック端子から入力するシフト
クロックによりシフトさせ、表示データ信号入力をシリ
アル/パラレル変換するシフトレジスタと、 このシフトレジスタの各段出力が各対応して入力し、制
御信号端子から共通に入力される信号により入力をラッ
チするトランスペアレントタイプの複数個のラッチ回路
とを具備することを特徴とする表示データ駆動用集積回
路。2. The display data driving integrated circuit according to claim 1, wherein the display data signal serially input from the polarity switching circuit is input to the first stage in the data processing circuit, and the display data signal input is a shift clock. With a shift register that shifts the display data signal input to serial / parallel by shifting with the shift clock input from the terminal, and a signal that is commonly input from the control signal terminal to each stage output of this shift register. An integrated circuit for driving display data, comprising: a plurality of transparent latch circuits for latching inputs.
路において、 前記データ処理回路は、シフトデータ入力端子から入力
するシフトデータが初段に入力し、このシフトデータ入
力をシフトクロック端子から入力するシフトクロックに
よりシフトさせるシフトレジスタと、 このシフトレジスタの各段出力を前記シフトクロックに
同期して順次取り出す論理回路と、 前記極性切換回路からシリアルに入力する表示データ信
号が各段に共通に入力し、上記論理回路から順次取り出
された信号により入力をラッチするトランスペアレント
タイプの複数個のラッチ回路とを具備することを特徴と
する表示データ駆動用集積回路。3. The display data driving integrated circuit according to claim 1, wherein the data processing circuit inputs shift data input from a shift data input terminal to a first stage and inputs the shift data input from a shift clock terminal. A shift register that shifts with a shift clock, a logic circuit that sequentially extracts the output of each stage of this shift register in synchronization with the shift clock, and a display data signal that is serially input from the polarity switching circuit is commonly input to each stage. And a plurality of transparent type latch circuits for latching inputs by signals sequentially fetched from the logic circuit, the display data driving integrated circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1730293A JPH06230743A (en) | 1993-02-04 | 1993-02-04 | Integrated circuit for display data drive |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1730293A JPH06230743A (en) | 1993-02-04 | 1993-02-04 | Integrated circuit for display data drive |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06230743A true JPH06230743A (en) | 1994-08-19 |
Family
ID=11940215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1730293A Withdrawn JPH06230743A (en) | 1993-02-04 | 1993-02-04 | Integrated circuit for display data drive |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06230743A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100435629B1 (en) * | 2000-09-26 | 2004-06-12 | 인터내셔널 비지네스 머신즈 코포레이션 | Data transfer device, display device, data transmitter, data receiver, and data transfer method |
KR20210067615A (en) * | 2019-11-29 | 2021-06-08 | 엘지디스플레이 주식회사 | Shift register and display device using the same |
-
1993
- 1993-02-04 JP JP1730293A patent/JPH06230743A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100435629B1 (en) * | 2000-09-26 | 2004-06-12 | 인터내셔널 비지네스 머신즈 코포레이션 | Data transfer device, display device, data transmitter, data receiver, and data transfer method |
KR20210067615A (en) * | 2019-11-29 | 2021-06-08 | 엘지디스플레이 주식회사 | Shift register and display device using the same |
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