JPH06224890A - Pn synchronized pull-in circuit - Google Patents

Abstract

PURPOSE:To provide the PN synchronized pull-in circuit for which circuit scale is made small and power consumption is reduced. CONSTITUTION:This circuit is provided with an S/P conversion part 1 for receiving and parallelly outputting pseudo random PN patterns in one cycle consisting of 2<n>-1 pieces, a PN pattern generation part 2 for inputting and synchronously outputting MN bits for N pieces of parallel outputs, a comparison part 3 for obtaining coincidence by comparing the output with the output of the S/P conversion part, S/P timing generation part 4 for operating the S/P conversion part, M-ary counter 5 to be returned to an initial value '0' each time M-1 pieces of inputted bit clocks are counted, S/P phase detection part 6 for detecting coincidence between the count value and S/P timing, and protection part 7 for establishing the synchronized state by detecting that the coincidence is continued just prescribed N times. Then, the output is defined as synchronism detection information expressing coincidence between the phase of the PN pattern generated on the transmission side and the phase of the PN pattern generated on the reception side for detecting the error of received codes.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は送信側の伝送装置が伝送
路へ送出したディジタル信号の劣化の有無を受信側の装
置で試験することに係り、特に送信側から擬似ランダム
のＰＮ符号のパターンを送信し、受信側で其れを受信し
たＰＮパターンに対して符号誤り検出用に生成したＰＮ
パターンを同期させるＰＮ同期引き込み回路に関する。
通常、ディジタル伝送路の特性試験を行うには、ＰＮ(P
seudo Noise)パターンと呼ばれる擬似ランダム符号のパ
ターンを、送信側の伝送装置の有するＰＮパターン発生
回路にて発生し、伝送路を通し、対向する受信側の装置
の有するＰＮパターン発生回路にて発生したＰＮパター
ンとの符号比較を行う事により、伝送路によるディジタ
ル信号の劣化を検出している。しかし、送信側のＰＮパ
ターン発生回路で任意に発生したＰＮパターンと、受信
側のＰＮパターン発生回路で任意に発生したＰＮパター
ンとをそのまま比較しても、一般には互の位相が合わな
いので無意味である。その為、受信側のＰＮパターン発
生回路の出力の位相を、送信側から受信したＰＮパター
ンの位相に合わせた後に、両方のＰＮパターンのビット
比較を行う必要がある。このビット比較を行うことで、
受信側のＰＮパターン発生回路の出力の位相を、送信側
から受信したＰＮパターンの位相に合わせる回路が、Ｐ
Ｎ同期引き込み回路であるが、其のＰＮ同期引き込み回
路は、一般にＬＳＩ化されるので、低消費電力化の見地
から其の回路規模は成るべく縮小されることが必要であ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to testing the presence or absence of deterioration of a digital signal sent from a transmission side transmission device to a transmission line by a reception side device, and in particular, a pseudo random PN code pattern from the transmission side. PN generated at the receiving side for the PN pattern received, and the PN generated for code error detection
The present invention relates to a PN synchronization pull-in circuit that synchronizes patterns.
Normally, PN (P
A pseudo random code pattern called a “seudo noise” pattern is generated by the PN pattern generation circuit of the transmission device on the transmission side, and is generated by the PN pattern generation circuit of the device on the reception side facing the transmission line. By comparing the sign with the PN pattern, the deterioration of the digital signal due to the transmission path is detected. However, even if the PN pattern arbitrarily generated by the PN pattern generation circuit on the transmission side and the PN pattern arbitrarily generated by the PN pattern generation circuit on the reception side are compared as they are, they generally do not match each other in phase, Is the meaning. Therefore, it is necessary to match the phase of the output of the PN pattern generating circuit on the receiving side with the phase of the PN pattern received from the transmitting side and then perform bit comparison of both PN patterns. By doing this bit comparison,
A circuit that matches the phase of the output of the PN pattern generation circuit on the receiving side with the phase of the PN pattern received from the transmitting side is P
Although it is an N-synchronization pull-in circuit, since the PN synchronization pull-in circuit is generally formed into an LSI, it is necessary to reduce the circuit scale as much as possible from the viewpoint of low power consumption.

【０００２】[0002]

【従来の技術】一般にディジタル伝送路の特性試験に使
用される試験信号は、特に図示しないが、ｎ個のフリッ
プフロップから成る所謂ＰＮ段数ｎの擬似ランダム符号
を発生するＰＮ発生回路の出力で、全部で(2ⁿ -1)個の
符号を１周期とするＰＮパターンであって、例えばＰＮ
段数 n=15 の場合の、 (2¹⁵-1)個を周期とするＰＮパタ
ーンの場合、其の32ビットの連続一致を検出した時を、
ＰＮ同期引き込み時と判定し、該32ビット以降の各ビッ
トについて、受信符号の誤り検出の為のビット比較を行
う場合がある。この同期用の32ビットの連続一致を検出
する方法として、入力の32ビット分を、32ビットのシフ
トレジスタに読み込み、１ビットづつシフトし32ビット
全部の比較を取り、32ビット全部が一致した時をＰＮ同
期検出と判断するのが最も基本的な方法であるが、この
方法は、入力の32ビット全部をシリアル形式で処理する
ので、処理速度（例えば、新同期網の場合は約 150Mbs
である)の関係から、ＬＳＩ化することが困難となるこ
とが多く、その場合は、図３の従来例の構成図の如く、
送信側から受信したPNパターンと受信側に設けたPN発生
器の出力のPNパターンの同期用パターンの各32ビットの
シリアルデータを、各々の８bit S/P 変換器で 8ビット
づつパラレルに変換した８ビットパラレル信号の４個分
のデータについて、比較回路で比較し、任意位相の32ビ
ット入力に対して連続一致を検出している。2. Description of the Related Art A test signal, which is generally used for a characteristic test of a digital transmission line, is an output of a PN generating circuit which generates a so-called pseudo-random code of so-called PN stage number n, which is composed of n flip-flops, although not shown. A PN pattern having a total of (2 ⁿ -1) codes as one cycle, for example, PN
In the case of a PN pattern with a period of (2 ¹⁵ -1) when the number of stages is n = 15, the time when continuous matching of 32 bits is detected is
In some cases, it may be determined that the PN synchronization is being pulled in, and bit comparison for error detection of the received code may be performed for each of the 32 bits and thereafter. As a method of detecting a continuous match of 32 bits for this synchronization, read 32 bits of input into a 32 bit shift register, shift by 1 bit and compare all 32 bits, and when all 32 bits match Is the most basic method, but this method processes all 32 bits of the input in serial format, so the processing speed (for example, about 150 Mbs for a new synchronous network).
Therefore, it is often difficult to make an LSI. In that case, as shown in the configuration diagram of the conventional example in FIG.
Each 32-bit serial data of the PN pattern received from the transmission side and the synchronization pattern of the PN pattern of the output of the PN generator installed on the reception side was converted into parallel by 8 bits by each 8-bit S / P converter. Four pieces of data of 8-bit parallel signals are compared by a comparison circuit, and continuous coincidence is detected for 32-bit inputs of arbitrary phase.

【０００３】[0003]

【発明が解決しようとする課題】この場合は、単純にシ
フトレジスタにより、受信した32ビットとの連続一致の
比較結果L を検出するだけでなく、任意の位相の入力の
32ビット符号の連続一致の検出を考慮して、図４の従来
例の32ビット信号の配置図の如く、1 ビットづつシフト
した全部で８通りの入力の32ビット1 〜32について、そ
の連続一致を検出する比較回路（最大容量が 8 x 5 =40
ビットのシフトレジスタ)を必要とする為、其の回路規
模が大きくなり、消費電力が大きくなるという問題があ
った。In this case, not only is the shift register simply used to detect the comparison result L of consecutive matches with the received 32 bits, but also the input of an arbitrary phase is detected.
Considering the detection of continuous match of 32-bit code, as shown in the layout diagram of the 32-bit signal of the conventional example in FIG. 4, the continuous match of 32 bits 1 to 32 of 8 kinds of inputs shifted by 1 bit in total. Detection circuit (maximum capacity is 8 x 5 = 40
Since there is a need for a bit shift register), the circuit scale becomes large and power consumption becomes large.

【０００４】本発明の目的は、其の回路規模が小さく
て、消費電力の少ないシンプルなＰＮ同期引き込み回路
を実現することにある。An object of the present invention is to realize a simple PN synchronization pull-in circuit having a small circuit scale and low power consumption.

【０００５】[0005]

【課題を解決するための手段】この目的達成のための本
発明の基本概念は、受信したPNパターンのシリアルデー
タを S/P変換してパラレルデータとする変換タイミング
を、従来の如く任意のタイミング（位相）で行うのでは
なくて、受信側で受信したPNパターンと受信側で誤り検
出用に発生したPNパターンとを同期状態に引き込んだ時
の比較回路の出力のタイミング情報を基にして、受信PN
パターンの S/P変換を行う。そして此の同期状態に引き
込んだ時の S/P変換のタイミングは、その比較回路が連
続一致を検出している時は必ず同一周期（位相）で出力
されている事に着目して選定される。そこで本発明の基
本構成は、図１の原理図に示す如く、送信側で所定のPN
段数15( 一般にはｎ）のPN発生回路で生成し送出した全
部で(2¹⁵-1) 個（一般には2ⁿ -1個)で１周期の擬似ラン
ダムのPNパターンを受信し、８ bit ( M bit)単位にパ
ラレル変換してデータを出力する S/P変換部(1) と、該
S/P変換部(1)の出力の８bit ( M bit)パラレルの２個
分の16 bit( 2M bit)を入力し該入力に同期し続く8 bit
( M bit)を出力するPNパターン発生部(2)と、該PNパタ
ーン発生部の出力の８ bit( M bit)パラレルと前記 S/P
変換部(1) の出力のパラレルの８bit( M bit) を比較し
両方の８ bit( M bit)全てが一致する時を求める比較部
(3)と、該比較部(3)の結果の８ bit( M bit)全てが一致
する時の出力により前記S/P変換部(1) を動作させるタ
イミングを発生する S/Pタイミング発生部(4) と、該 S
/Pタイミング発生部(4) の出力のS/P 変換のタイミング
を監視する為に入力のビットクロックをカウントし其の
７個(M-1個)をカウントする毎に初期値(0)に戻る８進(M
進)カウンタ(5) と、該８進(M進) カウンタ(5) のカウ
ント値と前記 S/Pタイミング発生部(4) の出力のS/P変
換のタイミングの一致を検出するS/P 位相検出部(6)
と、該S/P 位相検出部(6) が該８進(M進)カウンタ(5)
のカウント値と前記S/P 変換のタイミングの一致を所定
の４回( N 回)だけ連続するのを検出し同期を確立する
保護部(7) とを具え、該保護部(7) の出力を、前記送信
側で生成し送出したPNパターンと受信側で符号誤り検出
用に生成したPNパターンの位相の一致を表す同期検出情
報とするように構成する。The basic concept of the present invention for achieving this object is to convert the serial data of the received PN pattern into parallel data by S / P conversion at any timing as in the prior art. Instead of using (phase), based on the timing information of the output of the comparison circuit when the PN pattern received on the receiving side and the PN pattern generated for error detection on the receiving side are pulled into the synchronous state, Receive PN
Perform S / P conversion of the pattern. The S / P conversion timing when pulled into this synchronization state is selected by paying attention to the fact that the output is always in the same cycle (phase) when the comparison circuit detects continuous coincidence. . Therefore, the basic configuration of the present invention is, as shown in the principle diagram of FIG.
A total of (2 ¹⁵ -1) (generally 2 ⁿ -1) pseudo-random PN patterns generated and transmitted by a PN generation circuit with 15 stages (generally n) are received, and 8 bits ( A S / P conversion unit (1) that outputs data after parallel conversion in M bit) units;
8 bits (M bit) of the output of S / P converter (1) Parallel 16 bits (2M bits) for 2 pieces are input and 8 bits continue in synchronization with the input
PN pattern generator (2) that outputs (M bit), 8 bit (M bit) parallel output of the PN pattern generator and the S / P
A comparison unit that compares the parallel 8 bits (M bits) of the output of the conversion unit (1) and finds when both 8 bits (M bits) match
(3) and the S / P timing generation unit that generates the timing for operating the S / P conversion unit (1) by the output when all 8 bits (M bits) of the result of the comparison unit (3) match. (4) and the S
/ P In order to monitor the timing of S / P conversion of the output of the timing generator (4), the input bit clock is counted and the initial value (0) is set every time 7 (M-1) are counted. Return octal (M
S / P which detects the coincidence between the count value of the octal (M) counter and the count value of the octal (M) counter and the output of the S / P timing generator (4). Phase detector (6)
And the S / P phase detector (6) causes the octal (M-ary) counter (5)
The output of the protection unit (7) is provided with a protection unit (7) that detects the coincidence of the count value of the S / P conversion and the timing of the S / P conversion for a predetermined four times (N times) and establishes synchronization. Is configured as the synchronization detection information indicating the phase match between the PN pattern generated and transmitted on the transmission side and the PN pattern generated for code error detection on the reception side.

【０００６】[0006]

【作用】本発明では、S/P 変換部(1) の動作するタイミ
ングは、比較部(3) が S/P変換部(1) の出力の M bit
(８bit)とPNパターン発生部(2) の出力の M bit( 8 bi
t)との比較結果として、N 回( 4 回) の MN bit( 8 x 4
=32 bit )の連続一致を検出している状態中は必ず、同
一の MN bit周期（位相）でS/P 変換部(1) から出力さ
れることになる。そこで、自走の M進(8進)カウンタ(5)
を動作させ、該M進(8進)カウンタ(5) のカウント値が
同じ、例えばカウント値0 の同一タイミングで、S/Pタ
イミング発生部(4) が S/P変換部(1) に対し動作タイミ
ングを発生し送出したことを、S/P 位相検出部(6) が連
続 N回(4回) だけ検出し、保護部(7)が其れを確認する
ことにより、送信側から受信したPNパターンと受信側で
比較の為に発生したPNパターンの両方の同期パターン全
部 MN bit(32 bit )の連続一致が検出されたことにな
る。In the present invention, the operation timing of the S / P conversion unit (1) is such that the comparison unit (3) outputs M bits of the output of the S / P conversion unit (1).
(8 bit) and M bit (8 bi of output of PN pattern generator (2)
As a result of comparison with t), N times (4 times) of MN bit (8 x 4
(= 32 bits), it is always output from the S / P converter (1) in the same MN bit cycle (phase) while the continuous match is detected. So, the self-propelled M-adic (octal) counter (5)
And the M-ary (octal) counter (5) has the same count value, for example, at the same timing when the count value is 0, the S / P timing generation section (4) sends the S / P conversion section (1) to The S / P phase detector (6) detected that the operation timing was generated and transmitted only N times in succession (4 times), and the protection unit (7) confirmed it and received it from the transmission side. This means that all the synchronization patterns of both the PN pattern and the PN pattern generated for comparison on the receiving side have all been detected as consecutive matches of MN bit (32 bit).

【０００７】[0007]

【実施例】図１の原理図はそのまま本発明の実施例のＰ
Ｎ同期引き込み回路の構成を示し、図２は其の実施例の
動作を説明するためのタイムチャートである。図１の S
/P変換部(1) は、その動作開始時は、任意の位相の受信
PNパターンのシリアル符号の８ビットづつを、パラレル
符号に変換する。８ビットパラレルの受信PNパターン
を、PNパターン発生部(2) に２回だけ、即ち 16 bit を
取り込むと、PNパターン発生部(2) は其れに続く８bit
を発生する。この様にしてPNパターン発生部(2) が発生
したPNパターンの８bit と、送信側から受信したPNパタ
ーンの８bit との完全一致を比較部(3) にて検出した
時、その検出信号で駆動されるS/P タイミング発生部
(4) が S/P変換部(1) へ変換のタイミング情報を出力す
るが、図２のタイムチャートの(A) 通常時に示す如く、
その出力のタイミング情報を監視する１周期が８bit の
８進カウンタ(5) のカウント値0 〜7の同じ値、例えば
カウント値1 で、S/P 位相検出部(6) により、前記S/P
タイミング発生部(4) が S/P変換部(1) へ送出するタイ
ミング情報を検出し、保護部(7) にて認識する。同様
に、PNパターン発生部(2) が次に発生した８bit と受信
PNパターンの８bit との比較を比較部(3) にて行い、一
致した時は、S/P タイミング発生部(4) が S/P変換部
(1) へ送出するタイミング情報の８進カウンタ(5) に対
する位相は、前回と同一のカウント値1 となり、S/P 位
相検出部(6) が同じタイミング情報のカウント値1を連
続４回検出した時は、８bit x 4 回（＝32 bit) 連続の
一致となり、PNパターン発生部(2) の出力が、送信側か
ら受信したPNパターンに同期する状態に引き込まれ、同
期が確立したことになる。以上が、比較部(3) にて比較
結果が一致した場合のエラーが無い場合の通常動作であ
り、殆んどの場合はこの通常動作となるが、若し同期状
態へ引き込み中にビットエラーが有った場合は、図２の
タイムチャートの(B) エラー発生時に示す如く、比較結
果の８bit パラレルデータの何ビット目にエラーが有っ
たかという情報を基にし、次のビットを S/P変換後の８
bit パラレルデータのＭＳＢとする様なタイミングで S
/P変換部(1) を動作させる。即ち、比較部(3) の出力の
15 bitを表す比較結果1 〜15で、其の第３ビット3 がエ
ラー（ X印) となった場合は、次の正常な第４ビット4
を、 S/P変換した後の８bit のパラレルデータのＭＳＢ
とするタイミングで S/P変換部(1) を動作させるよう
に、S/P タイミング発生部(4) にて、発生タイミングを
変更する。そして上記動作を継続することにより、PNパ
ターン発生部(2) の出力が、送信側から受信したPNパタ
ーンに位相同期する状態に引き込まれることになる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The principle diagram of FIG.
2 shows the configuration of the N-sync pull-in circuit, and FIG. 2 is a time chart for explaining the operation of the embodiment. S in Figure 1
The / P converter (1) receives an arbitrary phase at the start of its operation.
Each 8 bits of the serial code of the PN pattern is converted into a parallel code. When an 8-bit parallel received PN pattern is taken into the PN pattern generation section (2) only twice, that is, 16 bits are fetched, the PN pattern generation section (2) is followed by 8 bits.
To occur. In this way, when the comparison unit (3) detects a complete match between the 8 bits of the PN pattern generated by the PN pattern generation unit (2) and the 8 bits of the PN pattern received from the transmission side, it drives with the detection signal. S / P timing generator
Although (4) outputs the conversion timing information to the S / P converter (1), as shown in (A) Normal time in the time chart of FIG.
With the same value of the count value 0 to 7 of the octal counter (5) with a cycle of 8 bits for monitoring the timing information of the output, for example, the count value 1, the S / P phase detector (6) causes the S / P
The timing generator (4) detects the timing information sent to the S / P converter (1) and recognizes it in the protector (7). Similarly, the PN pattern generator (2) receives the next generated 8 bits.
The comparison section (3) compares the PN pattern with 8 bits, and if they match, the S / P timing generation section (4) determines the S / P conversion section.
The phase of the timing information sent to (1) with respect to the octal counter (5) becomes the same count value 1 as the previous time, and the S / P phase detection unit (6) detects the count value 1 of the same timing information four consecutive times. When this happens, 8bit x 4 times (= 32bit) consecutive matches will occur, and the output of the PN pattern generator (2) will be pulled into the state of being synchronized with the PN pattern received from the transmission side, and that synchronization has been established. Become. The above is the normal operation when there is no error when the comparison results in the comparison unit (3) match.In most cases, this is the normal operation, but if a bit error occurs while pulling into the synchronous state. If there is, as shown in (B) Error occurrence in the time chart of Fig. 2, the next bit is S / P based on the information of which bit of the comparison result 8bit parallel data has an error. 8 after conversion
S at the same timing as the MSB of bit parallel data
Operate the / P converter (1). That is, the output of the comparison unit (3)
If the 3rd bit 3 of the comparison results 1 to 15 representing 15 bits has an error (X mark), the next normal 4th bit 4
MSB of 8-bit parallel data after S / P conversion
Change the generation timing in the S / P timing generator (4) so that the S / P converter (1) operates at the timing. Then, by continuing the above operation, the output of the PN pattern generator (2) is pulled into a state of being phase-synchronized with the PN pattern received from the transmitting side.

【０００８】[0008]

【発明の効果】以上説明した如く、本発明によれば、従
来方法では比較結果の保持の為に必要であった最大容量
が 40 bit 分のフリップフロップや S/P変換の任意のタ
イミングによる全部で８通りの 32 ビット連続一致の検
出回路が不必要となり、回路規模の縮小および S/P変換
したパラレルデータ単位で受信したPNパターンのデータ
を有効データとすることが可能となる効果が得られる。As described above, according to the present invention, the maximum capacity required for holding the comparison result in the conventional method is a flip-flop of 40 bits or S / P conversion at any timing. This eliminates the need for eight 8-bit 32-bit consecutive match detection circuits, and has the effect of reducing the circuit scale and making it possible to use PN pattern data received in parallel data units that have been S / P converted as valid data. .

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明のＰＮ同期引き込み回路の基本構成を
示す原理図FIG. 1 is a principle diagram showing a basic configuration of a PN synchronization pull-in circuit of the present invention.

【図２】 本発明の実施例の動作を説明するためのタイ
ムチャートFIG. 2 is a time chart for explaining the operation of the embodiment of the present invention.

【図３】 従来例のＰＮ同期引き込み回路の構成図FIG. 3 is a configuration diagram of a conventional PN synchronization pull-in circuit.

【図４】 従来例の問題点を説明する為の32ビット信号
の配置図FIG. 4 is a layout diagram of 32-bit signals for explaining the problems of the conventional example.

【符号の説明】[Explanation of symbols]

1 は S/P変換部、2 は PN パターン発生部、3 は比較
部、4 は S/Pタイミング発生部、5 は 8進カウンタ、6
は S/P位相検出部、7 は保護部である。1 is S / P converter, 2 is PN pattern generator, 3 is comparator, 4 is S / P timing generator, 5 is octal counter, 6
Is a S / P phase detector, and 7 is a protector.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 送信側で所定のPN段数ｎで生成した(2ⁿ
-1）個で１周期の擬似ランダム符号を受信し、その M b
itづつをパラレルに変換し M bitパラレルのデータを出
力する S/P変換部(1) と、該 S/P変換部(1)の出力の M
bitパラレルのNM＞n の条件を満足する N個分を入力し
該入力に同期したMN bitを出力するPNパターン発生部
(2)と、該PNパターン発生部(2) の出力のパラレルのMN
bitと前記 S/P変換部(1) の出力のパラレルのMN bitと
を比較し両方の MN bit全てが一致する時を求める比較
部(3)と、該比較部(3)の結果のMN bit全てが一致する時
の出力により前記 S/P変換部(1) を動作させるタイミン
グを発生する S/Pタイミング発生部(4) と、該 S/Pタイ
ミング発生部(4) の出力の S/P変換のタイミングを監視
する為に入力のビットクロックをカウントし其の M-1個
をカウントする毎に初期値(0)に戻る M進カウンタ(5)
と、該 M進カウンタ(5) のカウント値と前記 S/Pタイミ
ング発生部(4) の出力のS/Pタイミングの一致を検出す
るS/P 位相検出部(6)と、該S/P 位相検出部(6) が該 M
進カウンタ(5) のカウント値と前記S/P変換のタイミン
グとの一致が所定の N回だけ連続するのを検出して同期
状態を確立する保護部(7) とを具え、該保護部(7) の出
力を、前記送信側で生成し送出したPNパターンと受信側
で受信符号の誤り検出用に生成したPNパターンの位相の
一致を表す同期検出情報とすることを特徴とするＰＮ同
期引き込み回路。1. The transmission side generates a predetermined number of PN stages n (2 ⁿ
-1) Receives one cycle of pseudo-random code and outputs its M b
The S / P converter (1) that converts each of it into parallel and outputs M bit parallel data, and the M of the output of the S / P converter (1)
PN pattern generator that inputs N number of bits satisfying the condition of bit parallel NM> n and outputs MN bit synchronized with the input
(2) and the parallel MN of the output of the PN pattern generator (2)
bit and the parallel MN bit of the output of the S / P converter (1) are compared to determine when both MN bits match, and the MN of the result of the comparator (3) The S / P timing generator (4) that generates the timing to operate the S / P converter (1) by the output when all bits match, and the output S of the S / P timing generator (4) The input bit clock is counted to monitor the timing of / P conversion, and it returns to the initial value (0) every time it counts M-1 of them. M-ary counter (5)
And an S / P phase detection section (6) for detecting a match between the count value of the M-ary counter (5) and the S / P timing of the output of the S / P timing generation section (4), and the S / P phase detection section (6). The phase detector (6)
A protection unit (7) for establishing a synchronization state by detecting that the count value of the binary counter (5) and the timing of the S / P conversion continue for a predetermined N times. PN synchronization pull-in, characterized in that the output of 7) is used as synchronization detection information indicating the phase match between the PN pattern generated and transmitted on the transmission side and the PN pattern generated on the reception side for error detection of the received code. circuit. 【請求項２】 前記比較部(3)の結果にビット不一致の
誤りが有った場合に、該比較部(3)からの情報により該
誤りが起きたビットの次のビットを S/P変換後の M bit
のパラレルデータのＭＳＢとするように該S/P 位相検出
部(6) が S/P変換のタイミングの位相を監視して、其の
監視情報により保護部(7) がＰＮ同期を確立することを
特徴としたＰＮ同期引き込み回路。2. When the result of the comparison unit (3) includes a bit mismatch error, the bit next to the bit in which the error has occurred is S / P converted by the information from the comparison unit (3). After M bit
The S / P phase detection unit (6) monitors the phase of the S / P conversion timing so that it becomes the MSB of the parallel data, and the protection unit (7) establishes PN synchronization by the monitoring information. PN synchronous pull-in circuit.