JPH06224392A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH06224392A JPH06224392A JP5009780A JP978093A JPH06224392A JP H06224392 A JPH06224392 A JP H06224392A JP 5009780 A JP5009780 A JP 5009780A JP 978093 A JP978093 A JP 978093A JP H06224392 A JPH06224392 A JP H06224392A
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- semiconductor device
- silicon oxide
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Abstract
(57)【要約】
【構成】メモリセル内の多結晶Si−pMOSトランジ
スタのゲート絶縁膜を薄膜化するために、SiO210
5 及びSi3N4104の二層膜を使用し、かつチャネ
ルの多結晶Si106とSiO2 膜105が接するよう
に配置し、かつSiO2 膜の厚さを2nm以上にする。 【効果】5nm程度まで薄膜化が可能となり、オン電流
を増大させることができる。また、界面準位密度を小さ
くでき、S係数及び電界効果移動度が改善する。
スタのゲート絶縁膜を薄膜化するために、SiO210
5 及びSi3N4104の二層膜を使用し、かつチャネ
ルの多結晶Si106とSiO2 膜105が接するよう
に配置し、かつSiO2 膜の厚さを2nm以上にする。 【効果】5nm程度まで薄膜化が可能となり、オン電流
を増大させることができる。また、界面準位密度を小さ
くでき、S係数及び電界効果移動度が改善する。
Description
【0001】
【産業上の利用分野】本発明は、スタティック型のラン
ダムアクセスメモリ(SRAM)において、データ保持
特性及びその信頼性に優れた半導体装置、及びその製造
方法に関する。
ダムアクセスメモリ(SRAM)において、データ保持
特性及びその信頼性に優れた半導体装置、及びその製造
方法に関する。
【0002】
【従来の技術】本発明に関する技術文献は、例えば、イ
ンターナショナル エレクトロン デバイス ミーティ
ング 1990 テクニカル ダイジェスト 469〜
472頁(International Electron Device Meeting 199
0 Technical Digest p469〜472)がある。
ンターナショナル エレクトロン デバイス ミーティ
ング 1990 テクニカル ダイジェスト 469〜
472頁(International Electron Device Meeting 199
0 Technical Digest p469〜472)がある。
【0003】ここで論じられているように、メモリセル
を構成するインバータの負荷素子には、多結晶Si中に
形成したpチャネルMOSトランジスタが用いられてい
る。
を構成するインバータの負荷素子には、多結晶Si中に
形成したpチャネルMOSトランジスタが用いられてい
る。
【0004】この多結晶Si−MOSトランジスタのゲ
ート絶縁膜には、化学気相蒸着法(CVD法)によって
堆積したSiO2 膜が用いられており、その膜厚は40
ナノメータ(以下nm)と比較的厚いものが用いられて
いる。
ート絶縁膜には、化学気相蒸着法(CVD法)によって
堆積したSiO2 膜が用いられており、その膜厚は40
ナノメータ(以下nm)と比較的厚いものが用いられて
いる。
【0005】
【発明が解決しようとする課題】メモリセルにおいて安
定にデータを保持するには、負荷素子の多結晶Si−p
チャネルMOSトランジスタの供給電流を大きくするこ
とが必要である。しかし、多結晶Si−MOSトランジ
スタでは、通常しきい電圧(Vth)が大きく、しかも
サブスレッショルド領域の傾きが緩やかであるため供給
電流が小さい。特に、電源電圧の低電圧化が進むと供給
電流の低下が顕著になる。
定にデータを保持するには、負荷素子の多結晶Si−p
チャネルMOSトランジスタの供給電流を大きくするこ
とが必要である。しかし、多結晶Si−MOSトランジ
スタでは、通常しきい電圧(Vth)が大きく、しかも
サブスレッショルド領域の傾きが緩やかであるため供給
電流が小さい。特に、電源電圧の低電圧化が進むと供給
電流の低下が顕著になる。
【0006】このような低電圧でも十分大きなオン電流
を確保するには、ゲート絶縁膜の薄膜化が必要である。
64メガビットクラスのCMOS−SRAMでは、2.
5V程度の電源電圧が予想される。図1に、ゲート絶縁
膜厚とオン電流との関係を示した。データ保持に必要な
オン電流を1μAとすると、ゲート絶縁膜の厚さを10
nm以下に薄くする必要があることがわかる。
を確保するには、ゲート絶縁膜の薄膜化が必要である。
64メガビットクラスのCMOS−SRAMでは、2.
5V程度の電源電圧が予想される。図1に、ゲート絶縁
膜厚とオン電流との関係を示した。データ保持に必要な
オン電流を1μAとすると、ゲート絶縁膜の厚さを10
nm以下に薄くする必要があることがわかる。
【0007】しかし、従来技術であるCVD法によるS
iO2 膜では、このような薄膜化は、以下の理由により
困難である。図2に、SiO2 膜厚と欠陥密度との関係
を示した。薄膜化していくと、欠陥密度が増大している
のがわかる。特に、下地に段差を有する場合、及びゲー
ト絶縁膜がフッ酸系の水溶液にさらされた場合に顕著と
なる。このような欠陥密度の増大は、製品の歩留まりを
悪くする。キャパシタ部の面積を0.5cm2,歩留まりを
90%とすると許容欠陥密度は0.21個/cm2となる。
従って、CVD法によるSiO2 単層膜では、15nm
程度が薄膜化の限界である。
iO2 膜では、このような薄膜化は、以下の理由により
困難である。図2に、SiO2 膜厚と欠陥密度との関係
を示した。薄膜化していくと、欠陥密度が増大している
のがわかる。特に、下地に段差を有する場合、及びゲー
ト絶縁膜がフッ酸系の水溶液にさらされた場合に顕著と
なる。このような欠陥密度の増大は、製品の歩留まりを
悪くする。キャパシタ部の面積を0.5cm2,歩留まりを
90%とすると許容欠陥密度は0.21個/cm2となる。
従って、CVD法によるSiO2 単層膜では、15nm
程度が薄膜化の限界である。
【0008】更に、このようなCVD法によるSiO2
単層膜をゲート絶縁膜に用いた多結晶Si−MOSトラ
ンジスタでは、ゲートストレスによるVth変動といっ
た問題がある。図3に、変動の様子を示す。これは、負
のゲートストレスによって、チャネル側から注入された
正孔が絶縁膜中にトラップされるために起こる。このよ
うなVthの負方向への変動は、オン電流を減少させる
ため、メモリセルで考えるとデータ保持特性の信頼度不
良を引き起こす。
単層膜をゲート絶縁膜に用いた多結晶Si−MOSトラ
ンジスタでは、ゲートストレスによるVth変動といっ
た問題がある。図3に、変動の様子を示す。これは、負
のゲートストレスによって、チャネル側から注入された
正孔が絶縁膜中にトラップされるために起こる。このよ
うなVthの負方向への変動は、オン電流を減少させる
ため、メモリセルで考えるとデータ保持特性の信頼度不
良を引き起こす。
【0009】本発明の目的は、欠陥密度の増加による歩
留まり低下,Vth変動による信頼度不良といった問題
を解決したうえで、供給電流を増大させた多結晶Si−
MOSトランジスタを提供することにある。
留まり低下,Vth変動による信頼度不良といった問題
を解決したうえで、供給電流を増大させた多結晶Si−
MOSトランジスタを提供することにある。
【0010】本発明の他の目的は、そのような多結晶S
i−MOSトランジスタを負荷素子に用いることによっ
て、データ保持特性に優れたSRAMを提供することに
ある。
i−MOSトランジスタを負荷素子に用いることによっ
て、データ保持特性に優れたSRAMを提供することに
ある。
【0011】本発明のさらに他の目的は、これらの半導
体装置を製造する方法を提供することにある。
体装置を製造する方法を提供することにある。
【0012】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、CVD法によるSiO2 膜に代えて、
SiO2 膜とSi3N4膜の二層膜をゲート絶縁膜に用
い、その厚さを酸化膜換算膜厚で15nm以下とした。
又、この場合に、ゲート電極側にSi3N4膜をチャネル
側にSiO2膜を配置する。更に、SiO2膜の厚さを2
nm以上に厚くする。
に、本発明では、CVD法によるSiO2 膜に代えて、
SiO2 膜とSi3N4膜の二層膜をゲート絶縁膜に用
い、その厚さを酸化膜換算膜厚で15nm以下とした。
又、この場合に、ゲート電極側にSi3N4膜をチャネル
側にSiO2膜を配置する。更に、SiO2膜の厚さを2
nm以上に厚くする。
【0013】
【作用】SiO2 膜とSi3N4膜の二層膜は、すでにD
RAMのキャパシタ絶縁膜として使用されており、絶縁
破壊耐圧、その歩留まり、経時破壊特性(TDDB)に
優れていることが実証されている。しかも、その膜厚は
5nm程度まで薄膜化することが可能である。
RAMのキャパシタ絶縁膜として使用されており、絶縁
破壊耐圧、その歩留まり、経時破壊特性(TDDB)に
優れていることが実証されている。しかも、その膜厚は
5nm程度まで薄膜化することが可能である。
【0014】又、このような二層膜ではチャネル側にS
iO2膜を配する場合と、Si3N4膜を配する場合の二
通りが考えられる。図4に、各々の場合のゲート絶縁膜
厚とS係数(サブスレショルド領域の傾きの逆数)との
関係を示す。これより、同じ膜厚でも、Si3N4膜がチ
ャネル部の多結晶Siと接した場合には、SiO2膜が
接した場合に比べてS係数が大きいことがわかる。
iO2膜を配する場合と、Si3N4膜を配する場合の二
通りが考えられる。図4に、各々の場合のゲート絶縁膜
厚とS係数(サブスレショルド領域の傾きの逆数)との
関係を示す。これより、同じ膜厚でも、Si3N4膜がチ
ャネル部の多結晶Siと接した場合には、SiO2膜が
接した場合に比べてS係数が大きいことがわかる。
【0015】更に、表1に示したように、電界効果移動
度も1/10程度に減少することがわかる。従って、こ
の二層膜をゲート絶縁膜として使用する場合には、Si
O2膜がチャネルと接するような構造にすることが必要
である。これらの結果は、チャネルとSi3N4膜が接し
た場合の界面準位密度がSiO2 膜とのそれに比べて大
きいことによる。
度も1/10程度に減少することがわかる。従って、こ
の二層膜をゲート絶縁膜として使用する場合には、Si
O2膜がチャネルと接するような構造にすることが必要
である。これらの結果は、チャネルとSi3N4膜が接し
た場合の界面準位密度がSiO2 膜とのそれに比べて大
きいことによる。
【0016】
【表1】
【0017】更に、本発明はゲートストレスによるVt
h変動を抑制するようにも作用する。図5,図6及び図
7に、ソース,ドレイン電極は接地したまま、一定時間
ゲート電極に負電圧を印加したときのゲート電圧−ドレ
イン電流特性を示す。Si3N4膜がチャネルと接した構造
では、図3に示したSiO2 単層膜と同様、Vthが負
方向に大きく変動することがわかる。これは、Si3N4
膜側からのホール注入が大きいことと、及びトラップ準
位が多いことによる。
h変動を抑制するようにも作用する。図5,図6及び図
7に、ソース,ドレイン電極は接地したまま、一定時間
ゲート電極に負電圧を印加したときのゲート電圧−ドレ
イン電流特性を示す。Si3N4膜がチャネルと接した構造
では、図3に示したSiO2 単層膜と同様、Vthが負
方向に大きく変動することがわかる。これは、Si3N4
膜側からのホール注入が大きいことと、及びトラップ準
位が多いことによる。
【0018】一方、SiO2膜がチャネルと接した構造
では、SiO2膜の厚さによってシフト方向が変化し、
薄い場合には負方向へ、厚い場合には正方向へシフトす
ることがわかる。又、その変動量は、厚さが薄い場合の
方が大きい。図8に、SiO2膜厚とVthの変動方向
との関係を示す。膜厚が2nm付近から、変動方向が負
方向から正方向へと変化しているのがわかる。この結果
は、SiO2 膜が薄い場合には、負のゲートストレスに
よってチャネル側から直接トンネルによってホールが注
入されるためである。
では、SiO2膜の厚さによってシフト方向が変化し、
薄い場合には負方向へ、厚い場合には正方向へシフトす
ることがわかる。又、その変動量は、厚さが薄い場合の
方が大きい。図8に、SiO2膜厚とVthの変動方向
との関係を示す。膜厚が2nm付近から、変動方向が負
方向から正方向へと変化しているのがわかる。この結果
は、SiO2 膜が薄い場合には、負のゲートストレスに
よってチャネル側から直接トンネルによってホールが注
入されるためである。
【0019】図9に、二層膜においてSiO2膜の厚さ
が1.5nmと薄い場合の、予測寿命を示した。Vth
の許容変動量は0.1V としてある。この構造では、1
0年以上の寿命を保証することができないことがわか
る。一方、本発明である、SiO2膜をチャネルと接する
構造とし、かつSiO2 膜の厚さを直接トンネルが起き
ないように2nm以上の厚さにすれば、Vthの変動方
向は正方向であるから、データ保持特性に関する信頼度
不良は全く起こらない。又、図10に示したように、そ
の正方向のVth変動に関しては、10年以上の寿命が
達成できる。
が1.5nmと薄い場合の、予測寿命を示した。Vth
の許容変動量は0.1V としてある。この構造では、1
0年以上の寿命を保証することができないことがわか
る。一方、本発明である、SiO2膜をチャネルと接する
構造とし、かつSiO2 膜の厚さを直接トンネルが起き
ないように2nm以上の厚さにすれば、Vthの変動方
向は正方向であるから、データ保持特性に関する信頼度
不良は全く起こらない。又、図10に示したように、そ
の正方向のVth変動に関しては、10年以上の寿命が
達成できる。
【0020】
【実施例】〈実施例1〉本発明の一実施例の製造工程の
断面図を図11に示す。p型のSi基板101を用意
し、熱酸化により絶縁膜102を500nm形成する。
シラン系ガス及びホスフィン(PH3)を反応ガスに用い
た減圧CVD法によりn型の多結晶Si膜を100nm
堆積し、ドライエッチング法により所定形状に加工しゲ
ート電極103とする(図11(A))。
断面図を図11に示す。p型のSi基板101を用意
し、熱酸化により絶縁膜102を500nm形成する。
シラン系ガス及びホスフィン(PH3)を反応ガスに用い
た減圧CVD法によりn型の多結晶Si膜を100nm
堆積し、ドライエッチング法により所定形状に加工しゲ
ート電極103とする(図11(A))。
【0021】次に、温度900℃のNH3 ガス雰囲気中
30分間の熱処理を行う、いわゆる、直接窒化法によっ
て、ゲート電極表面の自然酸化膜の影響を排除する。但
し、場合によってはこの工程は削除可能である。続い
て、減圧CVD法により、厚さ6nmのSi3N4膜10
4を堆積し、続いて同じ減圧CVD法により、厚さ5n
mのSiO2 膜105を堆積し、これをゲート絶縁膜と
する。尚、Si3N4膜の堆積には、反応ガスにジクロロ
シラン(SiH2Cl2)及びアンモニア(NH3)を用い、
堆積温度は770℃とした、SiO2 膜の堆積には、反
応ガスにモノシラン(SiH4)及びN2Oを用い、堆積
温度は750℃とした。尚、本実施例では、SiO2 膜
の形成にはCVD法を用いたが、DRAMのキャパシタ
絶縁膜の形成に用いられているような、Si3N4膜の酸
化による方法でも良い。この場合には、通常のウエット
酸化法,高圧酸化法,瞬間酸化法等種々の方法が可能で
ある。
30分間の熱処理を行う、いわゆる、直接窒化法によっ
て、ゲート電極表面の自然酸化膜の影響を排除する。但
し、場合によってはこの工程は削除可能である。続い
て、減圧CVD法により、厚さ6nmのSi3N4膜10
4を堆積し、続いて同じ減圧CVD法により、厚さ5n
mのSiO2 膜105を堆積し、これをゲート絶縁膜と
する。尚、Si3N4膜の堆積には、反応ガスにジクロロ
シラン(SiH2Cl2)及びアンモニア(NH3)を用い、
堆積温度は770℃とした、SiO2 膜の堆積には、反
応ガスにモノシラン(SiH4)及びN2Oを用い、堆積
温度は750℃とした。尚、本実施例では、SiO2 膜
の形成にはCVD法を用いたが、DRAMのキャパシタ
絶縁膜の形成に用いられているような、Si3N4膜の酸
化による方法でも良い。この場合には、通常のウエット
酸化法,高圧酸化法,瞬間酸化法等種々の方法が可能で
ある。
【0022】次に、SiH4,Si2H6,Si3H8 等の
シラン系ガスを反応ガスに用いた減圧CVD法により非
晶質Si膜106を10nm堆積し、ドライエッチング
法により所定形状に加工する。減圧CVD法によりSi
O2 膜107を10nm堆積し、ホトレジストパターン
をマスクにボロンをイオン打込みしソース106a,ド
レイン106bの高濃度不純物領域を形成する(図11
(B))。この段階では、非晶質Si膜106は、すでに
多結晶Si膜に変化している。尚、本実施例では、ドレ
イン端の電界を緩和しオフ電流を低減するために、長さ
0.2μm のオフセット領域を設けてある。
シラン系ガスを反応ガスに用いた減圧CVD法により非
晶質Si膜106を10nm堆積し、ドライエッチング
法により所定形状に加工する。減圧CVD法によりSi
O2 膜107を10nm堆積し、ホトレジストパターン
をマスクにボロンをイオン打込みしソース106a,ド
レイン106bの高濃度不純物領域を形成する(図11
(B))。この段階では、非晶質Si膜106は、すでに
多結晶Si膜に変化している。尚、本実施例では、ドレ
イン端の電界を緩和しオフ電流を低減するために、長さ
0.2μm のオフセット領域を設けてある。
【0023】次に、減圧CVD法によりSiO2 膜10
8を100nm堆積し、その上に常圧CVD法でリンと
ボロンを含んだSiO2 膜(BPSG膜109)を30
0nm堆積し、層間絶縁膜とする。窒素雰囲気中で85
0℃,30分の熱処理を行いリフローした後、ドライエ
ッチング法で接続孔110を加工する。チタンナイトラ
イド(TiN),アルミニウム(Al)を蒸着し(ステ
ップ111)、ドライエッチング法で配線パターンを形
成する。最後に、水素雰囲気中で450℃,30分の熱
処理を行い、実施例1の製造を完了する(図11
(C))。
8を100nm堆積し、その上に常圧CVD法でリンと
ボロンを含んだSiO2 膜(BPSG膜109)を30
0nm堆積し、層間絶縁膜とする。窒素雰囲気中で85
0℃,30分の熱処理を行いリフローした後、ドライエ
ッチング法で接続孔110を加工する。チタンナイトラ
イド(TiN),アルミニウム(Al)を蒸着し(ステ
ップ111)、ドライエッチング法で配線パターンを形
成する。最後に、水素雰囲気中で450℃,30分の熱
処理を行い、実施例1の製造を完了する(図11
(C))。
【0024】以上の方法で製造した多結晶Si−pチャ
ネルMOSトランジスタでは、図12に示したように、
従来方法に比べてオン電流が飛躍的に増加し、電圧2.
5Vにおけるオン電流は一本当り1μAが得られた。
ネルMOSトランジスタでは、図12に示したように、
従来方法に比べてオン電流が飛躍的に増加し、電圧2.
5Vにおけるオン電流は一本当り1μAが得られた。
【0025】〈実施例2〉本発明の一実施例の製造工程
の断面図を図13に示す。実施例1と同様、p型のSi
基板201を用意し、熱酸化により絶縁膜202を50
0nm形成する。次に、SiH4,Si2H6,Si3H8
等のシラン系ガスを反応ガスに用いた減圧CVD法によ
り非晶質Si膜203を10nm堆積し、ドライエッチ
ング法により所定形状に加工する。減圧CVD法により
SiO2 膜204を10nm堆積し、ホトレジストパタ
ーンをマスクにボロンをイオン打込みしソース203
a,ドレイン203bの高濃度不純物領域を形成する。
この段階では、非晶質Si膜203は、すでに多結晶S
i膜に変化している(図13(A))。
の断面図を図13に示す。実施例1と同様、p型のSi
基板201を用意し、熱酸化により絶縁膜202を50
0nm形成する。次に、SiH4,Si2H6,Si3H8
等のシラン系ガスを反応ガスに用いた減圧CVD法によ
り非晶質Si膜203を10nm堆積し、ドライエッチ
ング法により所定形状に加工する。減圧CVD法により
SiO2 膜204を10nm堆積し、ホトレジストパタ
ーンをマスクにボロンをイオン打込みしソース203
a,ドレイン203bの高濃度不純物領域を形成する。
この段階では、非晶質Si膜203は、すでに多結晶S
i膜に変化している(図13(A))。
【0026】次に、フッ酸系水溶液中でSiO2 膜20
4を除去した後、減圧CVD法により、厚さ5nmのS
iO2 膜205を堆積し、続いて同じ減圧CVD法によ
り、厚さ6nmのSi3N4膜206を堆積し、これをゲ
ート絶縁膜とする。CVD法における堆積条件は実施例
1に示したものと同一である。
4を除去した後、減圧CVD法により、厚さ5nmのS
iO2 膜205を堆積し、続いて同じ減圧CVD法によ
り、厚さ6nmのSi3N4膜206を堆積し、これをゲ
ート絶縁膜とする。CVD法における堆積条件は実施例
1に示したものと同一である。
【0027】次に、シラン系ガス及びホスフィン(P
H3)を反応ガスに用いた減圧CVD法によりn型の多
結晶Si膜を100nm堆積し、ドライエッチング法に
より所定形状に加工しゲート電極207とする(図13
(B))。
H3)を反応ガスに用いた減圧CVD法によりn型の多
結晶Si膜を100nm堆積し、ドライエッチング法に
より所定形状に加工しゲート電極207とする(図13
(B))。
【0028】次に、減圧CVD法によりSiO2 膜20
8を100nm堆積し、その上に常圧CVD法でリンと
ボロンを含んだSiO2 膜209を300nm堆積し、
層間絶縁膜とする。窒素雰囲気中で850℃,30分の
熱処理を行いリフローした後、ドライエッチング法で接
続孔210を加工する。チタンナイトライド(TiN),
アルミニウム(Al)を蒸着し211、ドライエッチン
グ法で配線パターンを形成する。最後に、水素雰囲気中
で450℃,30分の熱処理を行い、実施例2の製造を
完了する(図13(C))。
8を100nm堆積し、その上に常圧CVD法でリンと
ボロンを含んだSiO2 膜209を300nm堆積し、
層間絶縁膜とする。窒素雰囲気中で850℃,30分の
熱処理を行いリフローした後、ドライエッチング法で接
続孔210を加工する。チタンナイトライド(TiN),
アルミニウム(Al)を蒸着し211、ドライエッチン
グ法で配線パターンを形成する。最後に、水素雰囲気中
で450℃,30分の熱処理を行い、実施例2の製造を
完了する(図13(C))。
【0029】以上の方法で製造した多結晶Si−pチャ
ネルMOSトランジスタでは、実施例1と同様に、従来
方法に比べてオン電流が飛躍的に増加し、電圧2.5V
におけるオン電流は一本当り1μAが得られた。
ネルMOSトランジスタでは、実施例1と同様に、従来
方法に比べてオン電流が飛躍的に増加し、電圧2.5V
におけるオン電流は一本当り1μAが得られた。
【0030】〈実施例3〉本発明の一実施例の製造工程
の断面図を図14に示す。n型Si基板301を用意
し、pウエル302を形成した後、選択酸化法(LOC
OS法)により素子分離領域303を形成する。
の断面図を図14に示す。n型Si基板301を用意
し、pウエル302を形成した後、選択酸化法(LOC
OS法)により素子分離領域303を形成する。
【0031】熱酸化によりゲート酸化膜304を形成し
た後、しきい電圧を調節するためにボロンをイオン打込
みする。n型の多結晶Si膜とタングステンシリサイド
(WSi2)膜の積層膜(タングステンポリサイド膜)を
用い、MOSトランジスタのゲート電極305を形成す
る。LDD構造用の低濃度不純物領域形成のためにリン
をイオン打込みする。減圧CVD法でSiO2 膜を堆積
し、異方性ドライエッチングによりゲート電極側壁にサ
イドウォール306を形成し、ヒ素をイオン打込みし、
ソース,ドレインとなる高濃度不純物領域を形成する。
た後、しきい電圧を調節するためにボロンをイオン打込
みする。n型の多結晶Si膜とタングステンシリサイド
(WSi2)膜の積層膜(タングステンポリサイド膜)を
用い、MOSトランジスタのゲート電極305を形成す
る。LDD構造用の低濃度不純物領域形成のためにリン
をイオン打込みする。減圧CVD法でSiO2 膜を堆積
し、異方性ドライエッチングによりゲート電極側壁にサ
イドウォール306を形成し、ヒ素をイオン打込みし、
ソース,ドレインとなる高濃度不純物領域を形成する。
【0032】次に、減圧CVD法でSiO2 膜307を
堆積し、接地線接続のための接続孔308を形成する。
接地線となるタングステンポリサイド膜309を堆積
し、所定形状に加工する。
堆積し、接地線接続のための接続孔308を形成する。
接地線となるタングステンポリサイド膜309を堆積
し、所定形状に加工する。
【0033】次に、減圧CVD法によりSiO2 膜31
0を堆積し、続いて堆積する多結晶Si膜を介してノー
ド部の拡散層と駆動MOSトランジスタのゲート電極と
を接続するための接続孔311a,311bを形成す
る。n型の多結晶Si膜を堆積し所定形状に加工しゲー
ト電極312とする。
0を堆積し、続いて堆積する多結晶Si膜を介してノー
ド部の拡散層と駆動MOSトランジスタのゲート電極と
を接続するための接続孔311a,311bを形成す
る。n型の多結晶Si膜を堆積し所定形状に加工しゲー
ト電極312とする。
【0034】次に、温度900℃のNH3 ガス雰囲気中
30分間の熱処理を行う、いわゆる直接窒化法によっ
て、ゲート電極表面の自然酸化膜の影響を排除する。但
し、場合によってはこの工程は削除可能である。続い
て、減圧CVD法により、厚さ6nmのSi3N4膜31
3を堆積し、続いて同じ減圧CVD法により、厚さ5n
mのSiO2 膜314を堆積し、これをゲート絶縁膜と
する。多結晶Si−pMOSトランジスタのドレインと
ノード部とを接続するための接続孔315を形成する。
シラン系ガスを用いた減圧CVD法により、非晶質Si
膜316を10nm堆積し、所定形状に加工する。減圧
CVD法により、SiO2 膜(図示せず)を10nm堆
積し、ホトレジストパターンをマスクにボロンをイオン
打込みしソース316a,ドレイン316bを形成する
(図14(A))。
30分間の熱処理を行う、いわゆる直接窒化法によっ
て、ゲート電極表面の自然酸化膜の影響を排除する。但
し、場合によってはこの工程は削除可能である。続い
て、減圧CVD法により、厚さ6nmのSi3N4膜31
3を堆積し、続いて同じ減圧CVD法により、厚さ5n
mのSiO2 膜314を堆積し、これをゲート絶縁膜と
する。多結晶Si−pMOSトランジスタのドレインと
ノード部とを接続するための接続孔315を形成する。
シラン系ガスを用いた減圧CVD法により、非晶質Si
膜316を10nm堆積し、所定形状に加工する。減圧
CVD法により、SiO2 膜(図示せず)を10nm堆
積し、ホトレジストパターンをマスクにボロンをイオン
打込みしソース316a,ドレイン316bを形成する
(図14(A))。
【0035】次に、LPCVD法によりSiO2 膜31
7を堆積し、その上にBPSG膜318を常圧CVD法
で堆積し、層間絶縁膜とする。第1層配線の接続孔31
9を形成した後、TiN,Wを蒸着し320、ドライエ
ッチング法で所定形状に加工する。配線層間絶縁膜とし
てリンを含んだSiO2 膜321を堆積し、第2層配線
の接続孔322を形成した後、TiN,Alを蒸着し3
23、ドライエッチング法で所定形状に加工する。最後
に、水素雰囲気中で450℃,30分の熱処理を行い、
実施例3の製造を完了する(図14(B))。
7を堆積し、その上にBPSG膜318を常圧CVD法
で堆積し、層間絶縁膜とする。第1層配線の接続孔31
9を形成した後、TiN,Wを蒸着し320、ドライエ
ッチング法で所定形状に加工する。配線層間絶縁膜とし
てリンを含んだSiO2 膜321を堆積し、第2層配線
の接続孔322を形成した後、TiN,Alを蒸着し3
23、ドライエッチング法で所定形状に加工する。最後
に、水素雰囲気中で450℃,30分の熱処理を行い、
実施例3の製造を完了する(図14(B))。
【0036】以上の方法で製造したメモリセルは従来構
造に比べて、よりデータ保持特性の安定性が増した。
造に比べて、よりデータ保持特性の安定性が増した。
【0037】
【発明の効果】本発明によれば、多結晶Si−MOSト
ランジスタのオン電流が増大する。従って、それを負荷
素子に用いたSRAMメモリセルにおいてはデータ保持
特性が安定化する。しかも、ゲートストレスによって、
Vthが負方向に変動し、データ保持特性が劣化すると
いった問題も無くなるために、信頼性に優れたSRAM
がが実現できる。
ランジスタのオン電流が増大する。従って、それを負荷
素子に用いたSRAMメモリセルにおいてはデータ保持
特性が安定化する。しかも、ゲートストレスによって、
Vthが負方向に変動し、データ保持特性が劣化すると
いった問題も無くなるために、信頼性に優れたSRAM
がが実現できる。
【図1】ゲート絶縁膜厚とオン電流の関係を示す特性
図。
図。
【図2】CVD−SiO2 単層膜における膜厚と欠陥密
度の関係を示す特性図。
度の関係を示す特性図。
【図3】CVD−SiO2 単層膜をゲート絶縁膜に用い
た多結晶Si−pMOSトランジスタにおけるゲートス
トレスによるVth変動の一例を示す特性図。
た多結晶Si−pMOSトランジスタにおけるゲートス
トレスによるVth変動の一例を示す特性図。
【図4】ゲート絶縁膜とS係数の関係を示す特性図。
【図5】Si3N4膜がチャネルと接した構造における、
ゲートストレスによるVth変動の一例を示す特性図。
ゲートストレスによるVth変動の一例を示す特性図。
【図6】SiO2 がチャネルと接した構造における、ゲ
ートストレスによるVth変動の一例を示す特性図。
ートストレスによるVth変動の一例を示す特性図。
【図7】SiO2 がチャネルと接した構造における、ゲ
ートストレスによるVth変動の一例を示す特性図。
ートストレスによるVth変動の一例を示す特性図。
【図8】二層膜におけるSiO2 膜厚とVthの変動方
向の関係を示す特性図。
向の関係を示す特性図。
【図9】SiO2 膜が薄い場合のVth変動の劣化寿命
を示す特性図。
を示す特性図。
【図10】SiO2 膜が厚い場合のVth変動の劣化寿
命を示す特性図。
命を示す特性図。
【図11】本発明の実施例1の製造工程の断面図。
【図12】本発明によって製造した多結晶Si−pチャ
ネルMOSトランジスタの特性図。
ネルMOSトランジスタの特性図。
【図13】本発明の実施例2の製造工程の断面図。
【図14】本発明の実施例3の製造工程の断面図。
101…単結晶Si基板、102…絶縁膜、103…ゲ
ート電極、104…Si3N4膜(ゲート絶縁膜)、10
5…SiO2膜(ゲート絶縁膜)、106…非晶質Si
膜、106a…ソース領域、106b…ドレイン電極、
107…SiO2膜、108…SiO2 膜、109…B
PSG膜、110…接続孔。
ート電極、104…Si3N4膜(ゲート絶縁膜)、10
5…SiO2膜(ゲート絶縁膜)、106…非晶質Si
膜、106a…ソース領域、106b…ドレイン電極、
107…SiO2膜、108…SiO2 膜、109…B
PSG膜、110…接続孔。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峰 利之 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山中 俊明 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橋本 直孝 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 清水 昭博 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 大木 長斗司 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 石田 浩 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (8)
- 【請求項1】シリコン酸化膜及びシリコン窒化膜を含む
積層絶縁膜の両側に電極が配置された構造において、前
記シリコン酸化膜と接した電極に正電圧を印加した際
に、前記積層絶縁膜中に負電荷が形成されることを特徴
とする半導体装置。 - 【請求項2】請求項1において、多結晶シリコン薄膜を
能動層とした絶縁ゲート型電界効果トランジスタおい
て、前記積層絶縁膜をゲート絶縁膜として用いた半導体
装置。 - 【請求項3】請求項2において、前記シリコン酸化膜
は、能動層である多結晶シリコンと接するように配置さ
れ、前記シリコン酸化膜の厚さが2ナノメータ以上15
ナノメータ以下である半導体装置。 - 【請求項4】請求項1,2または3に記載の前記積層絶
縁膜が、シリコン酸化膜及びシリコン窒化膜から成る二
層膜である半導体装置。 - 【請求項5】請求項1,2または3に記載の前記ゲート
絶縁膜が、シリコン酸化膜,シリコン窒化膜及びシリコ
ン酸化膜から成る三層膜である半導体装置。 - 【請求項6】スタティック型のランダムアクセスメモリ
に、請求項2,3,4または5に記載の前記絶縁ゲート
型電界効果トランジスタをメモリセルの負荷素子として
用いた半導体装置。 - 【請求項7】前記積層絶縁膜のシリコン酸化膜を化学気
相蒸着法で形成したことを特徴とする請求項1,2,
3,4,5または6に記載の半導体装置の製造方法。 - 【請求項8】前記積層絶縁膜のシリコン酸化膜をシリコ
ン窒化膜の熱酸化法によって形成したことを特徴とする
請求項1,2,3,4,5または6に記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5009780A JPH06224392A (ja) | 1993-01-25 | 1993-01-25 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5009780A JPH06224392A (ja) | 1993-01-25 | 1993-01-25 | 半導体装置及び製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06224392A true JPH06224392A (ja) | 1994-08-12 |
Family
ID=11729760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5009780A Withdrawn JPH06224392A (ja) | 1993-01-25 | 1993-01-25 | 半導体装置及び製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06224392A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0458610B1 (en) * | 1990-05-25 | 1995-01-11 | Nippon Conlux Co., Ltd. | Vending system capable of renewing record of a prepaid card |
JP2004320010A (ja) * | 2003-04-17 | 2004-11-11 | Samsung Sdi Co Ltd | 薄膜トランジスタ及びその製造方法 |
KR100560586B1 (ko) * | 1997-10-14 | 2006-05-25 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 장치 및 제조 방법 |
-
1993
- 1993-01-25 JP JP5009780A patent/JPH06224392A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0458610B1 (en) * | 1990-05-25 | 1995-01-11 | Nippon Conlux Co., Ltd. | Vending system capable of renewing record of a prepaid card |
KR100560586B1 (ko) * | 1997-10-14 | 2006-05-25 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 장치 및 제조 방법 |
JP2004320010A (ja) * | 2003-04-17 | 2004-11-11 | Samsung Sdi Co Ltd | 薄膜トランジスタ及びその製造方法 |
US7674659B2 (en) | 2003-04-17 | 2010-03-09 | Samsung Mobile Display Co., Ltd. | Method for fabricating a thin film transistor |
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Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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