JPH06224392A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH06224392A JPH06224392A JP5009780A JP978093A JPH06224392A JP H06224392 A JPH06224392 A JP H06224392A JP 5009780 A JP5009780 A JP 5009780A JP 978093 A JP978093 A JP 978093A JP H06224392 A JPH06224392 A JP H06224392A
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- film
- semiconductor device
- silicon oxide
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Abstract
(57)【要約】
【構成】メモリセル内の多結晶Ｓｉ−ｐＭＯＳトランジ
スタのゲート絶縁膜を薄膜化するために、ＳｉＯ2１０
５ 及びＳｉ3Ｎ4１０４の二層膜を使用し、かつチャネ
ルの多結晶Ｓｉ１０６とＳｉＯ2 膜１０５が接するよう
に配置し、かつＳｉＯ2 膜の厚さを２ｎｍ以上にする。 【効果】５ｎｍ程度まで薄膜化が可能となり、オン電流
を増大させることができる。また、界面準位密度を小さ
くでき、Ｓ係数及び電界効果移動度が改善する。
スタのゲート絶縁膜を薄膜化するために、ＳｉＯ2１０
５ 及びＳｉ3Ｎ4１０４の二層膜を使用し、かつチャネ
ルの多結晶Ｓｉ１０６とＳｉＯ2 膜１０５が接するよう
に配置し、かつＳｉＯ2 膜の厚さを２ｎｍ以上にする。 【効果】５ｎｍ程度まで薄膜化が可能となり、オン電流
を増大させることができる。また、界面準位密度を小さ
くでき、Ｓ係数及び電界効果移動度が改善する。
Description
【０００１】
【産業上の利用分野】本発明は、スタティック型のラン
ダムアクセスメモリ（ＳＲＡＭ）において、データ保持
特性及びその信頼性に優れた半導体装置、及びその製造
方法に関する。
ダムアクセスメモリ（ＳＲＡＭ）において、データ保持
特性及びその信頼性に優れた半導体装置、及びその製造
方法に関する。
【０００２】
【従来の技術】本発明に関する技術文献は、例えば、イ
ンターナショナル エレクトロン デバイス ミーティ
ング １９９０ テクニカル ダイジェスト ４６９〜
４７２頁(International Electron Device Meeting 199
0 Technical Digest p469〜472）がある。
ンターナショナル エレクトロン デバイス ミーティ
ング １９９０ テクニカル ダイジェスト ４６９〜
４７２頁(International Electron Device Meeting 199
0 Technical Digest p469〜472）がある。
【０００３】ここで論じられているように、メモリセル
を構成するインバータの負荷素子には、多結晶Ｓｉ中に
形成したｐチャネルＭＯＳトランジスタが用いられてい
る。
を構成するインバータの負荷素子には、多結晶Ｓｉ中に
形成したｐチャネルＭＯＳトランジスタが用いられてい
る。
【０００４】この多結晶Ｓｉ−ＭＯＳトランジスタのゲ
ート絶縁膜には、化学気相蒸着法（ＣＶＤ法）によって
堆積したＳｉＯ2 膜が用いられており、その膜厚は４０
ナノメータ（以下ｎｍ）と比較的厚いものが用いられて
いる。
ート絶縁膜には、化学気相蒸着法（ＣＶＤ法）によって
堆積したＳｉＯ2 膜が用いられており、その膜厚は４０
ナノメータ（以下ｎｍ）と比較的厚いものが用いられて
いる。
【０００５】
【発明が解決しようとする課題】メモリセルにおいて安
定にデータを保持するには、負荷素子の多結晶Ｓｉ−ｐ
チャネルＭＯＳトランジスタの供給電流を大きくするこ
とが必要である。しかし、多結晶Ｓｉ−ＭＯＳトランジ
スタでは、通常しきい電圧（Ｖｔｈ）が大きく、しかも
サブスレッショルド領域の傾きが緩やかであるため供給
電流が小さい。特に、電源電圧の低電圧化が進むと供給
電流の低下が顕著になる。
定にデータを保持するには、負荷素子の多結晶Ｓｉ−ｐ
チャネルＭＯＳトランジスタの供給電流を大きくするこ
とが必要である。しかし、多結晶Ｓｉ−ＭＯＳトランジ
スタでは、通常しきい電圧（Ｖｔｈ）が大きく、しかも
サブスレッショルド領域の傾きが緩やかであるため供給
電流が小さい。特に、電源電圧の低電圧化が進むと供給
電流の低下が顕著になる。
【０００６】このような低電圧でも十分大きなオン電流
を確保するには、ゲート絶縁膜の薄膜化が必要である。
６４メガビットクラスのＣＭＯＳ−ＳＲＡＭでは、２.
５Ｖ程度の電源電圧が予想される。図１に、ゲート絶縁
膜厚とオン電流との関係を示した。データ保持に必要な
オン電流を１μＡとすると、ゲート絶縁膜の厚さを１０
ｎｍ以下に薄くする必要があることがわかる。
を確保するには、ゲート絶縁膜の薄膜化が必要である。
６４メガビットクラスのＣＭＯＳ−ＳＲＡＭでは、２.
５Ｖ程度の電源電圧が予想される。図１に、ゲート絶縁
膜厚とオン電流との関係を示した。データ保持に必要な
オン電流を１μＡとすると、ゲート絶縁膜の厚さを１０
ｎｍ以下に薄くする必要があることがわかる。
【０００７】しかし、従来技術であるＣＶＤ法によるＳ
ｉＯ2 膜では、このような薄膜化は、以下の理由により
困難である。図２に、ＳｉＯ2 膜厚と欠陥密度との関係
を示した。薄膜化していくと、欠陥密度が増大している
のがわかる。特に、下地に段差を有する場合、及びゲー
ト絶縁膜がフッ酸系の水溶液にさらされた場合に顕著と
なる。このような欠陥密度の増大は、製品の歩留まりを
悪くする。キャパシタ部の面積を０.５cm2，歩留まりを
９０％とすると許容欠陥密度は０.２１個／cm2となる。
従って、ＣＶＤ法によるＳｉＯ2 単層膜では、１５ｎｍ
程度が薄膜化の限界である。
ｉＯ2 膜では、このような薄膜化は、以下の理由により
困難である。図２に、ＳｉＯ2 膜厚と欠陥密度との関係
を示した。薄膜化していくと、欠陥密度が増大している
のがわかる。特に、下地に段差を有する場合、及びゲー
ト絶縁膜がフッ酸系の水溶液にさらされた場合に顕著と
なる。このような欠陥密度の増大は、製品の歩留まりを
悪くする。キャパシタ部の面積を０.５cm2，歩留まりを
９０％とすると許容欠陥密度は０.２１個／cm2となる。
従って、ＣＶＤ法によるＳｉＯ2 単層膜では、１５ｎｍ
程度が薄膜化の限界である。
【０００８】更に、このようなＣＶＤ法によるＳｉＯ2
単層膜をゲート絶縁膜に用いた多結晶Ｓｉ−ＭＯＳトラ
ンジスタでは、ゲートストレスによるＶｔｈ変動といっ
た問題がある。図３に、変動の様子を示す。これは、負
のゲートストレスによって、チャネル側から注入された
正孔が絶縁膜中にトラップされるために起こる。このよ
うなＶｔｈの負方向への変動は、オン電流を減少させる
ため、メモリセルで考えるとデータ保持特性の信頼度不
良を引き起こす。
単層膜をゲート絶縁膜に用いた多結晶Ｓｉ−ＭＯＳトラ
ンジスタでは、ゲートストレスによるＶｔｈ変動といっ
た問題がある。図３に、変動の様子を示す。これは、負
のゲートストレスによって、チャネル側から注入された
正孔が絶縁膜中にトラップされるために起こる。このよ
うなＶｔｈの負方向への変動は、オン電流を減少させる
ため、メモリセルで考えるとデータ保持特性の信頼度不
良を引き起こす。
【０００９】本発明の目的は、欠陥密度の増加による歩
留まり低下，Ｖｔｈ変動による信頼度不良といった問題
を解決したうえで、供給電流を増大させた多結晶Ｓｉ−
MOSトランジスタを提供することにある。
留まり低下，Ｖｔｈ変動による信頼度不良といった問題
を解決したうえで、供給電流を増大させた多結晶Ｓｉ−
MOSトランジスタを提供することにある。
【００１０】本発明の他の目的は、そのような多結晶Ｓ
ｉ−ＭＯＳトランジスタを負荷素子に用いることによっ
て、データ保持特性に優れたＳＲＡＭを提供することに
ある。
ｉ−ＭＯＳトランジスタを負荷素子に用いることによっ
て、データ保持特性に優れたＳＲＡＭを提供することに
ある。
【００１１】本発明のさらに他の目的は、これらの半導
体装置を製造する方法を提供することにある。
体装置を製造する方法を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、ＣＶＤ法によるＳｉＯ2 膜に代えて、
ＳｉＯ2 膜とＳｉ3Ｎ4膜の二層膜をゲート絶縁膜に用
い、その厚さを酸化膜換算膜厚で１５ｎｍ以下とした。
又、この場合に、ゲート電極側にＳｉ3Ｎ4膜をチャネル
側にＳｉＯ2膜を配置する。更に、ＳｉＯ2膜の厚さを２
ｎｍ以上に厚くする。
に、本発明では、ＣＶＤ法によるＳｉＯ2 膜に代えて、
ＳｉＯ2 膜とＳｉ3Ｎ4膜の二層膜をゲート絶縁膜に用
い、その厚さを酸化膜換算膜厚で１５ｎｍ以下とした。
又、この場合に、ゲート電極側にＳｉ3Ｎ4膜をチャネル
側にＳｉＯ2膜を配置する。更に、ＳｉＯ2膜の厚さを２
ｎｍ以上に厚くする。
【００１３】
【作用】ＳｉＯ2 膜とＳｉ3Ｎ4膜の二層膜は、すでにＤ
ＲＡＭのキャパシタ絶縁膜として使用されており、絶縁
破壊耐圧、その歩留まり、経時破壊特性（ＴＤＤＢ）に
優れていることが実証されている。しかも、その膜厚は
５ｎｍ程度まで薄膜化することが可能である。
ＲＡＭのキャパシタ絶縁膜として使用されており、絶縁
破壊耐圧、その歩留まり、経時破壊特性（ＴＤＤＢ）に
優れていることが実証されている。しかも、その膜厚は
５ｎｍ程度まで薄膜化することが可能である。
【００１４】又、このような二層膜ではチャネル側にＳ
ｉＯ2膜を配する場合と、Ｓｉ3Ｎ4膜を配する場合の二
通りが考えられる。図４に、各々の場合のゲート絶縁膜
厚とＳ係数（サブスレショルド領域の傾きの逆数）との
関係を示す。これより、同じ膜厚でも、Ｓｉ3Ｎ4膜がチ
ャネル部の多結晶Ｓｉと接した場合には、ＳｉＯ2膜が
接した場合に比べてＳ係数が大きいことがわかる。
ｉＯ2膜を配する場合と、Ｓｉ3Ｎ4膜を配する場合の二
通りが考えられる。図４に、各々の場合のゲート絶縁膜
厚とＳ係数（サブスレショルド領域の傾きの逆数）との
関係を示す。これより、同じ膜厚でも、Ｓｉ3Ｎ4膜がチ
ャネル部の多結晶Ｓｉと接した場合には、ＳｉＯ2膜が
接した場合に比べてＳ係数が大きいことがわかる。
【００１５】更に、表１に示したように、電界効果移動
度も１／１０程度に減少することがわかる。従って、こ
の二層膜をゲート絶縁膜として使用する場合には、Ｓｉ
Ｏ2膜がチャネルと接するような構造にすることが必要
である。これらの結果は、チャネルとＳｉ3Ｎ4膜が接し
た場合の界面準位密度がＳｉＯ2 膜とのそれに比べて大
きいことによる。
度も１／１０程度に減少することがわかる。従って、こ
の二層膜をゲート絶縁膜として使用する場合には、Ｓｉ
Ｏ2膜がチャネルと接するような構造にすることが必要
である。これらの結果は、チャネルとＳｉ3Ｎ4膜が接し
た場合の界面準位密度がＳｉＯ2 膜とのそれに比べて大
きいことによる。
【００１６】
【表１】
【００１７】更に、本発明はゲートストレスによるＶｔ
ｈ変動を抑制するようにも作用する。図５，図６及び図
７に、ソース，ドレイン電極は接地したまま、一定時間
ゲート電極に負電圧を印加したときのゲート電圧−ドレ
イン電流特性を示す。Si3N4膜がチャネルと接した構造
では、図３に示したＳｉＯ2 単層膜と同様、Ｖｔｈが負
方向に大きく変動することがわかる。これは、Ｓｉ3Ｎ4
膜側からのホール注入が大きいことと、及びトラップ準
位が多いことによる。
ｈ変動を抑制するようにも作用する。図５，図６及び図
７に、ソース，ドレイン電極は接地したまま、一定時間
ゲート電極に負電圧を印加したときのゲート電圧−ドレ
イン電流特性を示す。Si3N4膜がチャネルと接した構造
では、図３に示したＳｉＯ2 単層膜と同様、Ｖｔｈが負
方向に大きく変動することがわかる。これは、Ｓｉ3Ｎ4
膜側からのホール注入が大きいことと、及びトラップ準
位が多いことによる。
【００１８】一方、ＳｉＯ2膜がチャネルと接した構造
では、ＳｉＯ2膜の厚さによってシフト方向が変化し、
薄い場合には負方向へ、厚い場合には正方向へシフトす
ることがわかる。又、その変動量は、厚さが薄い場合の
方が大きい。図８に、ＳｉＯ2膜厚とＶｔｈの変動方向
との関係を示す。膜厚が２ｎｍ付近から、変動方向が負
方向から正方向へと変化しているのがわかる。この結果
は、ＳｉＯ2 膜が薄い場合には、負のゲートストレスに
よってチャネル側から直接トンネルによってホールが注
入されるためである。
では、ＳｉＯ2膜の厚さによってシフト方向が変化し、
薄い場合には負方向へ、厚い場合には正方向へシフトす
ることがわかる。又、その変動量は、厚さが薄い場合の
方が大きい。図８に、ＳｉＯ2膜厚とＶｔｈの変動方向
との関係を示す。膜厚が２ｎｍ付近から、変動方向が負
方向から正方向へと変化しているのがわかる。この結果
は、ＳｉＯ2 膜が薄い場合には、負のゲートストレスに
よってチャネル側から直接トンネルによってホールが注
入されるためである。
【００１９】図９に、二層膜においてＳｉＯ2膜の厚さ
が１.５ｎｍと薄い場合の、予測寿命を示した。Ｖｔｈ
の許容変動量は０.１Ｖ としてある。この構造では、１
０年以上の寿命を保証することができないことがわか
る。一方、本発明である、ＳiＯ2膜をチャネルと接する
構造とし、かつＳｉＯ2 膜の厚さを直接トンネルが起き
ないように２ｎｍ以上の厚さにすれば、Ｖｔｈの変動方
向は正方向であるから、データ保持特性に関する信頼度
不良は全く起こらない。又、図１０に示したように、そ
の正方向のＶｔｈ変動に関しては、１０年以上の寿命が
達成できる。
が１.５ｎｍと薄い場合の、予測寿命を示した。Ｖｔｈ
の許容変動量は０.１Ｖ としてある。この構造では、１
０年以上の寿命を保証することができないことがわか
る。一方、本発明である、ＳiＯ2膜をチャネルと接する
構造とし、かつＳｉＯ2 膜の厚さを直接トンネルが起き
ないように２ｎｍ以上の厚さにすれば、Ｖｔｈの変動方
向は正方向であるから、データ保持特性に関する信頼度
不良は全く起こらない。又、図１０に示したように、そ
の正方向のＶｔｈ変動に関しては、１０年以上の寿命が
達成できる。
【００２０】
【実施例】〈実施例１〉本発明の一実施例の製造工程の
断面図を図１１に示す。ｐ型のＳｉ基板１０１を用意
し、熱酸化により絶縁膜１０２を５００ｎｍ形成する。
シラン系ガス及びホスフィン(ＰＨ3）を反応ガスに用い
た減圧ＣＶＤ法によりｎ型の多結晶Ｓｉ膜を１００ｎｍ
堆積し、ドライエッチング法により所定形状に加工しゲ
ート電極１０３とする（図１１(Ａ)）。
断面図を図１１に示す。ｐ型のＳｉ基板１０１を用意
し、熱酸化により絶縁膜１０２を５００ｎｍ形成する。
シラン系ガス及びホスフィン(ＰＨ3）を反応ガスに用い
た減圧ＣＶＤ法によりｎ型の多結晶Ｓｉ膜を１００ｎｍ
堆積し、ドライエッチング法により所定形状に加工しゲ
ート電極１０３とする（図１１(Ａ)）。
【００２１】次に、温度９００℃のＮＨ3 ガス雰囲気中
３０分間の熱処理を行う、いわゆる、直接窒化法によっ
て、ゲート電極表面の自然酸化膜の影響を排除する。但
し、場合によってはこの工程は削除可能である。続い
て、減圧ＣＶＤ法により、厚さ６ｎｍのＳｉ3Ｎ4膜１０
４を堆積し、続いて同じ減圧ＣＶＤ法により、厚さ５ｎ
ｍのＳｉＯ2 膜１０５を堆積し、これをゲート絶縁膜と
する。尚、Ｓｉ3Ｎ4膜の堆積には、反応ガスにジクロロ
シラン(ＳｉＨ2Ｃｌ2）及びアンモニア(ＮＨ3)を用い、
堆積温度は７７０℃とした、ＳｉＯ2 膜の堆積には、反
応ガスにモノシラン（ＳｉＨ4）及びＮ2Ｏを用い、堆積
温度は７５０℃とした。尚、本実施例では、ＳｉＯ2 膜
の形成にはＣＶＤ法を用いたが、ＤＲＡＭのキャパシタ
絶縁膜の形成に用いられているような、Ｓｉ3Ｎ4膜の酸
化による方法でも良い。この場合には、通常のウエット
酸化法，高圧酸化法，瞬間酸化法等種々の方法が可能で
ある。
３０分間の熱処理を行う、いわゆる、直接窒化法によっ
て、ゲート電極表面の自然酸化膜の影響を排除する。但
し、場合によってはこの工程は削除可能である。続い
て、減圧ＣＶＤ法により、厚さ６ｎｍのＳｉ3Ｎ4膜１０
４を堆積し、続いて同じ減圧ＣＶＤ法により、厚さ５ｎ
ｍのＳｉＯ2 膜１０５を堆積し、これをゲート絶縁膜と
する。尚、Ｓｉ3Ｎ4膜の堆積には、反応ガスにジクロロ
シラン(ＳｉＨ2Ｃｌ2）及びアンモニア(ＮＨ3)を用い、
堆積温度は７７０℃とした、ＳｉＯ2 膜の堆積には、反
応ガスにモノシラン（ＳｉＨ4）及びＮ2Ｏを用い、堆積
温度は７５０℃とした。尚、本実施例では、ＳｉＯ2 膜
の形成にはＣＶＤ法を用いたが、ＤＲＡＭのキャパシタ
絶縁膜の形成に用いられているような、Ｓｉ3Ｎ4膜の酸
化による方法でも良い。この場合には、通常のウエット
酸化法，高圧酸化法，瞬間酸化法等種々の方法が可能で
ある。
【００２２】次に、ＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8 等の
シラン系ガスを反応ガスに用いた減圧ＣＶＤ法により非
晶質Ｓｉ膜１０６を１０ｎｍ堆積し、ドライエッチング
法により所定形状に加工する。減圧ＣＶＤ法によりＳｉ
Ｏ2 膜１０７を１０ｎｍ堆積し、ホトレジストパターン
をマスクにボロンをイオン打込みしソース１０６ａ，ド
レイン１０６ｂの高濃度不純物領域を形成する（図１１
(Ｂ)）。この段階では、非晶質Ｓｉ膜１０６は、すでに
多結晶Ｓｉ膜に変化している。尚、本実施例では、ドレ
イン端の電界を緩和しオフ電流を低減するために、長さ
０.２μｍ のオフセット領域を設けてある。
シラン系ガスを反応ガスに用いた減圧ＣＶＤ法により非
晶質Ｓｉ膜１０６を１０ｎｍ堆積し、ドライエッチング
法により所定形状に加工する。減圧ＣＶＤ法によりＳｉ
Ｏ2 膜１０７を１０ｎｍ堆積し、ホトレジストパターン
をマスクにボロンをイオン打込みしソース１０６ａ，ド
レイン１０６ｂの高濃度不純物領域を形成する（図１１
(Ｂ)）。この段階では、非晶質Ｓｉ膜１０６は、すでに
多結晶Ｓｉ膜に変化している。尚、本実施例では、ドレ
イン端の電界を緩和しオフ電流を低減するために、長さ
０.２μｍ のオフセット領域を設けてある。
【００２３】次に、減圧ＣＶＤ法によりＳｉＯ2 膜１０
８を１００ｎｍ堆積し、その上に常圧ＣＶＤ法でリンと
ボロンを含んだＳｉＯ2 膜（ＢＰＳＧ膜１０９）を３０
０ｎｍ堆積し、層間絶縁膜とする。窒素雰囲気中で８５
０℃，３０分の熱処理を行いリフローした後、ドライエ
ッチング法で接続孔１１０を加工する。チタンナイトラ
イド（ＴｉＮ），アルミニウム（Ａｌ）を蒸着し（ステ
ップ１１１）、ドライエッチング法で配線パターンを形
成する。最後に、水素雰囲気中で４５０℃，３０分の熱
処理を行い、実施例１の製造を完了する（図１１
(Ｃ)）。
８を１００ｎｍ堆積し、その上に常圧ＣＶＤ法でリンと
ボロンを含んだＳｉＯ2 膜（ＢＰＳＧ膜１０９）を３０
０ｎｍ堆積し、層間絶縁膜とする。窒素雰囲気中で８５
０℃，３０分の熱処理を行いリフローした後、ドライエ
ッチング法で接続孔１１０を加工する。チタンナイトラ
イド（ＴｉＮ），アルミニウム（Ａｌ）を蒸着し（ステ
ップ１１１）、ドライエッチング法で配線パターンを形
成する。最後に、水素雰囲気中で４５０℃，３０分の熱
処理を行い、実施例１の製造を完了する（図１１
(Ｃ)）。
【００２４】以上の方法で製造した多結晶Ｓｉ−ｐチャ
ネルＭＯＳトランジスタでは、図１２に示したように、
従来方法に比べてオン電流が飛躍的に増加し、電圧２.
５Ｖにおけるオン電流は一本当り１μＡが得られた。
ネルＭＯＳトランジスタでは、図１２に示したように、
従来方法に比べてオン電流が飛躍的に増加し、電圧２.
５Ｖにおけるオン電流は一本当り１μＡが得られた。
【００２５】〈実施例２〉本発明の一実施例の製造工程
の断面図を図１３に示す。実施例１と同様、ｐ型のＳｉ
基板２０１を用意し、熱酸化により絶縁膜２０２を５０
０ｎｍ形成する。次に、ＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8
等のシラン系ガスを反応ガスに用いた減圧ＣＶＤ法によ
り非晶質Ｓｉ膜２０３を１０ｎｍ堆積し、ドライエッチ
ング法により所定形状に加工する。減圧ＣＶＤ法により
ＳｉＯ2 膜２０４を１０ｎｍ堆積し、ホトレジストパタ
ーンをマスクにボロンをイオン打込みしソース２０３
ａ，ドレイン２０３ｂの高濃度不純物領域を形成する。
この段階では、非晶質Ｓｉ膜２０３は、すでに多結晶Ｓ
ｉ膜に変化している（図１３(Ａ)）。
の断面図を図１３に示す。実施例１と同様、ｐ型のＳｉ
基板２０１を用意し、熱酸化により絶縁膜２０２を５０
０ｎｍ形成する。次に、ＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8
等のシラン系ガスを反応ガスに用いた減圧ＣＶＤ法によ
り非晶質Ｓｉ膜２０３を１０ｎｍ堆積し、ドライエッチ
ング法により所定形状に加工する。減圧ＣＶＤ法により
ＳｉＯ2 膜２０４を１０ｎｍ堆積し、ホトレジストパタ
ーンをマスクにボロンをイオン打込みしソース２０３
ａ，ドレイン２０３ｂの高濃度不純物領域を形成する。
この段階では、非晶質Ｓｉ膜２０３は、すでに多結晶Ｓ
ｉ膜に変化している（図１３(Ａ)）。
【００２６】次に、フッ酸系水溶液中でＳｉＯ2 膜２０
４を除去した後、減圧ＣＶＤ法により、厚さ５ｎｍのＳ
ｉＯ2 膜２０５を堆積し、続いて同じ減圧ＣＶＤ法によ
り、厚さ６ｎｍのＳｉ3Ｎ4膜２０６を堆積し、これをゲ
ート絶縁膜とする。ＣＶＤ法における堆積条件は実施例
１に示したものと同一である。
４を除去した後、減圧ＣＶＤ法により、厚さ５ｎｍのＳ
ｉＯ2 膜２０５を堆積し、続いて同じ減圧ＣＶＤ法によ
り、厚さ６ｎｍのＳｉ3Ｎ4膜２０６を堆積し、これをゲ
ート絶縁膜とする。ＣＶＤ法における堆積条件は実施例
１に示したものと同一である。
【００２７】次に、シラン系ガス及びホスフィン(Ｐ
Ｈ3）を反応ガスに用いた減圧ＣＶＤ法によりｎ型の多
結晶Ｓｉ膜を１００ｎｍ堆積し、ドライエッチング法に
より所定形状に加工しゲート電極２０７とする（図１３
(Ｂ)）。
Ｈ3）を反応ガスに用いた減圧ＣＶＤ法によりｎ型の多
結晶Ｓｉ膜を１００ｎｍ堆積し、ドライエッチング法に
より所定形状に加工しゲート電極２０７とする（図１３
(Ｂ)）。
【００２８】次に、減圧ＣＶＤ法によりＳｉＯ2 膜２０
８を１００ｎｍ堆積し、その上に常圧ＣＶＤ法でリンと
ボロンを含んだＳｉＯ2 膜２０９を３００ｎｍ堆積し、
層間絶縁膜とする。窒素雰囲気中で８５０℃，３０分の
熱処理を行いリフローした後、ドライエッチング法で接
続孔２１０を加工する。チタンナイトライド(ＴｉＮ)，
アルミニウム（Ａｌ）を蒸着し２１１、ドライエッチン
グ法で配線パターンを形成する。最後に、水素雰囲気中
で４５０℃，３０分の熱処理を行い、実施例２の製造を
完了する（図１３(Ｃ)）。
８を１００ｎｍ堆積し、その上に常圧ＣＶＤ法でリンと
ボロンを含んだＳｉＯ2 膜２０９を３００ｎｍ堆積し、
層間絶縁膜とする。窒素雰囲気中で８５０℃，３０分の
熱処理を行いリフローした後、ドライエッチング法で接
続孔２１０を加工する。チタンナイトライド(ＴｉＮ)，
アルミニウム（Ａｌ）を蒸着し２１１、ドライエッチン
グ法で配線パターンを形成する。最後に、水素雰囲気中
で４５０℃，３０分の熱処理を行い、実施例２の製造を
完了する（図１３(Ｃ)）。
【００２９】以上の方法で製造した多結晶Ｓｉ−ｐチャ
ネルＭＯＳトランジスタでは、実施例１と同様に、従来
方法に比べてオン電流が飛躍的に増加し、電圧２.５Ｖ
におけるオン電流は一本当り１μＡが得られた。
ネルＭＯＳトランジスタでは、実施例１と同様に、従来
方法に比べてオン電流が飛躍的に増加し、電圧２.５Ｖ
におけるオン電流は一本当り１μＡが得られた。
【００３０】〈実施例３〉本発明の一実施例の製造工程
の断面図を図１４に示す。ｎ型Ｓｉ基板３０１を用意
し、ｐウエル３０２を形成した後、選択酸化法（ＬＯＣ
ＯＳ法）により素子分離領域３０３を形成する。
の断面図を図１４に示す。ｎ型Ｓｉ基板３０１を用意
し、ｐウエル３０２を形成した後、選択酸化法（ＬＯＣ
ＯＳ法）により素子分離領域３０３を形成する。
【００３１】熱酸化によりゲート酸化膜３０４を形成し
た後、しきい電圧を調節するためにボロンをイオン打込
みする。ｎ型の多結晶Ｓｉ膜とタングステンシリサイド
（ＷＳｉ2)膜の積層膜（タングステンポリサイド膜）を
用い、ＭＯＳトランジスタのゲート電極３０５を形成す
る。ＬＤＤ構造用の低濃度不純物領域形成のためにリン
をイオン打込みする。減圧ＣＶＤ法でＳｉＯ2 膜を堆積
し、異方性ドライエッチングによりゲート電極側壁にサ
イドウォール３０６を形成し、ヒ素をイオン打込みし、
ソース，ドレインとなる高濃度不純物領域を形成する。
た後、しきい電圧を調節するためにボロンをイオン打込
みする。ｎ型の多結晶Ｓｉ膜とタングステンシリサイド
（ＷＳｉ2)膜の積層膜（タングステンポリサイド膜）を
用い、ＭＯＳトランジスタのゲート電極３０５を形成す
る。ＬＤＤ構造用の低濃度不純物領域形成のためにリン
をイオン打込みする。減圧ＣＶＤ法でＳｉＯ2 膜を堆積
し、異方性ドライエッチングによりゲート電極側壁にサ
イドウォール３０６を形成し、ヒ素をイオン打込みし、
ソース，ドレインとなる高濃度不純物領域を形成する。
【００３２】次に、減圧ＣＶＤ法でＳｉＯ2 膜３０７を
堆積し、接地線接続のための接続孔３０８を形成する。
接地線となるタングステンポリサイド膜３０９を堆積
し、所定形状に加工する。
堆積し、接地線接続のための接続孔３０８を形成する。
接地線となるタングステンポリサイド膜３０９を堆積
し、所定形状に加工する。
【００３３】次に、減圧ＣＶＤ法によりＳｉＯ2 膜３１
０を堆積し、続いて堆積する多結晶Ｓｉ膜を介してノー
ド部の拡散層と駆動ＭＯＳトランジスタのゲート電極と
を接続するための接続孔３１１ａ，３１１ｂを形成す
る。ｎ型の多結晶Ｓｉ膜を堆積し所定形状に加工しゲー
ト電極３１２とする。
０を堆積し、続いて堆積する多結晶Ｓｉ膜を介してノー
ド部の拡散層と駆動ＭＯＳトランジスタのゲート電極と
を接続するための接続孔３１１ａ，３１１ｂを形成す
る。ｎ型の多結晶Ｓｉ膜を堆積し所定形状に加工しゲー
ト電極３１２とする。
【００３４】次に、温度９００℃のＮＨ3 ガス雰囲気中
３０分間の熱処理を行う、いわゆる直接窒化法によっ
て、ゲート電極表面の自然酸化膜の影響を排除する。但
し、場合によってはこの工程は削除可能である。続い
て、減圧ＣＶＤ法により、厚さ６ｎｍのＳｉ3Ｎ4膜３１
３を堆積し、続いて同じ減圧ＣＶＤ法により、厚さ５ｎ
ｍのＳiＯ2 膜３１４を堆積し、これをゲート絶縁膜と
する。多結晶Ｓi−ｐＭＯＳトランジスタのドレインと
ノード部とを接続するための接続孔３１５を形成する。
シラン系ガスを用いた減圧ＣＶＤ法により、非晶質Ｓｉ
膜３１６を１０ｎｍ堆積し、所定形状に加工する。減圧
ＣＶＤ法により、ＳｉＯ2 膜（図示せず）を１０ｎｍ堆
積し、ホトレジストパターンをマスクにボロンをイオン
打込みしソース３１６ａ，ドレイン３１６ｂを形成する
（図１４(Ａ)）。
３０分間の熱処理を行う、いわゆる直接窒化法によっ
て、ゲート電極表面の自然酸化膜の影響を排除する。但
し、場合によってはこの工程は削除可能である。続い
て、減圧ＣＶＤ法により、厚さ６ｎｍのＳｉ3Ｎ4膜３１
３を堆積し、続いて同じ減圧ＣＶＤ法により、厚さ５ｎ
ｍのＳiＯ2 膜３１４を堆積し、これをゲート絶縁膜と
する。多結晶Ｓi−ｐＭＯＳトランジスタのドレインと
ノード部とを接続するための接続孔３１５を形成する。
シラン系ガスを用いた減圧ＣＶＤ法により、非晶質Ｓｉ
膜３１６を１０ｎｍ堆積し、所定形状に加工する。減圧
ＣＶＤ法により、ＳｉＯ2 膜（図示せず）を１０ｎｍ堆
積し、ホトレジストパターンをマスクにボロンをイオン
打込みしソース３１６ａ，ドレイン３１６ｂを形成する
（図１４(Ａ)）。
【００３５】次に、ＬＰＣＶＤ法によりＳｉＯ2 膜３１
７を堆積し、その上にＢＰＳＧ膜３１８を常圧ＣＶＤ法
で堆積し、層間絶縁膜とする。第１層配線の接続孔３１
９を形成した後、ＴｉＮ，Ｗを蒸着し３２０、ドライエ
ッチング法で所定形状に加工する。配線層間絶縁膜とし
てリンを含んだＳｉＯ2 膜３２１を堆積し、第２層配線
の接続孔３２２を形成した後、ＴｉＮ，Ａｌを蒸着し３
２３、ドライエッチング法で所定形状に加工する。最後
に、水素雰囲気中で４５０℃，３０分の熱処理を行い、
実施例３の製造を完了する（図１４(Ｂ)）。
７を堆積し、その上にＢＰＳＧ膜３１８を常圧ＣＶＤ法
で堆積し、層間絶縁膜とする。第１層配線の接続孔３１
９を形成した後、ＴｉＮ，Ｗを蒸着し３２０、ドライエ
ッチング法で所定形状に加工する。配線層間絶縁膜とし
てリンを含んだＳｉＯ2 膜３２１を堆積し、第２層配線
の接続孔３２２を形成した後、ＴｉＮ，Ａｌを蒸着し３
２３、ドライエッチング法で所定形状に加工する。最後
に、水素雰囲気中で４５０℃，３０分の熱処理を行い、
実施例３の製造を完了する（図１４(Ｂ)）。
【００３６】以上の方法で製造したメモリセルは従来構
造に比べて、よりデータ保持特性の安定性が増した。
造に比べて、よりデータ保持特性の安定性が増した。
【００３７】
【発明の効果】本発明によれば、多結晶Ｓｉ−ＭＯＳト
ランジスタのオン電流が増大する。従って、それを負荷
素子に用いたＳＲＡＭメモリセルにおいてはデータ保持
特性が安定化する。しかも、ゲートストレスによって、
Ｖｔｈが負方向に変動し、データ保持特性が劣化すると
いった問題も無くなるために、信頼性に優れたＳＲＡＭ
がが実現できる。
ランジスタのオン電流が増大する。従って、それを負荷
素子に用いたＳＲＡＭメモリセルにおいてはデータ保持
特性が安定化する。しかも、ゲートストレスによって、
Ｖｔｈが負方向に変動し、データ保持特性が劣化すると
いった問題も無くなるために、信頼性に優れたＳＲＡＭ
がが実現できる。
【図１】ゲート絶縁膜厚とオン電流の関係を示す特性
図。
図。
【図２】ＣＶＤ−ＳｉＯ2 単層膜における膜厚と欠陥密
度の関係を示す特性図。
度の関係を示す特性図。
【図３】ＣＶＤ−ＳｉＯ2 単層膜をゲート絶縁膜に用い
た多結晶Ｓｉ−ｐＭＯＳトランジスタにおけるゲートス
トレスによるＶｔｈ変動の一例を示す特性図。
た多結晶Ｓｉ−ｐＭＯＳトランジスタにおけるゲートス
トレスによるＶｔｈ変動の一例を示す特性図。
【図４】ゲート絶縁膜とＳ係数の関係を示す特性図。
【図５】Ｓｉ3Ｎ4膜がチャネルと接した構造における、
ゲートストレスによるＶｔｈ変動の一例を示す特性図。
ゲートストレスによるＶｔｈ変動の一例を示す特性図。
【図６】ＳｉＯ2 がチャネルと接した構造における、ゲ
ートストレスによるＶｔｈ変動の一例を示す特性図。
ートストレスによるＶｔｈ変動の一例を示す特性図。
【図７】ＳｉＯ2 がチャネルと接した構造における、ゲ
ートストレスによるＶｔｈ変動の一例を示す特性図。
ートストレスによるＶｔｈ変動の一例を示す特性図。
【図８】二層膜におけるＳｉＯ2 膜厚とＶｔｈの変動方
向の関係を示す特性図。
向の関係を示す特性図。
【図９】ＳｉＯ2 膜が薄い場合のＶｔｈ変動の劣化寿命
を示す特性図。
を示す特性図。
【図１０】ＳｉＯ2 膜が厚い場合のＶｔｈ変動の劣化寿
命を示す特性図。
命を示す特性図。
【図１１】本発明の実施例１の製造工程の断面図。
【図１２】本発明によって製造した多結晶Ｓｉ−ｐチャ
ネルＭＯＳトランジスタの特性図。
ネルＭＯＳトランジスタの特性図。
【図１３】本発明の実施例２の製造工程の断面図。
【図１４】本発明の実施例３の製造工程の断面図。
１０１…単結晶Ｓｉ基板、１０２…絶縁膜、１０３…ゲ
ート電極、１０４…Ｓｉ3Ｎ4膜（ゲート絶縁膜)、１０
５…ＳｉＯ2膜(ゲート絶縁膜)、１０６…非晶質Ｓｉ
膜、１０６ａ…ソース領域、１０６ｂ…ドレイン電極、
１０７…ＳｉＯ2膜、１０８…ＳｉＯ2 膜、１０９…Ｂ
ＰＳＧ膜、１１０…接続孔。
ート電極、１０４…Ｓｉ3Ｎ4膜（ゲート絶縁膜)、１０
５…ＳｉＯ2膜(ゲート絶縁膜)、１０６…非晶質Ｓｉ
膜、１０６ａ…ソース領域、１０６ｂ…ドレイン電極、
１０７…ＳｉＯ2膜、１０８…ＳｉＯ2 膜、１０９…Ｂ
ＰＳＧ膜、１１０…接続孔。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峰 利之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山中 俊明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橋本 直孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 清水 昭博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 大木 長斗司 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 石田 浩 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (8)
- 【請求項１】シリコン酸化膜及びシリコン窒化膜を含む
積層絶縁膜の両側に電極が配置された構造において、前
記シリコン酸化膜と接した電極に正電圧を印加した際
に、前記積層絶縁膜中に負電荷が形成されることを特徴
とする半導体装置。 - 【請求項２】請求項１において、多結晶シリコン薄膜を
能動層とした絶縁ゲート型電界効果トランジスタおい
て、前記積層絶縁膜をゲート絶縁膜として用いた半導体
装置。 - 【請求項３】請求項２において、前記シリコン酸化膜
は、能動層である多結晶シリコンと接するように配置さ
れ、前記シリコン酸化膜の厚さが２ナノメータ以上１５
ナノメータ以下である半導体装置。 - 【請求項４】請求項１，２または３に記載の前記積層絶
縁膜が、シリコン酸化膜及びシリコン窒化膜から成る二
層膜である半導体装置。 - 【請求項５】請求項１，２または３に記載の前記ゲート
絶縁膜が、シリコン酸化膜，シリコン窒化膜及びシリコ
ン酸化膜から成る三層膜である半導体装置。 - 【請求項６】スタティック型のランダムアクセスメモリ
に、請求項２，３，４または５に記載の前記絶縁ゲート
型電界効果トランジスタをメモリセルの負荷素子として
用いた半導体装置。 - 【請求項７】前記積層絶縁膜のシリコン酸化膜を化学気
相蒸着法で形成したことを特徴とする請求項１，２，
３，４，５または６に記載の半導体装置の製造方法。 - 【請求項８】前記積層絶縁膜のシリコン酸化膜をシリコ
ン窒化膜の熱酸化法によって形成したことを特徴とする
請求項１，２，３，４，５または６に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009780A JPH06224392A (ja) | 1993-01-25 | 1993-01-25 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009780A JPH06224392A (ja) | 1993-01-25 | 1993-01-25 | 半導体装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224392A true JPH06224392A (ja) | 1994-08-12 |
Family
ID=11729760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009780A Withdrawn JPH06224392A (ja) | 1993-01-25 | 1993-01-25 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224392A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458610B1 (en) * | 1990-05-25 | 1995-01-11 | Nippon Conlux Co., Ltd. | Vending system capable of renewing record of a prepaid card |
| JP2004320010A (ja) * | 2003-04-17 | 2004-11-11 | Samsung Sdi Co Ltd | 薄膜トランジスタ及びその製造方法 |
| KR100560586B1 (ko) * | 1997-10-14 | 2006-05-25 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 장치 및 제조 방법 |
-
1993
- 1993-01-25 JP JP5009780A patent/JPH06224392A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458610B1 (en) * | 1990-05-25 | 1995-01-11 | Nippon Conlux Co., Ltd. | Vending system capable of renewing record of a prepaid card |
| KR100560586B1 (ko) * | 1997-10-14 | 2006-05-25 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 장치 및 제조 방법 |
| JP2004320010A (ja) * | 2003-04-17 | 2004-11-11 | Samsung Sdi Co Ltd | 薄膜トランジスタ及びその製造方法 |
| US7674659B2 (en) | 2003-04-17 | 2010-03-09 | Samsung Mobile Display Co., Ltd. | Method for fabricating a thin film transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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