JPH06224279A

JPH06224279A - Mask rom and its preparation

Info

Publication number: JPH06224279A
Application number: JP1216593A
Authority: JP
Inventors: Akira Okugaki; 明奥垣; Hiroyasu Makihara; 浩泰牧原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-01-28
Filing date: 1993-01-28
Publication date: 1994-08-12

Abstract

PURPOSE:To estimate yield by conducting a pretest with pre-arranged checking data prior to a ROM injection process and performing ROM injection accordingly only to acceptable products. CONSTITUTION:A data area 6 for decode check is provided in an memory alley, and, prior to a ROM injection process, a read-out test of that section is performed to check any fault in word lines 11a to 11d and bit lines 10a to 10e so that a mask ROM will be so constituted beforehand as to facilitate forecasting yield of that lot. This makes it possible to inject only to acceptable products in injecting the ROM by using 1 chip reticule and to enhance efficiency.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明はマスクＲＯＭ及びその
製造方法に関し、特にマスクＲＯＭの歩留予測に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask ROM and a method of manufacturing the same, and more particularly to a mask ROM yield prediction.

【０００２】[0002]

【従来の技術】図３及び図５は従来の技術によるマスク
ＲＯＭのブロック図であり、１はＸデコーダ、２はＹデ
コーダ、３はＹゲート、４はセンスアンプ、８は客先デ
ータ書き込み領域、９はソースライン、１０はビットラ
イン、１１はワードライン、１３はトランジスタであ
る。マスクＲＯＭのメモリアレイは、全域にわたって客
先データを書き込む客先データ書き込み領域８であり、
マスクＲＯＭの良品、不良品の選別はウェハプロセス完
了後のウェハテストにより行っていた。2. Description of the Related Art FIGS. 3 and 5 are block diagrams of a mask ROM according to the prior art. 1 is an X decoder, 2 is a Y decoder, 3 is a Y gate, 4 is a sense amplifier, and 8 is a customer data write area. , 9 is a source line, 10 is a bit line, 11 is a word line, and 13 is a transistor. The memory array of the mask ROM is a customer data writing area 8 for writing customer data over the entire area,
The good and bad mask ROMs are selected by a wafer test after the completion of the wafer process.

【０００３】次に動作について説明する。一般にマスク
ＲＯＭはメモリセルの構造の違いにより読み出すセルの
選択の仕方が異なるものである。図４はマスクＲＯＭに
おけるメモリセルの構造を示す図であり、図４(a) はＮ
ＡＮＤ型のセルの構造図、図４(b) はＮＯＲ型セルの構
造図である。図において、２１，２５はソースライン、
２２，２６はビットライン、２３ａ〜２３ｄ及び２７ａ
〜２７ｄはワードライン、２０ａ〜２０ｄはソースライ
ン２１とビットライン２２との間に直列に配置接続され
たトランジスタであり、２４ａ〜２４ｄはソースライン
２５とビットライン２６との間に並列に配置接続された
トランジスタである。図４(a) のＮＡＮＤ型のセルの場
合には、ソースライン２１とビットライン２２の間にト
ランジスタ２０ａ〜２０ｄが直列に配置されているの
で、選択されるトランジスタのゲートは“Ｌow”、非選
択のトランジスタのゲートは“Ｈigh"である。しかし、
図４(b) のＮＯＲ型セルの場合には図４(a) のＮＡＮＤ
型のセルの場合とは逆であり、ソースライン２５とビッ
トライン２６の間にトランジスタ２４ａ〜２４ｄが並列
に配置されているので、選択されるトランジスタのゲー
トは“Ｈigh"、非選択のトランジスタのゲートは“Ｌo
w”である。また、ＮＡＮＤ型メモリセル構造の、選択
されたトランジスタがエンハンスメント型のときは、該
トランジスタが“ＯＦＦ”するのでその出力は“０”、
ＲＯＭ注入によりしきい値電圧を下げられているとき
は、該トランジスタは“ＯＮ”するのでその出力は
“１”である。一方、ＮＯＲ型メモリセル構造の、選択
されたトランジスタがエンハンスメント型のときは該ト
ランジスタは“ＯＮ”するのでその出力は“１”、ＲＯ
Ｍ注入によりしきい値電圧をさげられているときは、該
トランジスタは選択しても“ＯＦＦ”であるのでその出
力は“０”である。Next, the operation will be described. In general, a mask ROM is different in how to select a cell to be read, depending on the difference in the structure of the memory cell. FIG. 4 is a diagram showing the structure of the memory cell in the mask ROM, and FIG.
FIG. 4B is a structural diagram of the AND type cell, and FIG. 4B is a structural diagram of the NOR type cell. In the figure, 21 and 25 are source lines,
22 and 26 are bit lines, and 23a to 23d and 27a.
27d are word lines, 20a to 20d are transistors arranged and connected in series between the source line 21 and the bit line 22, and 24a to 24d are arranged and connected in parallel between the source line 25 and the bit line 26. Is a transistor. In the case of the NAND type cell of FIG. 4 (a), since the transistors 20a to 20d are arranged in series between the source line 21 and the bit line 22, the gate of the selected transistor is "Low", and the gate of the selected transistor is "Low". The gate of the selected transistor is "High". But,
In the case of the NOR type cell of FIG. 4 (b), the NAND of FIG. 4 (a)
This is the opposite of the case of the type cell, in which the transistors 24a to 24d are arranged in parallel between the source line 25 and the bit line 26, so that the gate of the selected transistor is "High" and that of the unselected transistor is The gate is "Lo
w ”. Further, when the selected transistor of the NAND type memory cell structure is the enhancement type, the transistor is turned“ OFF ”, so that the output is“ 0 ”,
When the threshold voltage is lowered by the ROM injection, the transistor is turned "ON" and its output is "1". On the other hand, when the selected transistor of the NOR type memory cell structure is the enhancement type, the transistor is turned “ON”, so that the output is “1”, RO
When the threshold voltage is lowered by M injection, the output is "0" because the transistor is "OFF" even if it is selected.

【０００４】図６はＮＯＲ型セルを示す図であり、図に
おいて、３１はB.L.なるビットライン、３２はS.L.なる
ソースライン、３３ａ，３３ｂ，３３ｃはそれぞれＷＬ
n-1，ＷＬn ，ＷＬn+1 なるワードライン、３０ａ〜３
０ｃはソースライン３２とビットライン３１との間に並
列に配置されたトランジスタであり、トランジスタ３０
ｂはＴr1と称し、ＷＬn なるワードライン３３ｂはＴr1
なるトランジスタ３０ｂに対応するものである。図７は
メモリトランジスタのＶ−Ｉ曲線を示す図であり、(1)
はエンハンスメント型トランジスタのＶ−Ｉ曲線、(2)
は high ＶthトランジスタのＶ−Ｉ曲線である。図によ
れば、 high Ｖthトランジスタのしきい値電圧の方がエ
ンハンスメント型トランジスタのしきい値電圧より高い
ので、エンハンスメント型トランジスタが“ＯＮ”の場
合でも high Ｖthトランジスタでは“ＯＦＦ”となる。
この読み出し動作はＴr1なるメモリトランジスタ３０ｂ
の“ＯＮ”及び“ＯＦＦ”によって、“１”及び“０”
の判定を行うものである。FIG. 6 is a diagram showing a NOR type cell. In the figure, 31 is a bit line BL, 32 is a source line SL, and 33a, 33b and 33c are WL.
n-1, WLn, WLn + 1 word lines, 30a to 3
0c is a transistor arranged in parallel between the source line 32 and the bit line 31.
b is called Tr1 and the word line 33b of WLn is Tr1.
Corresponds to the transistor 30b. FIG. 7 is a diagram showing a VI curve of the memory transistor, and (1)
Is the VI curve of the enhancement type transistor, (2)
Is the VI curve of the high Vth transistor. According to the figure, since the threshold voltage of the high Vth transistor is higher than that of the enhancement type transistor, even if the enhancement type transistor is "ON", the high Vth transistor is "OFF".
This read operation is performed by the memory transistor 30b of Tr1.
"1" and "0" depending on "ON" and "OFF"
Is to be determined.

【０００５】例えば、ＷＬn なるワードライン３３ｂを
“Ｈigh"、それ以外のＷＬn-1 なるワードライン３３ａ
及びＷＬn+1 なるワードライン３３ｃを“Ｌow”にした
状態において、Ｔr1がエンハンスメント型トランジスタ
の場合には、“ＯＮ”するので“１”が読み出される
が、ＲＯＭ注入によりしきい値電圧の値を上げられた h
igh Ｖthトランジスタの場合には、Ｔr1は“ＯＦＦ”と
なるので、“０”が読み出される。この様にしてＲＯＭ
注入によりマスクＲＯＭのメモリアレイに客先データを
書き込んだ後、記憶させたデータが正しいか否かをウェ
ハプロセス完了後にウェハテストにより確め、その際に
良品、不良品の選別を行っていた。For example, the word line 33b of WLn is "High", and the other word line 33a of WLn-1.
, And WLn + 1 word line 33c is set to "Low", if Tr1 is an enhancement type transistor, "1" is read because it is "ON", but the threshold voltage value is changed by ROM injection. Raised h
In the case of the high Vth transistor, Tr1 is "OFF", so "0" is read. ROM in this way
After the customer data is written in the memory array of the mask ROM by the injection, whether or not the stored data is correct is confirmed by a wafer test after the wafer process is completed, and at that time, the good product and the defective product are selected.

【０００６】[0006]

【発明が解決しようとする課題】従来のマスクＲＯＭで
は各ロットが個別客先用にそれぞれ固有のＲＯＭである
ため、歩留の変動がそれぞれ個別のマスクＲＯＭの良品
の採れ数に与える影響が大きいため、必要数を得るため
に予め余分に多く投入しておくことが必要があり、余剰
分に関しては廃却せざるを得ないという問題点があっ
た。In the conventional mask ROM, since each lot is a unique ROM for each individual customer, the fluctuation of the yield has a great influence on the number of non-defective products of each individual mask ROM. Therefore, in order to obtain the required number, it is necessary to add a large amount in advance, and there is a problem that the surplus must be discarded.

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ＲＯＭ注入工程以前にテストを
行い、採れ数を予想するとともに投入数を最適化するこ
とのできるマスクＲＯＭ及びその製造方法を提供するこ
とを目的とする。The present invention has been made in order to solve the above problems, and a mask ROM and a mask ROM capable of performing a test before the ROM injection step to predict the number of yields and optimize the number of inputs. It is intended to provide a manufacturing method.

【０００８】[0008]

【課題を解決するための手段】この発明に係るマスクＲ
ＯＭは、メモリアレイ内に予め、チェック用のダミーワ
ードラインと、ダミービットラインと、ダミーソースラ
インとを設け、トランジスタをひとつおきに交互に配置
して、チェック用データ書き込み領域を形成し、ＲＯＭ
注入工程以前に上記チェック部であるチェック用データ
書き込み領域を用いてＲＯＭ注入前のマスクＲＯＭのテ
ストを行い、かつ、ＲＯＭ注入工程後に、デコーダチェ
ックテストを行ってなるものである。A mask R according to the present invention
In the OM, a check dummy word line, a dummy bit line, and a dummy source line are provided in advance in the memory array, and every other transistor is arranged alternately to form a check data write area, and a ROM is provided.
Before the injection step, a mask ROM test before the ROM injection is performed using the check data writing area that is the check section, and after the ROM injection step, a decoder check test is performed.

【０００９】この発明に係るマスクＲＯＭの製造方法
は、メモリアレイ内に予め、チェック用のダミーワード
ラインと、ダミービットラインと、ダミーソースライン
とを設け、トランジスタをひとつおきに交互に配置し
て、チェック用データ書き込み領域を形成し、ＲＯＭ注
入工程以前に上記チェック部であるチェック用データ書
き込み領域を用いてＲＯＭ注入前のマスクＲＯＭのテス
トを行い、不良チップに印を付けて、該不良チップには
ＲＯＭ注入を行わないようにしたものである。In the method of manufacturing a mask ROM according to the present invention, a dummy word line for checking, a dummy bit line, and a dummy source line are provided in advance in the memory array, and every other transistor is arranged alternately. , A check data writing area is formed, and before the ROM injection step, a mask ROM test before ROM injection is performed using the check data writing area, which is the above-mentioned check unit, and a defective chip is marked and the defective chip is marked. In this example, ROM injection is not performed.

【００１０】この発明に係るマスクＲＯＭの製造方法
は、メモリアレイ内に予め、チェック用のダミーワード
ラインと、ダミービットラインと、ダミーソースライン
とを設け、トランジスタをひとつおきに交互に配置し
て、チェック用データ書き込み領域を形成し、ＲＯＭ注
入工程以前に上記チェック部であるチェック用データ書
き込み領域を用いてＲＯＭ注入前のマスクＲＯＭのテス
トを行い、検出された不良チップの数を計数し、ＲＯＭ
注入工程においては全チップにＲＯＭ注入を行い、上記
計数値から全生産数を決定し、これにより歩留りを向上
するようにしたものである。In the method of manufacturing a mask ROM according to the present invention, a dummy word line for checking, a dummy bit line, and a dummy source line are provided in advance in the memory array, and transistors are arranged alternately every other transistor. , Forming a check data writing area, performing a mask ROM test before ROM injection using the check data writing area which is the check unit before the ROM injection step, and counts the number of detected defective chips, ROM
In the implantation step, ROM implantation is performed on all chips, and the total number of products produced is determined from the above-described count value, thereby improving the yield.

【００１１】[0011]

【作用】この発明におけるマスクＲＯＭは、同一メモリ
アレイ内にチェック用のダミービットライン及びダミー
ワードラインを備えたチェック用ＲＯＭ部を設けること
により、それぞれ一方が他方のすべてをチェックできる
ものであり、チェック用のダミーワードラインはビット
ラインのすべてを、またチェック用のダミービットライ
ンはワードラインのすべてをチェックすることのできる
ものであるので、ＲＯＭ注入工程以前にデコーダチェッ
クテストを行ってビットライン及びワードラインの不良
を検出することができる。According to the mask ROM of the present invention, by providing a checking ROM section having a checking dummy bit line and a checking word line in the same memory array, one of them can check all of the other, Since the check dummy word line can check all of the bit lines, and the check dummy bit line can check all of the word lines, a decoder check test must be performed before the ROM implantation process. Defective word lines can be detected.

【００１２】また、この発明の製造方法では、同一メモ
リアレイ内にチェック用のダミービットラインとダミー
ワードラインとダミーソースラインとひとつおきに交互
に配置されたトランジスタとからなるチェック用ＲＯＭ
部を形成する工程と、ＲＯＭ注入工程以前に該チェック
用ＲＯＭ部であるチェック用データ書き込み領域を用い
てＲＯＭ注入前のマスクＲＯＭをデコーダチェックテス
トを行う工程と、ＲＯＭ注入工程以前のデコーダチェッ
クテストにおいて検出された不良チップの数を計数し、
全生産数を決定してＲＯＭ注入を行う工程とを含むこと
により、歩留予測ができ、投入数を最適化できる。ま
た、前もって確実に不良となるチップを検出して除去す
ることにより、不良チップにＲＯＭ注入することなく、
良品のチップのみにＲＯＭ注入することができるので、
効率を上昇させることができる。Further, according to the manufacturing method of the present invention, a check ROM including check dummy bit lines, dummy word lines, dummy source lines, and transistors alternately arranged in the same memory array is provided.
Section, a step of performing a decoder check test on the mask ROM before ROM injection using the check data writing area that is the check ROM section before the ROM injection step, and a decoder check test before the ROM injection step Counting the number of defective chips detected in
By including the step of determining the total production number and performing the ROM implantation, the yield can be predicted and the input number can be optimized. Further, by surely detecting and removing the defective chip in advance, without injecting the ROM into the defective chip,
Since ROM can be injected only into good chips,
The efficiency can be increased.

【００１３】[0013]

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１はＸデコーダ、２は
Ｙデコーダ、３はＹゲート、４はセンスアンプ、５ａ，
５ｂはチェック用ワードラインである一対のダミーワー
ドライン、６はチェック用データ書き込み領域、７ａ，
７ｂはチェック用ビットラインである一対のダミービッ
トライン、８は客先データ書き込み領域、９ａ〜９ｄは
通常のソースライン、１０ａ〜１０ｅは通常のビットラ
イン、１１ａ〜１１ｄは通常のワードライン、１２ａ，
１２ｂはダミーソースライン、１３はエンハンスメント
型トランジスタである。EXAMPLES Example 1. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 1 is an X decoder, 2 is a Y decoder, 3 is a Y gate, 4 is a sense amplifier, 5a,
5b is a pair of dummy word lines that are check word lines, 6 is a check data write area, 7a,
7b is a pair of dummy bit lines which are check bit lines, 8 is a customer data writing area, 9a to 9d are normal source lines, 10a to 10e are normal bit lines, 11a to 11d are normal word lines, and 12a. ，
12b is a dummy source line, and 13 is an enhancement type transistor.

【００１４】同一メモリアレイ上において、ダミーワー
ドライン５ａ，５ｂ及びダミーソースライン１２ａ，１
２ｂを客先データ書き込み領域８を挟んでＹゲート３及
びセンスアンプ４とは反対側に、ダミービットライン７
ａ，７ｂを客先データ書き込み領域８を挟んでＸデコー
ダ２とは反対側にそれぞれ設け、ダミーワードライン５
ａ，５ｂとダミーソースライン１２ａ，１２ｂとダミー
ビットライン７ａ，７ｂと所望の位置に配置されたエン
ハンスメント型トランジスタ１３とからなるチェック用
データ書き込み領域６を客先データ書き込み領域８の外
側に形成する。Dummy word lines 5a, 5b and dummy source lines 12a, 1 on the same memory array.
2b on the opposite side of the Y gate 3 and the sense amplifier 4 with the customer data writing area 8 in between, and a dummy bit line 7
a and 7b are provided on the opposite side of the X decoder 2 with the customer data writing area 8 in between, and the dummy word line 5
A check data writing area 6 including a and 5b, dummy source lines 12a and 12b, dummy bit lines 7a and 7b, and an enhancement type transistor 13 arranged at a desired position is formed outside the customer data writing area 8. .

【００１５】図１のように該チェック用データ書き込み
領域６においてはひとつおきに互いに交互にエンハンス
メント型トランジスタ１３が配置されており、客先デー
タ書き込み領域８においては全域に渡ってエンハンスメ
ント型トランジスタ１３が配置されている。チェック用
データ書き込み領域６において、ダミーワードライン５
ａ及びダミーソースライン１２ａ上には、ダミービット
ライン７ａに接続されるエンハンスメント型トランジス
タ１３が設けられ、後はひとつおきにビットライン１０
ａ〜１０ｅと接続されるエンハンスメント型トランジス
タ１３が設けられており、ダミーワードライン５ｂ及び
ダミーソースライン１２ｂ上には、ダミービットライン
７ｂに接続されるエンハンスメント型トランジスタ１３
が設けられ、後はひとつおきにビットライン１０ａ〜１
０ｅと接続されるエンハンスメント型トランジスタ１３
が設けられており、上記ひとつおきに設けられたダミー
ワードライン５ａ及びダミーソースライン１２ａ上のエ
ンハンスメント型トランジスタ１３と、ひとつおきに設
けられたダミーワードライン５ｂ及びダミーソースライ
ン１２ｂ上のエンハンスメント型トランジスタ１３と
は、互いに交互に配置されている。As shown in FIG. 1, in the check data writing area 6, every other alternate enhancement type transistors 13 are arranged. In the customer data writing area 8, the enhancement type transistors 13 are provided all over. It is arranged. In the check data writing area 6, the dummy word line 5
The enhancement-type transistor 13 connected to the dummy bit line 7a is provided on the a and the dummy source line 12a, and every other bit line 10 is added thereafter.
The enhancement type transistor 13 connected to a to 10e is provided, and the enhancement type transistor 13 connected to the dummy bit line 7b is provided on the dummy word line 5b and the dummy source line 12b.
Are provided, and then every other bit line 10a-1
Enhancement-type transistor 13 connected to 0e
And the enhancement type transistors 13 on the dummy word lines 5a and the dummy source lines 12a provided every other, and the enhancement transistors on the dummy word lines 5b and dummy source lines 12b provided every other. 13 and 13 are alternately arranged.

【００１６】また、ダミービットライン７ａ上には、ダ
ミーワードライン５ａ及びダミーソースライン１２ａに
接続されるエンハンスメント型トランジスタ１３が設け
られ、後はひとつおきにソースライン９ａ〜９ｄ及びワ
ードライン１１ａ〜１１ｄと接続されるエンハンスメン
ト型トランジスタ１３が設けられており、ダミービット
ライン７ｂ上には、ダミーワードライン５ｂ及びダミー
ソースライン１２ｂに接続されるエンハンスメント型ト
ランジスタ１３が設けられ、後はひとつおきにソースラ
イン９ａ〜９ｄ及びワードライン１１ａ〜１１ｄと接続
されるエンハンスメント型トランジスタ１３が設けられ
ており、上記ひとつおきに設けられたダミービットライ
ン７ａ上のエンハンスメント型トランジスタ１３と、ひ
とつおきに設けられたダミービットライン７ｂ上のエン
ハンスメント型トランジスタ１３とは、互いに交互に配
置されている。チェック用データ書き込み領域６はチェ
ック用データ書き込み領域６内のダミーワードライン５
ａ，５ｂ、ダミービットライン７ａ，７ｂ、ダミーソー
スライン１２ａ，１２ｂ及びひとつおきに互いに交互に
設けられたエンハンスメント型トランジスタ１３をチェ
ックするとともに、客先データ書き込み領域８内のすべ
てのソースライン９ａ〜９ｄ、ビットライン１０ａ〜１
０ｅ、ワードライン１１ａ〜１１ｄ及び客先データ書き
込み領域８内全域に設けられたすべてのエンハンスメン
ト型トランジスタ１３をチェックするために配置される
ものである。Further, an enhancement type transistor 13 connected to the dummy word line 5a and the dummy source line 12a is provided on the dummy bit line 7a, and thereafter, every other source line 9a to 9d and word lines 11a to 11d. The enhancement-type transistor 13 connected to the dummy bit line 7b is provided on the dummy bit line 7b, and the enhancement-type transistor 13 connected to the dummy word line 5b and the dummy source line 12b is provided on the dummy bit line 7b. Enhancement transistors 13 connected to 9a to 9d and word lines 11a to 11d are provided. The enhancement transistors 13 on the dummy bit line 7a and the alternate transistors 13 provided on every other dummy bit line 7a. And an enhancement type transistor 13 on the dummy bit line 7b are alternately arranged. The check data write area 6 is a dummy word line 5 in the check data write area 6.
a, 5b, dummy bit lines 7a, 7b, dummy source lines 12a, 12b and every other enhancement type transistor 13 alternately provided, and all source lines 9a-in the customer data write area 8 are checked. 9d, bit lines 10a-1
0e, the word lines 11a to 11d, and all the enhancement type transistors 13 provided in the entire customer data writing area 8 are arranged to be checked.

【００１７】次に動作について説明する。本実施例１に
おけるマスクＲＯＭのテストを行うのは、ＲＯＭ注入工
程の前であるから、客先データ書き込み領域８は、すべ
てエンハンスメント型トランジスタ１３であり、そのワ
ードライン１１ａ〜１１ｄが選択されるとすべて“１”
を出力する。また、チェック部なるチェック用データ書
き込み領域６はエンハンスメント型トランジスタ１３を
設けるか否かによって“ＯＮ”または“ＯＦＦ”に分け
られ、それぞれ“１”または“０”を出力する。チェッ
ク用データ書き込み領域６は、そのダミーワードライン
５ａ，５ｂ及びワードライン１１ａ〜１１ｄが選択され
た場合、エンハンスメント型トランジスタ１３が設けら
れていれば“１”を出力し、エンハンスメント型トラン
ジスタ１３が設けられていなければ“０”を出力する構
造を持つものである。つまり、ウェハプロセスにおいて
チェックのためのエンハンスメント型トランジスタ１３
を設けるか設けないかで、チェックされるダミービット
ライン７ａ，７ｂ及びビットライン１０ａ〜１０ｅに
“１”か“０”を読み出すことができ、チェックされる
ダミーワードライン５ａ，５ｂ及びワードライン１１ａ
〜１１ｄの内の１本を“ＯＮ”にすればダミービットラ
イン７ａ，７ｂ及びビットライン１０ａ〜１０ｅに
“１”または“０”を読み出すことができ、そのとき読
み出されたデータの“１”または“０”の並び方によっ
て、良品かどうかチェックされる。この場合チェック用
データ書き込み領域６にエンハンスメント型トランジス
タ１３をひとつおきに設けることに限るかどうかについ
ては、殊にひとつおきに設けることに限らなければなら
ない訳ではないが、ひとつおきに設ける方がチェックし
易いものである。Next, the operation will be described. Since the mask ROM test in the first embodiment is performed before the ROM injection step, the customer data write area 8 is all enhancement type transistors 13, and if the word lines 11a to 11d thereof are selected. All “1”
Is output. The check data writing area 6 serving as a check section is divided into “ON” and “OFF” depending on whether or not the enhancement type transistor 13 is provided, and outputs “1” or “0”, respectively. When the dummy word lines 5a and 5b and the word lines 11a to 11d are selected, the check data writing area 6 outputs "1" if the enhancement type transistor 13 is provided, and the enhancement type transistor 13 is provided. If not, it has a structure that outputs "0". That is, the enhancement type transistor 13 for checking in the wafer process.
"1" or "0" can be read to the dummy bit lines 7a and 7b and the bit lines 10a to 10e to be checked by providing or not providing the dummy word lines 5a and 5b and the word line 11a to be checked.
"1" or "0" can be read to the dummy bit lines 7a and 7b and the bit lines 10a to 10e by turning on one of the "~ 11d", and at this time, "1" of the read data is read. Whether or not it is a good product is checked by the arrangement of "" or "0". In this case, it is not necessary to provide every other enhancement type transistor 13 in the check data writing area 6, but it is not necessary to provide every other one. It is easy to do.

【００１８】また、本実施例の図１の場合はＮＯＲ型の
セルを用いて説明しており、客先データ書き込み領域８
はＲＯＭ注入前はすべてエンハンスメント型トランジス
タ１３により構成されているので、そのワードライン１
１ａ〜１１ｄが選択されるとすべて“１”を出力する
が、ＲＯＭ注入後はＲＯＭ注入されることによりしきい
値電圧が上昇し、 high Ｖthトランジスタとなるので、
そのトランジスタに接続されているワードライン１１ａ
〜１１ｄを選択“ＯＮ”しても“０”を出力するように
なり、マスクＲＯＭの記憶内容に従ってそれぞれのトラ
ンジスタは“１”または“０”なる読み出しを行うよう
になるものである。In addition, in the case of FIG. 1 of the present embodiment, a NOR type cell is used for explanation, and the customer data write area 8 is used.
Are all composed of enhancement type transistors 13 before the ROM injection, so that word line 1
When 1a to 11d are selected, all output "1", but after the ROM injection, the threshold voltage rises due to the ROM injection and becomes a high Vth transistor.
Word line 11a connected to that transistor
Even if 11d to 11d are selected and turned "ON", "0" is output, and each transistor reads "1" or "0" according to the contents stored in the mask ROM.

【００１９】チェック用データ書き込み領域６では、例
えば、チェック用データ書き込み領域６内のダミービッ
トライン７ａ，７ｂ及び客先データ書き込み領域８内の
ビットライン１０ａ〜１０ｅをチェックする際に、チェ
ックされるダミービットライン７ａ，７ｂ及びビットラ
イン１０ａ〜１０ｅとダミーワードライン５ａ，５ｂと
ダミーソースライン１２ａ，１２ｂとに接続されるよう
にチェック用トランジスタであるエンハンスメント型ト
ランジスタ１３がひとつおきにそれぞれ交互に設けられ
ており、ダミーワードライン５ａ，５ｂの内のいずれか
に“ＯＮ”が入力されるとトランジスタ１３が設けられ
ているビットラインは“ＯＮ”、トランジスタ１３が設
けられていないビットラインは“ＯＦＦ”となるので、
ダミーワードライン５ａ，５ｂに“ＯＮ”または“ＯＦ
Ｆ”からなる反転論理信号を入力して、チェックされる
ダミービットライン７ａ，７ｂ及びビットライン１０ａ
〜１０ｅに信号入力に応じた“０”または“１”が読み
出せるかどうかをチェックすることにより、チェック用
データ書き込み領域６内のダミービットライン７ａ，７
ｂ及び客先データ書き込み領域８内のビットライン１０
ａ〜１０ｅをチェックすることができる。このとき客先
データ書き込み領域８内のワードライン１１ａ〜１１ｄ
は選択されず、すべて“ＯＦＦ”の状態である。従っ
て、ビットライン１０ａ〜１０ｅをチェックする際に同
時にチェック用のダミービットライン７ａ，７ｂの正否
もチェックできる。The check data write area 6 is checked, for example, when checking the dummy bit lines 7a and 7b in the check data write area 6 and the bit lines 10a to 10e in the customer data write area 8. Alternating enhancement-type transistors 13 as check transistors are provided alternately so as to be connected to the dummy bit lines 7a and 7b, the bit lines 10a to 10e, the dummy word lines 5a and 5b, and the dummy source lines 12a and 12b. When "ON" is input to any of the dummy word lines 5a and 5b, the bit line provided with the transistor 13 is "ON", and the bit line not provided with the transistor 13 is "OFF". ", So
“ON” or “OF” on the dummy word lines 5a and 5b
The dummy logic bit lines 7a, 7b and the bit line 10a to be checked by inputting the inverted logic signal of F "
By checking whether "0" or "1" corresponding to the signal input can be read to 10e, the dummy bit lines 7a, 7 in the check data writing area 6 are checked.
b and the bit line 10 in the customer data writing area 8
You can check a-10e. At this time, the word lines 11a to 11d in the customer data writing area 8
Are not selected and are all in the "OFF" state. Therefore, when checking the bit lines 10a to 10e, the correctness of the checking dummy bit lines 7a and 7b can be checked at the same time.

【００２０】また、ダミーワードライン５ａ，５ｂ及び
ワードライン１１ａ〜１１ｄのすべてを非選択の状態に
した後、順に一本ずつ選択の状態にし、ダミービットラ
イン７ａ，７ｂ及びすべてのビットライン１０ａ〜１０
ｅから読み出される信号“０”または“１”の並び方を
検知することにより、テストすることもできる。例え
ば、ダミーワードライン５ａを選択し、他はすべて非選
択とした場合には、ダミーワードライン５ａ、ダミービ
ットライン７ａ，７ｂ、すべてのビットライン１０ａ〜
１０ｅ、ダミーソースライン１２ａをチェックすること
ができ、ダミーワードライン５ｂを選択し、他はすべて
非選択とした場合には、ダミーワードライン５ｂ、ダミ
ービットライン７ａ，７ｂ、すべてのビットライン１０
ａ〜１０ｅ、ダミーソースライン１２ｂをチェックする
ことができ、ワードライン１１ａ〜１１ｄの内の一本を
選択し、他はすべて非選択とした場合には、選択された
一本のワードライン１１、その選択されたワードライン
１１に接続されたソースライン９及びそのワードライン
１１に接続されたすべてのエンハンスメント型トランジ
スタ１３をチェックすることができ、残りのワードライ
ン１１すべてについても同様にしてチェックすることが
できる。After all the dummy word lines 5a and 5b and the word lines 11a to 11d are in the non-selected state, the dummy word lines 5a and 7b and all the bit lines 10a to 10a are sequentially selected. 10
A test can also be performed by detecting the arrangement of signals "0" or "1" read from e. For example, when the dummy word line 5a is selected and all others are not selected, the dummy word line 5a, the dummy bit lines 7a and 7b, and all the bit lines 10a to
10e, the dummy source line 12a can be checked, and when the dummy word line 5b is selected and all others are not selected, the dummy word line 5b, the dummy bit lines 7a and 7b, and all the bit lines 10 are checked.
a to 10e and the dummy source line 12b can be checked, and when one of the word lines 11a to 11d is selected and all the others are not selected, the selected one word line 11, The source line 9 connected to the selected word line 11 and all the enhancement type transistors 13 connected to the word line 11 can be checked, and all the remaining word lines 11 can be checked in the same manner. You can

【００２１】図２は本実施例１のマスクＲＯＭのテスト
方法を説明するためのブロック図であり、図において、
５ａ，５ｂは一対のダミーワードライン、６はチェック
用データ書き込み領域、７ａ，７ｂは一対のダミービッ
トライン、８は客先データ書き込み領域、１０ａ〜１０
ｅは通常のビットライン、１２ａ，１２ｂは一対のダミ
ーソースライン、１３ａ〜１３ｆはチェック用データ書
き込み領域６内のエンハンスメント型トランジスタであ
る。FIG. 2 is a block diagram for explaining the mask ROM test method of the first embodiment. In FIG.
5a and 5b are a pair of dummy word lines, 6 is a check data write area, 7a and 7b are a pair of dummy bit lines, 8 is a customer data write area, and 10a to 10a.
e is a normal bit line, 12a and 12b are a pair of dummy source lines, and 13a to 13f are enhancement type transistors in the check data writing area 6.

【００２２】ダミーワードライン５ａとダミーソースラ
イン１２ａとに接続されるものとしては、ダミービット
ライン７ａ，ビットライン１０ａ，１０ｃ，１０ｅにそ
れぞれ接続されるトランジスタ１３ａ，１３ｃ，１３
ｅ，１３ｇが設けられ、ダミービットライン７ｂ，ビッ
トライン１０ｂ，１０ｄに接続されるトランジスタは設
けられておらず、またダミーワードライン５ｂとダミー
ソースライン１２ｂとに接続されるものとしては、ダミ
ービットライン７ｂ，ビットライン１０ｂ，１０ｄにそ
れぞれ接続されるトランジスタ１３ｂ，１３ｄ，１３ｆ
が設けられ、ダミービットライン７ａ，ビットライン１
０ａ，１０ｃ，１０ｅに接続されるトランジスタは設け
られておらず、図２においてはビットラインは１０ａ〜
１０ｅと５本であるが、これは説明のためであり、実際
はそれ以上の数であり、図のようにひとつおきに互いに
交互にトランジスタ１３は配置されている。該一対のダ
ミーワードライン５ａ，５ｂはそれぞれａ，／ａなる反
転論理信号を入力することができ、ダミーワードライン
５ａはａ、ダミーワードライン５ｂは／ａであり、その
信号はａが“Ｈigh" のとき／ａは“Ｌow”であり、ａ
が“Ｌow”のとき／ａは“Ｈigh" である。ビットライ
ン１０ａ〜１０ｅは客先データ書き込み領域８内のトラ
ンジスタ１３及びチェック用データ書き込み領域６内の
トランジスタ１３に対応するビットラインである。The transistors connected to the dummy word line 5a and the dummy source line 12a are the transistors 13a, 13c and 13 connected to the dummy bit line 7a and the bit lines 10a, 10c and 10e, respectively.
e and 13g are provided, the transistors connected to the dummy bit line 7b and the bit lines 10b and 10d are not provided, and the dummy bit line 5b and the dummy source line 12b are connected to the dummy bit line. Transistors 13b, 13d, 13f connected to the line 7b and bit lines 10b, 10d, respectively.
Are provided, and the dummy bit line 7a and the bit line 1 are provided.
Transistors connected to 0a, 10c, and 10e are not provided, and the bit lines in FIG.
Although 10e and 5 are provided, this is for the purpose of explanation, and the number is actually more than that, and the transistors 13 are arranged alternately every other one as shown in the figure. The pair of dummy word lines 5a and 5b can input inverted logic signals of a and / a, respectively. The dummy word line 5a is a and the dummy word line 5b is / a. When "/ a is" Low ", a
Is "Low" / a is "High". The bit lines 10a to 10e are bit lines corresponding to the transistor 13 in the customer data writing area 8 and the transistor 13 in the check data writing area 6.

【００２３】最初に、ダミービットライン７ａ，７ｂ及
びビットライン１０ａ〜１０ｅのテスト方法について説
明する。チェック用データ書き込み領域６内において
は、チェックのためのトランジスタ１３ａ〜１３ｆを一
個おきに並べて互いに交互に配置されているので、Ｘデ
コーダ１によってダミーワードライン５ａ，５ｂのいず
れかが選択されると、ビットライン７ａ，７ｂ，１０ａ
〜１０ｄに、チェックデータの信号なる“１”と“０”
とが交互に並んで出力される。このようにチェックデー
タの出力信号なる“１”と“０”とが交互に並ぶように
しておくと、該ダミービットライン７ａ，７ｂ及びビッ
トライン１０ａ〜１０ｅに出力されたチェックデータ
は、トランジスタ１３の配置に対応して“１”と“０”
とが交互に読み出される。First, a method of testing the dummy bit lines 7a and 7b and the bit lines 10a to 10e will be described. In the check data write area 6, since every other check transistors 13a to 13f are arranged alternately with each other, when the X decoder 1 selects one of the dummy word lines 5a and 5b. , Bit lines 7a, 7b, 10a
Check data signals "1" and "0" at 10d
And are output alternately. When the check data output signals "1" and "0" are alternately arranged in this manner, the check data output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e is generated by the transistor 13 "1" and "0" corresponding to the arrangement of
And are read alternately.

【００２４】例えば、図２において、客先データ書き込
み領域８内のトランジスタ１３に対応するワードライン
１１のすべてを非選択“ＯＦＦ”とした状態で、(1) ダ
ミーワードライン５ａに“Ｈigh"、かつダミーワードラ
イン５ｂに“Ｌow”なる反転論理信号が入力された場
合、ダミーワードライン５ａ上のトランジスタ１３ａ，
１３ｃ，１３ｅ，１３ｇのみが“ＯＮ”となり、ダミー
ビットライン７ａ及びビットライン１０ａ，１０ｃ，１
０ｅに“１”を出力するので、ダミービットライン７
ａ，７ｂ及びビットライン１０ａ〜１０ｅに出力される
信号はそれぞれ、７ａ，７ｂ，１０ａ，１０ｂ，１０
ｃ，１０ｄ，１０ｅに対して順に“１”，“０”，
“１”，“０”，“１”，“０”，“１”なる並び方を
呈し、(2) ダミーワードライン５ａに“Ｌow”、かつ５
ｂに“Ｈigh" なる反転論理信号が入力された場合、ダ
ミーワードライン５ｂ上のトランジスタ１３ｂ，１３
ｄ，１３ｆのみが“ＯＮ”となり、ダミービットライン
７ｂ及びビットライン１０ｂ，１０ｄに“１”を出力す
るので、ダミービットライン７ａ，７ｂ及びビットライ
ン１０ａ〜１０ｅに出力される信号はそれぞれ、７ａ，
７ｂ，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅに対し
て順に“０”，“１”，“０”，“１”，“０”，
“１”，“０”なる並び方を呈する。このような並び方
を呈した場合は良品であるが、これ以外の並び方を呈し
た場合は、ダミーワードライン５ａ，５ｂ、ダミービッ
トライン７ａ，７ｂ、ビットライン１０ａ〜１０ｅ、ダ
ミーソースライン１２ａ，１２ｂ及びトランジスタ１３
ａ〜１３ｇのいずれかに欠陥があり、不良品である。こ
のとき、ダミーワードライン５ａ，５ｂに反転論理信号
を入力したことにより読み出されるデータの並び方に違
いが生じれば、ダミービットライン７ａ，７ｂ及びビッ
トライン１０ａ〜１０ｅに不良が存在することがわか
る。For example, in FIG. 2, with all the word lines 11 corresponding to the transistors 13 in the customer data writing area 8 being in the non-selected "OFF" state, (1) the dummy word line 5a is "High", When the inverted logic signal of "Low" is input to the dummy word line 5b, the transistors 13a on the dummy word line 5a,
Only 13c, 13e and 13g are "ON", and the dummy bit line 7a and the bit lines 10a, 10c and 1
Since "1" is output to 0e, the dummy bit line 7
The signals output to a, 7b and the bit lines 10a-10e are 7a, 7b, 10a, 10b, 10 respectively.
For c, 10d, and 10e, "1", "0",
The arrangement of "1", "0", "1", "0", and "1" is exhibited, and (2) "Low" and 5 are set in the dummy word line 5a.
When an inverted logic signal of "High" is input to b, the transistors 13b and 13 on the dummy word line 5b are
Since only d and 13f are turned "ON" and "1" is output to the dummy bit line 7b and the bit lines 10b and 10d, the signals output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e are 7a, respectively. ，
7b, 10a, 10b, 10c, 10d, and 10e are sequentially "0", "1", "0", "1", "0",
The arrangement of "1" and "0" is exhibited. When such an arrangement is presented, it is a non-defective product, but when an arrangement other than this is presented, the dummy word lines 5a and 5b, the dummy bit lines 7a and 7b, the bit lines 10a to 10e, and the dummy source lines 12a and 12b are provided. And the transistor 13
Any one of a to 13 g has a defect and is a defective product. At this time, if there is a difference in the arrangement of the data to be read due to the input of the inverted logic signal to the dummy word lines 5a and 5b, it is understood that there is a defect in the dummy bit lines 7a and 7b and the bit lines 10a to 10e. .

【００２５】次に、ワードライン１１ａ〜１１ｄのテス
ト方法を図１について説明する。客先データ書き込み領
域８内のワードライン１１ａ〜１１ｄをチェックする場
合には、チェック用のダミーワードライン５ａ，５ｂ及
びすべてのワードライン１１ａ〜１１ｄを非選択“ＯＦ
Ｆ”にして“Ｌow”の状態にした後、該ワードライン１
１ａ〜１１ｄのうちの一本を選択“ＯＮ”し、他はすべ
て非選択“ＯＦＦ”にしてダミービットライン７ａ，７
ｂ及びビットライン１０ａ〜１０ｅに出力される“１”
または“０”なる信号をチェックすることにより、ワー
ドライン１１ａ〜１１ｄを順次一本ずつテストをしてい
く。チェック用データ書き込み領域６内においては、ワ
ードライン１１及びソースライン９上にダミービットラ
イン７ａ，７ｂのどちらか一方に接続するようにエンハ
ンスメント型トランジスタ１３が設けられているので、
該ワードライン１１ａ〜１１ｄのうちのチェックされる
べき１本のワードライン１１のみを随時“Ｈigh" の状
態にすると、チェックされるワードライン１１、ソース
ライン９及びチェック用のダミービットライン７ａ，７
ｂのいずれかに接続されているチェック用トランジスタ
であるエンハンスメント型トランジスタ１３が“ＯＮ”
となり、出力信号“１”をダミービットライン７ａ，７
ｂのいずれかに読み出すことができる。また、客先デー
タ書き込み領域８内においては、ワードライン１１ａ〜
１１ｄ及びソースライン９ａ〜９ｄ上にビットライン１
０ｅを除くすべてのビットライン１０ａ〜１１ｄにエン
ハンスメント型トランジスタ１３が設けられているの
で、ワードライン１１ａ〜１１ｄのうちの一本が選択
“ＯＮ”された場合には、エンハンスメント型トランジ
スタ１３が設けられているビットライン１０ａ，１０
ｂ，１０ｃ，１０ｄに“１”なる信号が出力される。Next, a method of testing the word lines 11a to 11d will be described with reference to FIG. When checking the word lines 11a to 11d in the customer data writing area 8, the check dummy word lines 5a and 5b and all the word lines 11a to 11d are unselected "OF".
After setting to "F" and setting to "Low", the word line 1
One of the 1a to 11d is selected "ON" and the other are unselected "OFF", and the dummy bit lines 7a and 7d are selected.
"1" that is output to b and the bit lines 10a to 10e
Alternatively, by checking the signal "0", the word lines 11a to 11d are sequentially tested one by one. In the check data writing area 6, since the enhancement type transistor 13 is provided on the word line 11 and the source line 9 so as to be connected to either one of the dummy bit lines 7a and 7b,
When only one word line 11 to be checked among the word lines 11a to 11d is set to the "High" state at any time, the word line 11 to be checked, the source line 9 and the dummy bit lines 7a and 7 for checking are checked.
The enhancement-type transistor 13, which is a checking transistor connected to any of b, is "ON".
And the output signal "1" is transferred to the dummy bit lines 7a, 7
It can be read in either of b. In the customer data writing area 8, the word lines 11a ...
11d and bit line 1 on source lines 9a-9d
Since the enhancement type transistor 13 is provided in all the bit lines 10a to 11d except 0e, the enhancement type transistor 13 is provided when one of the word lines 11a to 11d is selected "ON". Bit lines 10a, 10
A signal of "1" is output to b, 10c and 10d.

【００２６】チェック用データ書き込み領域６内のダミ
ービットライン７ａ，７ｂと、ワードライン１１ａ〜１
１ｄと、ソースライン９ａ〜９ｄとからなる領域は、同
じ一本のワードライン１１に対してチェック用のトラン
ジスタ１３をダミービットライン７ａか７ｂのどちらか
一方のみに設けられた構造を持つので、チェックされる
べき一本のワードライン１１のみを“Ｈigh" の状態に
すると、ダミービットライン７ａ，７ｂには“１”，
“０”もしくは“０”，“１”なる一対の信号のどちら
か一方がデータとして出力されるものであり、この信号
をデータとして出力されれば不良がなく、二本のダミー
ビットライン７ａ，７ｂからともに“１”，“１”また
は“０”，“０”なる一対の信号が出力された時は不良
であり、選択されたワードライン１１に不良が存在する
ことがわかる。この際ダミービットライン７ａ，７ｂの
正否を確認した後でないと、ワードライン１１ａ〜１１
ｄのテストはできないので、ワードライン１１選択の際
にはダミーワードライン５ａ，５ｂの選択をワードライ
ン１１ａ〜１１ｄより先にすればよい。Dummy bit lines 7a and 7b in the check data write area 6 and word lines 11a-1.
Since the region consisting of 1d and the source lines 9a to 9d has a structure in which the check transistor 13 is provided in only one of the dummy bit lines 7a and 7b for the same one word line 11, If only one word line 11 to be checked is set to "High", dummy bit lines 7a and 7b have "1",
Either one of a pair of signals "0" or "0", "1" is output as data. If this signal is output as data, there is no defect, and two dummy bit lines 7a, When a pair of signals "1", "1" or "0", "0" are output from both 7b, it is defective and it can be seen that the selected word line 11 has a defect. At this time, if the correctness of the dummy bit lines 7a, 7b is not confirmed, the word lines 11a-11
Since the test of d cannot be performed, the dummy word lines 5a and 5b may be selected before the word lines 11a to 11d when the word line 11 is selected.

【００２７】例えば、図１において、ダミーワードライ
ン５ａ，５ｂ及びワードライン１１ａ〜１１ｄのすべて
を非選択“ＯＦＦ”とした後、ダミーワードライン５ａ
のみを選択“ＯＮ”すると、ダミーワードライン５ａ上
のダミービットライン７ａ及びビットライン１０ａ，１
０ｃ，１０ｅと接続されたトランジスタ１３が“ＯＮ”
し、ダミービットライン７ａ及びビットライン１０ａ，
１０ｃ，１０ｅに“１”を出力するが、ダミーワードラ
イン５ａ上にはダミービットライン７ｂ及びビットライ
ン１０ｂ，１０ｄと接続されるトランジスタ１３は無
く、ダミービットライン７ｂ及びビットライン１０ｂ，
１０ｄに“０”を出力するので、このときダミービット
ライン７ａ，７ｂ及びビットライン１０ａ〜１０ｅに出
力される信号はそれぞれ、７ａ，７ｂ，１０ａ，１０
ｂ，１０ｃ，１０ｄ，１０ｅに対して順に“１”，
“０”，“１”，“０”，“１”，“０”，“１”なる
並び方を呈する。For example, in FIG. 1, after all the dummy word lines 5a and 5b and the word lines 11a to 11d are turned off, the dummy word line 5a is not selected.
When only "ON" is selected, only the dummy bit line 7a and the bit lines 10a, 1 on the dummy word line 5a are selected.
The transistor 13 connected to 0c and 10e is "ON"
, The dummy bit line 7a and the bit line 10a,
Although "1" is output to 10c and 10e, there is no transistor 13 connected to the dummy bit line 7b and the bit lines 10b and 10d on the dummy word line 5a, and the dummy bit line 7b and the bit line 10b,
Since "0" is output to 10d, the signals output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e at this time are 7a, 7b, 10a and 10 respectively.
b, 10c, 10d, and 10e are sequentially "1",
The arrangements of "0", "1", "0", "1", "0", and "1" are presented.

【００２８】次に、ダミーワードライン５ａ，５ｂ及び
ワードライン１１ａ〜１１ｄのすべてを非選択“ＯＦ
Ｆ”とした後、ダミーワードライン５ｂのみを選択“Ｏ
Ｎ”すると、ダミーワードライン５ｂ上のダミービット
ライン７ｂ及びビットライン１０ｂ，１０ｄと接続され
たトランジスタ１３が“ＯＮ”し、ダミービットライン
７ｂ及びビットライン１０ｂ，１０ｄに“１”を出力す
るが、ダミーワードライン５ｂ上にはダミービットライ
ン７ａ及びビットライン１０ａ，１０ｃ，１０ｅと接続
されるトランジスタ１３は無く、ダミービットライン７
ａ及びビットライン１０ａ，１０ｃ，１０ｅに“０”を
出力するので、このときダミービットライン７ａ，７ｂ
及びビットライン１０ａ〜１０ｅに出力される信号はそ
れぞれ、７ａ，７ｂ，１０ａ，１０ｂ，１０ｃ，１０
ｄ，１０ｅに対して順に“０”，“１”，“０”，
“１”，“０”，“１”，“０”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", only the dummy word line 5b is selected "O"
Then, the transistor 13 connected to the dummy bit line 7b and the bit lines 10b and 10d on the dummy word line 5b is turned "ON" and outputs "1" to the dummy bit line 7b and the bit lines 10b and 10d. , There is no transistor 13 connected to the dummy bit line 7a and the bit lines 10a, 10c, 10e on the dummy word line 5b.
Since "0" is output to a and the bit lines 10a, 10c, and 10e, the dummy bit lines 7a and 7b at this time are output.
And the signals output to the bit lines 10a-10e are 7a, 7b, 10a, 10b, 10c, 10 respectively.
“0”, “1”, “0”,
The arrangement of "1", "0", "1", and "0" is exhibited.

【００２９】次に、ダミーワードライン５ａ，５ｂ及び
ワードライン１１ａ〜１１ｄのすべてを非選択“ＯＦ
Ｆ”とした後、ワードライン１１ａのみを選択“ＯＮ”
すると、ワードライン１１ａ上のダミービットライン７
ａ及びビットライン１０ａ，１０ｂ，１０ｃ，１０ｄと
接続されたトランジスタ１３が“ＯＮ”し、ダミービッ
トライン７ａ及びビットライン１０ａ，１０ｂ，１０
ｃ，１０ｄに“１”を出力するが、ワードライン１１ａ
上にはダミービットライン７ｂ及びビットライン１０ｅ
と接続されるトランジスタ１３は無く、ダミービットラ
イン７ｂ及びビットライン１０ｅに“０”を出力するの
で、このときダミービットライン７ａ，７ｂ及びビット
ライン１０ａ〜１０ｅに出力される信号はそれぞれ、７
ａ，７ｂ，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅに
対して順に“１”，“０”，“１”，“１”，“１”，
“１”，“０”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", select only the word line 11a "ON"
Then, the dummy bit line 7 on the word line 11a
a and the transistor 13 connected to the bit lines 10a, 10b, 10c and 10d are turned on, and the dummy bit line 7a and the bit lines 10a, 10b and 10 are turned on.
"1" is output to c and 10d, but the word line 11a
Above the dummy bit line 7b and bit line 10e
Since there is no transistor 13 connected to the dummy bit line 7b and the bit line 10e, "0" is output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e, respectively.
a, 7b, 10a, 10b, 10c, 10d, 10e are sequentially "1", "0", "1", "1", "1",
The arrangement of "1" and "0" is exhibited.

【００３０】次に、ダミーワードライン５ａ，５ｂ及び
ワードライン１１ａ〜１１ｄのすべてを非選択“ＯＦ
Ｆ”とした後、ワードライン１１ｂのみを選択“ＯＮ”
すると、ワードライン１１ｂ上のダミービットライン７
ｂ及びビットライン１０ａ，１０ｂ，１０ｃ，１０ｄと
接続されたトランジスタ１３が“ＯＮ”し、ダミービッ
トライン７ｂ及びビットライン１０ａ，１０ｂ，１０
ｃ，１０ｄに“１”を出力するが、ワードライン１１ｂ
上にはダミービットライン７ａ及びビットライン１０ｅ
と接続されるトランジスタ１３は無く、ダミービットラ
イン７ａ及びビットライン１０ｅに“０”を出力するの
で、このときダミービットライン７ａ，７ｂ及びビット
ライン１０ａ〜１０ｅに出力される信号はそれぞれ、７
ａ，７ｂ，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅに
対して順に“０”，“１”，“１”，“１”，“１”，
“１”，“０”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", select only the word line 11b "ON"
Then, the dummy bit line 7 on the word line 11b
b and the bit lines 10a, 10b, 10c and 10d are turned on, the transistor 13 is turned on, and the dummy bit line 7b and the bit lines 10a, 10b and 10 are turned on.
"1" is output to c and 10d, but the word line 11b
Above the dummy bit line 7a and bit line 10e
Since there is no transistor 13 connected to the dummy bit line 7a and the bit line 10e, "0" is output to the dummy bit line 7a and the bit line 10e.
a, 7b, 10a, 10b, 10c, 10d, 10e are sequentially "0", "1", "1", "1", "1",
The arrangement of "1" and "0" is exhibited.

【００３１】次に、ダミーワードライン５ａ，５ｂ及び
ワードライン１１ａ〜１１ｄのすべてを非選択“ＯＦ
Ｆ”とした後、ワードライン１１ｃのみを選択“ＯＮ”
すると、ワードライン１１ｃ上のダミービットライン７
ａ及びビットライン１０ａ，１０ｂ，１０ｃ，１０ｄと
接続されたトランジスタ１３が“ＯＮ”し、ダミービッ
トライン７ａ及びビットライン１０ａ，１０ｂ，１０
ｃ，１０ｄに“１”を出力するが、ワードライン１１ｃ
上にはダミービットライン７ｂ及びビットライン１０ｅ
と接続されるトランジスタ１３は無く、ダミービットラ
イン７ｂ及びビットライン１０ｅに“０”を出力するの
で、このときダミービットライン７ａ，７ｂ及びビット
ライン１０ａ〜１０ｅに出力される信号はそれぞれ、７
ａ，７ｂ，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅに
対して順に“１”，“０”，“１”，“１”，“１”，
“１”，“０”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", select only the word line 11c "ON"
Then, the dummy bit line 7 on the word line 11c
a and the transistor 13 connected to the bit lines 10a, 10b, 10c and 10d are turned on, and the dummy bit line 7a and the bit lines 10a, 10b and 10 are turned on.
"1" is output to c and 10d, but word line 11c
Above the dummy bit line 7b and bit line 10e
Since there is no transistor 13 connected to the dummy bit line 7b and the bit line 10e, "0" is output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e, respectively.
a, 7b, 10a, 10b, 10c, 10d, 10e are sequentially "1", "0", "1", "1", "1",
The arrangement of "1" and "0" is exhibited.

【００３２】次に、ダミーワードライン５ａ，５ｂ及び
ワードライン１１ａ〜１１ｄのすべてを非選択“ＯＦ
Ｆ”とした後、ワードライン１１ｄのみを選択“ＯＮ”
すると、ワードライン１１ｄ上のダミービットライン７
ｂ及びビットライン１０ａ，１０ｂ，１０ｃ，１０ｄと
接続されたトランジスタ１３が“ＯＮ”し、ダミービッ
トライン７ｂ及びビットライン１０ａ，１０ｂ，１０
ｃ，１０ｄに“１”を出力するが、ワードライン１１ｄ
上にはダミービットライン７ａ及びビットライン１０ｅ
と接続されるトランジスタ１３は無く、ダミービットラ
イン７ａ及びビットライン１０ｅに“０”を出力するの
で、このときダミービットライン７ａ，７ｂ及びビット
ライン１０ａ〜１０ｅに出力される信号はそれぞれ、７
ａ，７ｂ，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅに
対して順に“０”，“１”，“１”，“１”，“１”，
“１”，“０”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", select only the word line 11d "ON"
Then, the dummy bit line 7 on the word line 11d
b and the bit lines 10a, 10b, 10c and 10d are turned on, the transistor 13 is turned on, and the dummy bit line 7b and the bit lines 10a, 10b and 10 are turned on.
"1" is output to c and 10d, but word line 11d
Above the dummy bit line 7a and bit line 10e
Since there is no transistor 13 connected to the dummy bit line 7a and the bit line 10e, "0" is output to the dummy bit line 7a and the bit line 10e.
a, 7b, 10a, 10b, 10c, 10d, 10e are sequentially "0", "1", "1", "1", "1",
The arrangement of "1" and "0" is exhibited.

【００３３】以上のようにして、デコーダチェックテス
トを行えばよく、上記の“１”及び“０”なる出力信号
の並び方はエンハンスメント型トランジスタの配置によ
り固有に決まるものであり、この場合この並び方を呈し
た場合は良品であるが、それ以外の並び方を呈した場合
は、ダミーワードライン５ａ，５ｂ、ダミービットライ
ン７ａ，７ｂ、ソースライン９ａ〜９ｄ、ビットライン
１０ａ〜１０ｅ、ワードライン１１ａ〜１１ｄ、ダミー
ソースライン１２ａ，１２ｂ及びトランジスタ１３のい
ずれかに欠陥があり、不良品である。図１において、ビ
ットラインは１０ａ〜１０ｅと５本であり、ソースライ
ン９ａ〜９ｄ及びワードライン１１ａ〜１１ｄは４本で
あるが、実際はそれ以上の数である。The decoder check test may be performed as described above, and the arrangement of the output signals of "1" and "0" is uniquely determined by the arrangement of the enhancement type transistors. In this case, this arrangement is determined. If it is presented, it is a non-defective product, but if it is presented in any other arrangement, dummy word lines 5a, 5b, dummy bit lines 7a, 7b, source lines 9a-9d, bit lines 10a-10e, word lines 11a-11d. , Any of the dummy source lines 12a and 12b and the transistor 13 has a defect and is a defective product. In FIG. 1, the number of bit lines is 10a to 10e, and the number of source lines 9a to 9d and the number of word lines 11a to 11d are 4, but the number is more than that.

【００３４】このようにしてＲＯＭ注入以前にテストを
行って歩留を予測して投入数を最適化した場合でも、や
はりＲＯＭ注入工程以降のプロセスでの不良、さらにア
センブリ時の不良、及びマージン不良が生じる可能性が
あるので、ＲＯＭ注入後にも不良品をテストにより選別
して廃棄することは行う。In this way, even when the test is performed before the ROM injection and the yield is predicted and the number of inputs is optimized, the defects in the process after the ROM injection step, the defects during assembly, and the margin defects are still present. Therefore, defective products may be selected and discarded by a test even after ROM injection.

【００３５】本実施例では、マスクＲＯＭ及びその製造
方法において、メモリアレイ内にチェック用データ書き
込み領域６を設けたマスクＲＯＭを用いて、ＲＯＭ注入
工程以前にテストを行うことができるので、ＲＯＭ注入
工程以前に不良チップを検出することができ、ウェハに
ついての検査を重ねていくことにより、早期に全体とし
ての歩留が予測でき、ＲＯＭ注入工程における生産管理
が容易となる効果がある。In the present embodiment, in the mask ROM and the manufacturing method thereof, the mask ROM having the check data writing area 6 in the memory array can be used to perform the test before the ROM injection step. Since defective chips can be detected before the process and the wafers are repeatedly inspected, the overall yield can be predicted at an early stage, and the production management in the ROM implantation process can be facilitated.

【００３６】また、チェック用データ書込み領域６を形
成することにより、マスクＲＯＭの不良箇所の位置を明
確に知ることができ、ウェハプロセスにおける不良の原
因を探ることができる効果がある。Further, by forming the check data writing area 6, there is an effect that the position of the defective portion of the mask ROM can be clearly known and the cause of the defective in the wafer process can be searched.

【００３７】実施例２．本実施例２は、上記実施例１と
同様にチェック用データ書き込み領域６を設けたマスク
ＲＯＭを用いてＲＯＭ注入工程以前にチップの読み出し
テストを行った後、検出された不良チップにマーク等の
印を付けて識別し、良品のチップにはＲＯＭ注入を行う
が、検出されマーキングされた不良チップにはＲＯＭ注
入を行わないものである。一般に、１回の露光で１チッ
プ形成するマスクである１チップ用のＲＯＭ注入用マス
クを用いて形成されるマスクＲＯＭの場合には、本実施
例２のように検出された不良チップにマークを付け、そ
の不良チップにはＲＯＭ注入しないようにするが、１回
の露光で２チップ以上形成するマスクである複数チップ
用のＲＯＭ注入用マスクを用いて形成されるマスクＲＯ
Ｍの場合には、実施例１のように不良チップを検出する
だけで、検出された不良チップにマークを付ける必要は
なく、歩留予測のみに留めることもある。Example 2. In the second embodiment, as in the first embodiment, a mask ROM provided with a check data write area 6 is used to perform a chip read test before the ROM injection step, and then a defective chip detected is marked. It is marked and identified, and ROM injection is performed on non-defective chips, but ROM injection is not performed on defective chips that are detected and marked. Generally, in the case of a mask ROM formed using a ROM injection mask for one chip, which is a mask for forming one chip by one exposure, a mark is attached to the defective chip detected as in the second embodiment. However, the mask RO is formed by using a ROM injection mask for a plurality of chips, which is a mask for forming two or more chips in one exposure.
In the case of M, only the defective chip is detected as in the first embodiment, it is not necessary to mark the detected defective chip, and only the yield prediction may be performed.

【００３８】本実施例２では、マスクＲＯＭ及びその製
造方法において、メモリアレイ内にチェック用データ書
き込み領域６を設けたマスクＲＯＭを用いたので、ＲＯ
Ｍ注入工程以前にテストを行うことができ、検出された
不良チップにマークを付けて識別し、良品のチップには
ＲＯＭ注入を行うが、不良チップにはＲＯＭ注入を行わ
ないことにより、マスクＲＯＭの生産性が向上する効果
がある。In the second embodiment, since the mask ROM in which the check data writing area 6 is provided in the memory array is used in the mask ROM and the manufacturing method thereof, the RO
It is possible to perform a test before the M injection process, mark a defective chip that has been detected and identify it, and perform ROM injection to a non-defective chip, but do not perform ROM injection to a defective chip. Has the effect of improving productivity.

【００３９】[0039]

【発明の効果】以上のように、この発明によれば、マス
クＲＯＭ及びその製造方法において、メモリアレイ内に
一対のダミーワードライン、一対のダミービットライ
ン、一対のダミーソースライン及びひとつおきにお互い
に交互に配置されたエンハンスメント型トランジスタか
らなるチェック用データ書き込み領域を備えたマスクＲ
ＯＭを形成することにより、ＲＯＭ注入工程以前にテス
トを行うことができるので、ＲＯＭ注入工程以前に予め
そのロットの歩留を予測することができ、投入数を最適
化することができる効果がある。また、ＲＯＭ注入の際
に不良チップにＲＯＭ注入する必要がなくなるため、効
率が上がる効果がある。As described above, according to the present invention, in the mask ROM and the method for manufacturing the same, a pair of dummy word lines, a pair of dummy bit lines, a pair of dummy source lines and every other one in a memory array. A mask R having check data writing regions composed of enhancement type transistors alternately arranged in
By forming the OM, a test can be performed before the ROM injection step, so that the yield of the lot can be predicted in advance before the ROM injection step, and the number of inputs can be optimized. . Further, since it is not necessary to inject the ROM into the defective chip at the time of injecting the ROM, there is an effect that efficiency is improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例におけるマスクＲＯＭを示
すブロック図。FIG. 1 is a block diagram showing a mask ROM according to an embodiment of the present invention.

【図２】この発明の一実施例におけるマスクＲＯＭのテ
スト方法を説明するブロック図。FIG. 2 is a block diagram illustrating a mask ROM test method according to an embodiment of the present invention.

【図３】従来技術におけるマスクＲＯＭを示すブロック
図。FIG. 3 is a block diagram showing a mask ROM in the related art.

【図４】従来技術におけるマスクＲＯＭのセルを示す構
造図。FIG. 4 is a structural diagram showing a cell of a mask ROM in the related art.

【図５】従来技術におけるマスクＲＯＭを示すブロック
図。FIG. 5 is a block diagram showing a mask ROM in the related art.

【図６】従来技術におけるマスクＲＯＭのＮＯＲ型セル
を示す構造図。FIG. 6 is a structural diagram showing a NOR type cell of a mask ROM in the related art.

【図７】従来技術におけるマスクＲＯＭのメモリトラン
ジスタのＶ−Ｉ曲線を示す図。FIG. 7 is a diagram showing a VI curve of a memory transistor of a mask ROM in the related art.

【符号の説明】[Explanation of symbols]

１Ｘデコーダ２Ｙデコーダ３Ｙゲート４センスアンプ５ダミーワードライン６チェック用データ書き込み領域７ダミービットライン８客先データ書き込み領域９ソースライン１０ビットライン１１ワードライン１２ダミーソースライン１３エンハンスメント型トランジスタ２０トランジスタ２１ソースライン２２ビットライン２３ワードライン２４トランジスタ２５ソースライン２６ビットライン２７ワードライン３０トランジスタ３１ビットライン３２ソースライン３３ワードライン (1) エンハンスメント型トランジスタのＶ−Ｉ曲線 (2) high ＶthトランジスタのＶ−Ｉ曲線 1 X Decoder 2 Y Decoder 3 Y Gate 4 Sense Amplifier 5 Dummy Word Line 6 Check Data Writing Area 7 Dummy Bit Line 8 Customer Data Writing Area 9 Source Line 10 Bit Line 11 Word Line 12 Dummy Source Line 13 Enhancement Transistor 20 Transistor 21 Source line 22 Bit line 23 Word line 24 Transistor 25 Source line 26 Bit line 27 Word line 30 Transistor 31 Bit line 32 Source line 33 Word line (1) Enhancement type VI curve of transistor (2) High Vth Transistor VI curve

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/112 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification code Internal reference number FI Technical indication H01L 27/112

Claims

【特許請求の範囲】[Claims]

【請求項１】注入方式によりデータ書き込みを行うマ
スクＲＯＭにおいて、ＲＯＭ注入工程がアルミ配線形成工程以降に行われるプ
ロセスを用いて製造され、同一メモリアレイ内に設けられ、一対のダミーワードラ
イン、一対のダミービットライン、一対のダミーソース
ライン、及び所望の位置に配置されたトランジスタとを
有するチェック領域を備え、ＲＯＭ注入工程以前に、デコーダチェックテストを行
い、かつ、ＲＯＭ注入工程後に、デコーダチェックテストを
行ってなることを特徴とするマスクＲＯＭ。1. A mask ROM in which data is written by an implantation method is manufactured by a process in which a ROM implantation process is performed after an aluminum wiring formation process, is provided in the same memory array, and has a pair of dummy word lines and a pair of dummy word lines. A check region having a dummy bit line, a pair of dummy source lines, and a transistor arranged at a desired position, and a decoder check test is performed before the ROM injection step and a decoder check test is performed after the ROM injection step. A mask ROM, which is characterized in that

【請求項２】ＲＯＭ注入工程がアルミ配線形成工程以
降に行われるプロセスを用いて製造される，注入方式に
よりデータ書き込みを行うマスクＲＯＭを製造する方法
において、ＲＯＭの同一メモリアレイ内に、一対のダミーワードラ
イン、一対のダミービットライン、一対のダミーソース
ライン、及び所望の位置に配置されたトランジスタとを
有するチェック領域を形成する工程と、ＲＯＭ注入工程以前に、デコーダチェックテストを行う
工程と、上記ＲＯＭ領域にＲＯＭ注入を行う工程と、該ＲＯＭ注入工程後に、デコーダチェックテストを行う
工程とを含むことを特徴とするマスクＲＯＭの製造方
法。2. A method of manufacturing a mask ROM in which data is written by an injection method, wherein the ROM injection step is performed using a process performed after the aluminum wiring formation step, and a pair of ROMs are provided in the same memory array of the ROMs. A step of forming a check region having a dummy word line, a pair of dummy bit lines, a pair of dummy source lines, and a transistor arranged at a desired position; and a step of performing a decoder check test before the ROM injection step, A method of manufacturing a mask ROM, comprising: a step of implanting ROM in the ROM area; and a step of performing a decoder check test after the ROM implanting step.

【請求項３】請求項２記載のマスクＲＯＭの製造方法
において、上記ＲＯＭ注入工程以前のデコーダチェックテストにお
いては、検出された不良チップの数を計数し、上記ＲＯＭ注入工程において、全チップにＲＯＭ注入を
行い、上記計数値から全生産数を決定することを特徴とするマ
スクＲＯＭの製造方法。3. The method for manufacturing a mask ROM according to claim 2, wherein in the decoder check test before the ROM injection step, the number of defective chips detected is counted, and in all the chips in the ROM injection step A method for manufacturing a mask ROM, which comprises injecting and determining the total number of products from the count value.

【請求項４】請求項２記載のマスクＲＯＭの製造方法
において、上記ＲＯＭ注入工程以前のデコーダチェックテストにお
いては、検出された不良チップに印を付け、上記ＲＯＭ注入工程において、不良チップにはＲＯＭ注
入を行わなず、良品チップにのみＲＯＭ注入を行うこと
を特徴とするマスクＲＯＭの製造方法。4. The method of manufacturing a mask ROM according to claim 2, wherein in the decoder check test before the ROM injection step, the detected defective chip is marked, and in the ROM injection step, the defective chip is ROM A method for manufacturing a mask ROM, characterized in that ROM implantation is performed only on non-defective chips without performing implantation.