JPH06224279A - Mask rom and its preparation - Google Patents
Mask rom and its preparationInfo
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- JPH06224279A JPH06224279A JP1216593A JP1216593A JPH06224279A JP H06224279 A JPH06224279 A JP H06224279A JP 1216593 A JP1216593 A JP 1216593A JP 1216593 A JP1216593 A JP 1216593A JP H06224279 A JPH06224279 A JP H06224279A
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明はマスクROM及びその
製造方法に関し、特にマスクROMの歩留予測に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask ROM and a method of manufacturing the same, and more particularly to a mask ROM yield prediction.
【0002】[0002]
【従来の技術】図3及び図5は従来の技術によるマスク
ROMのブロック図であり、1はXデコーダ、2はYデ
コーダ、3はYゲート、4はセンスアンプ、8は客先デ
ータ書き込み領域、9はソースライン、10はビットラ
イン、11はワードライン、13はトランジスタであ
る。マスクROMのメモリアレイは、全域にわたって客
先データを書き込む客先データ書き込み領域8であり、
マスクROMの良品、不良品の選別はウェハプロセス完
了後のウェハテストにより行っていた。2. Description of the Related Art FIGS. 3 and 5 are block diagrams of a mask ROM according to the prior art. 1 is an X decoder, 2 is a Y decoder, 3 is a Y gate, 4 is a sense amplifier, and 8 is a customer data write area. , 9 is a source line, 10 is a bit line, 11 is a word line, and 13 is a transistor. The memory array of the mask ROM is a customer data writing area 8 for writing customer data over the entire area,
The good and bad mask ROMs are selected by a wafer test after the completion of the wafer process.
【0003】次に動作について説明する。一般にマスク
ROMはメモリセルの構造の違いにより読み出すセルの
選択の仕方が異なるものである。図4はマスクROMに
おけるメモリセルの構造を示す図であり、図4(a) はN
AND型のセルの構造図、図4(b) はNOR型セルの構
造図である。図において、21,25はソースライン、
22,26はビットライン、23a〜23d及び27a
〜27dはワードライン、20a〜20dはソースライ
ン21とビットライン22との間に直列に配置接続され
たトランジスタであり、24a〜24dはソースライン
25とビットライン26との間に並列に配置接続された
トランジスタである。図4(a) のNAND型のセルの場
合には、ソースライン21とビットライン22の間にト
ランジスタ20a〜20dが直列に配置されているの
で、選択されるトランジスタのゲートは“Low”、非選
択のトランジスタのゲートは“High"である。しかし、
図4(b) のNOR型セルの場合には図4(a) のNAND
型のセルの場合とは逆であり、ソースライン25とビッ
トライン26の間にトランジスタ24a〜24dが並列
に配置されているので、選択されるトランジスタのゲー
トは“High"、非選択のトランジスタのゲートは“Lo
w”である。また、NAND型メモリセル構造の、選択
されたトランジスタがエンハンスメント型のときは、該
トランジスタが“OFF”するのでその出力は“0”、
ROM注入によりしきい値電圧を下げられているとき
は、該トランジスタは“ON”するのでその出力は
“1”である。一方、NOR型メモリセル構造の、選択
されたトランジスタがエンハンスメント型のときは該ト
ランジスタは“ON”するのでその出力は“1”、RO
M注入によりしきい値電圧をさげられているときは、該
トランジスタは選択しても“OFF”であるのでその出
力は“0”である。Next, the operation will be described. In general, a mask ROM is different in how to select a cell to be read, depending on the difference in the structure of the memory cell. FIG. 4 is a diagram showing the structure of the memory cell in the mask ROM, and FIG.
FIG. 4B is a structural diagram of the AND type cell, and FIG. 4B is a structural diagram of the NOR type cell. In the figure, 21 and 25 are source lines,
22 and 26 are bit lines, and 23a to 23d and 27a.
27d are word lines, 20a to 20d are transistors arranged and connected in series between the source line 21 and the bit line 22, and 24a to 24d are arranged and connected in parallel between the source line 25 and the bit line 26. Is a transistor. In the case of the NAND type cell of FIG. 4 (a), since the transistors 20a to 20d are arranged in series between the source line 21 and the bit line 22, the gate of the selected transistor is "Low", and the gate of the selected transistor is "Low". The gate of the selected transistor is "High". But,
In the case of the NOR type cell of FIG. 4 (b), the NAND of FIG. 4 (a)
This is the opposite of the case of the type cell, in which the transistors 24a to 24d are arranged in parallel between the source line 25 and the bit line 26, so that the gate of the selected transistor is "High" and that of the unselected transistor is The gate is "Lo
w ”. Further, when the selected transistor of the NAND type memory cell structure is the enhancement type, the transistor is turned“ OFF ”, so that the output is“ 0 ”,
When the threshold voltage is lowered by the ROM injection, the transistor is turned "ON" and its output is "1". On the other hand, when the selected transistor of the NOR type memory cell structure is the enhancement type, the transistor is turned “ON”, so that the output is “1”, RO
When the threshold voltage is lowered by M injection, the output is "0" because the transistor is "OFF" even if it is selected.
【0004】図6はNOR型セルを示す図であり、図に
おいて、31はB.L.なるビットライン、32はS.L.なる
ソースライン、33a,33b,33cはそれぞれWL
n-1,WLn ,WLn+1 なるワードライン、30a〜3
0cはソースライン32とビットライン31との間に並
列に配置されたトランジスタであり、トランジスタ30
bはTr1と称し、WLn なるワードライン33bはTr1
なるトランジスタ30bに対応するものである。図7は
メモリトランジスタのV−I曲線を示す図であり、(1)
はエンハンスメント型トランジスタのV−I曲線、(2)
は high VthトランジスタのV−I曲線である。図によ
れば、 high Vthトランジスタのしきい値電圧の方がエ
ンハンスメント型トランジスタのしきい値電圧より高い
ので、エンハンスメント型トランジスタが“ON”の場
合でも high Vthトランジスタでは“OFF”となる。
この読み出し動作はTr1なるメモリトランジスタ30b
の“ON”及び“OFF”によって、“1”及び“0”
の判定を行うものである。FIG. 6 is a diagram showing a NOR type cell. In the figure, 31 is a bit line BL, 32 is a source line SL, and 33a, 33b and 33c are WL.
n-1, WLn, WLn + 1 word lines, 30a to 3
0c is a transistor arranged in parallel between the source line 32 and the bit line 31.
b is called Tr1 and the word line 33b of WLn is Tr1.
Corresponds to the transistor 30b. FIG. 7 is a diagram showing a VI curve of the memory transistor, and (1)
Is the VI curve of the enhancement type transistor, (2)
Is the VI curve of the high Vth transistor. According to the figure, since the threshold voltage of the high Vth transistor is higher than that of the enhancement type transistor, even if the enhancement type transistor is "ON", the high Vth transistor is "OFF".
This read operation is performed by the memory transistor 30b of Tr1.
"1" and "0" depending on "ON" and "OFF"
Is to be determined.
【0005】例えば、WLn なるワードライン33bを
“High"、それ以外のWLn-1 なるワードライン33a
及びWLn+1 なるワードライン33cを“Low”にした
状態において、Tr1がエンハンスメント型トランジスタ
の場合には、“ON”するので“1”が読み出される
が、ROM注入によりしきい値電圧の値を上げられた h
igh Vthトランジスタの場合には、Tr1は“OFF”と
なるので、“0”が読み出される。この様にしてROM
注入によりマスクROMのメモリアレイに客先データを
書き込んだ後、記憶させたデータが正しいか否かをウェ
ハプロセス完了後にウェハテストにより確め、その際に
良品、不良品の選別を行っていた。For example, the word line 33b of WLn is "High", and the other word line 33a of WLn-1.
, And WLn + 1 word line 33c is set to "Low", if Tr1 is an enhancement type transistor, "1" is read because it is "ON", but the threshold voltage value is changed by ROM injection. Raised h
In the case of the high Vth transistor, Tr1 is "OFF", so "0" is read. ROM in this way
After the customer data is written in the memory array of the mask ROM by the injection, whether or not the stored data is correct is confirmed by a wafer test after the wafer process is completed, and at that time, the good product and the defective product are selected.
【0006】[0006]
【発明が解決しようとする課題】従来のマスクROMで
は各ロットが個別客先用にそれぞれ固有のROMである
ため、歩留の変動がそれぞれ個別のマスクROMの良品
の採れ数に与える影響が大きいため、必要数を得るため
に予め余分に多く投入しておくことが必要があり、余剰
分に関しては廃却せざるを得ないという問題点があっ
た。In the conventional mask ROM, since each lot is a unique ROM for each individual customer, the fluctuation of the yield has a great influence on the number of non-defective products of each individual mask ROM. Therefore, in order to obtain the required number, it is necessary to add a large amount in advance, and there is a problem that the surplus must be discarded.
【0007】この発明は上記のような問題点を解消する
ためになされたもので、ROM注入工程以前にテストを
行い、採れ数を予想するとともに投入数を最適化するこ
とのできるマスクROM及びその製造方法を提供するこ
とを目的とする。The present invention has been made in order to solve the above problems, and a mask ROM and a mask ROM capable of performing a test before the ROM injection step to predict the number of yields and optimize the number of inputs. It is intended to provide a manufacturing method.
【0008】[0008]
【課題を解決するための手段】この発明に係るマスクR
OMは、メモリアレイ内に予め、チェック用のダミーワ
ードラインと、ダミービットラインと、ダミーソースラ
インとを設け、トランジスタをひとつおきに交互に配置
して、チェック用データ書き込み領域を形成し、ROM
注入工程以前に上記チェック部であるチェック用データ
書き込み領域を用いてROM注入前のマスクROMのテ
ストを行い、かつ、ROM注入工程後に、デコーダチェ
ックテストを行ってなるものである。A mask R according to the present invention
In the OM, a check dummy word line, a dummy bit line, and a dummy source line are provided in advance in the memory array, and every other transistor is arranged alternately to form a check data write area, and a ROM is provided.
Before the injection step, a mask ROM test before the ROM injection is performed using the check data writing area that is the check section, and after the ROM injection step, a decoder check test is performed.
【0009】この発明に係るマスクROMの製造方法
は、メモリアレイ内に予め、チェック用のダミーワード
ラインと、ダミービットラインと、ダミーソースライン
とを設け、トランジスタをひとつおきに交互に配置し
て、チェック用データ書き込み領域を形成し、ROM注
入工程以前に上記チェック部であるチェック用データ書
き込み領域を用いてROM注入前のマスクROMのテス
トを行い、不良チップに印を付けて、該不良チップには
ROM注入を行わないようにしたものである。In the method of manufacturing a mask ROM according to the present invention, a dummy word line for checking, a dummy bit line, and a dummy source line are provided in advance in the memory array, and every other transistor is arranged alternately. , A check data writing area is formed, and before the ROM injection step, a mask ROM test before ROM injection is performed using the check data writing area, which is the above-mentioned check unit, and a defective chip is marked and the defective chip is marked. In this example, ROM injection is not performed.
【0010】この発明に係るマスクROMの製造方法
は、メモリアレイ内に予め、チェック用のダミーワード
ラインと、ダミービットラインと、ダミーソースライン
とを設け、トランジスタをひとつおきに交互に配置し
て、チェック用データ書き込み領域を形成し、ROM注
入工程以前に上記チェック部であるチェック用データ書
き込み領域を用いてROM注入前のマスクROMのテス
トを行い、検出された不良チップの数を計数し、ROM
注入工程においては全チップにROM注入を行い、上記
計数値から全生産数を決定し、これにより歩留りを向上
するようにしたものである。In the method of manufacturing a mask ROM according to the present invention, a dummy word line for checking, a dummy bit line, and a dummy source line are provided in advance in the memory array, and transistors are arranged alternately every other transistor. , Forming a check data writing area, performing a mask ROM test before ROM injection using the check data writing area which is the check unit before the ROM injection step, and counts the number of detected defective chips, ROM
In the implantation step, ROM implantation is performed on all chips, and the total number of products produced is determined from the above-described count value, thereby improving the yield.
【0011】[0011]
【作用】この発明におけるマスクROMは、同一メモリ
アレイ内にチェック用のダミービットライン及びダミー
ワードラインを備えたチェック用ROM部を設けること
により、それぞれ一方が他方のすべてをチェックできる
ものであり、チェック用のダミーワードラインはビット
ラインのすべてを、またチェック用のダミービットライ
ンはワードラインのすべてをチェックすることのできる
ものであるので、ROM注入工程以前にデコーダチェッ
クテストを行ってビットライン及びワードラインの不良
を検出することができる。According to the mask ROM of the present invention, by providing a checking ROM section having a checking dummy bit line and a checking word line in the same memory array, one of them can check all of the other, Since the check dummy word line can check all of the bit lines, and the check dummy bit line can check all of the word lines, a decoder check test must be performed before the ROM implantation process. Defective word lines can be detected.
【0012】また、この発明の製造方法では、同一メモ
リアレイ内にチェック用のダミービットラインとダミー
ワードラインとダミーソースラインとひとつおきに交互
に配置されたトランジスタとからなるチェック用ROM
部を形成する工程と、ROM注入工程以前に該チェック
用ROM部であるチェック用データ書き込み領域を用い
てROM注入前のマスクROMをデコーダチェックテス
トを行う工程と、ROM注入工程以前のデコーダチェッ
クテストにおいて検出された不良チップの数を計数し、
全生産数を決定してROM注入を行う工程とを含むこと
により、歩留予測ができ、投入数を最適化できる。ま
た、前もって確実に不良となるチップを検出して除去す
ることにより、不良チップにROM注入することなく、
良品のチップのみにROM注入することができるので、
効率を上昇させることができる。Further, according to the manufacturing method of the present invention, a check ROM including check dummy bit lines, dummy word lines, dummy source lines, and transistors alternately arranged in the same memory array is provided.
Section, a step of performing a decoder check test on the mask ROM before ROM injection using the check data writing area that is the check ROM section before the ROM injection step, and a decoder check test before the ROM injection step Counting the number of defective chips detected in
By including the step of determining the total production number and performing the ROM implantation, the yield can be predicted and the input number can be optimized. Further, by surely detecting and removing the defective chip in advance, without injecting the ROM into the defective chip,
Since ROM can be injected only into good chips,
The efficiency can be increased.
【0013】[0013]
【実施例】実施例1.以下、この発明の一実施例を図に
ついて説明する。図1において、1はXデコーダ、2は
Yデコーダ、3はYゲート、4はセンスアンプ、5a,
5bはチェック用ワードラインである一対のダミーワー
ドライン、6はチェック用データ書き込み領域、7a,
7bはチェック用ビットラインである一対のダミービッ
トライン、8は客先データ書き込み領域、9a〜9dは
通常のソースライン、10a〜10eは通常のビットラ
イン、11a〜11dは通常のワードライン、12a,
12bはダミーソースライン、13はエンハンスメント
型トランジスタである。EXAMPLES Example 1. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 1 is an X decoder, 2 is a Y decoder, 3 is a Y gate, 4 is a sense amplifier, 5a,
5b is a pair of dummy word lines that are check word lines, 6 is a check data write area, 7a,
7b is a pair of dummy bit lines which are check bit lines, 8 is a customer data writing area, 9a to 9d are normal source lines, 10a to 10e are normal bit lines, 11a to 11d are normal word lines, and 12a. ,
12b is a dummy source line, and 13 is an enhancement type transistor.
【0014】同一メモリアレイ上において、ダミーワー
ドライン5a,5b及びダミーソースライン12a,1
2bを客先データ書き込み領域8を挟んでYゲート3及
びセンスアンプ4とは反対側に、ダミービットライン7
a,7bを客先データ書き込み領域8を挟んでXデコー
ダ2とは反対側にそれぞれ設け、ダミーワードライン5
a,5bとダミーソースライン12a,12bとダミー
ビットライン7a,7bと所望の位置に配置されたエン
ハンスメント型トランジスタ13とからなるチェック用
データ書き込み領域6を客先データ書き込み領域8の外
側に形成する。Dummy word lines 5a, 5b and dummy source lines 12a, 1 on the same memory array.
2b on the opposite side of the Y gate 3 and the sense amplifier 4 with the customer data writing area 8 in between, and a dummy bit line 7
a and 7b are provided on the opposite side of the X decoder 2 with the customer data writing area 8 in between, and the dummy word line 5
A check data writing area 6 including a and 5b, dummy source lines 12a and 12b, dummy bit lines 7a and 7b, and an enhancement type transistor 13 arranged at a desired position is formed outside the customer data writing area 8. .
【0015】図1のように該チェック用データ書き込み
領域6においてはひとつおきに互いに交互にエンハンス
メント型トランジスタ13が配置されており、客先デー
タ書き込み領域8においては全域に渡ってエンハンスメ
ント型トランジスタ13が配置されている。チェック用
データ書き込み領域6において、ダミーワードライン5
a及びダミーソースライン12a上には、ダミービット
ライン7aに接続されるエンハンスメント型トランジス
タ13が設けられ、後はひとつおきにビットライン10
a〜10eと接続されるエンハンスメント型トランジス
タ13が設けられており、ダミーワードライン5b及び
ダミーソースライン12b上には、ダミービットライン
7bに接続されるエンハンスメント型トランジスタ13
が設けられ、後はひとつおきにビットライン10a〜1
0eと接続されるエンハンスメント型トランジスタ13
が設けられており、上記ひとつおきに設けられたダミー
ワードライン5a及びダミーソースライン12a上のエ
ンハンスメント型トランジスタ13と、ひとつおきに設
けられたダミーワードライン5b及びダミーソースライ
ン12b上のエンハンスメント型トランジスタ13と
は、互いに交互に配置されている。As shown in FIG. 1, in the check data writing area 6, every other alternate enhancement type transistors 13 are arranged. In the customer data writing area 8, the enhancement type transistors 13 are provided all over. It is arranged. In the check data writing area 6, the dummy word line 5
The enhancement-type transistor 13 connected to the dummy bit line 7a is provided on the a and the dummy source line 12a, and every other bit line 10 is added thereafter.
The enhancement type transistor 13 connected to a to 10e is provided, and the enhancement type transistor 13 connected to the dummy bit line 7b is provided on the dummy word line 5b and the dummy source line 12b.
Are provided, and then every other bit line 10a-1
Enhancement-type transistor 13 connected to 0e
And the enhancement type transistors 13 on the dummy word lines 5a and the dummy source lines 12a provided every other, and the enhancement transistors on the dummy word lines 5b and dummy source lines 12b provided every other. 13 and 13 are alternately arranged.
【0016】また、ダミービットライン7a上には、ダ
ミーワードライン5a及びダミーソースライン12aに
接続されるエンハンスメント型トランジスタ13が設け
られ、後はひとつおきにソースライン9a〜9d及びワ
ードライン11a〜11dと接続されるエンハンスメン
ト型トランジスタ13が設けられており、ダミービット
ライン7b上には、ダミーワードライン5b及びダミー
ソースライン12bに接続されるエンハンスメント型ト
ランジスタ13が設けられ、後はひとつおきにソースラ
イン9a〜9d及びワードライン11a〜11dと接続
されるエンハンスメント型トランジスタ13が設けられ
ており、上記ひとつおきに設けられたダミービットライ
ン7a上のエンハンスメント型トランジスタ13と、ひ
とつおきに設けられたダミービットライン7b上のエン
ハンスメント型トランジスタ13とは、互いに交互に配
置されている。チェック用データ書き込み領域6はチェ
ック用データ書き込み領域6内のダミーワードライン5
a,5b、ダミービットライン7a,7b、ダミーソー
スライン12a,12b及びひとつおきに互いに交互に
設けられたエンハンスメント型トランジスタ13をチェ
ックするとともに、客先データ書き込み領域8内のすべ
てのソースライン9a〜9d、ビットライン10a〜1
0e、ワードライン11a〜11d及び客先データ書き
込み領域8内全域に設けられたすべてのエンハンスメン
ト型トランジスタ13をチェックするために配置される
ものである。Further, an enhancement type transistor 13 connected to the dummy word line 5a and the dummy source line 12a is provided on the dummy bit line 7a, and thereafter, every other source line 9a to 9d and word lines 11a to 11d. The enhancement-type transistor 13 connected to the dummy bit line 7b is provided on the dummy bit line 7b, and the enhancement-type transistor 13 connected to the dummy word line 5b and the dummy source line 12b is provided on the dummy bit line 7b. Enhancement transistors 13 connected to 9a to 9d and word lines 11a to 11d are provided. The enhancement transistors 13 on the dummy bit line 7a and the alternate transistors 13 provided on every other dummy bit line 7a. And an enhancement type transistor 13 on the dummy bit line 7b are alternately arranged. The check data write area 6 is a dummy word line 5 in the check data write area 6.
a, 5b, dummy bit lines 7a, 7b, dummy source lines 12a, 12b and every other enhancement type transistor 13 alternately provided, and all source lines 9a-in the customer data write area 8 are checked. 9d, bit lines 10a-1
0e, the word lines 11a to 11d, and all the enhancement type transistors 13 provided in the entire customer data writing area 8 are arranged to be checked.
【0017】次に動作について説明する。本実施例1に
おけるマスクROMのテストを行うのは、ROM注入工
程の前であるから、客先データ書き込み領域8は、すべ
てエンハンスメント型トランジスタ13であり、そのワ
ードライン11a〜11dが選択されるとすべて“1”
を出力する。また、チェック部なるチェック用データ書
き込み領域6はエンハンスメント型トランジスタ13を
設けるか否かによって“ON”または“OFF”に分け
られ、それぞれ“1”または“0”を出力する。チェッ
ク用データ書き込み領域6は、そのダミーワードライン
5a,5b及びワードライン11a〜11dが選択され
た場合、エンハンスメント型トランジスタ13が設けら
れていれば“1”を出力し、エンハンスメント型トラン
ジスタ13が設けられていなければ“0”を出力する構
造を持つものである。つまり、ウェハプロセスにおいて
チェックのためのエンハンスメント型トランジスタ13
を設けるか設けないかで、チェックされるダミービット
ライン7a,7b及びビットライン10a〜10eに
“1”か“0”を読み出すことができ、チェックされる
ダミーワードライン5a,5b及びワードライン11a
〜11dの内の1本を“ON”にすればダミービットラ
イン7a,7b及びビットライン10a〜10eに
“1”または“0”を読み出すことができ、そのとき読
み出されたデータの“1”または“0”の並び方によっ
て、良品かどうかチェックされる。この場合チェック用
データ書き込み領域6にエンハンスメント型トランジス
タ13をひとつおきに設けることに限るかどうかについ
ては、殊にひとつおきに設けることに限らなければなら
ない訳ではないが、ひとつおきに設ける方がチェックし
易いものである。Next, the operation will be described. Since the mask ROM test in the first embodiment is performed before the ROM injection step, the customer data write area 8 is all enhancement type transistors 13, and if the word lines 11a to 11d thereof are selected. All “1”
Is output. The check data writing area 6 serving as a check section is divided into “ON” and “OFF” depending on whether or not the enhancement type transistor 13 is provided, and outputs “1” or “0”, respectively. When the dummy word lines 5a and 5b and the word lines 11a to 11d are selected, the check data writing area 6 outputs "1" if the enhancement type transistor 13 is provided, and the enhancement type transistor 13 is provided. If not, it has a structure that outputs "0". That is, the enhancement type transistor 13 for checking in the wafer process.
"1" or "0" can be read to the dummy bit lines 7a and 7b and the bit lines 10a to 10e to be checked by providing or not providing the dummy word lines 5a and 5b and the word line 11a to be checked.
"1" or "0" can be read to the dummy bit lines 7a and 7b and the bit lines 10a to 10e by turning on one of the "~ 11d", and at this time, "1" of the read data is read. Whether or not it is a good product is checked by the arrangement of "" or "0". In this case, it is not necessary to provide every other enhancement type transistor 13 in the check data writing area 6, but it is not necessary to provide every other one. It is easy to do.
【0018】また、本実施例の図1の場合はNOR型の
セルを用いて説明しており、客先データ書き込み領域8
はROM注入前はすべてエンハンスメント型トランジス
タ13により構成されているので、そのワードライン1
1a〜11dが選択されるとすべて“1”を出力する
が、ROM注入後はROM注入されることによりしきい
値電圧が上昇し、 high Vthトランジスタとなるので、
そのトランジスタに接続されているワードライン11a
〜11dを選択“ON”しても“0”を出力するように
なり、マスクROMの記憶内容に従ってそれぞれのトラ
ンジスタは“1”または“0”なる読み出しを行うよう
になるものである。In addition, in the case of FIG. 1 of the present embodiment, a NOR type cell is used for explanation, and the customer data write area 8 is used.
Are all composed of enhancement type transistors 13 before the ROM injection, so that word line 1
When 1a to 11d are selected, all output "1", but after the ROM injection, the threshold voltage rises due to the ROM injection and becomes a high Vth transistor.
Word line 11a connected to that transistor
Even if 11d to 11d are selected and turned "ON", "0" is output, and each transistor reads "1" or "0" according to the contents stored in the mask ROM.
【0019】チェック用データ書き込み領域6では、例
えば、チェック用データ書き込み領域6内のダミービッ
トライン7a,7b及び客先データ書き込み領域8内の
ビットライン10a〜10eをチェックする際に、チェ
ックされるダミービットライン7a,7b及びビットラ
イン10a〜10eとダミーワードライン5a,5bと
ダミーソースライン12a,12bとに接続されるよう
にチェック用トランジスタであるエンハンスメント型ト
ランジスタ13がひとつおきにそれぞれ交互に設けられ
ており、ダミーワードライン5a,5bの内のいずれか
に“ON”が入力されるとトランジスタ13が設けられ
ているビットラインは“ON”、トランジスタ13が設
けられていないビットラインは“OFF”となるので、
ダミーワードライン5a,5bに“ON”または“OF
F”からなる反転論理信号を入力して、チェックされる
ダミービットライン7a,7b及びビットライン10a
〜10eに信号入力に応じた“0”または“1”が読み
出せるかどうかをチェックすることにより、チェック用
データ書き込み領域6内のダミービットライン7a,7
b及び客先データ書き込み領域8内のビットライン10
a〜10eをチェックすることができる。このとき客先
データ書き込み領域8内のワードライン11a〜11d
は選択されず、すべて“OFF”の状態である。従っ
て、ビットライン10a〜10eをチェックする際に同
時にチェック用のダミービットライン7a,7bの正否
もチェックできる。The check data write area 6 is checked, for example, when checking the dummy bit lines 7a and 7b in the check data write area 6 and the bit lines 10a to 10e in the customer data write area 8. Alternating enhancement-type transistors 13 as check transistors are provided alternately so as to be connected to the dummy bit lines 7a and 7b, the bit lines 10a to 10e, the dummy word lines 5a and 5b, and the dummy source lines 12a and 12b. When "ON" is input to any of the dummy word lines 5a and 5b, the bit line provided with the transistor 13 is "ON", and the bit line not provided with the transistor 13 is "OFF". ", So
“ON” or “OF” on the dummy word lines 5a and 5b
The dummy logic bit lines 7a, 7b and the bit line 10a to be checked by inputting the inverted logic signal of F "
By checking whether "0" or "1" corresponding to the signal input can be read to 10e, the dummy bit lines 7a, 7 in the check data writing area 6 are checked.
b and the bit line 10 in the customer data writing area 8
You can check a-10e. At this time, the word lines 11a to 11d in the customer data writing area 8
Are not selected and are all in the "OFF" state. Therefore, when checking the bit lines 10a to 10e, the correctness of the checking dummy bit lines 7a and 7b can be checked at the same time.
【0020】また、ダミーワードライン5a,5b及び
ワードライン11a〜11dのすべてを非選択の状態に
した後、順に一本ずつ選択の状態にし、ダミービットラ
イン7a,7b及びすべてのビットライン10a〜10
eから読み出される信号“0”または“1”の並び方を
検知することにより、テストすることもできる。例え
ば、ダミーワードライン5aを選択し、他はすべて非選
択とした場合には、ダミーワードライン5a、ダミービ
ットライン7a,7b、すべてのビットライン10a〜
10e、ダミーソースライン12aをチェックすること
ができ、ダミーワードライン5bを選択し、他はすべて
非選択とした場合には、ダミーワードライン5b、ダミ
ービットライン7a,7b、すべてのビットライン10
a〜10e、ダミーソースライン12bをチェックする
ことができ、ワードライン11a〜11dの内の一本を
選択し、他はすべて非選択とした場合には、選択された
一本のワードライン11、その選択されたワードライン
11に接続されたソースライン9及びそのワードライン
11に接続されたすべてのエンハンスメント型トランジ
スタ13をチェックすることができ、残りのワードライ
ン11すべてについても同様にしてチェックすることが
できる。After all the dummy word lines 5a and 5b and the word lines 11a to 11d are in the non-selected state, the dummy word lines 5a and 7b and all the bit lines 10a to 10a are sequentially selected. 10
A test can also be performed by detecting the arrangement of signals "0" or "1" read from e. For example, when the dummy word line 5a is selected and all others are not selected, the dummy word line 5a, the dummy bit lines 7a and 7b, and all the bit lines 10a to
10e, the dummy source line 12a can be checked, and when the dummy word line 5b is selected and all others are not selected, the dummy word line 5b, the dummy bit lines 7a and 7b, and all the bit lines 10 are checked.
a to 10e and the dummy source line 12b can be checked, and when one of the word lines 11a to 11d is selected and all the others are not selected, the selected one word line 11, The source line 9 connected to the selected word line 11 and all the enhancement type transistors 13 connected to the word line 11 can be checked, and all the remaining word lines 11 can be checked in the same manner. You can
【0021】図2は本実施例1のマスクROMのテスト
方法を説明するためのブロック図であり、図において、
5a,5bは一対のダミーワードライン、6はチェック
用データ書き込み領域、7a,7bは一対のダミービッ
トライン、8は客先データ書き込み領域、10a〜10
eは通常のビットライン、12a,12bは一対のダミ
ーソースライン、13a〜13fはチェック用データ書
き込み領域6内のエンハンスメント型トランジスタであ
る。FIG. 2 is a block diagram for explaining the mask ROM test method of the first embodiment. In FIG.
5a and 5b are a pair of dummy word lines, 6 is a check data write area, 7a and 7b are a pair of dummy bit lines, 8 is a customer data write area, and 10a to 10a.
e is a normal bit line, 12a and 12b are a pair of dummy source lines, and 13a to 13f are enhancement type transistors in the check data writing area 6.
【0022】ダミーワードライン5aとダミーソースラ
イン12aとに接続されるものとしては、ダミービット
ライン7a,ビットライン10a,10c,10eにそ
れぞれ接続されるトランジスタ13a,13c,13
e,13gが設けられ、ダミービットライン7b,ビッ
トライン10b,10dに接続されるトランジスタは設
けられておらず、またダミーワードライン5bとダミー
ソースライン12bとに接続されるものとしては、ダミ
ービットライン7b,ビットライン10b,10dにそ
れぞれ接続されるトランジスタ13b,13d,13f
が設けられ、ダミービットライン7a,ビットライン1
0a,10c,10eに接続されるトランジスタは設け
られておらず、図2においてはビットラインは10a〜
10eと5本であるが、これは説明のためであり、実際
はそれ以上の数であり、図のようにひとつおきに互いに
交互にトランジスタ13は配置されている。該一対のダ
ミーワードライン5a,5bはそれぞれa,/aなる反
転論理信号を入力することができ、ダミーワードライン
5aはa、ダミーワードライン5bは/aであり、その
信号はaが“High" のとき/aは“Low”であり、a
が“Low”のとき/aは“High" である。ビットライ
ン10a〜10eは客先データ書き込み領域8内のトラ
ンジスタ13及びチェック用データ書き込み領域6内の
トランジスタ13に対応するビットラインである。The transistors connected to the dummy word line 5a and the dummy source line 12a are the transistors 13a, 13c and 13 connected to the dummy bit line 7a and the bit lines 10a, 10c and 10e, respectively.
e and 13g are provided, the transistors connected to the dummy bit line 7b and the bit lines 10b and 10d are not provided, and the dummy bit line 5b and the dummy source line 12b are connected to the dummy bit line. Transistors 13b, 13d, 13f connected to the line 7b and bit lines 10b, 10d, respectively.
Are provided, and the dummy bit line 7a and the bit line 1 are provided.
Transistors connected to 0a, 10c, and 10e are not provided, and the bit lines in FIG.
Although 10e and 5 are provided, this is for the purpose of explanation, and the number is actually more than that, and the transistors 13 are arranged alternately every other one as shown in the figure. The pair of dummy word lines 5a and 5b can input inverted logic signals of a and / a, respectively. The dummy word line 5a is a and the dummy word line 5b is / a. When "/ a is" Low ", a
Is "Low" / a is "High". The bit lines 10a to 10e are bit lines corresponding to the transistor 13 in the customer data writing area 8 and the transistor 13 in the check data writing area 6.
【0023】最初に、ダミービットライン7a,7b及
びビットライン10a〜10eのテスト方法について説
明する。チェック用データ書き込み領域6内において
は、チェックのためのトランジスタ13a〜13fを一
個おきに並べて互いに交互に配置されているので、Xデ
コーダ1によってダミーワードライン5a,5bのいず
れかが選択されると、ビットライン7a,7b,10a
〜10dに、チェックデータの信号なる“1”と“0”
とが交互に並んで出力される。このようにチェックデー
タの出力信号なる“1”と“0”とが交互に並ぶように
しておくと、該ダミービットライン7a,7b及びビッ
トライン10a〜10eに出力されたチェックデータ
は、トランジスタ13の配置に対応して“1”と“0”
とが交互に読み出される。First, a method of testing the dummy bit lines 7a and 7b and the bit lines 10a to 10e will be described. In the check data write area 6, since every other check transistors 13a to 13f are arranged alternately with each other, when the X decoder 1 selects one of the dummy word lines 5a and 5b. , Bit lines 7a, 7b, 10a
Check data signals "1" and "0" at 10d
And are output alternately. When the check data output signals "1" and "0" are alternately arranged in this manner, the check data output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e is generated by the transistor 13 "1" and "0" corresponding to the arrangement of
And are read alternately.
【0024】例えば、図2において、客先データ書き込
み領域8内のトランジスタ13に対応するワードライン
11のすべてを非選択“OFF”とした状態で、(1) ダ
ミーワードライン5aに“High"、かつダミーワードラ
イン5bに“Low”なる反転論理信号が入力された場
合、ダミーワードライン5a上のトランジスタ13a,
13c,13e,13gのみが“ON”となり、ダミー
ビットライン7a及びビットライン10a,10c,1
0eに“1”を出力するので、ダミービットライン7
a,7b及びビットライン10a〜10eに出力される
信号はそれぞれ、7a,7b,10a,10b,10
c,10d,10eに対して順に“1”,“0”,
“1”,“0”,“1”,“0”,“1”なる並び方を
呈し、(2) ダミーワードライン5aに“Low”、かつ5
bに“High" なる反転論理信号が入力された場合、ダ
ミーワードライン5b上のトランジスタ13b,13
d,13fのみが“ON”となり、ダミービットライン
7b及びビットライン10b,10dに“1”を出力す
るので、ダミービットライン7a,7b及びビットライ
ン10a〜10eに出力される信号はそれぞれ、7a,
7b,10a,10b,10c,10d,10eに対し
て順に“0”,“1”,“0”,“1”,“0”,
“1”,“0”なる並び方を呈する。このような並び方
を呈した場合は良品であるが、これ以外の並び方を呈し
た場合は、ダミーワードライン5a,5b、ダミービッ
トライン7a,7b、ビットライン10a〜10e、ダ
ミーソースライン12a,12b及びトランジスタ13
a〜13gのいずれかに欠陥があり、不良品である。こ
のとき、ダミーワードライン5a,5bに反転論理信号
を入力したことにより読み出されるデータの並び方に違
いが生じれば、ダミービットライン7a,7b及びビッ
トライン10a〜10eに不良が存在することがわか
る。For example, in FIG. 2, with all the word lines 11 corresponding to the transistors 13 in the customer data writing area 8 being in the non-selected "OFF" state, (1) the dummy word line 5a is "High", When the inverted logic signal of "Low" is input to the dummy word line 5b, the transistors 13a on the dummy word line 5a,
Only 13c, 13e and 13g are "ON", and the dummy bit line 7a and the bit lines 10a, 10c and 1
Since "1" is output to 0e, the dummy bit line 7
The signals output to a, 7b and the bit lines 10a-10e are 7a, 7b, 10a, 10b, 10 respectively.
For c, 10d, and 10e, "1", "0",
The arrangement of "1", "0", "1", "0", and "1" is exhibited, and (2) "Low" and 5 are set in the dummy word line 5a.
When an inverted logic signal of "High" is input to b, the transistors 13b and 13 on the dummy word line 5b are
Since only d and 13f are turned "ON" and "1" is output to the dummy bit line 7b and the bit lines 10b and 10d, the signals output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e are 7a, respectively. ,
7b, 10a, 10b, 10c, 10d, and 10e are sequentially "0", "1", "0", "1", "0",
The arrangement of "1" and "0" is exhibited. When such an arrangement is presented, it is a non-defective product, but when an arrangement other than this is presented, the dummy word lines 5a and 5b, the dummy bit lines 7a and 7b, the bit lines 10a to 10e, and the dummy source lines 12a and 12b are provided. And the transistor 13
Any one of a to 13 g has a defect and is a defective product. At this time, if there is a difference in the arrangement of the data to be read due to the input of the inverted logic signal to the dummy word lines 5a and 5b, it is understood that there is a defect in the dummy bit lines 7a and 7b and the bit lines 10a to 10e. .
【0025】次に、ワードライン11a〜11dのテス
ト方法を図1について説明する。客先データ書き込み領
域8内のワードライン11a〜11dをチェックする場
合には、チェック用のダミーワードライン5a,5b及
びすべてのワードライン11a〜11dを非選択“OF
F”にして“Low”の状態にした後、該ワードライン1
1a〜11dのうちの一本を選択“ON”し、他はすべ
て非選択“OFF”にしてダミービットライン7a,7
b及びビットライン10a〜10eに出力される“1”
または“0”なる信号をチェックすることにより、ワー
ドライン11a〜11dを順次一本ずつテストをしてい
く。チェック用データ書き込み領域6内においては、ワ
ードライン11及びソースライン9上にダミービットラ
イン7a,7bのどちらか一方に接続するようにエンハ
ンスメント型トランジスタ13が設けられているので、
該ワードライン11a〜11dのうちのチェックされる
べき1本のワードライン11のみを随時“High" の状
態にすると、チェックされるワードライン11、ソース
ライン9及びチェック用のダミービットライン7a,7
bのいずれかに接続されているチェック用トランジスタ
であるエンハンスメント型トランジスタ13が“ON”
となり、出力信号“1”をダミービットライン7a,7
bのいずれかに読み出すことができる。また、客先デー
タ書き込み領域8内においては、ワードライン11a〜
11d及びソースライン9a〜9d上にビットライン1
0eを除くすべてのビットライン10a〜11dにエン
ハンスメント型トランジスタ13が設けられているの
で、ワードライン11a〜11dのうちの一本が選択
“ON”された場合には、エンハンスメント型トランジ
スタ13が設けられているビットライン10a,10
b,10c,10dに“1”なる信号が出力される。Next, a method of testing the word lines 11a to 11d will be described with reference to FIG. When checking the word lines 11a to 11d in the customer data writing area 8, the check dummy word lines 5a and 5b and all the word lines 11a to 11d are unselected "OF".
After setting to "F" and setting to "Low", the word line 1
One of the 1a to 11d is selected "ON" and the other are unselected "OFF", and the dummy bit lines 7a and 7d are selected.
"1" that is output to b and the bit lines 10a to 10e
Alternatively, by checking the signal "0", the word lines 11a to 11d are sequentially tested one by one. In the check data writing area 6, since the enhancement type transistor 13 is provided on the word line 11 and the source line 9 so as to be connected to either one of the dummy bit lines 7a and 7b,
When only one word line 11 to be checked among the word lines 11a to 11d is set to the "High" state at any time, the word line 11 to be checked, the source line 9 and the dummy bit lines 7a and 7 for checking are checked.
The enhancement-type transistor 13, which is a checking transistor connected to any of b, is "ON".
And the output signal "1" is transferred to the dummy bit lines 7a, 7
It can be read in either of b. In the customer data writing area 8, the word lines 11a ...
11d and bit line 1 on source lines 9a-9d
Since the enhancement type transistor 13 is provided in all the bit lines 10a to 11d except 0e, the enhancement type transistor 13 is provided when one of the word lines 11a to 11d is selected "ON". Bit lines 10a, 10
A signal of "1" is output to b, 10c and 10d.
【0026】チェック用データ書き込み領域6内のダミ
ービットライン7a,7bと、ワードライン11a〜1
1dと、ソースライン9a〜9dとからなる領域は、同
じ一本のワードライン11に対してチェック用のトラン
ジスタ13をダミービットライン7aか7bのどちらか
一方のみに設けられた構造を持つので、チェックされる
べき一本のワードライン11のみを“High" の状態に
すると、ダミービットライン7a,7bには“1”,
“0”もしくは“0”,“1”なる一対の信号のどちら
か一方がデータとして出力されるものであり、この信号
をデータとして出力されれば不良がなく、二本のダミー
ビットライン7a,7bからともに“1”,“1”また
は“0”,“0”なる一対の信号が出力された時は不良
であり、選択されたワードライン11に不良が存在する
ことがわかる。この際ダミービットライン7a,7bの
正否を確認した後でないと、ワードライン11a〜11
dのテストはできないので、ワードライン11選択の際
にはダミーワードライン5a,5bの選択をワードライ
ン11a〜11dより先にすればよい。Dummy bit lines 7a and 7b in the check data write area 6 and word lines 11a-1.
Since the region consisting of 1d and the source lines 9a to 9d has a structure in which the check transistor 13 is provided in only one of the dummy bit lines 7a and 7b for the same one word line 11, If only one word line 11 to be checked is set to "High", dummy bit lines 7a and 7b have "1",
Either one of a pair of signals "0" or "0", "1" is output as data. If this signal is output as data, there is no defect, and two dummy bit lines 7a, When a pair of signals "1", "1" or "0", "0" are output from both 7b, it is defective and it can be seen that the selected word line 11 has a defect. At this time, if the correctness of the dummy bit lines 7a, 7b is not confirmed, the word lines 11a-11
Since the test of d cannot be performed, the dummy word lines 5a and 5b may be selected before the word lines 11a to 11d when the word line 11 is selected.
【0027】例えば、図1において、ダミーワードライ
ン5a,5b及びワードライン11a〜11dのすべて
を非選択“OFF”とした後、ダミーワードライン5a
のみを選択“ON”すると、ダミーワードライン5a上
のダミービットライン7a及びビットライン10a,1
0c,10eと接続されたトランジスタ13が“ON”
し、ダミービットライン7a及びビットライン10a,
10c,10eに“1”を出力するが、ダミーワードラ
イン5a上にはダミービットライン7b及びビットライ
ン10b,10dと接続されるトランジスタ13は無
く、ダミービットライン7b及びビットライン10b,
10dに“0”を出力するので、このときダミービット
ライン7a,7b及びビットライン10a〜10eに出
力される信号はそれぞれ、7a,7b,10a,10
b,10c,10d,10eに対して順に“1”,
“0”,“1”,“0”,“1”,“0”,“1”なる
並び方を呈する。For example, in FIG. 1, after all the dummy word lines 5a and 5b and the word lines 11a to 11d are turned off, the dummy word line 5a is not selected.
When only "ON" is selected, only the dummy bit line 7a and the bit lines 10a, 1 on the dummy word line 5a are selected.
The transistor 13 connected to 0c and 10e is "ON"
, The dummy bit line 7a and the bit line 10a,
Although "1" is output to 10c and 10e, there is no transistor 13 connected to the dummy bit line 7b and the bit lines 10b and 10d on the dummy word line 5a, and the dummy bit line 7b and the bit line 10b,
Since "0" is output to 10d, the signals output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e at this time are 7a, 7b, 10a and 10 respectively.
b, 10c, 10d, and 10e are sequentially "1",
The arrangements of "0", "1", "0", "1", "0", and "1" are presented.
【0028】次に、ダミーワードライン5a,5b及び
ワードライン11a〜11dのすべてを非選択“OF
F”とした後、ダミーワードライン5bのみを選択“O
N”すると、ダミーワードライン5b上のダミービット
ライン7b及びビットライン10b,10dと接続され
たトランジスタ13が“ON”し、ダミービットライン
7b及びビットライン10b,10dに“1”を出力す
るが、ダミーワードライン5b上にはダミービットライ
ン7a及びビットライン10a,10c,10eと接続
されるトランジスタ13は無く、ダミービットライン7
a及びビットライン10a,10c,10eに“0”を
出力するので、このときダミービットライン7a,7b
及びビットライン10a〜10eに出力される信号はそ
れぞれ、7a,7b,10a,10b,10c,10
d,10eに対して順に“0”,“1”,“0”,
“1”,“0”,“1”,“0”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", only the dummy word line 5b is selected "O"
Then, the transistor 13 connected to the dummy bit line 7b and the bit lines 10b and 10d on the dummy word line 5b is turned "ON" and outputs "1" to the dummy bit line 7b and the bit lines 10b and 10d. , There is no transistor 13 connected to the dummy bit line 7a and the bit lines 10a, 10c, 10e on the dummy word line 5b.
Since "0" is output to a and the bit lines 10a, 10c, and 10e, the dummy bit lines 7a and 7b at this time are output.
And the signals output to the bit lines 10a-10e are 7a, 7b, 10a, 10b, 10c, 10 respectively.
“0”, “1”, “0”,
The arrangement of "1", "0", "1", and "0" is exhibited.
【0029】次に、ダミーワードライン5a,5b及び
ワードライン11a〜11dのすべてを非選択“OF
F”とした後、ワードライン11aのみを選択“ON”
すると、ワードライン11a上のダミービットライン7
a及びビットライン10a,10b,10c,10dと
接続されたトランジスタ13が“ON”し、ダミービッ
トライン7a及びビットライン10a,10b,10
c,10dに“1”を出力するが、ワードライン11a
上にはダミービットライン7b及びビットライン10e
と接続されるトランジスタ13は無く、ダミービットラ
イン7b及びビットライン10eに“0”を出力するの
で、このときダミービットライン7a,7b及びビット
ライン10a〜10eに出力される信号はそれぞれ、7
a,7b,10a,10b,10c,10d,10eに
対して順に“1”,“0”,“1”,“1”,“1”,
“1”,“0”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", select only the word line 11a "ON"
Then, the dummy bit line 7 on the word line 11a
a and the transistor 13 connected to the bit lines 10a, 10b, 10c and 10d are turned on, and the dummy bit line 7a and the bit lines 10a, 10b and 10 are turned on.
"1" is output to c and 10d, but the word line 11a
Above the dummy bit line 7b and bit line 10e
Since there is no transistor 13 connected to the dummy bit line 7b and the bit line 10e, "0" is output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e, respectively.
a, 7b, 10a, 10b, 10c, 10d, 10e are sequentially "1", "0", "1", "1", "1",
The arrangement of "1" and "0" is exhibited.
【0030】次に、ダミーワードライン5a,5b及び
ワードライン11a〜11dのすべてを非選択“OF
F”とした後、ワードライン11bのみを選択“ON”
すると、ワードライン11b上のダミービットライン7
b及びビットライン10a,10b,10c,10dと
接続されたトランジスタ13が“ON”し、ダミービッ
トライン7b及びビットライン10a,10b,10
c,10dに“1”を出力するが、ワードライン11b
上にはダミービットライン7a及びビットライン10e
と接続されるトランジスタ13は無く、ダミービットラ
イン7a及びビットライン10eに“0”を出力するの
で、このときダミービットライン7a,7b及びビット
ライン10a〜10eに出力される信号はそれぞれ、7
a,7b,10a,10b,10c,10d,10eに
対して順に“0”,“1”,“1”,“1”,“1”,
“1”,“0”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", select only the word line 11b "ON"
Then, the dummy bit line 7 on the word line 11b
b and the bit lines 10a, 10b, 10c and 10d are turned on, the transistor 13 is turned on, and the dummy bit line 7b and the bit lines 10a, 10b and 10 are turned on.
"1" is output to c and 10d, but the word line 11b
Above the dummy bit line 7a and bit line 10e
Since there is no transistor 13 connected to the dummy bit line 7a and the bit line 10e, "0" is output to the dummy bit line 7a and the bit line 10e.
a, 7b, 10a, 10b, 10c, 10d, 10e are sequentially "0", "1", "1", "1", "1",
The arrangement of "1" and "0" is exhibited.
【0031】次に、ダミーワードライン5a,5b及び
ワードライン11a〜11dのすべてを非選択“OF
F”とした後、ワードライン11cのみを選択“ON”
すると、ワードライン11c上のダミービットライン7
a及びビットライン10a,10b,10c,10dと
接続されたトランジスタ13が“ON”し、ダミービッ
トライン7a及びビットライン10a,10b,10
c,10dに“1”を出力するが、ワードライン11c
上にはダミービットライン7b及びビットライン10e
と接続されるトランジスタ13は無く、ダミービットラ
イン7b及びビットライン10eに“0”を出力するの
で、このときダミービットライン7a,7b及びビット
ライン10a〜10eに出力される信号はそれぞれ、7
a,7b,10a,10b,10c,10d,10eに
対して順に“1”,“0”,“1”,“1”,“1”,
“1”,“0”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", select only the word line 11c "ON"
Then, the dummy bit line 7 on the word line 11c
a and the transistor 13 connected to the bit lines 10a, 10b, 10c and 10d are turned on, and the dummy bit line 7a and the bit lines 10a, 10b and 10 are turned on.
"1" is output to c and 10d, but word line 11c
Above the dummy bit line 7b and bit line 10e
Since there is no transistor 13 connected to the dummy bit line 7b and the bit line 10e, "0" is output to the dummy bit lines 7a and 7b and the bit lines 10a to 10e, respectively.
a, 7b, 10a, 10b, 10c, 10d, 10e are sequentially "1", "0", "1", "1", "1",
The arrangement of "1" and "0" is exhibited.
【0032】次に、ダミーワードライン5a,5b及び
ワードライン11a〜11dのすべてを非選択“OF
F”とした後、ワードライン11dのみを選択“ON”
すると、ワードライン11d上のダミービットライン7
b及びビットライン10a,10b,10c,10dと
接続されたトランジスタ13が“ON”し、ダミービッ
トライン7b及びビットライン10a,10b,10
c,10dに“1”を出力するが、ワードライン11d
上にはダミービットライン7a及びビットライン10e
と接続されるトランジスタ13は無く、ダミービットラ
イン7a及びビットライン10eに“0”を出力するの
で、このときダミービットライン7a,7b及びビット
ライン10a〜10eに出力される信号はそれぞれ、7
a,7b,10a,10b,10c,10d,10eに
対して順に“0”,“1”,“1”,“1”,“1”,
“1”,“0”なる並び方を呈する。Next, all the dummy word lines 5a and 5b and the word lines 11a to 11d are unselected "OF".
After setting to "F", select only the word line 11d "ON"
Then, the dummy bit line 7 on the word line 11d
b and the bit lines 10a, 10b, 10c and 10d are turned on, the transistor 13 is turned on, and the dummy bit line 7b and the bit lines 10a, 10b and 10 are turned on.
"1" is output to c and 10d, but word line 11d
Above the dummy bit line 7a and bit line 10e
Since there is no transistor 13 connected to the dummy bit line 7a and the bit line 10e, "0" is output to the dummy bit line 7a and the bit line 10e.
a, 7b, 10a, 10b, 10c, 10d, 10e are sequentially "0", "1", "1", "1", "1",
The arrangement of "1" and "0" is exhibited.
【0033】以上のようにして、デコーダチェックテス
トを行えばよく、上記の“1”及び“0”なる出力信号
の並び方はエンハンスメント型トランジスタの配置によ
り固有に決まるものであり、この場合この並び方を呈し
た場合は良品であるが、それ以外の並び方を呈した場合
は、ダミーワードライン5a,5b、ダミービットライ
ン7a,7b、ソースライン9a〜9d、ビットライン
10a〜10e、ワードライン11a〜11d、ダミー
ソースライン12a,12b及びトランジスタ13のい
ずれかに欠陥があり、不良品である。図1において、ビ
ットラインは10a〜10eと5本であり、ソースライ
ン9a〜9d及びワードライン11a〜11dは4本で
あるが、実際はそれ以上の数である。The decoder check test may be performed as described above, and the arrangement of the output signals of "1" and "0" is uniquely determined by the arrangement of the enhancement type transistors. In this case, this arrangement is determined. If it is presented, it is a non-defective product, but if it is presented in any other arrangement, dummy word lines 5a, 5b, dummy bit lines 7a, 7b, source lines 9a-9d, bit lines 10a-10e, word lines 11a-11d. , Any of the dummy source lines 12a and 12b and the transistor 13 has a defect and is a defective product. In FIG. 1, the number of bit lines is 10a to 10e, and the number of source lines 9a to 9d and the number of word lines 11a to 11d are 4, but the number is more than that.
【0034】このようにしてROM注入以前にテストを
行って歩留を予測して投入数を最適化した場合でも、や
はりROM注入工程以降のプロセスでの不良、さらにア
センブリ時の不良、及びマージン不良が生じる可能性が
あるので、ROM注入後にも不良品をテストにより選別
して廃棄することは行う。In this way, even when the test is performed before the ROM injection and the yield is predicted and the number of inputs is optimized, the defects in the process after the ROM injection step, the defects during assembly, and the margin defects are still present. Therefore, defective products may be selected and discarded by a test even after ROM injection.
【0035】本実施例では、マスクROM及びその製造
方法において、メモリアレイ内にチェック用データ書き
込み領域6を設けたマスクROMを用いて、ROM注入
工程以前にテストを行うことができるので、ROM注入
工程以前に不良チップを検出することができ、ウェハに
ついての検査を重ねていくことにより、早期に全体とし
ての歩留が予測でき、ROM注入工程における生産管理
が容易となる効果がある。In the present embodiment, in the mask ROM and the manufacturing method thereof, the mask ROM having the check data writing area 6 in the memory array can be used to perform the test before the ROM injection step. Since defective chips can be detected before the process and the wafers are repeatedly inspected, the overall yield can be predicted at an early stage, and the production management in the ROM implantation process can be facilitated.
【0036】また、チェック用データ書込み領域6を形
成することにより、マスクROMの不良箇所の位置を明
確に知ることができ、ウェハプロセスにおける不良の原
因を探ることができる効果がある。Further, by forming the check data writing area 6, there is an effect that the position of the defective portion of the mask ROM can be clearly known and the cause of the defective in the wafer process can be searched.
【0037】実施例2.本実施例2は、上記実施例1と
同様にチェック用データ書き込み領域6を設けたマスク
ROMを用いてROM注入工程以前にチップの読み出し
テストを行った後、検出された不良チップにマーク等の
印を付けて識別し、良品のチップにはROM注入を行う
が、検出されマーキングされた不良チップにはROM注
入を行わないものである。一般に、1回の露光で1チッ
プ形成するマスクである1チップ用のROM注入用マス
クを用いて形成されるマスクROMの場合には、本実施
例2のように検出された不良チップにマークを付け、そ
の不良チップにはROM注入しないようにするが、1回
の露光で2チップ以上形成するマスクである複数チップ
用のROM注入用マスクを用いて形成されるマスクRO
Mの場合には、実施例1のように不良チップを検出する
だけで、検出された不良チップにマークを付ける必要は
なく、歩留予測のみに留めることもある。Example 2. In the second embodiment, as in the first embodiment, a mask ROM provided with a check data write area 6 is used to perform a chip read test before the ROM injection step, and then a defective chip detected is marked. It is marked and identified, and ROM injection is performed on non-defective chips, but ROM injection is not performed on defective chips that are detected and marked. Generally, in the case of a mask ROM formed using a ROM injection mask for one chip, which is a mask for forming one chip by one exposure, a mark is attached to the defective chip detected as in the second embodiment. However, the mask RO is formed by using a ROM injection mask for a plurality of chips, which is a mask for forming two or more chips in one exposure.
In the case of M, only the defective chip is detected as in the first embodiment, it is not necessary to mark the detected defective chip, and only the yield prediction may be performed.
【0038】本実施例2では、マスクROM及びその製
造方法において、メモリアレイ内にチェック用データ書
き込み領域6を設けたマスクROMを用いたので、RO
M注入工程以前にテストを行うことができ、検出された
不良チップにマークを付けて識別し、良品のチップには
ROM注入を行うが、不良チップにはROM注入を行わ
ないことにより、マスクROMの生産性が向上する効果
がある。In the second embodiment, since the mask ROM in which the check data writing area 6 is provided in the memory array is used in the mask ROM and the manufacturing method thereof, the RO
It is possible to perform a test before the M injection process, mark a defective chip that has been detected and identify it, and perform ROM injection to a non-defective chip, but do not perform ROM injection to a defective chip. Has the effect of improving productivity.
【0039】[0039]
【発明の効果】以上のように、この発明によれば、マス
クROM及びその製造方法において、メモリアレイ内に
一対のダミーワードライン、一対のダミービットライ
ン、一対のダミーソースライン及びひとつおきにお互い
に交互に配置されたエンハンスメント型トランジスタか
らなるチェック用データ書き込み領域を備えたマスクR
OMを形成することにより、ROM注入工程以前にテス
トを行うことができるので、ROM注入工程以前に予め
そのロットの歩留を予測することができ、投入数を最適
化することができる効果がある。また、ROM注入の際
に不良チップにROM注入する必要がなくなるため、効
率が上がる効果がある。As described above, according to the present invention, in the mask ROM and the method for manufacturing the same, a pair of dummy word lines, a pair of dummy bit lines, a pair of dummy source lines and every other one in a memory array. A mask R having check data writing regions composed of enhancement type transistors alternately arranged in
By forming the OM, a test can be performed before the ROM injection step, so that the yield of the lot can be predicted in advance before the ROM injection step, and the number of inputs can be optimized. . Further, since it is not necessary to inject the ROM into the defective chip at the time of injecting the ROM, there is an effect that efficiency is improved.
【図1】この発明の一実施例におけるマスクROMを示
すブロック図。FIG. 1 is a block diagram showing a mask ROM according to an embodiment of the present invention.
【図2】この発明の一実施例におけるマスクROMのテ
スト方法を説明するブロック図。FIG. 2 is a block diagram illustrating a mask ROM test method according to an embodiment of the present invention.
【図3】従来技術におけるマスクROMを示すブロック
図。FIG. 3 is a block diagram showing a mask ROM in the related art.
【図4】従来技術におけるマスクROMのセルを示す構
造図。FIG. 4 is a structural diagram showing a cell of a mask ROM in the related art.
【図5】従来技術におけるマスクROMを示すブロック
図。FIG. 5 is a block diagram showing a mask ROM in the related art.
【図6】従来技術におけるマスクROMのNOR型セル
を示す構造図。FIG. 6 is a structural diagram showing a NOR type cell of a mask ROM in the related art.
【図7】従来技術におけるマスクROMのメモリトラン
ジスタのV−I曲線を示す図。FIG. 7 is a diagram showing a VI curve of a memory transistor of a mask ROM in the related art.
1 Xデコーダ 2 Yデコーダ 3 Yゲート 4 センスアンプ 5 ダミーワードライン 6 チェック用データ書き込み領域 7 ダミービットライン 8 客先データ書き込み領域 9 ソースライン 10 ビットライン 11 ワードライン 12 ダミーソースライン 13 エンハンスメント型トランジスタ 20 トランジスタ 21 ソースライン 22 ビットライン 23 ワードライン 24 トランジスタ 25 ソースライン 26 ビットライン 27 ワードライン 30 トランジスタ 31 ビットライン 32 ソースライン 33 ワードライン (1) エンハンスメント型トランジスタのV−I曲線 (2) high VthトランジスタのV−I曲線 1 X Decoder 2 Y Decoder 3 Y Gate 4 Sense Amplifier 5 Dummy Word Line 6 Check Data Writing Area 7 Dummy Bit Line 8 Customer Data Writing Area 9 Source Line 10 Bit Line 11 Word Line 12 Dummy Source Line 13 Enhancement Transistor 20 Transistor 21 Source line 22 Bit line 23 Word line 24 Transistor 25 Source line 26 Bit line 27 Word line 30 Transistor 31 Bit line 32 Source line 33 Word line (1) Enhancement type VI curve of transistor (2) High Vth Transistor VI curve
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/112 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication H01L 27/112
Claims (4)
スクROMにおいて、 ROM注入工程がアルミ配線形成工程以降に行われるプ
ロセスを用いて製造され、 同一メモリアレイ内に設けられ、一対のダミーワードラ
イン、一対のダミービットライン、一対のダミーソース
ライン、及び所望の位置に配置されたトランジスタとを
有するチェック領域を備え、 ROM注入工程以前に、デコーダチェックテストを行
い、 かつ、ROM注入工程後に、デコーダチェックテストを
行ってなることを特徴とするマスクROM。1. A mask ROM in which data is written by an implantation method is manufactured by a process in which a ROM implantation process is performed after an aluminum wiring formation process, is provided in the same memory array, and has a pair of dummy word lines and a pair of dummy word lines. A check region having a dummy bit line, a pair of dummy source lines, and a transistor arranged at a desired position, and a decoder check test is performed before the ROM injection step and a decoder check test is performed after the ROM injection step. A mask ROM, which is characterized in that
降に行われるプロセスを用いて製造される,注入方式に
よりデータ書き込みを行うマスクROMを製造する方法
において、 ROMの同一メモリアレイ内に、一対のダミーワードラ
イン、一対のダミービットライン、一対のダミーソース
ライン、及び所望の位置に配置されたトランジスタとを
有するチェック領域を形成する工程と、 ROM注入工程以前に、デコーダチェックテストを行う
工程と、 上記ROM領域にROM注入を行う工程と、 該ROM注入工程後に、デコーダチェックテストを行う
工程とを含むことを特徴とするマスクROMの製造方
法。2. A method of manufacturing a mask ROM in which data is written by an injection method, wherein the ROM injection step is performed using a process performed after the aluminum wiring formation step, and a pair of ROMs are provided in the same memory array of the ROMs. A step of forming a check region having a dummy word line, a pair of dummy bit lines, a pair of dummy source lines, and a transistor arranged at a desired position; and a step of performing a decoder check test before the ROM injection step, A method of manufacturing a mask ROM, comprising: a step of implanting ROM in the ROM area; and a step of performing a decoder check test after the ROM implanting step.
において、 上記ROM注入工程以前のデコーダチェックテストにお
いては、検出された不良チップの数を計数し、 上記ROM注入工程において、全チップにROM注入を
行い、 上記計数値から全生産数を決定することを特徴とするマ
スクROMの製造方法。3. The method for manufacturing a mask ROM according to claim 2, wherein in the decoder check test before the ROM injection step, the number of defective chips detected is counted, and in all the chips in the ROM injection step A method for manufacturing a mask ROM, which comprises injecting and determining the total number of products from the count value.
において、 上記ROM注入工程以前のデコーダチェックテストにお
いては、検出された不良チップに印を付け、 上記ROM注入工程において、不良チップにはROM注
入を行わなず、良品チップにのみROM注入を行うこと
を特徴とするマスクROMの製造方法。4. The method of manufacturing a mask ROM according to claim 2, wherein in the decoder check test before the ROM injection step, the detected defective chip is marked, and in the ROM injection step, the defective chip is ROM A method for manufacturing a mask ROM, characterized in that ROM implantation is performed only on non-defective chips without performing implantation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1216593A JPH06224279A (en) | 1993-01-28 | 1993-01-28 | Mask rom and its preparation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1216593A JPH06224279A (en) | 1993-01-28 | 1993-01-28 | Mask rom and its preparation |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06224279A true JPH06224279A (en) | 1994-08-12 |
Family
ID=11797833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1216593A Pending JPH06224279A (en) | 1993-01-28 | 1993-01-28 | Mask rom and its preparation |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06224279A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016223912A (en) * | 2015-05-29 | 2016-12-28 | 大日本印刷株式会社 | Transistor substrate used in pressure sensor device and method for inspecting the transistor substrate |
-
1993
- 1993-01-28 JP JP1216593A patent/JPH06224279A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016223912A (en) * | 2015-05-29 | 2016-12-28 | 大日本印刷株式会社 | Transistor substrate used in pressure sensor device and method for inspecting the transistor substrate |
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