JPH0621788A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0621788A JPH0621788A JP4174283A JP17428392A JPH0621788A JP H0621788 A JPH0621788 A JP H0621788A JP 4174283 A JP4174283 A JP 4174283A JP 17428392 A JP17428392 A JP 17428392A JP H0621788 A JPH0621788 A JP H0621788A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 １チップで複数の電源仕様に対応し、かつ正
確な信号遅延時間で信号を遅延させることができる遅延
手段を有する半導体集積回路を得る。 【構成】 インバータ回路ブロック１１は、ＮＡＮＤゲ
ートＧ３の出力信号Ｓ３を入力部に取り込み、その出力
がスイッチＳＷ１を介して位相比較部３１のノードＮ１
に接続されるとともに、スイッチＳＷ２を介してインバ
ータ回路ブロック１２の入力部に接続される。インバー
タ回路ブロック１２の出力はスイッチＳＷ３を介して位
相比較器３１のノードＮ１に接続される。制御信号ＳＣ
は位相比較器が第１の電源電圧Ｖ１で動作する場合にＬ
レベルとなり、位相比較器が第２の電源電圧Ｖ２（＞Ｖ
１）で動作する場合にＨレベルとなる信号である。 【効果】 １チップで複数の電源仕様に対応し、かつ正
確な信号遅延時間で信号を遅延させる遅延手段を設ける
ことができる。
確な信号遅延時間で信号を遅延させることができる遅延
手段を有する半導体集積回路を得る。 【構成】 インバータ回路ブロック１１は、ＮＡＮＤゲ
ートＧ３の出力信号Ｓ３を入力部に取り込み、その出力
がスイッチＳＷ１を介して位相比較部３１のノードＮ１
に接続されるとともに、スイッチＳＷ２を介してインバ
ータ回路ブロック１２の入力部に接続される。インバー
タ回路ブロック１２の出力はスイッチＳＷ３を介して位
相比較器３１のノードＮ１に接続される。制御信号ＳＣ
は位相比較器が第１の電源電圧Ｖ１で動作する場合にＬ
レベルとなり、位相比較器が第２の電源電圧Ｖ２（＞Ｖ
１）で動作する場合にＨレベルとなる信号である。 【効果】 １チップで複数の電源仕様に対応し、かつ正
確な信号遅延時間で信号を遅延させる遅延手段を設ける
ことができる。
Description
【０００１】
【産業上の利用分野】この発明は、複数のインバータの
直列接続により構成される遅延回路を有する半導体集積
回路に関する。
直列接続により構成される遅延回路を有する半導体集積
回路に関する。
【０００２】
【従来の技術】図７は、複数のインバータ回路の直接接
続により構成される遅延回路を内部に有する従来の１チ
ップ化された半導体集積回路である位相比較器の構成を
示す回路図である。
続により構成される遅延回路を内部に有する従来の１チ
ップ化された半導体集積回路である位相比較器の構成を
示す回路図である。
【０００３】同図に示すように、この位相比較器は、位
相比較部３０とインバータ回路ブロック４０とから構成
される。インバータ回路ブロック４０は、電源電圧ＶDD
及び接地レベルに接続され、図示しない複数個（偶数）
のＣＭＯＳインバータの直列接続で構成される遅延回路
である。インバータ回路ブロック４０はＮＡＮＤゲート
Ｇ３の出力信号Ｓ３を時間ＴＡさせて遅延信号Ｓ３′を
位相比較部３１のノードＮ１に出力する。
相比較部３０とインバータ回路ブロック４０とから構成
される。インバータ回路ブロック４０は、電源電圧ＶDD
及び接地レベルに接続され、図示しない複数個（偶数）
のＣＭＯＳインバータの直列接続で構成される遅延回路
である。インバータ回路ブロック４０はＮＡＮＤゲート
Ｇ３の出力信号Ｓ３を時間ＴＡさせて遅延信号Ｓ３′を
位相比較部３１のノードＮ１に出力する。
【０００４】位相比較部３０は、９つのＮＡＮＤゲート
Ｇ１〜Ｇ９から構成される。なお、ＮＡＮＤゲートＧ１
及びＧ２は３入力ＮＡＮＤゲートであり、ＮＡＮＤゲー
トＧ３は４入力ＮＡＮＤゲートであり、ＮＡＮＤゲート
Ｇ４〜Ｇ９は２入力ＮＡＮＤゲートである。また、これ
らのＮＡＮＤゲートＧ１〜Ｇ９はＣＭＯＳ構造で形成さ
れる。
Ｇ１〜Ｇ９から構成される。なお、ＮＡＮＤゲートＧ１
及びＧ２は３入力ＮＡＮＤゲートであり、ＮＡＮＤゲー
トＧ３は４入力ＮＡＮＤゲートであり、ＮＡＮＤゲート
Ｇ４〜Ｇ９は２入力ＮＡＮＤゲートである。また、これ
らのＮＡＮＤゲートＧ１〜Ｇ９はＣＭＯＳ構造で形成さ
れる。
【０００５】同図において、Ｉ１は基準信号であり、Ｉ
２は被制御信号であり、基準信号Ｉ１がＮＡＮＤゲート
Ｇ４の一方入力に取り込まれる。ＮＡＮＤゲートＧ４の
出力が、ＮＡＮＤゲートＧ１の第１入力、ＮＡＮＤゲー
トＧ３の第１入力及びＮＡＮＤゲートＧ５の一方入力と
してそれぞれ取り込まれる。ＮＡＮＤゲートＧ５の出力
が、ＮＡＮＤゲートＧ１の第２入力、ＮＡＮＤゲートＧ
３の第２入力及びＮＡＮＤゲートＧ６の一方入力として
取り込まれ、ＮＡＮＤゲートＧ６の出力がＮＡＮＤゲー
トＧ５の他方入力として帰還する。
２は被制御信号であり、基準信号Ｉ１がＮＡＮＤゲート
Ｇ４の一方入力に取り込まれる。ＮＡＮＤゲートＧ４の
出力が、ＮＡＮＤゲートＧ１の第１入力、ＮＡＮＤゲー
トＧ３の第１入力及びＮＡＮＤゲートＧ５の一方入力と
してそれぞれ取り込まれる。ＮＡＮＤゲートＧ５の出力
が、ＮＡＮＤゲートＧ１の第２入力、ＮＡＮＤゲートＧ
３の第２入力及びＮＡＮＤゲートＧ６の一方入力として
取り込まれ、ＮＡＮＤゲートＧ６の出力がＮＡＮＤゲー
トＧ５の他方入力として帰還する。
【０００６】また、被制御信号Ｉ２がＮＡＮＤゲートＧ
９の一方入力に取り込まれる。ＮＡＮＤゲートＧ９の出
力が、ＮＡＮＤゲートＧ２の第１入力、ＮＡＮＤゲート
Ｇ３の第３入力及びＮＡＮＤゲートＧ８の一方入力とし
てそれぞれ取り込まれる。ＮＡＮＤゲートＧ８の出力
が、ＮＡＮＤゲートＧ２の第２入力、ＮＡＮＤゲートＧ
３の第４入力及びＮＡＮＤゲートＧ７の一方入力として
それぞれ取り込まれ、ＮＡＮＤゲートＧ７の出力がＮＡ
ＮＤゲートＧ８の他方入力として帰還する。
９の一方入力に取り込まれる。ＮＡＮＤゲートＧ９の出
力が、ＮＡＮＤゲートＧ２の第１入力、ＮＡＮＤゲート
Ｇ３の第３入力及びＮＡＮＤゲートＧ８の一方入力とし
てそれぞれ取り込まれる。ＮＡＮＤゲートＧ８の出力
が、ＮＡＮＤゲートＧ２の第２入力、ＮＡＮＤゲートＧ
３の第４入力及びＮＡＮＤゲートＧ７の一方入力として
それぞれ取り込まれ、ＮＡＮＤゲートＧ７の出力がＮＡ
ＮＤゲートＧ８の他方入力として帰還する。
【０００７】ＮＡＮＤゲートＧ３の出力信号Ｓ３はイン
バータ回路ブロック４０の入力として取り込まれ、信号
Ｓ３がインバータ回路ブロック４０を介することによ
り、所定時間遅延した遅延信号Ｓ３′が、ノードＮ１を
介してＮＡＮＤゲートＧ１の第３入力、ＮＡＮＤゲート
Ｇ２の第３入力、ＮＡＮＤゲートＧ６の他方入力及びＮ
ＡＮＤゲートＧ７の他方入力として、それぞれ取り込ま
れる。
バータ回路ブロック４０の入力として取り込まれ、信号
Ｓ３がインバータ回路ブロック４０を介することによ
り、所定時間遅延した遅延信号Ｓ３′が、ノードＮ１を
介してＮＡＮＤゲートＧ１の第３入力、ＮＡＮＤゲート
Ｇ２の第３入力、ＮＡＮＤゲートＧ６の他方入力及びＮ
ＡＮＤゲートＧ７の他方入力として、それぞれ取り込ま
れる。
【０００８】そして、ＮＡＮＤゲートＧ１及びＧ２の出
力よりそれぞれ得られる信号Ｑ１及びＱ２が位相比較出
力信号として得られる。
力よりそれぞれ得られる信号Ｑ１及びＱ２が位相比較出
力信号として得られる。
【０００９】このように接続されたＮＡＮＤゲートＧ１
〜Ｇ９において、ＮＡＮＤゲートＧ１とＮＡＮＤゲート
Ｇ４とにより第１のフリップフロップを構成し、ＮＡＮ
ＤゲートＧ５とＮＡＮＤゲートＧ６とにより第２のフリ
ップフロップを構成し、ＮＡＮＤゲートＧ２とＮＡＮＤ
ゲートＧ９とにより第３のフリップフロップを構成し、
ＮＡＮＤゲートＧ７とＮＡＮＤゲートＧ８とにより第４
のフリップフロップを構成する。
〜Ｇ９において、ＮＡＮＤゲートＧ１とＮＡＮＤゲート
Ｇ４とにより第１のフリップフロップを構成し、ＮＡＮ
ＤゲートＧ５とＮＡＮＤゲートＧ６とにより第２のフリ
ップフロップを構成し、ＮＡＮＤゲートＧ２とＮＡＮＤ
ゲートＧ９とにより第３のフリップフロップを構成し、
ＮＡＮＤゲートＧ７とＮＡＮＤゲートＧ８とにより第４
のフリップフロップを構成する。
【００１０】このような構成の位相比較器は、被制御信
号Ｉ２の位相が基準信号Ｉ１の位相より進んでいれば、
位相比較出力信号Ｑ２より、その進相量に比例したパル
ス幅のＬレベルが出力される。逆に、被制御信号Ｉ２の
位相が基準信号Ｉ１の位相より遅れていれば、位相比較
出力信号Ｑ１より、その遅相量に比例したパルス幅のＬ
レベルが出力される。
号Ｉ２の位相が基準信号Ｉ１の位相より進んでいれば、
位相比較出力信号Ｑ２より、その進相量に比例したパル
ス幅のＬレベルが出力される。逆に、被制御信号Ｉ２の
位相が基準信号Ｉ１の位相より遅れていれば、位相比較
出力信号Ｑ１より、その遅相量に比例したパルス幅のＬ
レベルが出力される。
【００１１】図８は、図７で示した位相比較部３０の位
相比較動作を示す波形図である。同図に示すように、基
準信号Ｉ１に対し、被制御信号Ｉ２の位相が時間ＴＧ遅
れている場合、位相比較出力信号Ｑ１から、パルス幅
（ＴＧ＋ＴＡ）のＬレベルパルスが出力され、位相比較
出力信号Ｑ２から、パルス幅ＴＡのＬレベルパルスが出
力される。
相比較動作を示す波形図である。同図に示すように、基
準信号Ｉ１に対し、被制御信号Ｉ２の位相が時間ＴＧ遅
れている場合、位相比較出力信号Ｑ１から、パルス幅
（ＴＧ＋ＴＡ）のＬレベルパルスが出力され、位相比較
出力信号Ｑ２から、パルス幅ＴＡのＬレベルパルスが出
力される。
【００１２】パルス幅ＴＡはインバータ回路ブロック４
０による遅延時間であり、このように、位相比較部３１
の位相比較出力信号Ｑ１及びＱ２のＬレベルパルスにパ
ルス幅ＴＡを余分に含ませるのは、位相比較出力信号Ｑ
１及びＱ２を受けるチャージポンプ、積分回路等の次段
回路に応答性よく正常動作させるためであり、このパル
ス幅ＴＡが短くても、長くても次段回路に悪影響を与え
てしまう。したがって、インバータ回路ブロック４０に
よる遅延時間ＴＡは一定に保つ必要性がある。
０による遅延時間であり、このように、位相比較部３１
の位相比較出力信号Ｑ１及びＱ２のＬレベルパルスにパ
ルス幅ＴＡを余分に含ませるのは、位相比較出力信号Ｑ
１及びＱ２を受けるチャージポンプ、積分回路等の次段
回路に応答性よく正常動作させるためであり、このパル
ス幅ＴＡが短くても、長くても次段回路に悪影響を与え
てしまう。したがって、インバータ回路ブロック４０に
よる遅延時間ＴＡは一定に保つ必要性がある。
【００１３】
【発明が解決しようとする課題】従来の位相比較器は以
上のように構成されており、インバータ回路ブロック４
０により、位相比較部３１の信号Ｓ３を遅延時間ＴＡ遅
延させることにより、望ましい位相比較出力信号Ｑ１及
びＱ２を出力していた。
上のように構成されており、インバータ回路ブロック４
０により、位相比較部３１の信号Ｓ３を遅延時間ＴＡ遅
延させることにより、望ましい位相比較出力信号Ｑ１及
びＱ２を出力していた。
【００１４】しかしながら、位相比較器の電源仕様によ
り、複数の電源電圧を用いる場合、電源電圧の変動に従
いインバータ回路ブロック４０による遅延時間ＴＡも変
動してしまうという問題点があった。
り、複数の電源電圧を用いる場合、電源電圧の変動に従
いインバータ回路ブロック４０による遅延時間ＴＡも変
動してしまうという問題点があった。
【００１５】したがって、正確な遅延時間ＴＡを維持す
るためには、１種類の電源電圧にしか対応することがで
きないという問題点があった。
るためには、１種類の電源電圧にしか対応することがで
きないという問題点があった。
【００１６】この発明は上記問題点を解決するためにな
されたもので、１チップで複数の電源仕様に対応し、か
つ正確な信号遅延時間で信号を遅延させることができる
遅延手段を有する半導体集積回路を得ることを目的とす
る。
されたもので、１チップで複数の電源仕様に対応し、か
つ正確な信号遅延時間で信号を遅延させることができる
遅延手段を有する半導体集積回路を得ることを目的とす
る。
【００１７】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路は、複数種の電圧レベルの電源
電圧を付与する電源電圧付与手段と、固定電位である接
地レベル電圧を付与する接地レベル電圧付与手段と、各
々が、前記電源電圧によりＨレベルを規定し、前記接地
レベル電圧によりＬレベルを規定したインバータを複数
個直列に接続することにより構成され、入力信号を所定
時間遅延させて出力信号を出力する複数の信号遅延手段
と、前記電源電圧の電圧レベルに基づき、前記複数の信
号遅延手段のうち、１つ以上の信号遅延手段の入出力を
組み合わせて、信号遅延時間が常に一定になるように合
成遅延経路を合成する遅延経路合成手段とを備えて構成
される。
１記載の半導体集積回路は、複数種の電圧レベルの電源
電圧を付与する電源電圧付与手段と、固定電位である接
地レベル電圧を付与する接地レベル電圧付与手段と、各
々が、前記電源電圧によりＨレベルを規定し、前記接地
レベル電圧によりＬレベルを規定したインバータを複数
個直列に接続することにより構成され、入力信号を所定
時間遅延させて出力信号を出力する複数の信号遅延手段
と、前記電源電圧の電圧レベルに基づき、前記複数の信
号遅延手段のうち、１つ以上の信号遅延手段の入出力を
組み合わせて、信号遅延時間が常に一定になるように合
成遅延経路を合成する遅延経路合成手段とを備えて構成
される。
【００１８】この発明にかかる請求項２記載の半導体集
積回路は、所定電圧レベルの固定電圧を付与する固定電
圧付与手段と、接地レベル電圧を付与する接地レベル電
圧付与手段と、前記固定電圧によりＨレベルを規定し、
前記接地レベル電圧によりＬレベルを規定したインバー
タを複数個直列に接続することにより構成され、入力信
号を所定時間遅延させて出力信号を出力する信号遅延手
段とを備えて構成される。
積回路は、所定電圧レベルの固定電圧を付与する固定電
圧付与手段と、接地レベル電圧を付与する接地レベル電
圧付与手段と、前記固定電圧によりＨレベルを規定し、
前記接地レベル電圧によりＬレベルを規定したインバー
タを複数個直列に接続することにより構成され、入力信
号を所定時間遅延させて出力信号を出力する信号遅延手
段とを備えて構成される。
【００１９】
【作用】この発明の請求項１記載の半導体集積回路の遅
延経路合成手段は、電源電圧の電圧レベルに基づき、複
数の信号遅延手段のうち、１つ以上の信号遅延手段の入
出力を組み合わせて、信号遅延時間が常に一定になるよ
うに合成遅延経路を合成するため、前記電源電圧の電圧
レベルの変動により個々の信号遅延手段による遅延時間
は変動しても、合成遅延経路におる信号遅延時間を一定
にすることができる。
延経路合成手段は、電源電圧の電圧レベルに基づき、複
数の信号遅延手段のうち、１つ以上の信号遅延手段の入
出力を組み合わせて、信号遅延時間が常に一定になるよ
うに合成遅延経路を合成するため、前記電源電圧の電圧
レベルの変動により個々の信号遅延手段による遅延時間
は変動しても、合成遅延経路におる信号遅延時間を一定
にすることができる。
【００２０】この発明の請求項２記載の半導体集積回路
の信号遅延手段は、固定電圧付与手段より付与される固
定電圧によりＨレベルを規定し、接地レベル電圧により
Ｌレベルを規定したインバータを複数個直列に接続する
ことにより構成されるため、半導体集積回路の電源電圧
が変動しても、インバータのＨ，Ｌレベルを規定する電
圧は常に固定されている。
の信号遅延手段は、固定電圧付与手段より付与される固
定電圧によりＨレベルを規定し、接地レベル電圧により
Ｌレベルを規定したインバータを複数個直列に接続する
ことにより構成されるため、半導体集積回路の電源電圧
が変動しても、インバータのＨ，Ｌレベルを規定する電
圧は常に固定されている。
【００２１】
【実施例】図１はこの発明の第１実施例である１チップ
化された位相比較器の構成を示す回路図である。同図に
示すように、第１の実施例の位相比較器は、位相比較部
３１と信号遅延部４１とから構成される。なお、位相比
較部３１の構成は、図７の従来例で示した位相比較部３
０と同様であるため、説明は省略する。
化された位相比較器の構成を示す回路図である。同図に
示すように、第１の実施例の位相比較器は、位相比較部
３１と信号遅延部４１とから構成される。なお、位相比
較部３１の構成は、図７の従来例で示した位相比較部３
０と同様であるため、説明は省略する。
【００２２】第１の実施例の位相比較器は、電源電圧Ｖ
DDとして、２種類の電源電圧Ｖ１及び電源電圧Ｖ２（Ｖ
２＞Ｖ１）に対応している。
DDとして、２種類の電源電圧Ｖ１及び電源電圧Ｖ２（Ｖ
２＞Ｖ１）に対応している。
【００２３】信号遅延部４１は、２つのインバータ回路
ブロック１１及び１２と、３つのスイッチＳＷ１〜ＳＷ
３と、１つのインバータＧ１０とから構成される。
ブロック１１及び１２と、３つのスイッチＳＷ１〜ＳＷ
３と、１つのインバータＧ１０とから構成される。
【００２４】図２はインバータ回路ブロック１１の内部
構成を示す回路図である。同図に示すように、インバー
タ回路ブロック１１は、ＣＭＯＳインバータ１０を２ｎ
個（ｎ≧１）を直列に接続することにより構成される。
各ＣＭＯＳインバータ１０は、ソースが電源電圧ＶDDに
接続されたＰＭＯＳトランジスタＱＰのドレインと、ソ
ースが接地されたＮＭＯＳトランジスタＱＮのドレイン
とを接続し、ＰＭＯＳトランジスタＱＰ及びＮＭＯＳト
ランジスタＱＮのゲートを共通接続することにより、Ｐ
ＭＯＳトランジスタＱＰ及びＮＭＯＳトランジスタＱＮ
のゲートに印加される信号を入力信号とし、ＰＭＯＳト
ランジスタＱＰ及びＮＭＯＳトランジスタＱＮのドレイ
ンより得られる信号を出力信号としている。
構成を示す回路図である。同図に示すように、インバー
タ回路ブロック１１は、ＣＭＯＳインバータ１０を２ｎ
個（ｎ≧１）を直列に接続することにより構成される。
各ＣＭＯＳインバータ１０は、ソースが電源電圧ＶDDに
接続されたＰＭＯＳトランジスタＱＰのドレインと、ソ
ースが接地されたＮＭＯＳトランジスタＱＮのドレイン
とを接続し、ＰＭＯＳトランジスタＱＰ及びＮＭＯＳト
ランジスタＱＮのゲートを共通接続することにより、Ｐ
ＭＯＳトランジスタＱＰ及びＮＭＯＳトランジスタＱＮ
のゲートに印加される信号を入力信号とし、ＰＭＯＳト
ランジスタＱＰ及びＮＭＯＳトランジスタＱＮのドレイ
ンより得られる信号を出力信号としている。
【００２５】このような構成のインバータ回路ブロック
１１は、初段のインバータ１０の入力部に入力信号ＩＮ
を取り込むと、入力信号ＩＮを２ｎ個のインバータ１０
を伝播する信号遅延時間ΔＴ１遅延させて、最終段のイ
ンバータ１０の出力部から出力信号ＯＵＴ（ＳＤ１）と
して出力させる。
１１は、初段のインバータ１０の入力部に入力信号ＩＮ
を取り込むと、入力信号ＩＮを２ｎ個のインバータ１０
を伝播する信号遅延時間ΔＴ１遅延させて、最終段のイ
ンバータ１０の出力部から出力信号ＯＵＴ（ＳＤ１）と
して出力させる。
【００２６】そして、電源電圧ＶDDがＶ１の時の、イン
バータ回路ブロック１１による遅延時間ΔＴ１(V1)が正
規の遅延時間ΔＴＮになるように設計される。したがっ
て、電源電圧ＶDDの電源電圧がＶ２（＞Ｖ１）の時の遅
延時間ΔＴ１(V2)は、正規の遅延時間ΔＴＮよりも短く
なる。
バータ回路ブロック１１による遅延時間ΔＴ１(V1)が正
規の遅延時間ΔＴＮになるように設計される。したがっ
て、電源電圧ＶDDの電源電圧がＶ２（＞Ｖ１）の時の遅
延時間ΔＴ１(V2)は、正規の遅延時間ΔＴＮよりも短く
なる。
【００２７】インバータ回路ブロック１２も、図示しな
いが、インバータ回路ブロック１１と同様、２ｍ個（ｍ
≧１）のインバータを直列接続することにより構成さ
れ、入力信号を２ｍ個のインバータを伝播する信号遅延
時間ΔＴ２遅延させて、出力信号として出力させる。
いが、インバータ回路ブロック１１と同様、２ｍ個（ｍ
≧１）のインバータを直列接続することにより構成さ
れ、入力信号を２ｍ個のインバータを伝播する信号遅延
時間ΔＴ２遅延させて、出力信号として出力させる。
【００２８】そして、電源電圧ＶDDの電源電圧がＶ２の
時の、インバータ回路ブロック１２による遅延時間ΔＴ
２(V2)を次の(I) 式を満足するように設計する。
時の、インバータ回路ブロック１２による遅延時間ΔＴ
２(V2)を次の(I) 式を満足するように設計する。
【００２９】ΔＴ２(V2)＝ΔＴＮ−ΔＴ１(V2)…(I) スイッチＳＷ１〜ＳＷ３はそれぞれ、信号入力部Ｉ、信
号出力部Ｏ及び信号制御部Ｃを有し、信号制御部Ｃから
得られる信号がＨレベルのときオンし、信号入力部Ｉよ
り得られる信号を信号出力部Ｏから出力し、信号制御部
Ｃから得られる信号がＬレベルのときオフし、信号入力
部Ｉより得られる信号を遮断し、信号出力部Ｏからの信
号出力は行わない。
号出力部Ｏ及び信号制御部Ｃを有し、信号制御部Ｃから
得られる信号がＨレベルのときオンし、信号入力部Ｉよ
り得られる信号を信号出力部Ｏから出力し、信号制御部
Ｃから得られる信号がＬレベルのときオフし、信号入力
部Ｉより得られる信号を遮断し、信号出力部Ｏからの信
号出力は行わない。
【００３０】インバータ回路ブロック１１は、ＮＡＮＤ
ゲートＧ３の出力信号Ｓ３を入力部に取り込み、出力信
号ＳＤ１をスイッチＳＷ１の信号入力部Ｉ及びスイッチ
ＳＷ２の信号入力部Ｉにそれぞれ付与する。スイッチＳ
Ｗ１は、外部より得られる制御信号ＳＣがインバータＧ
１０を介して得られる反転制御信号バーＳＣを信号制御
部Ｃに受け、信号出力部が位相比較部３１のノードＮ１
に接続される。スイッチＳＷ２は制御信号ＳＣを信号制
御部Ｃに受け、信号出力部Ｏがインバータ回路ブロック
１２の入力部に接続される。
ゲートＧ３の出力信号Ｓ３を入力部に取り込み、出力信
号ＳＤ１をスイッチＳＷ１の信号入力部Ｉ及びスイッチ
ＳＷ２の信号入力部Ｉにそれぞれ付与する。スイッチＳ
Ｗ１は、外部より得られる制御信号ＳＣがインバータＧ
１０を介して得られる反転制御信号バーＳＣを信号制御
部Ｃに受け、信号出力部が位相比較部３１のノードＮ１
に接続される。スイッチＳＷ２は制御信号ＳＣを信号制
御部Ｃに受け、信号出力部Ｏがインバータ回路ブロック
１２の入力部に接続される。
【００３１】インバータ回路ブロック１２の出力信号Ｓ
Ｄ２はスイッチＳＷ３の信号入力部Ｉに付与される。ス
イッチＳＷ３は、制御入力部Ｃに制御信号ＳＣを受け、
信号出力部Ｏが位相比較器３１のノードＮ１に接続され
る。
Ｄ２はスイッチＳＷ３の信号入力部Ｉに付与される。ス
イッチＳＷ３は、制御入力部Ｃに制御信号ＳＣを受け、
信号出力部Ｏが位相比較器３１のノードＮ１に接続され
る。
【００３２】制御信号ＳＣは外部より与えられる信号で
あり、位相比較器が第１の電源電圧Ｖ１で動作する場合
にＬレベルとなり、位相比較器が第２の電源電圧Ｖ２
（＞Ｖ１）で動作する場合にＨレベルとなる信号であ
る。
あり、位相比較器が第１の電源電圧Ｖ１で動作する場合
にＬレベルとなり、位相比較器が第２の電源電圧Ｖ２
（＞Ｖ１）で動作する場合にＨレベルとなる信号であ
る。
【００３３】このような構成の信号遅延部４１は、位相
比較部３１のＮＡＮＤゲートＧ３の出力信号Ｓ３をイン
バータ回路ブロック１１の入力として取り込み、正規の
遅延時間ΔＴＮ遅延させて、スイッチＳＷ１及びＳＷ３
のうち、制御信号ＳＣ（反転制御信号バーＳＣ）で選択
されるスイッチの信号出力部Ｏから出力される信号を位
相比較部３１のノードＮ１に出力する。
比較部３１のＮＡＮＤゲートＧ３の出力信号Ｓ３をイン
バータ回路ブロック１１の入力として取り込み、正規の
遅延時間ΔＴＮ遅延させて、スイッチＳＷ１及びＳＷ３
のうち、制御信号ＳＣ（反転制御信号バーＳＣ）で選択
されるスイッチの信号出力部Ｏから出力される信号を位
相比較部３１のノードＮ１に出力する。
【００３４】以下、信号遅延部４１によるＮＡＮＤゲー
トＧ３の出力信号Ｓ３の遅延時間ΔＳ３について詳述す
る。
トＧ３の出力信号Ｓ３の遅延時間ΔＳ３について詳述す
る。
【００３５】位相比較器の電源電圧ＶDDが第１の電源電
圧Ｖ１の場合、Ｌレベルの制御信号ＳＣを信号遅延部４
１に付与することにより反転制御信号バーＳＣを制御入
力部Ｃに受けるスイッチＳＷ１をオンさせ、制御信号Ｓ
Ｃを制御入力部Ｃに受けるＳＷ２及びＳＷ３をオフさせ
る。
圧Ｖ１の場合、Ｌレベルの制御信号ＳＣを信号遅延部４
１に付与することにより反転制御信号バーＳＣを制御入
力部Ｃに受けるスイッチＳＷ１をオンさせ、制御信号Ｓ
Ｃを制御入力部Ｃに受けるＳＷ２及びＳＷ３をオフさせ
る。
【００３６】その結果、ノードＮ１には、スイッチＳＷ
１の信号出力部Ｏから出力される信号、すなわち、イン
バータ回路ブロック１１の出力信号ＳＤ１が付与され
る。したがって、電源が第１の電源電圧Ｖ１の場合の出
力信号Ｓ３の遅延時間ΔＳ３(V1)は、 ΔＳ３(V1)＝ΔＴ１(V1)＝ΔＴＮ…(II) となる。
１の信号出力部Ｏから出力される信号、すなわち、イン
バータ回路ブロック１１の出力信号ＳＤ１が付与され
る。したがって、電源が第１の電源電圧Ｖ１の場合の出
力信号Ｓ３の遅延時間ΔＳ３(V1)は、 ΔＳ３(V1)＝ΔＴ１(V1)＝ΔＴＮ…(II) となる。
【００３７】一方、位相比較器の電源電圧ＶDDが第２の
電源電圧Ｖ２（＞Ｖ１）の場合、Ｈレベルの制御信号Ｓ
Ｃを信号遅延部４１に付与することにより、反転制御信
号バーＳＣを制御入力部Ｃに受けるスイッチＳＷ１をオ
フさせ、制御信号ＳＣを制御入力部Ｃに受けるＳＷ２及
びＳＷ３をオンさせる。
電源電圧Ｖ２（＞Ｖ１）の場合、Ｈレベルの制御信号Ｓ
Ｃを信号遅延部４１に付与することにより、反転制御信
号バーＳＣを制御入力部Ｃに受けるスイッチＳＷ１をオ
フさせ、制御信号ＳＣを制御入力部Ｃに受けるＳＷ２及
びＳＷ３をオンさせる。
【００３８】その結果、ノードＮ１には、スイッチＳＷ
３の信号出力部Ｏから出力される信号、すなわち、イン
バータ回路ブロック１２の出力信号ＳＤ２が付与され
る。この出力信号ＳＤ２は、出力信号Ｓ３がインバータ
回路ブロック１１、スイッチＳＷ２及びインバータ回路
ブロック１２を介して得られる信号であるため、電源が
第２の電源電圧Ｖ２の場合の出力信号Ｓ３の遅延時間Δ
Ｓ３(V2)は、 ΔＳ３(V2)＝ΔＴ１(V2)＋ΔＴ２(V2)…(III) となる。
３の信号出力部Ｏから出力される信号、すなわち、イン
バータ回路ブロック１２の出力信号ＳＤ２が付与され
る。この出力信号ＳＤ２は、出力信号Ｓ３がインバータ
回路ブロック１１、スイッチＳＷ２及びインバータ回路
ブロック１２を介して得られる信号であるため、電源が
第２の電源電圧Ｖ２の場合の出力信号Ｓ３の遅延時間Δ
Ｓ３(V2)は、 ΔＳ３(V2)＝ΔＴ１(V2)＋ΔＴ２(V2)…(III) となる。
【００３９】インバータ回路ブロック１１及び１２の電
源電圧Ｖ２時におけるそれぞれの遅延時間ΔＴ１(V2)及
びΔＴ２(V2)は、(I) 式を満足するため、 ΔＳ３(V2)＝ΔＴＮ…(IV) が成立する。
源電圧Ｖ２時におけるそれぞれの遅延時間ΔＴ１(V2)及
びΔＴ２(V2)は、(I) 式を満足するため、 ΔＳ３(V2)＝ΔＴＮ…(IV) が成立する。
【００４０】したがって、第１の実施例の位相比較器に
おいて、信号遅延部４１によるＮＡＮＤゲートＧ３の出
力信号Ｓ３がノードＮ１に現れるまでの遅延時間ΔＳ３
は、電源電圧ＶDDがＶ１であっても、Ｖ２であっても、
正規の遅延時間ΔＴＮに固定される。
おいて、信号遅延部４１によるＮＡＮＤゲートＧ３の出
力信号Ｓ３がノードＮ１に現れるまでの遅延時間ΔＳ３
は、電源電圧ＶDDがＶ１であっても、Ｖ２であっても、
正規の遅延時間ΔＴＮに固定される。
【００４１】図３は、この発明の第２の実施例である１
チップ化された位相比較器の構成を示す回路図である。
同図に示すように、第２の実施例の位相比較器は、位相
比較部３１と信号遅延部４２とから構成される。
チップ化された位相比較器の構成を示す回路図である。
同図に示すように、第２の実施例の位相比較器は、位相
比較部３１と信号遅延部４２とから構成される。
【００４２】第２の実施例の位相比較器は、電源電圧Ｖ
DDとして、ｐ種類の電源電圧Ｖ１，Ｖ２，…，Ｖｐ（Ｖ
１＜Ｖ２＜…＜Ｖｐ）に対応している。
DDとして、ｐ種類の電源電圧Ｖ１，Ｖ２，…，Ｖｐ（Ｖ
１＜Ｖ２＜…＜Ｖｐ）に対応している。
【００４３】信号遅延部４２は、１つの電圧比較器１３
と、ｐ個（ｐ≧３）のインバータ回路ブロックＩＢ１〜
ＩＢｐと、（２ｐ−１）個のスイッチＳＷ１〜ＳＷ（２
ｐ−１）とから構成される。
と、ｐ個（ｐ≧３）のインバータ回路ブロックＩＢ１〜
ＩＢｐと、（２ｐ−１）個のスイッチＳＷ１〜ＳＷ（２
ｐ−１）とから構成される。
【００４４】なお、インバータ回路ブロックＩＢ１〜Ｉ
Ｂｐは第１の実施例のインバータ回路ブロック（図２参
照）と同様、複数個のＣＭＯＳインバータを直列に接続
することにより構成される。
Ｂｐは第１の実施例のインバータ回路ブロック（図２参
照）と同様、複数個のＣＭＯＳインバータを直列に接続
することにより構成される。
【００４５】インバータ回路ブロックＩＢ１は、位相比
較部３１のＮＡＮＤゲートＧ３の出力信号Ｓ３を入力部
に受け、出力がスイッチＳＷ１及びＳＷ２それぞれの信
号入力部Ｉに接続される。そして、スイッチＳＷ１の信
号出力部Ｏが位相比較部３１のノードＮ１に接続され、
スイッチＳＷ２の信号出力部Ｏが、次段のインバータ回
路ブロックＩＢ２の入力に接続される。
較部３１のＮＡＮＤゲートＧ３の出力信号Ｓ３を入力部
に受け、出力がスイッチＳＷ１及びＳＷ２それぞれの信
号入力部Ｉに接続される。そして、スイッチＳＷ１の信
号出力部Ｏが位相比較部３１のノードＮ１に接続され、
スイッチＳＷ２の信号出力部Ｏが、次段のインバータ回
路ブロックＩＢ２の入力に接続される。
【００４６】インバータ回路ブロックＩＢ２の出力がス
イッチＳＷ３及びＳＷ４それぞれの信号入力部Ｉに接続
される。そして、スイッチＳＷ３の信号出力部Ｏが位相
比較部３１のノードＮ１に接続され、スイッチＳＷ４の
信号出力部Ｏが、次段のインバータ回路ブロックＩＢ３
（図示せず）の入力に接続される。
イッチＳＷ３及びＳＷ４それぞれの信号入力部Ｉに接続
される。そして、スイッチＳＷ３の信号出力部Ｏが位相
比較部３１のノードＮ１に接続され、スイッチＳＷ４の
信号出力部Ｏが、次段のインバータ回路ブロックＩＢ３
（図示せず）の入力に接続される。
【００４７】同様にして、インバータ回路ブロックＩＢ
ｋ（ｋ＝３〜（ｐー１））の出力がスイッチＳＷ（２ｋ
−１）及びＳＷ（２ｋ）それぞれの信号入力部Ｉに接続
される。そして、スイッチＳＷ（２ｋ−１）の信号出力
部Ｏが位相比較部３１のノードＮ１に接続され、スイッ
チＳＷ（２ｋ）の信号出力部Ｏが、次段のインバータ回
路ブロックＩＢ（ｋ＋１）の入力に接続される。
ｋ（ｋ＝３〜（ｐー１））の出力がスイッチＳＷ（２ｋ
−１）及びＳＷ（２ｋ）それぞれの信号入力部Ｉに接続
される。そして、スイッチＳＷ（２ｋ−１）の信号出力
部Ｏが位相比較部３１のノードＮ１に接続され、スイッ
チＳＷ（２ｋ）の信号出力部Ｏが、次段のインバータ回
路ブロックＩＢ（ｋ＋１）の入力に接続される。
【００４８】そして、インバータ回路ブロックＩＢｐの
出力がスイッチＳＷ（２ｐ−１）の入力部に接続され、
スイッチＳＷ（２ｐ−１）の信号出力部Ｏが位相比較部
３１のノードＮ１に接続される。なお、スイッチＳＷ１
〜ＳＷ（２ｐ−１）の内部構成は第１の実施例のスイッ
チＳＷ１〜ＳＷ３と同構成である。
出力がスイッチＳＷ（２ｐ−１）の入力部に接続され、
スイッチＳＷ（２ｐ−１）の信号出力部Ｏが位相比較部
３１のノードＮ１に接続される。なお、スイッチＳＷ１
〜ＳＷ（２ｐ−１）の内部構成は第１の実施例のスイッ
チＳＷ１〜ＳＷ３と同構成である。
【００４９】電圧比較器１３は、位相比較器用の電源電
圧ＶDD、接地レベル電圧及び外部電源電圧ＶＯを取り込
み、制御信号ＳＣ１〜ＳＣ（２ｐ−１）をそれぞれスイ
ッチＳＷ１〜ＳＷ（２ｐ−１）の信号制御部Ｃに付与す
る。
圧ＶDD、接地レベル電圧及び外部電源電圧ＶＯを取り込
み、制御信号ＳＣ１〜ＳＣ（２ｐ−１）をそれぞれスイ
ッチＳＷ１〜ＳＷ（２ｐ−１）の信号制御部Ｃに付与す
る。
【００５０】図４は、電圧比較器１３の一構成例を示す
回路図である。図４に示す電圧比較器は、図５に示すよ
うに、ｐ＝３の場合のインバータ回路ブロックＩＢ１〜
ＩＢ３と、スイッチＳＷ１〜ＳＷ５とから信号遅延部４
２が構成され、３種類Ｖ１〜Ｖ３の電源電圧に対応する
ときの電圧比較器を示している。
回路図である。図４に示す電圧比較器は、図５に示すよ
うに、ｐ＝３の場合のインバータ回路ブロックＩＢ１〜
ＩＢ３と、スイッチＳＷ１〜ＳＷ５とから信号遅延部４
２が構成され、３種類Ｖ１〜Ｖ３の電源電圧に対応する
ときの電圧比較器を示している。
【００５１】図４に示すように、電圧比較器は、２つの
コンパレータ２１，２２、４つの抵抗Ｒ１〜Ｒ４、２つ
のインバータ２３，２４及び１つのＡＮＤゲート２５か
ら構成される。
コンパレータ２１，２２、４つの抵抗Ｒ１〜Ｒ４、２つ
のインバータ２３，２４及び１つのＡＮＤゲート２５か
ら構成される。
【００５２】コンパレータ２１及び２２はそれぞれ基準
入力Ｒ及び比較入力ＩＮを有し、基準入力より得られる
電圧ＶＲと比較入力ＩＮより得られる電圧ＶＩＮとを比
較し、ＶＲ＞ＶＩＮのときＬレベルの信号を出力し、Ｖ
Ｒ＜ＶＩＮのときＨレベルの信号を出力する。
入力Ｒ及び比較入力ＩＮを有し、基準入力より得られる
電圧ＶＲと比較入力ＩＮより得られる電圧ＶＩＮとを比
較し、ＶＲ＞ＶＩＮのときＬレベルの信号を出力し、Ｖ
Ｒ＜ＶＩＮのときＨレベルの信号を出力する。
【００５３】コンパレータ２１の基準入力Ｒには、外部
電源電圧ＶＯが抵抗Ｒ１及びＲ２で分圧されて得られる
第１の比較電圧ＶＲ１が付与され、比較入力ＩＮには位
相比較器の動作用の電源電圧ＶDDが接続される。一方、
コンパレータ２２の基準入力Ｒには、外部電源電圧ＶＯ
が抵抗Ｒ３及びＲ４で分圧されて得られる第２の比較電
圧ＶＲ２と付与され、比較入力ＩＮには電源電圧ＶDDが
接続される。なお、抵抗Ｒ１〜Ｒ４それぞれの抵抗値
は、第１の比較電圧ＶＲ１と第２の比較電圧ＶＲ２との
大小関係が、ＶＲ１＜ＶＲ２となるように設定され、か
つ３種類の電源電圧Ｖ１〜Ｖ３との大小関係はＶ１＜Ｖ
Ｒ１＜Ｖ２＜ＶＲ２＜Ｖ３となるように設定される。
電源電圧ＶＯが抵抗Ｒ１及びＲ２で分圧されて得られる
第１の比較電圧ＶＲ１が付与され、比較入力ＩＮには位
相比較器の動作用の電源電圧ＶDDが接続される。一方、
コンパレータ２２の基準入力Ｒには、外部電源電圧ＶＯ
が抵抗Ｒ３及びＲ４で分圧されて得られる第２の比較電
圧ＶＲ２と付与され、比較入力ＩＮには電源電圧ＶDDが
接続される。なお、抵抗Ｒ１〜Ｒ４それぞれの抵抗値
は、第１の比較電圧ＶＲ１と第２の比較電圧ＶＲ２との
大小関係が、ＶＲ１＜ＶＲ２となるように設定され、か
つ３種類の電源電圧Ｖ１〜Ｖ３との大小関係はＶ１＜Ｖ
Ｒ１＜Ｖ２＜ＶＲ２＜Ｖ３となるように設定される。
【００５４】コンパレータ２１の出力がそのまま第２の
制御信号ＳＣ２として出力されるとともに、インバータ
２３の入力に出力され、さらに、ＡＮＤゲート２５の一
方入力に出力される。また、コンパレータ２２のの出力
がそのまま第４及び第５の制御信号ＳＣ４及びＳＣ５と
して出力されるとともに、インバータ２４の入力に出力
される。インバータ２３の出力は制御信号ＳＣ１として
出力され、インバータ２４の出力はＡＮＤゲート２５の
他方入力に出力される。そして、ＡＮＤゲート２５の出
力が制御信号ＳＣ３として出力される。
制御信号ＳＣ２として出力されるとともに、インバータ
２３の入力に出力され、さらに、ＡＮＤゲート２５の一
方入力に出力される。また、コンパレータ２２のの出力
がそのまま第４及び第５の制御信号ＳＣ４及びＳＣ５と
して出力されるとともに、インバータ２４の入力に出力
される。インバータ２３の出力は制御信号ＳＣ１として
出力され、インバータ２４の出力はＡＮＤゲート２５の
他方入力に出力される。そして、ＡＮＤゲート２５の出
力が制御信号ＳＣ３として出力される。
【００５５】このような構成において、電源電圧ＶDDが
Ｖ１（＜ＶＲ１）の場合、コンパレータ２１及び２２の
出力は共にＬレベルとなるため、制御信号ＳＣ１〜ＳＣ
５のそれぞれの出力はＨ，Ｌ，Ｌ，Ｌ，Ｌとなり、図５
において、スイッチＳＷ１のみオンさせ、他のスイッチ
ＳＷ２〜ＳＷ５をオフさせる。
Ｖ１（＜ＶＲ１）の場合、コンパレータ２１及び２２の
出力は共にＬレベルとなるため、制御信号ＳＣ１〜ＳＣ
５のそれぞれの出力はＨ，Ｌ，Ｌ，Ｌ，Ｌとなり、図５
において、スイッチＳＷ１のみオンさせ、他のスイッチ
ＳＷ２〜ＳＷ５をオフさせる。
【００５６】また、電源電圧ＶDDがＶ２（ＶＲ１＜Ｖ２
＜ＶＲ２）の場合、コンパレータ２１の出力はＨレベ
ル、コンパレータ２２の出力がＬレベルとなるため、制
御信号ＳＣ１〜ＳＣ５のそれぞれの出力はＬ，Ｈ，Ｈ，
Ｌ，Ｌとなり、図５において、スイッチＳＷ２及びＳＷ
３のみオンさせ、他のスイッチＳＷ１，ＳＷ４及びＳＷ
５をオフさせるそして、電源電圧ＶDDがＶ３（＞ＶＲ
２）の場合、コンパレータ２１及び２２の出力がＨレベ
ルとなるため、制御信号ＳＣ１〜ＳＣ５はＬ，Ｈ，Ｌ，
Ｈ，Ｈとなり、図５において、スイッチＳＷ２，ＳＷ４
及びＳＷ５がオンし、スイッチＳＷ１，ＳＷ３がオフす
る。
＜ＶＲ２）の場合、コンパレータ２１の出力はＨレベ
ル、コンパレータ２２の出力がＬレベルとなるため、制
御信号ＳＣ１〜ＳＣ５のそれぞれの出力はＬ，Ｈ，Ｈ，
Ｌ，Ｌとなり、図５において、スイッチＳＷ２及びＳＷ
３のみオンさせ、他のスイッチＳＷ１，ＳＷ４及びＳＷ
５をオフさせるそして、電源電圧ＶDDがＶ３（＞ＶＲ
２）の場合、コンパレータ２１及び２２の出力がＨレベ
ルとなるため、制御信号ＳＣ１〜ＳＣ５はＬ，Ｈ，Ｌ，
Ｈ，Ｈとなり、図５において、スイッチＳＷ２，ＳＷ４
及びＳＷ５がオンし、スイッチＳＷ１，ＳＷ３がオフす
る。
【００５７】このように、電圧比較器１３は電源電圧Ｖ
DD及び外部電源電圧ＶＯを取り込み、電源電圧ＶDDの電
圧Ｖ１〜Ｖｐに基づき、制御信号ＳＣ１，ＳＣ３，…Ｓ
Ｃ（２ｐ−１）のうち、１つの制御信号ＳＣｑ（ｑは２
ｐ以下の奇数のいずれか）のみをＨレベル、他の制御信
号をＬレベルに設定するとともに、制御信号ＳＣ２，Ｓ
Ｃ４，ＳＣ（２ｐ−２）のうち、添え字NO. がｑより小
さいすべての制御信号をＨレベルに設定し、添え字NO.
がｑより大きいすべての制御信号をＬレベルに設定す
る。
DD及び外部電源電圧ＶＯを取り込み、電源電圧ＶDDの電
圧Ｖ１〜Ｖｐに基づき、制御信号ＳＣ１，ＳＣ３，…Ｓ
Ｃ（２ｐ−１）のうち、１つの制御信号ＳＣｑ（ｑは２
ｐ以下の奇数のいずれか）のみをＨレベル、他の制御信
号をＬレベルに設定するとともに、制御信号ＳＣ２，Ｓ
Ｃ４，ＳＣ（２ｐ−２）のうち、添え字NO. がｑより小
さいすべての制御信号をＨレベルに設定し、添え字NO.
がｑより大きいすべての制御信号をＬレベルに設定す
る。
【００５８】すなわち、電圧比較器１３は、電源電圧Ｖ
ｉ（ｉ＝１〜ｐ）に応じて、制御信号ＳＣ（２ｉ−１）
をＨレベル、制御信号ＳＣ２，ＳＣ４，…，ＳＣ（２ｉ
−２）をＨレベル、他の制御信号をＬレベルに設定す
る。
ｉ（ｉ＝１〜ｐ）に応じて、制御信号ＳＣ（２ｉ−１）
をＨレベル、制御信号ＳＣ２，ＳＣ４，…，ＳＣ（２ｉ
−２）をＨレベル、他の制御信号をＬレベルに設定す
る。
【００５９】そして、電源電圧ＶDDがＶ１の場合におけ
るインバータ回路ブロックＩＢ１の遅延時間ΔＴ１(V1)
が、ＮＡＮＤゲートＧ３の出力信号Ｓ３の正規の遅延時
間ΔＴＮに設定される。
るインバータ回路ブロックＩＢ１の遅延時間ΔＴ１(V1)
が、ＮＡＮＤゲートＧ３の出力信号Ｓ３の正規の遅延時
間ΔＴＮに設定される。
【００６０】そして、電源電圧ＶDDがＶ２の場合におけ
るインバータ回路ブロックＩＢ２の遅延時間ΔＴ２(V2)
が、 ΔＴ２(V2)＝ΔＴＮ−ΔＴ１(V2)…(V) を満足するように設定される。
るインバータ回路ブロックＩＢ２の遅延時間ΔＴ２(V2)
が、 ΔＴ２(V2)＝ΔＴＮ−ΔＴ１(V2)…(V) を満足するように設定される。
【００６１】同様に、電源電圧ＶDDがＶｊ（ｐ≧ｊ≧
３）の場合におけるインバータ回路ブロックＩＢｊの遅
延時間ΔＴｊ(Vj)が、 ΔＴｊ(Vj)＝ΔＴＮ −ΔＴ（Ｊ−１）(Vj) −ΔＴ（Ｊ−２）(Vj) … −ΔＴ２(Vj) −ΔＴ１(Vj)…(VI) を満足するように設定される。
３）の場合におけるインバータ回路ブロックＩＢｊの遅
延時間ΔＴｊ(Vj)が、 ΔＴｊ(Vj)＝ΔＴＮ −ΔＴ（Ｊ−１）(Vj) −ΔＴ（Ｊ−２）(Vj) … −ΔＴ２(Vj) −ΔＴ１(Vj)…(VI) を満足するように設定される。
【００６２】このような構成の信号遅延部４２は、位相
比較部３１のＮＡＮＤゲートＧ３の出力信号Ｓ３を、イ
ンバータ回路ブロックＩＢ１の入力として取り込み、正
規の遅延時間ΔＴＮ遅延させて、スイッチＳＷ１，ＳＷ
３，…及びＳＷ（２ｐ−１）のうち、制御信号ＳＣ１，
ＳＣ３，…及びＳＣ（２ｐ−１）で選択される、１つの
オン状態のスイッチＳＷの信号出力部Ｏから出力される
信号として、ノードＮ１に出力する。
比較部３１のＮＡＮＤゲートＧ３の出力信号Ｓ３を、イ
ンバータ回路ブロックＩＢ１の入力として取り込み、正
規の遅延時間ΔＴＮ遅延させて、スイッチＳＷ１，ＳＷ
３，…及びＳＷ（２ｐ−１）のうち、制御信号ＳＣ１，
ＳＣ３，…及びＳＣ（２ｐ−１）で選択される、１つの
オン状態のスイッチＳＷの信号出力部Ｏから出力される
信号として、ノードＮ１に出力する。
【００６３】以下、信号遅延部４２によるＮＡＮＤゲー
トＧ３の出力信号Ｓ３の遅延時間ΔＳ３について詳述す
る。
トＧ３の出力信号Ｓ３の遅延時間ΔＳ３について詳述す
る。
【００６４】位相比較器の電源電圧ＶDDが第１の電源電
圧Ｖ１の場合、電圧比較部１３は、制御信号ＳＣ１をＨ
レベル、他の制御信号ＳＣ２〜ＳＣ（２ｐ−１）をＬレ
ベルに設定し、スイッチＳＷ１をオンさせ、他のスイッ
チＳＷ２〜ＳＷ（２ｐ−１）をオフさせる。
圧Ｖ１の場合、電圧比較部１３は、制御信号ＳＣ１をＨ
レベル、他の制御信号ＳＣ２〜ＳＣ（２ｐ−１）をＬレ
ベルに設定し、スイッチＳＷ１をオンさせ、他のスイッ
チＳＷ２〜ＳＷ（２ｐ−１）をオフさせる。
【００６５】その結果、ノードＮ１には、スイッチＳＷ
１の信号出力部Ｏから出力される信号、すなわち、イン
バータ回路ブロックＩＢ１の出力信号が付与される。し
たがって、電源電圧ＶDDが第１の電源電圧Ｖ１の場合の
出力信号Ｓ３の遅延時間ΔＳ３(V1)は、 ΔＳ３(V1)＝ΔＴ１(V1)＝ΔＴＮ…(VII) となる。
１の信号出力部Ｏから出力される信号、すなわち、イン
バータ回路ブロックＩＢ１の出力信号が付与される。し
たがって、電源電圧ＶDDが第１の電源電圧Ｖ１の場合の
出力信号Ｓ３の遅延時間ΔＳ３(V1)は、 ΔＳ３(V1)＝ΔＴ１(V1)＝ΔＴＮ…(VII) となる。
【００６６】また、第２の実施例の位相比較器の電源電
圧ＶDDが第２の電源電圧Ｖ２（＞Ｖ１）の場合、制御信
号ＳＣ３及びＳＣ２をＨレベルに、制御信号ＳＣ１，Ｓ
Ｃ４〜ＳＣ（２ｐ−１）をＬレベルに設定し、スイッチ
ＳＷ３及びＳＷ２をオンさせ、他のスイッチＳＷ１，Ｓ
Ｗ４〜ＳＷ（２ｐ−１）をオフさせる。
圧ＶDDが第２の電源電圧Ｖ２（＞Ｖ１）の場合、制御信
号ＳＣ３及びＳＣ２をＨレベルに、制御信号ＳＣ１，Ｓ
Ｃ４〜ＳＣ（２ｐ−１）をＬレベルに設定し、スイッチ
ＳＷ３及びＳＷ２をオンさせ、他のスイッチＳＷ１，Ｓ
Ｗ４〜ＳＷ（２ｐ−１）をオフさせる。
【００６７】その結果、ノードＮ１には、スイッチＳＷ
３の信号出力部Ｏから出力される信号、すなわち、イン
バータ回路ブロックＩＢ２の出力信号が付与される。こ
の出力信号は、ＮＡＮＤゲートＧ３の出力信号Ｓ３がイ
ンバータ回路ブロックＩＢ１，スイッチＳＷ２及びイン
バータ回路ブロックＩＢ２を介して得られる信号である
ため、電源電圧ＶDDが第２の電源電圧Ｖ２の場合の出力
信号Ｓ３の遅延時間ΔＳ３(V2)は、 ΔＳ３(V2)＝ΔＴ１(V2)＋ΔＴ２(V2)…(VIII) となる。
３の信号出力部Ｏから出力される信号、すなわち、イン
バータ回路ブロックＩＢ２の出力信号が付与される。こ
の出力信号は、ＮＡＮＤゲートＧ３の出力信号Ｓ３がイ
ンバータ回路ブロックＩＢ１，スイッチＳＷ２及びイン
バータ回路ブロックＩＢ２を介して得られる信号である
ため、電源電圧ＶDDが第２の電源電圧Ｖ２の場合の出力
信号Ｓ３の遅延時間ΔＳ３(V2)は、 ΔＳ３(V2)＝ΔＴ１(V2)＋ΔＴ２(V2)…(VIII) となる。
【００６８】インバータ回路ブロックＩＢ１及びＩＢ２
の電源電圧Ｖ２時におけるそれぞれの遅延時間ΔＴ１(V
2)及びΔＴ２(V2)は、(V) 式を満足するため、 ΔＳ３(V2)＝ΔＴＮ…(IX) が成立する。
の電源電圧Ｖ２時におけるそれぞれの遅延時間ΔＴ１(V
2)及びΔＴ２(V2)は、(V) 式を満足するため、 ΔＳ３(V2)＝ΔＴＮ…(IX) が成立する。
【００６９】同様に、第２の実施例の位相比較器の電源
電圧ＶDDが第ｊの電源電圧Ｖｊ（ｐ≧ｊ≧３）の場合、
制御信号ＳＣ（２ｊ−１）と比較信号、ＳＣ２，ＳＣ
４，…ＳＣ（２ｊ−２）をＨレベルに、その他の制御信
号ＳＣをＬレベルに設定し、スイッチＳＷ（２ｊ−１）
及びスイッチＳＷ２，ＳＷ４，…ＳＷ（２ｊ−２）をオ
ンさせ、他のスイッチＳＷをオフさせる。
電圧ＶDDが第ｊの電源電圧Ｖｊ（ｐ≧ｊ≧３）の場合、
制御信号ＳＣ（２ｊ−１）と比較信号、ＳＣ２，ＳＣ
４，…ＳＣ（２ｊ−２）をＨレベルに、その他の制御信
号ＳＣをＬレベルに設定し、スイッチＳＷ（２ｊ−１）
及びスイッチＳＷ２，ＳＷ４，…ＳＷ（２ｊ−２）をオ
ンさせ、他のスイッチＳＷをオフさせる。
【００７０】その結果、ノードＮ１には、スイッチＳＷ
（２ｊ−１）の信号出力部Ｏから出力される信号、すな
わち、インバータ回路ブロックＩＢｊの出力信号が付与
される。この出力信号は、ＮＡＮＤゲートＧ３の出力信
号Ｓ３がインバータ回路ブロックＩＢ１，スイッチＳＷ
２，インバータ回路ブロックＩＢ２，スイッチＳＷ４，
…，スイッチＳＷ（２ｊ−２）及びインバータ回路ブロ
ックＩＢｊを介して得られる信号であるため、電源電圧
ＶDDが第ｊの電源電圧Ｖｊの場合の出力信号Ｓ３の遅延
時間ΔＳ３(Vj)は、 ΔＳ３(Vj)＝ΔＴ１(Vj) ＋ΔＴ２(Vj) … ＋ΔＴ（ｊー１）(Vj) ＋ΔＴｊ(Vj)…(X) となる。
（２ｊ−１）の信号出力部Ｏから出力される信号、すな
わち、インバータ回路ブロックＩＢｊの出力信号が付与
される。この出力信号は、ＮＡＮＤゲートＧ３の出力信
号Ｓ３がインバータ回路ブロックＩＢ１，スイッチＳＷ
２，インバータ回路ブロックＩＢ２，スイッチＳＷ４，
…，スイッチＳＷ（２ｊ−２）及びインバータ回路ブロ
ックＩＢｊを介して得られる信号であるため、電源電圧
ＶDDが第ｊの電源電圧Ｖｊの場合の出力信号Ｓ３の遅延
時間ΔＳ３(Vj)は、 ΔＳ３(Vj)＝ΔＴ１(Vj) ＋ΔＴ２(Vj) … ＋ΔＴ（ｊー１）(Vj) ＋ΔＴｊ(Vj)…(X) となる。
【００７１】インバータ回路ブロックＩＢ１〜ＩＢｊの
電源電圧Ｖｊ時におけるそれぞれの遅延時間ΔＴ１(Vj)
〜ΔＴｊ(Vj)は、(VI)式を満足するため、 ΔＳ３(Vj)＝ΔＴＮ…(XI) が成立する。
電源電圧Ｖｊ時におけるそれぞれの遅延時間ΔＴ１(Vj)
〜ΔＴｊ(Vj)は、(VI)式を満足するため、 ΔＳ３(Vj)＝ΔＴＮ…(XI) が成立する。
【００７２】したがって、第２の実施例の位相比較器に
おいて、信号遅延部４２によるＮＡＮＤゲートＧ３の出
力信号Ｓ３がノードＮ１に現れるまでの遅延時間ΔＳ３
は、電源電圧ＶDDがＶ１〜Ｖｐのいずれに変化しても、
正規の遅延時間ΔＴＮに固定される。
おいて、信号遅延部４２によるＮＡＮＤゲートＧ３の出
力信号Ｓ３がノードＮ１に現れるまでの遅延時間ΔＳ３
は、電源電圧ＶDDがＶ１〜Ｖｐのいずれに変化しても、
正規の遅延時間ΔＴＮに固定される。
【００７３】図６はこの発明の第３の実施例である１チ
ップ化された位相比較器の構成を示す回路図である。同
図に示すように、第３の実施例の位相比較器は、位相比
較部３１と信号遅延部４３とから構成される。
ップ化された位相比較器の構成を示す回路図である。同
図に示すように、第３の実施例の位相比較器は、位相比
較部３１と信号遅延部４３とから構成される。
【００７４】位相比較部３１は第１の実施例と同様であ
るため、その構成の説明を省略する。一方、信号遅延部
４３は、定電圧回路１４とインバータ回路ブロック１３
とから構成される。
るため、その構成の説明を省略する。一方、信号遅延部
４３は、定電圧回路１４とインバータ回路ブロック１３
とから構成される。
【００７５】定電圧回路１４は電源電圧ＶDD及び接地レ
ベルに接続され、固定電圧ＶＦを出力する。この固定電
圧ＶＦは電源電圧ＶDDの電圧が変動しても、常に一定レ
ベルが保つように構成される。
ベルに接続され、固定電圧ＶＦを出力する。この固定電
圧ＶＦは電源電圧ＶDDの電圧が変動しても、常に一定レ
ベルが保つように構成される。
【００７６】インバータ回路ブロック１３は、２ｋ個の
ＣＭＯＳインバータ２０を直列に接続することにより構
成される。各ＣＭＯＳインバータ２０は、ソースが固定
電圧ＶＦに接続されたＰＭＯＳトランジスタＱＰのドレ
インと、ソースが接地されたＮＭＯＳトランジスタＱＮ
のドレインとを接続し、ＰＭＯＳトランジスタＱＰ及び
ＮＭＯＳトランジスタＱＮのゲートを共通接続すること
により、ＰＭＯＳトランジスタＱＰ及びＮＭＯＳトラン
ジスタＱＮのゲートに印加される信号を入力信号とし、
ＰＭＯＳトランジスタＱＰ及びＮＭＯＳトランジスタＱ
Ｎのドレインより得られる信号を出力信号としている。
ＣＭＯＳインバータ２０を直列に接続することにより構
成される。各ＣＭＯＳインバータ２０は、ソースが固定
電圧ＶＦに接続されたＰＭＯＳトランジスタＱＰのドレ
インと、ソースが接地されたＮＭＯＳトランジスタＱＮ
のドレインとを接続し、ＰＭＯＳトランジスタＱＰ及び
ＮＭＯＳトランジスタＱＮのゲートを共通接続すること
により、ＰＭＯＳトランジスタＱＰ及びＮＭＯＳトラン
ジスタＱＮのゲートに印加される信号を入力信号とし、
ＰＭＯＳトランジスタＱＰ及びＮＭＯＳトランジスタＱ
Ｎのドレインより得られる信号を出力信号としている。
【００７７】そして、初段のＣＭＯＳインバータ２０の
入力部にＮＡＮＤゲートＧ３の出力信号Ｓ３を取り込む
と、信号Ｓ３を２ｋ個のインバータ２０を伝播する信号
遅延時間ΔＴ１３遅延させて、最終段のインバータ２０
の出力部から、遅延信号Ｓ１３として、位相比較部３１
のノードＮ１に出力する。この遅延時間ΔＴ１３は正規
の遅延時間ΔＴＮに設定される。
入力部にＮＡＮＤゲートＧ３の出力信号Ｓ３を取り込む
と、信号Ｓ３を２ｋ個のインバータ２０を伝播する信号
遅延時間ΔＴ１３遅延させて、最終段のインバータ２０
の出力部から、遅延信号Ｓ１３として、位相比較部３１
のノードＮ１に出力する。この遅延時間ΔＴ１３は正規
の遅延時間ΔＴＮに設定される。
【００７８】このように、第３の実施例の位相比較器
は、インバータ回路ブロック１３のＨレベルを規定する
電圧は固定電圧ＶＦであり、Ｌレベルを規定する電圧は
接地レベルであるため、複数種の電源電圧ＶDDを受けて
も、Ｈレベル及びＬレベルを規定する電圧に変化は生じ
ないため、インバータ回路ブロック１３による信号遅延
時間ΔＴ１３は常に一定に正規の遅延時間ΔＴＮにする
ことができる。
は、インバータ回路ブロック１３のＨレベルを規定する
電圧は固定電圧ＶＦであり、Ｌレベルを規定する電圧は
接地レベルであるため、複数種の電源電圧ＶDDを受けて
も、Ｈレベル及びＬレベルを規定する電圧に変化は生じ
ないため、インバータ回路ブロック１３による信号遅延
時間ΔＴ１３は常に一定に正規の遅延時間ΔＴＮにする
ことができる。
【００７９】なお、第１〜第３の実施例では、位相比較
器を例に挙げたが、これに限定されず、複数種の電源電
圧に対応して、かつ正確な内部信号の遅延を行う半導体
集積回路すべてにこの発明を適用することができる。
器を例に挙げたが、これに限定されず、複数種の電源電
圧に対応して、かつ正確な内部信号の遅延を行う半導体
集積回路すべてにこの発明を適用することができる。
【００８０】
【発明の効果】以上説明したように、この発明の請求項
１記載の半導体集積回路の遅延経路合成手段は、電源電
圧の電圧レベルに基づき、複数の信号遅延手段のうち、
１つ以上の信号遅延手段の入出力を組み合わせて、信号
遅延時間が常に一定になるように合成遅延経路を合成す
ることにより、電源電圧の電圧レベルの変動により個々
の信号遅延手段による遅延時間は変動に関わらず、合成
遅延経路におる信号遅延時間を一定にするため、１チッ
プで複数の電源仕様に対応し、かつ正確な信号遅延時間
で信号を遅延させることができる。
１記載の半導体集積回路の遅延経路合成手段は、電源電
圧の電圧レベルに基づき、複数の信号遅延手段のうち、
１つ以上の信号遅延手段の入出力を組み合わせて、信号
遅延時間が常に一定になるように合成遅延経路を合成す
ることにより、電源電圧の電圧レベルの変動により個々
の信号遅延手段による遅延時間は変動に関わらず、合成
遅延経路におる信号遅延時間を一定にするため、１チッ
プで複数の電源仕様に対応し、かつ正確な信号遅延時間
で信号を遅延させることができる。
【００８１】この発明の請求項２記載の半導体集積回路
の信号遅延手段は、固定電圧付与手段より付与される固
定電圧によりＨレベルを規定し、前記接地レベル電圧に
よりＬレベルを規定したインバータを複数個直列に接続
することにより構成され、入力信号を所定時間遅延させ
て出力信号を出力するため、半導体集積回路の電源電圧
が変動しても、インバータのＨ，Ｌレベルを規定する電
圧は常に固定されている。
の信号遅延手段は、固定電圧付与手段より付与される固
定電圧によりＨレベルを規定し、前記接地レベル電圧に
よりＬレベルを規定したインバータを複数個直列に接続
することにより構成され、入力信号を所定時間遅延させ
て出力信号を出力するため、半導体集積回路の電源電圧
が変動しても、インバータのＨ，Ｌレベルを規定する電
圧は常に固定されている。
【００８２】その結果、信号遅延手段による遅延時間
は、使用する電源電圧の関わらず、常に一定レベルを保
つことができる。
は、使用する電源電圧の関わらず、常に一定レベルを保
つことができる。
【図１】この発明の第１の実施例である位相比較器の構
成を示す回路図である。
成を示す回路図である。
【図２】第１の実施例のインバータ回路ブロックの内部
構成を示す回路図である。
構成を示す回路図である。
【図３】この発明の第２の実施例である位相比較器の構
成を示す回路図である。
成を示す回路図である。
【図４】第２の実施例の電圧比較器の一構成例を示す回
路図である。
路図である。
【図５】第２の実施例の信号遅延部の一構成例を示す説
明図である。
明図である。
【図６】この発明の第３の実施例である位相比較器の構
成を示す回路図である。
成を示す回路図である。
【図７】従来の位相比較器の構成を示す回路図である。
【図８】従来の位相比較器の動作を示す波形図である。
１１ インバータ回路ブロック １２ インバータ回路ブロック １３ インバータ回路ブロック １４ 定電圧回路 ３１ 位相比較部 ４１ 信号遅延部 ４２ 信号遅延部 ４３ 信号遅延部 ＩＢ１〜ＩＢｐ インバータ回路ブロック ＳＷ１〜ＳＷ（２ｐ−１） スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】同図に示すように、この位相比較器は、位
相比較部３０とインバータ回路ブロック４０とから構成
される。インバータ回路ブロック４０は、電源電圧ＶDD
及び接地レベルに接続され、図示しない複数個（偶数）
のＣＭＯＳインバータの直列接続で構成される遅延回路
である。インバータ回路ブロック４０はＮＡＮＤゲート
Ｇ３の出力信号Ｓ３を時間ＴＡ遅延させて遅延信号Ｓ
３′を位相比較部３０のノードＮ１に出力する。
相比較部３０とインバータ回路ブロック４０とから構成
される。インバータ回路ブロック４０は、電源電圧ＶDD
及び接地レベルに接続され、図示しない複数個（偶数）
のＣＭＯＳインバータの直列接続で構成される遅延回路
である。インバータ回路ブロック４０はＮＡＮＤゲート
Ｇ３の出力信号Ｓ３を時間ＴＡ遅延させて遅延信号Ｓ
３′を位相比較部３０のノードＮ１に出力する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【発明が解決しようとする課題】従来の位相比較器は以
上のように構成されており、インバータ回路ブロック４
０により、位相比較部３０の信号Ｓ３を遅延時間ＴＡ遅
延させることにより、望ましい位相比較出力信号Ｑ１及
びＱ２を出力していた。
上のように構成されており、インバータ回路ブロック４
０により、位相比較部３０の信号Ｓ３を遅延時間ＴＡ遅
延させることにより、望ましい位相比較出力信号Ｑ１及
びＱ２を出力していた。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】したがって、正確な遅延時間ＴＡを維持す
るためには、ある限られた範囲の電源電圧にしか対応す
ることができないという問題点があった。
るためには、ある限られた範囲の電源電圧にしか対応す
ることができないという問題点があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】インバータ回路ブロック１２の出力信号Ｓ
Ｄ２はスイッチＳＷ３の信号入力部Ｉに付与される。ス
イッチＳＷ３は、信号制御部Ｃに制御信号ＳＣを受け、
信号出力部Ｏが位相比較器３１のノードＮ１に接続され
る。
Ｄ２はスイッチＳＷ３の信号入力部Ｉに付与される。ス
イッチＳＷ３は、信号制御部Ｃに制御信号ＳＣを受け、
信号出力部Ｏが位相比較器３１のノードＮ１に接続され
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】位相比較器の電源電圧ＶDDが第１の電源電
圧Ｖ１の場合、Ｌレベルの制御信号ＳＣを信号遅延部４
１に付与することにより反転制御信号バーＳＣを信号制
御部Ｃに受けるスイッチＳＷ１をオンさせ、制御信号Ｓ
Ｃを信号制御部Ｃに受けるＳＷ２及びＳＷ３をオフさせ
る。
圧Ｖ１の場合、Ｌレベルの制御信号ＳＣを信号遅延部４
１に付与することにより反転制御信号バーＳＣを信号制
御部Ｃに受けるスイッチＳＷ１をオンさせ、制御信号Ｓ
Ｃを信号制御部Ｃに受けるＳＷ２及びＳＷ３をオフさせ
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】一方、位相比較器の電源電圧ＶDDが第２の
電源電圧Ｖ２（＞Ｖ１）の場合、Ｈレベルの制御信号Ｓ
Ｃを信号遅延部４１に付与することにより、反転制御信
号バーＳＣを信号制御部Ｃに受けるスイッチＳＷ１をオ
フさせ、制御信号ＳＣを信号制御部Ｃに受けるＳＷ２及
びＳＷ３をオンさせる。
電源電圧Ｖ２（＞Ｖ１）の場合、Ｈレベルの制御信号Ｓ
Ｃを信号遅延部４１に付与することにより、反転制御信
号バーＳＣを信号制御部Ｃに受けるスイッチＳＷ１をオ
フさせ、制御信号ＳＣを信号制御部Ｃに受けるＳＷ２及
びＳＷ３をオンさせる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】このように、電圧比較器１３は電源電圧Ｖ
DD及び外部電源電圧ＶＯを取り込み、電源電圧ＶDDの電
圧Ｖ１〜Ｖｐに基づき、制御信号ＳＣ１，ＳＣ３，…Ｓ
Ｃ（２ｐ−１）のうち、１つの制御信号ＳＣｑ（ｑは２
ｐ以下の奇数のいずれか）のみをＨレベル、他の制御信
号をＬレベルに設定するとともに、制御信号ＳＣ２，Ｓ
Ｃ４，…ＳＣ（２ｐ−２）のうち、添え字NO. がｑより
小さいすべての制御信号をＨレベルに設定し、添え字N
O. がｑより大きいすべての制御信号をＬレベルに設定
する。
DD及び外部電源電圧ＶＯを取り込み、電源電圧ＶDDの電
圧Ｖ１〜Ｖｐに基づき、制御信号ＳＣ１，ＳＣ３，…Ｓ
Ｃ（２ｐ−１）のうち、１つの制御信号ＳＣｑ（ｑは２
ｐ以下の奇数のいずれか）のみをＨレベル、他の制御信
号をＬレベルに設定するとともに、制御信号ＳＣ２，Ｓ
Ｃ４，…ＳＣ（２ｐ−２）のうち、添え字NO. がｑより
小さいすべての制御信号をＨレベルに設定し、添え字N
O. がｑより大きいすべての制御信号をＬレベルに設定
する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】同様に、電源電圧ＶDDがＶｊ（ｐ≧ｊ≧
３）の場合におけるインバータ回路ブロックＩＢｊの遅
延時間ΔＴｊ(Vj)が、 ΔＴｊ(Vj)＝ΔＴＮ −ΔＴ（ｊ−１）(Vj) −ΔＴ（ｊ−２）(Vj) … −ΔＴ２(Vj) −ΔＴ１(Vj)…(VI) を満足するように設定される。
３）の場合におけるインバータ回路ブロックＩＢｊの遅
延時間ΔＴｊ(Vj)が、 ΔＴｊ(Vj)＝ΔＴＮ −ΔＴ（ｊ−１）(Vj) −ΔＴ（ｊ−２）(Vj) … −ΔＴ２(Vj) −ΔＴ１(Vj)…(VI) を満足するように設定される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】同様に、第２の実施例の位相比較器の電源
電圧ＶDDが第ｊの電源電圧Ｖｊ（ｐ≧ｊ≧３）の場合、
制御信号ＳＣ（２ｊ−１）と制御信号ＳＣ２，ＳＣ４，
…ＳＣ（２ｊ−２）をＨレベルに、その他の制御信号Ｓ
ＣをＬレベルに設定し、スイッチＳＷ（２ｊ−１）及び
スイッチＳＷ２，ＳＷ４，…ＳＷ（２ｊ−２）をオンさ
せ、他のスイッチＳＷをオフさせる。
電圧ＶDDが第ｊの電源電圧Ｖｊ（ｐ≧ｊ≧３）の場合、
制御信号ＳＣ（２ｊ−１）と制御信号ＳＣ２，ＳＣ４，
…ＳＣ（２ｊ−２）をＨレベルに、その他の制御信号Ｓ
ＣをＬレベルに設定し、スイッチＳＷ（２ｊ−１）及び
スイッチＳＷ２，ＳＷ４，…ＳＷ（２ｊ−２）をオンさ
せ、他のスイッチＳＷをオフさせる。
Claims (2)
- 【請求項１】 複数種の電圧レベルの電源電圧を付与す
る電源電圧付与手段と、 固定電位である接地レベル電圧を付与する接地レベル電
圧付与手段と、 各々が、前記電源電圧によりＨレベルを規定し、前記接
地レベル電圧によりＬレベルを規定したインバータを複
数個直列に接続することにより構成され、入力信号を所
定時間遅延させて出力信号を出力する複数の信号遅延手
段と、 前記電源電圧の電圧レベルに基づき、前記複数の信号遅
延手段のうち、１つ以上の信号遅延手段の入出力を組み
合わせて、信号遅延時間が常に一定になるように合成遅
延経路を合成する遅延経路合成手段とを備えた半導体集
積回路。 - 【請求項２】 所定電圧レベルの固定電圧を付与する固
定電圧付与手段と、 接地レベル電圧を付与する接地レベル電圧付与手段と、 前記固定電圧によりＨレベルを規定し、前記接地レベル
電圧によりＬレベルを規定したインバータを複数個直列
に接続することにより構成され、入力信号を所定時間遅
延させて出力信号を出力する信号遅延手段とを備えた半
導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174283A JPH0621788A (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
| US08/079,758 US5448195A (en) | 1992-07-01 | 1993-06-22 | Semiconductor integrated delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174283A JPH0621788A (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621788A true JPH0621788A (ja) | 1994-01-28 |
Family
ID=15975963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4174283A Pending JPH0621788A (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5448195A (ja) |
| JP (1) | JPH0621788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8435428B2 (en) | 2007-02-21 | 2013-05-07 | Air Liquide Electronics U.S. Lp | Methods for forming a ruthenium-based film on a substrate |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879074A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Electric Corp | フェーズ・ロックド・ループ回路 |
| CN108111151B (zh) * | 2017-12-20 | 2021-05-28 | 广州广电计量检测股份有限公司 | 开关控制方法和***、开关控制设备和测试装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174516A (ja) * | 1984-02-20 | 1985-09-07 | Matsushita Electric Ind Co Ltd | パルス遅延回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4122405A (en) * | 1977-10-21 | 1978-10-24 | National Semiconductor Corporation | Digital logic level signal indication of phase and frequency lock condition in a phase-locked loop |
| US4675562A (en) * | 1983-08-01 | 1987-06-23 | Fairchild Semiconductor Corporation | Method and apparatus for dynamically controlling the timing of signals in automatic test systems |
| US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
| US4970507A (en) * | 1989-03-17 | 1990-11-13 | Gte Laboratories Incorporated | Broadband switching matrix for delay equalization and elimination of inversion |
| US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
-
1992
- 1992-07-01 JP JP4174283A patent/JPH0621788A/ja active Pending
-
1993
- 1993-06-22 US US08/079,758 patent/US5448195A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174516A (ja) * | 1984-02-20 | 1985-09-07 | Matsushita Electric Ind Co Ltd | パルス遅延回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8435428B2 (en) | 2007-02-21 | 2013-05-07 | Air Liquide Electronics U.S. Lp | Methods for forming a ruthenium-based film on a substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| US5448195A (en) | 1995-09-05 |
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