JPH0621788A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0621788A JPH0621788A JP4174283A JP17428392A JPH0621788A JP H0621788 A JPH0621788 A JP H0621788A JP 4174283 A JP4174283 A JP 4174283A JP 17428392 A JP17428392 A JP 17428392A JP H0621788 A JPH0621788 A JP H0621788A
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- output
- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 1チップで複数の電源仕様に対応し、かつ正
確な信号遅延時間で信号を遅延させることができる遅延
手段を有する半導体集積回路を得る。 【構成】 インバータ回路ブロック11は、NANDゲ
ートG3の出力信号S3を入力部に取り込み、その出力
がスイッチSW1を介して位相比較部31のノードN1
に接続されるとともに、スイッチSW2を介してインバ
ータ回路ブロック12の入力部に接続される。インバー
タ回路ブロック12の出力はスイッチSW3を介して位
相比較器31のノードN1に接続される。制御信号SC
は位相比較器が第1の電源電圧V1で動作する場合にL
レベルとなり、位相比較器が第2の電源電圧V2(>V
1)で動作する場合にHレベルとなる信号である。 【効果】 1チップで複数の電源仕様に対応し、かつ正
確な信号遅延時間で信号を遅延させる遅延手段を設ける
ことができる。
確な信号遅延時間で信号を遅延させることができる遅延
手段を有する半導体集積回路を得る。 【構成】 インバータ回路ブロック11は、NANDゲ
ートG3の出力信号S3を入力部に取り込み、その出力
がスイッチSW1を介して位相比較部31のノードN1
に接続されるとともに、スイッチSW2を介してインバ
ータ回路ブロック12の入力部に接続される。インバー
タ回路ブロック12の出力はスイッチSW3を介して位
相比較器31のノードN1に接続される。制御信号SC
は位相比較器が第1の電源電圧V1で動作する場合にL
レベルとなり、位相比較器が第2の電源電圧V2(>V
1)で動作する場合にHレベルとなる信号である。 【効果】 1チップで複数の電源仕様に対応し、かつ正
確な信号遅延時間で信号を遅延させる遅延手段を設ける
ことができる。
Description
【0001】
【産業上の利用分野】この発明は、複数のインバータの
直列接続により構成される遅延回路を有する半導体集積
回路に関する。
直列接続により構成される遅延回路を有する半導体集積
回路に関する。
【0002】
【従来の技術】図7は、複数のインバータ回路の直接接
続により構成される遅延回路を内部に有する従来の1チ
ップ化された半導体集積回路である位相比較器の構成を
示す回路図である。
続により構成される遅延回路を内部に有する従来の1チ
ップ化された半導体集積回路である位相比較器の構成を
示す回路図である。
【0003】同図に示すように、この位相比較器は、位
相比較部30とインバータ回路ブロック40とから構成
される。インバータ回路ブロック40は、電源電圧VDD
及び接地レベルに接続され、図示しない複数個(偶数)
のCMOSインバータの直列接続で構成される遅延回路
である。インバータ回路ブロック40はNANDゲート
G3の出力信号S3を時間TAさせて遅延信号S3′を
位相比較部31のノードN1に出力する。
相比較部30とインバータ回路ブロック40とから構成
される。インバータ回路ブロック40は、電源電圧VDD
及び接地レベルに接続され、図示しない複数個(偶数)
のCMOSインバータの直列接続で構成される遅延回路
である。インバータ回路ブロック40はNANDゲート
G3の出力信号S3を時間TAさせて遅延信号S3′を
位相比較部31のノードN1に出力する。
【0004】位相比較部30は、9つのNANDゲート
G1〜G9から構成される。なお、NANDゲートG1
及びG2は3入力NANDゲートであり、NANDゲー
トG3は4入力NANDゲートであり、NANDゲート
G4〜G9は2入力NANDゲートである。また、これ
らのNANDゲートG1〜G9はCMOS構造で形成さ
れる。
G1〜G9から構成される。なお、NANDゲートG1
及びG2は3入力NANDゲートであり、NANDゲー
トG3は4入力NANDゲートであり、NANDゲート
G4〜G9は2入力NANDゲートである。また、これ
らのNANDゲートG1〜G9はCMOS構造で形成さ
れる。
【0005】同図において、I1は基準信号であり、I
2は被制御信号であり、基準信号I1がNANDゲート
G4の一方入力に取り込まれる。NANDゲートG4の
出力が、NANDゲートG1の第1入力、NANDゲー
トG3の第1入力及びNANDゲートG5の一方入力と
してそれぞれ取り込まれる。NANDゲートG5の出力
が、NANDゲートG1の第2入力、NANDゲートG
3の第2入力及びNANDゲートG6の一方入力として
取り込まれ、NANDゲートG6の出力がNANDゲー
トG5の他方入力として帰還する。
2は被制御信号であり、基準信号I1がNANDゲート
G4の一方入力に取り込まれる。NANDゲートG4の
出力が、NANDゲートG1の第1入力、NANDゲー
トG3の第1入力及びNANDゲートG5の一方入力と
してそれぞれ取り込まれる。NANDゲートG5の出力
が、NANDゲートG1の第2入力、NANDゲートG
3の第2入力及びNANDゲートG6の一方入力として
取り込まれ、NANDゲートG6の出力がNANDゲー
トG5の他方入力として帰還する。
【0006】また、被制御信号I2がNANDゲートG
9の一方入力に取り込まれる。NANDゲートG9の出
力が、NANDゲートG2の第1入力、NANDゲート
G3の第3入力及びNANDゲートG8の一方入力とし
てそれぞれ取り込まれる。NANDゲートG8の出力
が、NANDゲートG2の第2入力、NANDゲートG
3の第4入力及びNANDゲートG7の一方入力として
それぞれ取り込まれ、NANDゲートG7の出力がNA
NDゲートG8の他方入力として帰還する。
9の一方入力に取り込まれる。NANDゲートG9の出
力が、NANDゲートG2の第1入力、NANDゲート
G3の第3入力及びNANDゲートG8の一方入力とし
てそれぞれ取り込まれる。NANDゲートG8の出力
が、NANDゲートG2の第2入力、NANDゲートG
3の第4入力及びNANDゲートG7の一方入力として
それぞれ取り込まれ、NANDゲートG7の出力がNA
NDゲートG8の他方入力として帰還する。
【0007】NANDゲートG3の出力信号S3はイン
バータ回路ブロック40の入力として取り込まれ、信号
S3がインバータ回路ブロック40を介することによ
り、所定時間遅延した遅延信号S3′が、ノードN1を
介してNANDゲートG1の第3入力、NANDゲート
G2の第3入力、NANDゲートG6の他方入力及びN
ANDゲートG7の他方入力として、それぞれ取り込ま
れる。
バータ回路ブロック40の入力として取り込まれ、信号
S3がインバータ回路ブロック40を介することによ
り、所定時間遅延した遅延信号S3′が、ノードN1を
介してNANDゲートG1の第3入力、NANDゲート
G2の第3入力、NANDゲートG6の他方入力及びN
ANDゲートG7の他方入力として、それぞれ取り込ま
れる。
【0008】そして、NANDゲートG1及びG2の出
力よりそれぞれ得られる信号Q1及びQ2が位相比較出
力信号として得られる。
力よりそれぞれ得られる信号Q1及びQ2が位相比較出
力信号として得られる。
【0009】このように接続されたNANDゲートG1
〜G9において、NANDゲートG1とNANDゲート
G4とにより第1のフリップフロップを構成し、NAN
DゲートG5とNANDゲートG6とにより第2のフリ
ップフロップを構成し、NANDゲートG2とNAND
ゲートG9とにより第3のフリップフロップを構成し、
NANDゲートG7とNANDゲートG8とにより第4
のフリップフロップを構成する。
〜G9において、NANDゲートG1とNANDゲート
G4とにより第1のフリップフロップを構成し、NAN
DゲートG5とNANDゲートG6とにより第2のフリ
ップフロップを構成し、NANDゲートG2とNAND
ゲートG9とにより第3のフリップフロップを構成し、
NANDゲートG7とNANDゲートG8とにより第4
のフリップフロップを構成する。
【0010】このような構成の位相比較器は、被制御信
号I2の位相が基準信号I1の位相より進んでいれば、
位相比較出力信号Q2より、その進相量に比例したパル
ス幅のLレベルが出力される。逆に、被制御信号I2の
位相が基準信号I1の位相より遅れていれば、位相比較
出力信号Q1より、その遅相量に比例したパルス幅のL
レベルが出力される。
号I2の位相が基準信号I1の位相より進んでいれば、
位相比較出力信号Q2より、その進相量に比例したパル
ス幅のLレベルが出力される。逆に、被制御信号I2の
位相が基準信号I1の位相より遅れていれば、位相比較
出力信号Q1より、その遅相量に比例したパルス幅のL
レベルが出力される。
【0011】図8は、図7で示した位相比較部30の位
相比較動作を示す波形図である。同図に示すように、基
準信号I1に対し、被制御信号I2の位相が時間TG遅
れている場合、位相比較出力信号Q1から、パルス幅
(TG+TA)のLレベルパルスが出力され、位相比較
出力信号Q2から、パルス幅TAのLレベルパルスが出
力される。
相比較動作を示す波形図である。同図に示すように、基
準信号I1に対し、被制御信号I2の位相が時間TG遅
れている場合、位相比較出力信号Q1から、パルス幅
(TG+TA)のLレベルパルスが出力され、位相比較
出力信号Q2から、パルス幅TAのLレベルパルスが出
力される。
【0012】パルス幅TAはインバータ回路ブロック4
0による遅延時間であり、このように、位相比較部31
の位相比較出力信号Q1及びQ2のLレベルパルスにパ
ルス幅TAを余分に含ませるのは、位相比較出力信号Q
1及びQ2を受けるチャージポンプ、積分回路等の次段
回路に応答性よく正常動作させるためであり、このパル
ス幅TAが短くても、長くても次段回路に悪影響を与え
てしまう。したがって、インバータ回路ブロック40に
よる遅延時間TAは一定に保つ必要性がある。
0による遅延時間であり、このように、位相比較部31
の位相比較出力信号Q1及びQ2のLレベルパルスにパ
ルス幅TAを余分に含ませるのは、位相比較出力信号Q
1及びQ2を受けるチャージポンプ、積分回路等の次段
回路に応答性よく正常動作させるためであり、このパル
ス幅TAが短くても、長くても次段回路に悪影響を与え
てしまう。したがって、インバータ回路ブロック40に
よる遅延時間TAは一定に保つ必要性がある。
【0013】
【発明が解決しようとする課題】従来の位相比較器は以
上のように構成されており、インバータ回路ブロック4
0により、位相比較部31の信号S3を遅延時間TA遅
延させることにより、望ましい位相比較出力信号Q1及
びQ2を出力していた。
上のように構成されており、インバータ回路ブロック4
0により、位相比較部31の信号S3を遅延時間TA遅
延させることにより、望ましい位相比較出力信号Q1及
びQ2を出力していた。
【0014】しかしながら、位相比較器の電源仕様によ
り、複数の電源電圧を用いる場合、電源電圧の変動に従
いインバータ回路ブロック40による遅延時間TAも変
動してしまうという問題点があった。
り、複数の電源電圧を用いる場合、電源電圧の変動に従
いインバータ回路ブロック40による遅延時間TAも変
動してしまうという問題点があった。
【0015】したがって、正確な遅延時間TAを維持す
るためには、1種類の電源電圧にしか対応することがで
きないという問題点があった。
るためには、1種類の電源電圧にしか対応することがで
きないという問題点があった。
【0016】この発明は上記問題点を解決するためにな
されたもので、1チップで複数の電源仕様に対応し、か
つ正確な信号遅延時間で信号を遅延させることができる
遅延手段を有する半導体集積回路を得ることを目的とす
る。
されたもので、1チップで複数の電源仕様に対応し、か
つ正確な信号遅延時間で信号を遅延させることができる
遅延手段を有する半導体集積回路を得ることを目的とす
る。
【0017】
【課題を解決するための手段】この発明にかかる請求項
1記載の半導体集積回路は、複数種の電圧レベルの電源
電圧を付与する電源電圧付与手段と、固定電位である接
地レベル電圧を付与する接地レベル電圧付与手段と、各
々が、前記電源電圧によりHレベルを規定し、前記接地
レベル電圧によりLレベルを規定したインバータを複数
個直列に接続することにより構成され、入力信号を所定
時間遅延させて出力信号を出力する複数の信号遅延手段
と、前記電源電圧の電圧レベルに基づき、前記複数の信
号遅延手段のうち、1つ以上の信号遅延手段の入出力を
組み合わせて、信号遅延時間が常に一定になるように合
成遅延経路を合成する遅延経路合成手段とを備えて構成
される。
1記載の半導体集積回路は、複数種の電圧レベルの電源
電圧を付与する電源電圧付与手段と、固定電位である接
地レベル電圧を付与する接地レベル電圧付与手段と、各
々が、前記電源電圧によりHレベルを規定し、前記接地
レベル電圧によりLレベルを規定したインバータを複数
個直列に接続することにより構成され、入力信号を所定
時間遅延させて出力信号を出力する複数の信号遅延手段
と、前記電源電圧の電圧レベルに基づき、前記複数の信
号遅延手段のうち、1つ以上の信号遅延手段の入出力を
組み合わせて、信号遅延時間が常に一定になるように合
成遅延経路を合成する遅延経路合成手段とを備えて構成
される。
【0018】この発明にかかる請求項2記載の半導体集
積回路は、所定電圧レベルの固定電圧を付与する固定電
圧付与手段と、接地レベル電圧を付与する接地レベル電
圧付与手段と、前記固定電圧によりHレベルを規定し、
前記接地レベル電圧によりLレベルを規定したインバー
タを複数個直列に接続することにより構成され、入力信
号を所定時間遅延させて出力信号を出力する信号遅延手
段とを備えて構成される。
積回路は、所定電圧レベルの固定電圧を付与する固定電
圧付与手段と、接地レベル電圧を付与する接地レベル電
圧付与手段と、前記固定電圧によりHレベルを規定し、
前記接地レベル電圧によりLレベルを規定したインバー
タを複数個直列に接続することにより構成され、入力信
号を所定時間遅延させて出力信号を出力する信号遅延手
段とを備えて構成される。
【0019】
【作用】この発明の請求項1記載の半導体集積回路の遅
延経路合成手段は、電源電圧の電圧レベルに基づき、複
数の信号遅延手段のうち、1つ以上の信号遅延手段の入
出力を組み合わせて、信号遅延時間が常に一定になるよ
うに合成遅延経路を合成するため、前記電源電圧の電圧
レベルの変動により個々の信号遅延手段による遅延時間
は変動しても、合成遅延経路におる信号遅延時間を一定
にすることができる。
延経路合成手段は、電源電圧の電圧レベルに基づき、複
数の信号遅延手段のうち、1つ以上の信号遅延手段の入
出力を組み合わせて、信号遅延時間が常に一定になるよ
うに合成遅延経路を合成するため、前記電源電圧の電圧
レベルの変動により個々の信号遅延手段による遅延時間
は変動しても、合成遅延経路におる信号遅延時間を一定
にすることができる。
【0020】この発明の請求項2記載の半導体集積回路
の信号遅延手段は、固定電圧付与手段より付与される固
定電圧によりHレベルを規定し、接地レベル電圧により
Lレベルを規定したインバータを複数個直列に接続する
ことにより構成されるため、半導体集積回路の電源電圧
が変動しても、インバータのH,Lレベルを規定する電
圧は常に固定されている。
の信号遅延手段は、固定電圧付与手段より付与される固
定電圧によりHレベルを規定し、接地レベル電圧により
Lレベルを規定したインバータを複数個直列に接続する
ことにより構成されるため、半導体集積回路の電源電圧
が変動しても、インバータのH,Lレベルを規定する電
圧は常に固定されている。
【0021】
【実施例】図1はこの発明の第1実施例である1チップ
化された位相比較器の構成を示す回路図である。同図に
示すように、第1の実施例の位相比較器は、位相比較部
31と信号遅延部41とから構成される。なお、位相比
較部31の構成は、図7の従来例で示した位相比較部3
0と同様であるため、説明は省略する。
化された位相比較器の構成を示す回路図である。同図に
示すように、第1の実施例の位相比較器は、位相比較部
31と信号遅延部41とから構成される。なお、位相比
較部31の構成は、図7の従来例で示した位相比較部3
0と同様であるため、説明は省略する。
【0022】第1の実施例の位相比較器は、電源電圧V
DDとして、2種類の電源電圧V1及び電源電圧V2(V
2>V1)に対応している。
DDとして、2種類の電源電圧V1及び電源電圧V2(V
2>V1)に対応している。
【0023】信号遅延部41は、2つのインバータ回路
ブロック11及び12と、3つのスイッチSW1〜SW
3と、1つのインバータG10とから構成される。
ブロック11及び12と、3つのスイッチSW1〜SW
3と、1つのインバータG10とから構成される。
【0024】図2はインバータ回路ブロック11の内部
構成を示す回路図である。同図に示すように、インバー
タ回路ブロック11は、CMOSインバータ10を2n
個(n≧1)を直列に接続することにより構成される。
各CMOSインバータ10は、ソースが電源電圧VDDに
接続されたPMOSトランジスタQPのドレインと、ソ
ースが接地されたNMOSトランジスタQNのドレイン
とを接続し、PMOSトランジスタQP及びNMOSト
ランジスタQNのゲートを共通接続することにより、P
MOSトランジスタQP及びNMOSトランジスタQN
のゲートに印加される信号を入力信号とし、PMOSト
ランジスタQP及びNMOSトランジスタQNのドレイ
ンより得られる信号を出力信号としている。
構成を示す回路図である。同図に示すように、インバー
タ回路ブロック11は、CMOSインバータ10を2n
個(n≧1)を直列に接続することにより構成される。
各CMOSインバータ10は、ソースが電源電圧VDDに
接続されたPMOSトランジスタQPのドレインと、ソ
ースが接地されたNMOSトランジスタQNのドレイン
とを接続し、PMOSトランジスタQP及びNMOSト
ランジスタQNのゲートを共通接続することにより、P
MOSトランジスタQP及びNMOSトランジスタQN
のゲートに印加される信号を入力信号とし、PMOSト
ランジスタQP及びNMOSトランジスタQNのドレイ
ンより得られる信号を出力信号としている。
【0025】このような構成のインバータ回路ブロック
11は、初段のインバータ10の入力部に入力信号IN
を取り込むと、入力信号INを2n個のインバータ10
を伝播する信号遅延時間ΔT1遅延させて、最終段のイ
ンバータ10の出力部から出力信号OUT(SD1)と
して出力させる。
11は、初段のインバータ10の入力部に入力信号IN
を取り込むと、入力信号INを2n個のインバータ10
を伝播する信号遅延時間ΔT1遅延させて、最終段のイ
ンバータ10の出力部から出力信号OUT(SD1)と
して出力させる。
【0026】そして、電源電圧VDDがV1の時の、イン
バータ回路ブロック11による遅延時間ΔT1(V1)が正
規の遅延時間ΔTNになるように設計される。したがっ
て、電源電圧VDDの電源電圧がV2(>V1)の時の遅
延時間ΔT1(V2)は、正規の遅延時間ΔTNよりも短く
なる。
バータ回路ブロック11による遅延時間ΔT1(V1)が正
規の遅延時間ΔTNになるように設計される。したがっ
て、電源電圧VDDの電源電圧がV2(>V1)の時の遅
延時間ΔT1(V2)は、正規の遅延時間ΔTNよりも短く
なる。
【0027】インバータ回路ブロック12も、図示しな
いが、インバータ回路ブロック11と同様、2m個(m
≧1)のインバータを直列接続することにより構成さ
れ、入力信号を2m個のインバータを伝播する信号遅延
時間ΔT2遅延させて、出力信号として出力させる。
いが、インバータ回路ブロック11と同様、2m個(m
≧1)のインバータを直列接続することにより構成さ
れ、入力信号を2m個のインバータを伝播する信号遅延
時間ΔT2遅延させて、出力信号として出力させる。
【0028】そして、電源電圧VDDの電源電圧がV2の
時の、インバータ回路ブロック12による遅延時間ΔT
2(V2)を次の(I) 式を満足するように設計する。
時の、インバータ回路ブロック12による遅延時間ΔT
2(V2)を次の(I) 式を満足するように設計する。
【0029】ΔT2(V2)=ΔTN−ΔT1(V2)…(I) スイッチSW1〜SW3はそれぞれ、信号入力部I、信
号出力部O及び信号制御部Cを有し、信号制御部Cから
得られる信号がHレベルのときオンし、信号入力部Iよ
り得られる信号を信号出力部Oから出力し、信号制御部
Cから得られる信号がLレベルのときオフし、信号入力
部Iより得られる信号を遮断し、信号出力部Oからの信
号出力は行わない。
号出力部O及び信号制御部Cを有し、信号制御部Cから
得られる信号がHレベルのときオンし、信号入力部Iよ
り得られる信号を信号出力部Oから出力し、信号制御部
Cから得られる信号がLレベルのときオフし、信号入力
部Iより得られる信号を遮断し、信号出力部Oからの信
号出力は行わない。
【0030】インバータ回路ブロック11は、NAND
ゲートG3の出力信号S3を入力部に取り込み、出力信
号SD1をスイッチSW1の信号入力部I及びスイッチ
SW2の信号入力部Iにそれぞれ付与する。スイッチS
W1は、外部より得られる制御信号SCがインバータG
10を介して得られる反転制御信号バーSCを信号制御
部Cに受け、信号出力部が位相比較部31のノードN1
に接続される。スイッチSW2は制御信号SCを信号制
御部Cに受け、信号出力部Oがインバータ回路ブロック
12の入力部に接続される。
ゲートG3の出力信号S3を入力部に取り込み、出力信
号SD1をスイッチSW1の信号入力部I及びスイッチ
SW2の信号入力部Iにそれぞれ付与する。スイッチS
W1は、外部より得られる制御信号SCがインバータG
10を介して得られる反転制御信号バーSCを信号制御
部Cに受け、信号出力部が位相比較部31のノードN1
に接続される。スイッチSW2は制御信号SCを信号制
御部Cに受け、信号出力部Oがインバータ回路ブロック
12の入力部に接続される。
【0031】インバータ回路ブロック12の出力信号S
D2はスイッチSW3の信号入力部Iに付与される。ス
イッチSW3は、制御入力部Cに制御信号SCを受け、
信号出力部Oが位相比較器31のノードN1に接続され
る。
D2はスイッチSW3の信号入力部Iに付与される。ス
イッチSW3は、制御入力部Cに制御信号SCを受け、
信号出力部Oが位相比較器31のノードN1に接続され
る。
【0032】制御信号SCは外部より与えられる信号で
あり、位相比較器が第1の電源電圧V1で動作する場合
にLレベルとなり、位相比較器が第2の電源電圧V2
(>V1)で動作する場合にHレベルとなる信号であ
る。
あり、位相比較器が第1の電源電圧V1で動作する場合
にLレベルとなり、位相比較器が第2の電源電圧V2
(>V1)で動作する場合にHレベルとなる信号であ
る。
【0033】このような構成の信号遅延部41は、位相
比較部31のNANDゲートG3の出力信号S3をイン
バータ回路ブロック11の入力として取り込み、正規の
遅延時間ΔTN遅延させて、スイッチSW1及びSW3
のうち、制御信号SC(反転制御信号バーSC)で選択
されるスイッチの信号出力部Oから出力される信号を位
相比較部31のノードN1に出力する。
比較部31のNANDゲートG3の出力信号S3をイン
バータ回路ブロック11の入力として取り込み、正規の
遅延時間ΔTN遅延させて、スイッチSW1及びSW3
のうち、制御信号SC(反転制御信号バーSC)で選択
されるスイッチの信号出力部Oから出力される信号を位
相比較部31のノードN1に出力する。
【0034】以下、信号遅延部41によるNANDゲー
トG3の出力信号S3の遅延時間ΔS3について詳述す
る。
トG3の出力信号S3の遅延時間ΔS3について詳述す
る。
【0035】位相比較器の電源電圧VDDが第1の電源電
圧V1の場合、Lレベルの制御信号SCを信号遅延部4
1に付与することにより反転制御信号バーSCを制御入
力部Cに受けるスイッチSW1をオンさせ、制御信号S
Cを制御入力部Cに受けるSW2及びSW3をオフさせ
る。
圧V1の場合、Lレベルの制御信号SCを信号遅延部4
1に付与することにより反転制御信号バーSCを制御入
力部Cに受けるスイッチSW1をオンさせ、制御信号S
Cを制御入力部Cに受けるSW2及びSW3をオフさせ
る。
【0036】その結果、ノードN1には、スイッチSW
1の信号出力部Oから出力される信号、すなわち、イン
バータ回路ブロック11の出力信号SD1が付与され
る。したがって、電源が第1の電源電圧V1の場合の出
力信号S3の遅延時間ΔS3(V1)は、 ΔS3(V1)=ΔT1(V1)=ΔTN…(II) となる。
1の信号出力部Oから出力される信号、すなわち、イン
バータ回路ブロック11の出力信号SD1が付与され
る。したがって、電源が第1の電源電圧V1の場合の出
力信号S3の遅延時間ΔS3(V1)は、 ΔS3(V1)=ΔT1(V1)=ΔTN…(II) となる。
【0037】一方、位相比較器の電源電圧VDDが第2の
電源電圧V2(>V1)の場合、Hレベルの制御信号S
Cを信号遅延部41に付与することにより、反転制御信
号バーSCを制御入力部Cに受けるスイッチSW1をオ
フさせ、制御信号SCを制御入力部Cに受けるSW2及
びSW3をオンさせる。
電源電圧V2(>V1)の場合、Hレベルの制御信号S
Cを信号遅延部41に付与することにより、反転制御信
号バーSCを制御入力部Cに受けるスイッチSW1をオ
フさせ、制御信号SCを制御入力部Cに受けるSW2及
びSW3をオンさせる。
【0038】その結果、ノードN1には、スイッチSW
3の信号出力部Oから出力される信号、すなわち、イン
バータ回路ブロック12の出力信号SD2が付与され
る。この出力信号SD2は、出力信号S3がインバータ
回路ブロック11、スイッチSW2及びインバータ回路
ブロック12を介して得られる信号であるため、電源が
第2の電源電圧V2の場合の出力信号S3の遅延時間Δ
S3(V2)は、 ΔS3(V2)=ΔT1(V2)+ΔT2(V2)…(III) となる。
3の信号出力部Oから出力される信号、すなわち、イン
バータ回路ブロック12の出力信号SD2が付与され
る。この出力信号SD2は、出力信号S3がインバータ
回路ブロック11、スイッチSW2及びインバータ回路
ブロック12を介して得られる信号であるため、電源が
第2の電源電圧V2の場合の出力信号S3の遅延時間Δ
S3(V2)は、 ΔS3(V2)=ΔT1(V2)+ΔT2(V2)…(III) となる。
【0039】インバータ回路ブロック11及び12の電
源電圧V2時におけるそれぞれの遅延時間ΔT1(V2)及
びΔT2(V2)は、(I) 式を満足するため、 ΔS3(V2)=ΔTN…(IV) が成立する。
源電圧V2時におけるそれぞれの遅延時間ΔT1(V2)及
びΔT2(V2)は、(I) 式を満足するため、 ΔS3(V2)=ΔTN…(IV) が成立する。
【0040】したがって、第1の実施例の位相比較器に
おいて、信号遅延部41によるNANDゲートG3の出
力信号S3がノードN1に現れるまでの遅延時間ΔS3
は、電源電圧VDDがV1であっても、V2であっても、
正規の遅延時間ΔTNに固定される。
おいて、信号遅延部41によるNANDゲートG3の出
力信号S3がノードN1に現れるまでの遅延時間ΔS3
は、電源電圧VDDがV1であっても、V2であっても、
正規の遅延時間ΔTNに固定される。
【0041】図3は、この発明の第2の実施例である1
チップ化された位相比較器の構成を示す回路図である。
同図に示すように、第2の実施例の位相比較器は、位相
比較部31と信号遅延部42とから構成される。
チップ化された位相比較器の構成を示す回路図である。
同図に示すように、第2の実施例の位相比較器は、位相
比較部31と信号遅延部42とから構成される。
【0042】第2の実施例の位相比較器は、電源電圧V
DDとして、p種類の電源電圧V1,V2,…,Vp(V
1<V2<…<Vp)に対応している。
DDとして、p種類の電源電圧V1,V2,…,Vp(V
1<V2<…<Vp)に対応している。
【0043】信号遅延部42は、1つの電圧比較器13
と、p個(p≧3)のインバータ回路ブロックIB1〜
IBpと、(2p−1)個のスイッチSW1〜SW(2
p−1)とから構成される。
と、p個(p≧3)のインバータ回路ブロックIB1〜
IBpと、(2p−1)個のスイッチSW1〜SW(2
p−1)とから構成される。
【0044】なお、インバータ回路ブロックIB1〜I
Bpは第1の実施例のインバータ回路ブロック(図2参
照)と同様、複数個のCMOSインバータを直列に接続
することにより構成される。
Bpは第1の実施例のインバータ回路ブロック(図2参
照)と同様、複数個のCMOSインバータを直列に接続
することにより構成される。
【0045】インバータ回路ブロックIB1は、位相比
較部31のNANDゲートG3の出力信号S3を入力部
に受け、出力がスイッチSW1及びSW2それぞれの信
号入力部Iに接続される。そして、スイッチSW1の信
号出力部Oが位相比較部31のノードN1に接続され、
スイッチSW2の信号出力部Oが、次段のインバータ回
路ブロックIB2の入力に接続される。
較部31のNANDゲートG3の出力信号S3を入力部
に受け、出力がスイッチSW1及びSW2それぞれの信
号入力部Iに接続される。そして、スイッチSW1の信
号出力部Oが位相比較部31のノードN1に接続され、
スイッチSW2の信号出力部Oが、次段のインバータ回
路ブロックIB2の入力に接続される。
【0046】インバータ回路ブロックIB2の出力がス
イッチSW3及びSW4それぞれの信号入力部Iに接続
される。そして、スイッチSW3の信号出力部Oが位相
比較部31のノードN1に接続され、スイッチSW4の
信号出力部Oが、次段のインバータ回路ブロックIB3
(図示せず)の入力に接続される。
イッチSW3及びSW4それぞれの信号入力部Iに接続
される。そして、スイッチSW3の信号出力部Oが位相
比較部31のノードN1に接続され、スイッチSW4の
信号出力部Oが、次段のインバータ回路ブロックIB3
(図示せず)の入力に接続される。
【0047】同様にして、インバータ回路ブロックIB
k(k=3〜(pー1))の出力がスイッチSW(2k
−1)及びSW(2k)それぞれの信号入力部Iに接続
される。そして、スイッチSW(2k−1)の信号出力
部Oが位相比較部31のノードN1に接続され、スイッ
チSW(2k)の信号出力部Oが、次段のインバータ回
路ブロックIB(k+1)の入力に接続される。
k(k=3〜(pー1))の出力がスイッチSW(2k
−1)及びSW(2k)それぞれの信号入力部Iに接続
される。そして、スイッチSW(2k−1)の信号出力
部Oが位相比較部31のノードN1に接続され、スイッ
チSW(2k)の信号出力部Oが、次段のインバータ回
路ブロックIB(k+1)の入力に接続される。
【0048】そして、インバータ回路ブロックIBpの
出力がスイッチSW(2p−1)の入力部に接続され、
スイッチSW(2p−1)の信号出力部Oが位相比較部
31のノードN1に接続される。なお、スイッチSW1
〜SW(2p−1)の内部構成は第1の実施例のスイッ
チSW1〜SW3と同構成である。
出力がスイッチSW(2p−1)の入力部に接続され、
スイッチSW(2p−1)の信号出力部Oが位相比較部
31のノードN1に接続される。なお、スイッチSW1
〜SW(2p−1)の内部構成は第1の実施例のスイッ
チSW1〜SW3と同構成である。
【0049】電圧比較器13は、位相比較器用の電源電
圧VDD、接地レベル電圧及び外部電源電圧VOを取り込
み、制御信号SC1〜SC(2p−1)をそれぞれスイ
ッチSW1〜SW(2p−1)の信号制御部Cに付与す
る。
圧VDD、接地レベル電圧及び外部電源電圧VOを取り込
み、制御信号SC1〜SC(2p−1)をそれぞれスイ
ッチSW1〜SW(2p−1)の信号制御部Cに付与す
る。
【0050】図4は、電圧比較器13の一構成例を示す
回路図である。図4に示す電圧比較器は、図5に示すよ
うに、p=3の場合のインバータ回路ブロックIB1〜
IB3と、スイッチSW1〜SW5とから信号遅延部4
2が構成され、3種類V1〜V3の電源電圧に対応する
ときの電圧比較器を示している。
回路図である。図4に示す電圧比較器は、図5に示すよ
うに、p=3の場合のインバータ回路ブロックIB1〜
IB3と、スイッチSW1〜SW5とから信号遅延部4
2が構成され、3種類V1〜V3の電源電圧に対応する
ときの電圧比較器を示している。
【0051】図4に示すように、電圧比較器は、2つの
コンパレータ21,22、4つの抵抗R1〜R4、2つ
のインバータ23,24及び1つのANDゲート25か
ら構成される。
コンパレータ21,22、4つの抵抗R1〜R4、2つ
のインバータ23,24及び1つのANDゲート25か
ら構成される。
【0052】コンパレータ21及び22はそれぞれ基準
入力R及び比較入力INを有し、基準入力より得られる
電圧VRと比較入力INより得られる電圧VINとを比
較し、VR>VINのときLレベルの信号を出力し、V
R<VINのときHレベルの信号を出力する。
入力R及び比較入力INを有し、基準入力より得られる
電圧VRと比較入力INより得られる電圧VINとを比
較し、VR>VINのときLレベルの信号を出力し、V
R<VINのときHレベルの信号を出力する。
【0053】コンパレータ21の基準入力Rには、外部
電源電圧VOが抵抗R1及びR2で分圧されて得られる
第1の比較電圧VR1が付与され、比較入力INには位
相比較器の動作用の電源電圧VDDが接続される。一方、
コンパレータ22の基準入力Rには、外部電源電圧VO
が抵抗R3及びR4で分圧されて得られる第2の比較電
圧VR2と付与され、比較入力INには電源電圧VDDが
接続される。なお、抵抗R1〜R4それぞれの抵抗値
は、第1の比較電圧VR1と第2の比較電圧VR2との
大小関係が、VR1<VR2となるように設定され、か
つ3種類の電源電圧V1〜V3との大小関係はV1<V
R1<V2<VR2<V3となるように設定される。
電源電圧VOが抵抗R1及びR2で分圧されて得られる
第1の比較電圧VR1が付与され、比較入力INには位
相比較器の動作用の電源電圧VDDが接続される。一方、
コンパレータ22の基準入力Rには、外部電源電圧VO
が抵抗R3及びR4で分圧されて得られる第2の比較電
圧VR2と付与され、比較入力INには電源電圧VDDが
接続される。なお、抵抗R1〜R4それぞれの抵抗値
は、第1の比較電圧VR1と第2の比較電圧VR2との
大小関係が、VR1<VR2となるように設定され、か
つ3種類の電源電圧V1〜V3との大小関係はV1<V
R1<V2<VR2<V3となるように設定される。
【0054】コンパレータ21の出力がそのまま第2の
制御信号SC2として出力されるとともに、インバータ
23の入力に出力され、さらに、ANDゲート25の一
方入力に出力される。また、コンパレータ22のの出力
がそのまま第4及び第5の制御信号SC4及びSC5と
して出力されるとともに、インバータ24の入力に出力
される。インバータ23の出力は制御信号SC1として
出力され、インバータ24の出力はANDゲート25の
他方入力に出力される。そして、ANDゲート25の出
力が制御信号SC3として出力される。
制御信号SC2として出力されるとともに、インバータ
23の入力に出力され、さらに、ANDゲート25の一
方入力に出力される。また、コンパレータ22のの出力
がそのまま第4及び第5の制御信号SC4及びSC5と
して出力されるとともに、インバータ24の入力に出力
される。インバータ23の出力は制御信号SC1として
出力され、インバータ24の出力はANDゲート25の
他方入力に出力される。そして、ANDゲート25の出
力が制御信号SC3として出力される。
【0055】このような構成において、電源電圧VDDが
V1(<VR1)の場合、コンパレータ21及び22の
出力は共にLレベルとなるため、制御信号SC1〜SC
5のそれぞれの出力はH,L,L,L,Lとなり、図5
において、スイッチSW1のみオンさせ、他のスイッチ
SW2〜SW5をオフさせる。
V1(<VR1)の場合、コンパレータ21及び22の
出力は共にLレベルとなるため、制御信号SC1〜SC
5のそれぞれの出力はH,L,L,L,Lとなり、図5
において、スイッチSW1のみオンさせ、他のスイッチ
SW2〜SW5をオフさせる。
【0056】また、電源電圧VDDがV2(VR1<V2
<VR2)の場合、コンパレータ21の出力はHレベ
ル、コンパレータ22の出力がLレベルとなるため、制
御信号SC1〜SC5のそれぞれの出力はL,H,H,
L,Lとなり、図5において、スイッチSW2及びSW
3のみオンさせ、他のスイッチSW1,SW4及びSW
5をオフさせるそして、電源電圧VDDがV3(>VR
2)の場合、コンパレータ21及び22の出力がHレベ
ルとなるため、制御信号SC1〜SC5はL,H,L,
H,Hとなり、図5において、スイッチSW2,SW4
及びSW5がオンし、スイッチSW1,SW3がオフす
る。
<VR2)の場合、コンパレータ21の出力はHレベ
ル、コンパレータ22の出力がLレベルとなるため、制
御信号SC1〜SC5のそれぞれの出力はL,H,H,
L,Lとなり、図5において、スイッチSW2及びSW
3のみオンさせ、他のスイッチSW1,SW4及びSW
5をオフさせるそして、電源電圧VDDがV3(>VR
2)の場合、コンパレータ21及び22の出力がHレベ
ルとなるため、制御信号SC1〜SC5はL,H,L,
H,Hとなり、図5において、スイッチSW2,SW4
及びSW5がオンし、スイッチSW1,SW3がオフす
る。
【0057】このように、電圧比較器13は電源電圧V
DD及び外部電源電圧VOを取り込み、電源電圧VDDの電
圧V1〜Vpに基づき、制御信号SC1,SC3,…S
C(2p−1)のうち、1つの制御信号SCq(qは2
p以下の奇数のいずれか)のみをHレベル、他の制御信
号をLレベルに設定するとともに、制御信号SC2,S
C4,SC(2p−2)のうち、添え字NO. がqより小
さいすべての制御信号をHレベルに設定し、添え字NO.
がqより大きいすべての制御信号をLレベルに設定す
る。
DD及び外部電源電圧VOを取り込み、電源電圧VDDの電
圧V1〜Vpに基づき、制御信号SC1,SC3,…S
C(2p−1)のうち、1つの制御信号SCq(qは2
p以下の奇数のいずれか)のみをHレベル、他の制御信
号をLレベルに設定するとともに、制御信号SC2,S
C4,SC(2p−2)のうち、添え字NO. がqより小
さいすべての制御信号をHレベルに設定し、添え字NO.
がqより大きいすべての制御信号をLレベルに設定す
る。
【0058】すなわち、電圧比較器13は、電源電圧V
i(i=1〜p)に応じて、制御信号SC(2i−1)
をHレベル、制御信号SC2,SC4,…,SC(2i
−2)をHレベル、他の制御信号をLレベルに設定す
る。
i(i=1〜p)に応じて、制御信号SC(2i−1)
をHレベル、制御信号SC2,SC4,…,SC(2i
−2)をHレベル、他の制御信号をLレベルに設定す
る。
【0059】そして、電源電圧VDDがV1の場合におけ
るインバータ回路ブロックIB1の遅延時間ΔT1(V1)
が、NANDゲートG3の出力信号S3の正規の遅延時
間ΔTNに設定される。
るインバータ回路ブロックIB1の遅延時間ΔT1(V1)
が、NANDゲートG3の出力信号S3の正規の遅延時
間ΔTNに設定される。
【0060】そして、電源電圧VDDがV2の場合におけ
るインバータ回路ブロックIB2の遅延時間ΔT2(V2)
が、 ΔT2(V2)=ΔTN−ΔT1(V2)…(V) を満足するように設定される。
るインバータ回路ブロックIB2の遅延時間ΔT2(V2)
が、 ΔT2(V2)=ΔTN−ΔT1(V2)…(V) を満足するように設定される。
【0061】同様に、電源電圧VDDがVj(p≧j≧
3)の場合におけるインバータ回路ブロックIBjの遅
延時間ΔTj(Vj)が、 ΔTj(Vj)=ΔTN −ΔT(J−1)(Vj) −ΔT(J−2)(Vj) … −ΔT2(Vj) −ΔT1(Vj)…(VI) を満足するように設定される。
3)の場合におけるインバータ回路ブロックIBjの遅
延時間ΔTj(Vj)が、 ΔTj(Vj)=ΔTN −ΔT(J−1)(Vj) −ΔT(J−2)(Vj) … −ΔT2(Vj) −ΔT1(Vj)…(VI) を満足するように設定される。
【0062】このような構成の信号遅延部42は、位相
比較部31のNANDゲートG3の出力信号S3を、イ
ンバータ回路ブロックIB1の入力として取り込み、正
規の遅延時間ΔTN遅延させて、スイッチSW1,SW
3,…及びSW(2p−1)のうち、制御信号SC1,
SC3,…及びSC(2p−1)で選択される、1つの
オン状態のスイッチSWの信号出力部Oから出力される
信号として、ノードN1に出力する。
比較部31のNANDゲートG3の出力信号S3を、イ
ンバータ回路ブロックIB1の入力として取り込み、正
規の遅延時間ΔTN遅延させて、スイッチSW1,SW
3,…及びSW(2p−1)のうち、制御信号SC1,
SC3,…及びSC(2p−1)で選択される、1つの
オン状態のスイッチSWの信号出力部Oから出力される
信号として、ノードN1に出力する。
【0063】以下、信号遅延部42によるNANDゲー
トG3の出力信号S3の遅延時間ΔS3について詳述す
る。
トG3の出力信号S3の遅延時間ΔS3について詳述す
る。
【0064】位相比較器の電源電圧VDDが第1の電源電
圧V1の場合、電圧比較部13は、制御信号SC1をH
レベル、他の制御信号SC2〜SC(2p−1)をLレ
ベルに設定し、スイッチSW1をオンさせ、他のスイッ
チSW2〜SW(2p−1)をオフさせる。
圧V1の場合、電圧比較部13は、制御信号SC1をH
レベル、他の制御信号SC2〜SC(2p−1)をLレ
ベルに設定し、スイッチSW1をオンさせ、他のスイッ
チSW2〜SW(2p−1)をオフさせる。
【0065】その結果、ノードN1には、スイッチSW
1の信号出力部Oから出力される信号、すなわち、イン
バータ回路ブロックIB1の出力信号が付与される。し
たがって、電源電圧VDDが第1の電源電圧V1の場合の
出力信号S3の遅延時間ΔS3(V1)は、 ΔS3(V1)=ΔT1(V1)=ΔTN…(VII) となる。
1の信号出力部Oから出力される信号、すなわち、イン
バータ回路ブロックIB1の出力信号が付与される。し
たがって、電源電圧VDDが第1の電源電圧V1の場合の
出力信号S3の遅延時間ΔS3(V1)は、 ΔS3(V1)=ΔT1(V1)=ΔTN…(VII) となる。
【0066】また、第2の実施例の位相比較器の電源電
圧VDDが第2の電源電圧V2(>V1)の場合、制御信
号SC3及びSC2をHレベルに、制御信号SC1,S
C4〜SC(2p−1)をLレベルに設定し、スイッチ
SW3及びSW2をオンさせ、他のスイッチSW1,S
W4〜SW(2p−1)をオフさせる。
圧VDDが第2の電源電圧V2(>V1)の場合、制御信
号SC3及びSC2をHレベルに、制御信号SC1,S
C4〜SC(2p−1)をLレベルに設定し、スイッチ
SW3及びSW2をオンさせ、他のスイッチSW1,S
W4〜SW(2p−1)をオフさせる。
【0067】その結果、ノードN1には、スイッチSW
3の信号出力部Oから出力される信号、すなわち、イン
バータ回路ブロックIB2の出力信号が付与される。こ
の出力信号は、NANDゲートG3の出力信号S3がイ
ンバータ回路ブロックIB1,スイッチSW2及びイン
バータ回路ブロックIB2を介して得られる信号である
ため、電源電圧VDDが第2の電源電圧V2の場合の出力
信号S3の遅延時間ΔS3(V2)は、 ΔS3(V2)=ΔT1(V2)+ΔT2(V2)…(VIII) となる。
3の信号出力部Oから出力される信号、すなわち、イン
バータ回路ブロックIB2の出力信号が付与される。こ
の出力信号は、NANDゲートG3の出力信号S3がイ
ンバータ回路ブロックIB1,スイッチSW2及びイン
バータ回路ブロックIB2を介して得られる信号である
ため、電源電圧VDDが第2の電源電圧V2の場合の出力
信号S3の遅延時間ΔS3(V2)は、 ΔS3(V2)=ΔT1(V2)+ΔT2(V2)…(VIII) となる。
【0068】インバータ回路ブロックIB1及びIB2
の電源電圧V2時におけるそれぞれの遅延時間ΔT1(V
2)及びΔT2(V2)は、(V) 式を満足するため、 ΔS3(V2)=ΔTN…(IX) が成立する。
の電源電圧V2時におけるそれぞれの遅延時間ΔT1(V
2)及びΔT2(V2)は、(V) 式を満足するため、 ΔS3(V2)=ΔTN…(IX) が成立する。
【0069】同様に、第2の実施例の位相比較器の電源
電圧VDDが第jの電源電圧Vj(p≧j≧3)の場合、
制御信号SC(2j−1)と比較信号、SC2,SC
4,…SC(2j−2)をHレベルに、その他の制御信
号SCをLレベルに設定し、スイッチSW(2j−1)
及びスイッチSW2,SW4,…SW(2j−2)をオ
ンさせ、他のスイッチSWをオフさせる。
電圧VDDが第jの電源電圧Vj(p≧j≧3)の場合、
制御信号SC(2j−1)と比較信号、SC2,SC
4,…SC(2j−2)をHレベルに、その他の制御信
号SCをLレベルに設定し、スイッチSW(2j−1)
及びスイッチSW2,SW4,…SW(2j−2)をオ
ンさせ、他のスイッチSWをオフさせる。
【0070】その結果、ノードN1には、スイッチSW
(2j−1)の信号出力部Oから出力される信号、すな
わち、インバータ回路ブロックIBjの出力信号が付与
される。この出力信号は、NANDゲートG3の出力信
号S3がインバータ回路ブロックIB1,スイッチSW
2,インバータ回路ブロックIB2,スイッチSW4,
…,スイッチSW(2j−2)及びインバータ回路ブロ
ックIBjを介して得られる信号であるため、電源電圧
VDDが第jの電源電圧Vjの場合の出力信号S3の遅延
時間ΔS3(Vj)は、 ΔS3(Vj)=ΔT1(Vj) +ΔT2(Vj) … +ΔT(jー1)(Vj) +ΔTj(Vj)…(X) となる。
(2j−1)の信号出力部Oから出力される信号、すな
わち、インバータ回路ブロックIBjの出力信号が付与
される。この出力信号は、NANDゲートG3の出力信
号S3がインバータ回路ブロックIB1,スイッチSW
2,インバータ回路ブロックIB2,スイッチSW4,
…,スイッチSW(2j−2)及びインバータ回路ブロ
ックIBjを介して得られる信号であるため、電源電圧
VDDが第jの電源電圧Vjの場合の出力信号S3の遅延
時間ΔS3(Vj)は、 ΔS3(Vj)=ΔT1(Vj) +ΔT2(Vj) … +ΔT(jー1)(Vj) +ΔTj(Vj)…(X) となる。
【0071】インバータ回路ブロックIB1〜IBjの
電源電圧Vj時におけるそれぞれの遅延時間ΔT1(Vj)
〜ΔTj(Vj)は、(VI)式を満足するため、 ΔS3(Vj)=ΔTN…(XI) が成立する。
電源電圧Vj時におけるそれぞれの遅延時間ΔT1(Vj)
〜ΔTj(Vj)は、(VI)式を満足するため、 ΔS3(Vj)=ΔTN…(XI) が成立する。
【0072】したがって、第2の実施例の位相比較器に
おいて、信号遅延部42によるNANDゲートG3の出
力信号S3がノードN1に現れるまでの遅延時間ΔS3
は、電源電圧VDDがV1〜Vpのいずれに変化しても、
正規の遅延時間ΔTNに固定される。
おいて、信号遅延部42によるNANDゲートG3の出
力信号S3がノードN1に現れるまでの遅延時間ΔS3
は、電源電圧VDDがV1〜Vpのいずれに変化しても、
正規の遅延時間ΔTNに固定される。
【0073】図6はこの発明の第3の実施例である1チ
ップ化された位相比較器の構成を示す回路図である。同
図に示すように、第3の実施例の位相比較器は、位相比
較部31と信号遅延部43とから構成される。
ップ化された位相比較器の構成を示す回路図である。同
図に示すように、第3の実施例の位相比較器は、位相比
較部31と信号遅延部43とから構成される。
【0074】位相比較部31は第1の実施例と同様であ
るため、その構成の説明を省略する。一方、信号遅延部
43は、定電圧回路14とインバータ回路ブロック13
とから構成される。
るため、その構成の説明を省略する。一方、信号遅延部
43は、定電圧回路14とインバータ回路ブロック13
とから構成される。
【0075】定電圧回路14は電源電圧VDD及び接地レ
ベルに接続され、固定電圧VFを出力する。この固定電
圧VFは電源電圧VDDの電圧が変動しても、常に一定レ
ベルが保つように構成される。
ベルに接続され、固定電圧VFを出力する。この固定電
圧VFは電源電圧VDDの電圧が変動しても、常に一定レ
ベルが保つように構成される。
【0076】インバータ回路ブロック13は、2k個の
CMOSインバータ20を直列に接続することにより構
成される。各CMOSインバータ20は、ソースが固定
電圧VFに接続されたPMOSトランジスタQPのドレ
インと、ソースが接地されたNMOSトランジスタQN
のドレインとを接続し、PMOSトランジスタQP及び
NMOSトランジスタQNのゲートを共通接続すること
により、PMOSトランジスタQP及びNMOSトラン
ジスタQNのゲートに印加される信号を入力信号とし、
PMOSトランジスタQP及びNMOSトランジスタQ
Nのドレインより得られる信号を出力信号としている。
CMOSインバータ20を直列に接続することにより構
成される。各CMOSインバータ20は、ソースが固定
電圧VFに接続されたPMOSトランジスタQPのドレ
インと、ソースが接地されたNMOSトランジスタQN
のドレインとを接続し、PMOSトランジスタQP及び
NMOSトランジスタQNのゲートを共通接続すること
により、PMOSトランジスタQP及びNMOSトラン
ジスタQNのゲートに印加される信号を入力信号とし、
PMOSトランジスタQP及びNMOSトランジスタQ
Nのドレインより得られる信号を出力信号としている。
【0077】そして、初段のCMOSインバータ20の
入力部にNANDゲートG3の出力信号S3を取り込む
と、信号S3を2k個のインバータ20を伝播する信号
遅延時間ΔT13遅延させて、最終段のインバータ20
の出力部から、遅延信号S13として、位相比較部31
のノードN1に出力する。この遅延時間ΔT13は正規
の遅延時間ΔTNに設定される。
入力部にNANDゲートG3の出力信号S3を取り込む
と、信号S3を2k個のインバータ20を伝播する信号
遅延時間ΔT13遅延させて、最終段のインバータ20
の出力部から、遅延信号S13として、位相比較部31
のノードN1に出力する。この遅延時間ΔT13は正規
の遅延時間ΔTNに設定される。
【0078】このように、第3の実施例の位相比較器
は、インバータ回路ブロック13のHレベルを規定する
電圧は固定電圧VFであり、Lレベルを規定する電圧は
接地レベルであるため、複数種の電源電圧VDDを受けて
も、Hレベル及びLレベルを規定する電圧に変化は生じ
ないため、インバータ回路ブロック13による信号遅延
時間ΔT13は常に一定に正規の遅延時間ΔTNにする
ことができる。
は、インバータ回路ブロック13のHレベルを規定する
電圧は固定電圧VFであり、Lレベルを規定する電圧は
接地レベルであるため、複数種の電源電圧VDDを受けて
も、Hレベル及びLレベルを規定する電圧に変化は生じ
ないため、インバータ回路ブロック13による信号遅延
時間ΔT13は常に一定に正規の遅延時間ΔTNにする
ことができる。
【0079】なお、第1〜第3の実施例では、位相比較
器を例に挙げたが、これに限定されず、複数種の電源電
圧に対応して、かつ正確な内部信号の遅延を行う半導体
集積回路すべてにこの発明を適用することができる。
器を例に挙げたが、これに限定されず、複数種の電源電
圧に対応して、かつ正確な内部信号の遅延を行う半導体
集積回路すべてにこの発明を適用することができる。
【0080】
【発明の効果】以上説明したように、この発明の請求項
1記載の半導体集積回路の遅延経路合成手段は、電源電
圧の電圧レベルに基づき、複数の信号遅延手段のうち、
1つ以上の信号遅延手段の入出力を組み合わせて、信号
遅延時間が常に一定になるように合成遅延経路を合成す
ることにより、電源電圧の電圧レベルの変動により個々
の信号遅延手段による遅延時間は変動に関わらず、合成
遅延経路におる信号遅延時間を一定にするため、1チッ
プで複数の電源仕様に対応し、かつ正確な信号遅延時間
で信号を遅延させることができる。
1記載の半導体集積回路の遅延経路合成手段は、電源電
圧の電圧レベルに基づき、複数の信号遅延手段のうち、
1つ以上の信号遅延手段の入出力を組み合わせて、信号
遅延時間が常に一定になるように合成遅延経路を合成す
ることにより、電源電圧の電圧レベルの変動により個々
の信号遅延手段による遅延時間は変動に関わらず、合成
遅延経路におる信号遅延時間を一定にするため、1チッ
プで複数の電源仕様に対応し、かつ正確な信号遅延時間
で信号を遅延させることができる。
【0081】この発明の請求項2記載の半導体集積回路
の信号遅延手段は、固定電圧付与手段より付与される固
定電圧によりHレベルを規定し、前記接地レベル電圧に
よりLレベルを規定したインバータを複数個直列に接続
することにより構成され、入力信号を所定時間遅延させ
て出力信号を出力するため、半導体集積回路の電源電圧
が変動しても、インバータのH,Lレベルを規定する電
圧は常に固定されている。
の信号遅延手段は、固定電圧付与手段より付与される固
定電圧によりHレベルを規定し、前記接地レベル電圧に
よりLレベルを規定したインバータを複数個直列に接続
することにより構成され、入力信号を所定時間遅延させ
て出力信号を出力するため、半導体集積回路の電源電圧
が変動しても、インバータのH,Lレベルを規定する電
圧は常に固定されている。
【0082】その結果、信号遅延手段による遅延時間
は、使用する電源電圧の関わらず、常に一定レベルを保
つことができる。
は、使用する電源電圧の関わらず、常に一定レベルを保
つことができる。
【図1】この発明の第1の実施例である位相比較器の構
成を示す回路図である。
成を示す回路図である。
【図2】第1の実施例のインバータ回路ブロックの内部
構成を示す回路図である。
構成を示す回路図である。
【図3】この発明の第2の実施例である位相比較器の構
成を示す回路図である。
成を示す回路図である。
【図4】第2の実施例の電圧比較器の一構成例を示す回
路図である。
路図である。
【図5】第2の実施例の信号遅延部の一構成例を示す説
明図である。
明図である。
【図6】この発明の第3の実施例である位相比較器の構
成を示す回路図である。
成を示す回路図である。
【図7】従来の位相比較器の構成を示す回路図である。
【図8】従来の位相比較器の動作を示す波形図である。
11 インバータ回路ブロック 12 インバータ回路ブロック 13 インバータ回路ブロック 14 定電圧回路 31 位相比較部 41 信号遅延部 42 信号遅延部 43 信号遅延部 IB1〜IBp インバータ回路ブロック SW1〜SW(2p−1) スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年7月8日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0003
【補正方法】変更
【補正内容】
【0003】同図に示すように、この位相比較器は、位
相比較部30とインバータ回路ブロック40とから構成
される。インバータ回路ブロック40は、電源電圧VDD
及び接地レベルに接続され、図示しない複数個(偶数)
のCMOSインバータの直列接続で構成される遅延回路
である。インバータ回路ブロック40はNANDゲート
G3の出力信号S3を時間TA遅延させて遅延信号S
3′を位相比較部30のノードN1に出力する。
相比較部30とインバータ回路ブロック40とから構成
される。インバータ回路ブロック40は、電源電圧VDD
及び接地レベルに接続され、図示しない複数個(偶数)
のCMOSインバータの直列接続で構成される遅延回路
である。インバータ回路ブロック40はNANDゲート
G3の出力信号S3を時間TA遅延させて遅延信号S
3′を位相比較部30のノードN1に出力する。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0013
【補正方法】変更
【補正内容】
【0013】
【発明が解決しようとする課題】従来の位相比較器は以
上のように構成されており、インバータ回路ブロック4
0により、位相比較部30の信号S3を遅延時間TA遅
延させることにより、望ましい位相比較出力信号Q1及
びQ2を出力していた。
上のように構成されており、インバータ回路ブロック4
0により、位相比較部30の信号S3を遅延時間TA遅
延させることにより、望ましい位相比較出力信号Q1及
びQ2を出力していた。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正内容】
【0015】したがって、正確な遅延時間TAを維持す
るためには、ある限られた範囲の電源電圧にしか対応す
ることができないという問題点があった。
るためには、ある限られた範囲の電源電圧にしか対応す
ることができないという問題点があった。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0031
【補正方法】変更
【補正内容】
【0031】インバータ回路ブロック12の出力信号S
D2はスイッチSW3の信号入力部Iに付与される。ス
イッチSW3は、信号制御部Cに制御信号SCを受け、
信号出力部Oが位相比較器31のノードN1に接続され
る。
D2はスイッチSW3の信号入力部Iに付与される。ス
イッチSW3は、信号制御部Cに制御信号SCを受け、
信号出力部Oが位相比較器31のノードN1に接続され
る。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0035
【補正方法】変更
【補正内容】
【0035】位相比較器の電源電圧VDDが第1の電源電
圧V1の場合、Lレベルの制御信号SCを信号遅延部4
1に付与することにより反転制御信号バーSCを信号制
御部Cに受けるスイッチSW1をオンさせ、制御信号S
Cを信号制御部Cに受けるSW2及びSW3をオフさせ
る。
圧V1の場合、Lレベルの制御信号SCを信号遅延部4
1に付与することにより反転制御信号バーSCを信号制
御部Cに受けるスイッチSW1をオンさせ、制御信号S
Cを信号制御部Cに受けるSW2及びSW3をオフさせ
る。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0037
【補正方法】変更
【補正内容】
【0037】一方、位相比較器の電源電圧VDDが第2の
電源電圧V2(>V1)の場合、Hレベルの制御信号S
Cを信号遅延部41に付与することにより、反転制御信
号バーSCを信号制御部Cに受けるスイッチSW1をオ
フさせ、制御信号SCを信号制御部Cに受けるSW2及
びSW3をオンさせる。
電源電圧V2(>V1)の場合、Hレベルの制御信号S
Cを信号遅延部41に付与することにより、反転制御信
号バーSCを信号制御部Cに受けるスイッチSW1をオ
フさせ、制御信号SCを信号制御部Cに受けるSW2及
びSW3をオンさせる。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0057
【補正方法】変更
【補正内容】
【0057】このように、電圧比較器13は電源電圧V
DD及び外部電源電圧VOを取り込み、電源電圧VDDの電
圧V1〜Vpに基づき、制御信号SC1,SC3,…S
C(2p−1)のうち、1つの制御信号SCq(qは2
p以下の奇数のいずれか)のみをHレベル、他の制御信
号をLレベルに設定するとともに、制御信号SC2,S
C4,…SC(2p−2)のうち、添え字NO. がqより
小さいすべての制御信号をHレベルに設定し、添え字N
O. がqより大きいすべての制御信号をLレベルに設定
する。
DD及び外部電源電圧VOを取り込み、電源電圧VDDの電
圧V1〜Vpに基づき、制御信号SC1,SC3,…S
C(2p−1)のうち、1つの制御信号SCq(qは2
p以下の奇数のいずれか)のみをHレベル、他の制御信
号をLレベルに設定するとともに、制御信号SC2,S
C4,…SC(2p−2)のうち、添え字NO. がqより
小さいすべての制御信号をHレベルに設定し、添え字N
O. がqより大きいすべての制御信号をLレベルに設定
する。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0061
【補正方法】変更
【補正内容】
【0061】同様に、電源電圧VDDがVj(p≧j≧
3)の場合におけるインバータ回路ブロックIBjの遅
延時間ΔTj(Vj)が、 ΔTj(Vj)=ΔTN −ΔT(j−1)(Vj) −ΔT(j−2)(Vj) … −ΔT2(Vj) −ΔT1(Vj)…(VI) を満足するように設定される。
3)の場合におけるインバータ回路ブロックIBjの遅
延時間ΔTj(Vj)が、 ΔTj(Vj)=ΔTN −ΔT(j−1)(Vj) −ΔT(j−2)(Vj) … −ΔT2(Vj) −ΔT1(Vj)…(VI) を満足するように設定される。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0069
【補正方法】変更
【補正内容】
【0069】同様に、第2の実施例の位相比較器の電源
電圧VDDが第jの電源電圧Vj(p≧j≧3)の場合、
制御信号SC(2j−1)と制御信号SC2,SC4,
…SC(2j−2)をHレベルに、その他の制御信号S
CをLレベルに設定し、スイッチSW(2j−1)及び
スイッチSW2,SW4,…SW(2j−2)をオンさ
せ、他のスイッチSWをオフさせる。
電圧VDDが第jの電源電圧Vj(p≧j≧3)の場合、
制御信号SC(2j−1)と制御信号SC2,SC4,
…SC(2j−2)をHレベルに、その他の制御信号S
CをLレベルに設定し、スイッチSW(2j−1)及び
スイッチSW2,SW4,…SW(2j−2)をオンさ
せ、他のスイッチSWをオフさせる。
Claims (2)
- 【請求項1】 複数種の電圧レベルの電源電圧を付与す
る電源電圧付与手段と、 固定電位である接地レベル電圧を付与する接地レベル電
圧付与手段と、 各々が、前記電源電圧によりHレベルを規定し、前記接
地レベル電圧によりLレベルを規定したインバータを複
数個直列に接続することにより構成され、入力信号を所
定時間遅延させて出力信号を出力する複数の信号遅延手
段と、 前記電源電圧の電圧レベルに基づき、前記複数の信号遅
延手段のうち、1つ以上の信号遅延手段の入出力を組み
合わせて、信号遅延時間が常に一定になるように合成遅
延経路を合成する遅延経路合成手段とを備えた半導体集
積回路。 - 【請求項2】 所定電圧レベルの固定電圧を付与する固
定電圧付与手段と、 接地レベル電圧を付与する接地レベル電圧付与手段と、 前記固定電圧によりHレベルを規定し、前記接地レベル
電圧によりLレベルを規定したインバータを複数個直列
に接続することにより構成され、入力信号を所定時間遅
延させて出力信号を出力する信号遅延手段とを備えた半
導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4174283A JPH0621788A (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
US08/079,758 US5448195A (en) | 1992-07-01 | 1993-06-22 | Semiconductor integrated delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4174283A JPH0621788A (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0621788A true JPH0621788A (ja) | 1994-01-28 |
Family
ID=15975963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4174283A Pending JPH0621788A (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5448195A (ja) |
JP (1) | JPH0621788A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8435428B2 (en) | 2007-02-21 | 2013-05-07 | Air Liquide Electronics U.S. Lp | Methods for forming a ruthenium-based film on a substrate |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0879074A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Electric Corp | フェーズ・ロックド・ループ回路 |
CN108111151B (zh) * | 2017-12-20 | 2021-05-28 | 广州广电计量检测股份有限公司 | 开关控制方法和***、开关控制设备和测试装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60174516A (ja) * | 1984-02-20 | 1985-09-07 | Matsushita Electric Ind Co Ltd | パルス遅延回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4122405A (en) * | 1977-10-21 | 1978-10-24 | National Semiconductor Corporation | Digital logic level signal indication of phase and frequency lock condition in a phase-locked loop |
US4675562A (en) * | 1983-08-01 | 1987-06-23 | Fairchild Semiconductor Corporation | Method and apparatus for dynamically controlling the timing of signals in automatic test systems |
US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
US4970507A (en) * | 1989-03-17 | 1990-11-13 | Gte Laboratories Incorporated | Broadband switching matrix for delay equalization and elimination of inversion |
US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
-
1992
- 1992-07-01 JP JP4174283A patent/JPH0621788A/ja active Pending
-
1993
- 1993-06-22 US US08/079,758 patent/US5448195A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60174516A (ja) * | 1984-02-20 | 1985-09-07 | Matsushita Electric Ind Co Ltd | パルス遅延回路 |
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US8435428B2 (en) | 2007-02-21 | 2013-05-07 | Air Liquide Electronics U.S. Lp | Methods for forming a ruthenium-based film on a substrate |
Also Published As
Publication number | Publication date |
---|---|
US5448195A (en) | 1995-09-05 |
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