JPH06216766A - Phase frequency comparator - Google Patents
Phase frequency comparatorInfo
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- JPH06216766A JPH06216766A JP50A JP2067993A JPH06216766A JP H06216766 A JPH06216766 A JP H06216766A JP 50 A JP50 A JP 50A JP 2067993 A JP2067993 A JP 2067993A JP H06216766 A JPH06216766 A JP H06216766A
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- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は位相周波数比較回路に関
する。より詳細には、本発明は、GaAsＭＥＳＦＥＴ集積
回路として形成することができる新規な位相周波数比較
回路の構成に関する。BACKGROUND OF THE INVENTION The present invention relates to a phase frequency comparison circuit. More particularly, the present invention relates to the construction of a novel phase frequency comparison circuit that can be formed as a GaAs MESFET integrated circuit.
【０００２】[0002]
【従来の技術】図９は、従来の位相周波数比較回路の典
型的な構成を示す図である。2. Description of the Related Art FIG. 9 is a diagram showing a typical configuration of a conventional phase frequency comparison circuit.
【０００３】同図に示すように、この位相周波数比較回
路は、３つのＪ−Ｋフリップフロップ91、92、93により
構成されており、Ｊ端子入力の "ＯＲ" をとったパルス
の立ち上がりでＱ2端子、Ｑ3端子を "１" にし、Ｋ端子
入力のＯＲでＱ1 *端子、Ｑ2 *端子を "０" にする構成と
なっている。As shown in the figure, this phase frequency comparison circuit is composed of three JK flip-flops 91, 92 and 93, and Q at the rising edge of the "OR" pulse at the J terminal input. The 2 terminal and the Q 3 terminal are set to "1", and the Q terminal input is ORed to set the Q 1 * terminal and the Q 2 * terminal to "0".
【０００４】[0004]
【発明が解決しようとする課題】上述のような従来の位
相周波数比較回路を使用した場合、例えばクロックデー
タ再生回路を構成するためには、ＮＲＺデータ列からク
ロック成分を抽出する回路が必要になる。また、位相周
波数比較出力をチャージポンプ回路を介してループフィ
ルタに入力する必要がある。しかしながら、近年利用の
拡大しているGaAsＭＥＳＦＥＴによる集積回路ではチャ
ージポンプ回路を構成することが困難であることが知ら
れている。When the conventional phase frequency comparison circuit as described above is used, a circuit for extracting the clock component from the NRZ data string is required to construct a clock data recovery circuit, for example. . Further, it is necessary to input the phase frequency comparison output to the loop filter via the charge pump circuit. However, it is known that it is difficult to form a charge pump circuit with an integrated circuit using GaAs MESFET, which has been widely used in recent years.
【０００５】そこで、本発明は、上記従来技術の問題点
を解決し、GaAsＭＥＳＦＥＴによる集積回路においても
有効に使用することができる新規な位相周波数比較回路
を提供することをその目的としている。Therefore, an object of the present invention is to solve the above-mentioned problems of the prior art and to provide a novel phase frequency comparison circuit which can be effectively used even in an integrated circuit using GaAs MESFETs.
【０００６】[0006]
【課題を解決するための手段】本発明に従うと、電圧制
御発振器の発生する所定の周波数の参照信号および所定
のクロック信号を基準とするデータ信号を受ける第１の
位相比較部と、該参照信号の位相を90度シフトする移相
器と、該移相器の出力および該データ信号を受ける第２
の位相比較部と、該第１および第２の位相比較部の位相
比較出力を周波数比較出力に変換する正相および逆相の
１対の変換部と、該位相比較部の位相比較出力と該１対
の変換部の周波数比較出力とを受けてそれらの和を出力
する重ね合わせ部とを備えることを特徴とする位相周波
数比較回路が提供される。According to the present invention, there is provided a first phase comparator for receiving a reference signal of a predetermined frequency generated by a voltage controlled oscillator and a data signal based on a predetermined clock signal, and the reference signal. Phase shifter for shifting the phase of 90 degrees by 90 degrees, and
And a pair of positive-phase and negative-phase conversion units for converting the phase comparison outputs of the first and second phase comparison units to frequency comparison outputs, and the phase comparison outputs of the phase comparison units. There is provided a phase frequency comparison circuit comprising: a frequency comparison output of a pair of conversion units and an overlapping unit that outputs a sum thereof.
【０００７】[0007]
【作用】本発明に係る位相周波数比較回路は、特に、Ga
AsＭＥＳＦＥＴ集積回路において利用し易く構成されて
いることと、その出力に含まれる高周波成分が少ないこ
とに主要な特徴がある。The phase frequency comparison circuit according to the present invention is
The main features are that it is easy to use in an AsMESFET integrated circuit and that the output contains few high frequency components.
【０００８】図１は、本発明に係る位相周波数比較回路
の基本的な構成を示す図である。FIG. 1 is a diagram showing a basic configuration of a phase frequency comparison circuit according to the present invention.
【０００９】同図に示すように、この回路は、第１の位
相比較部10、重ね合わせ部20、１対の変換部30、60、第
２の位相比較部40および90度移相器50から主に構成され
ている。尚、図中でこの回路に入力されるＶＣＯ、ＶＣ
Ｏ* は電圧制御発振器の相補的な出力を表し、Ｄ、Ｄ*
は相補的な入力データ信号を表している。また、位相同
期しているときは、ＶＣＯおよびＶＣＯ* の周波数ｆ
VCO とデータ信号の基準クロック周波数ｆD とは一致し
ている。As shown in the figure, this circuit includes a first phase comparing section 10, a superposing section 20, a pair of converting sections 30, 60, a second phase comparing section 40 and a 90-degree phase shifter 50. It is mainly composed of. In the figure, VCO and VC input to this circuit
O * represents the complementary outputs of the voltage controlled oscillator, D, D *
Represent complementary input data signals. When the phases are synchronized, the frequency f of VCO and VCO *
The VCO and the reference clock frequency f D of the data signal match.
【００１０】位相比較部10は、電圧制御発振器出力ＶＣ
Ｏ、ＶＣＯ* （周波数ｆVCO ）およびデータ信号Ｄ、Ｄ
* （データレートｆD ）をそのまま受ける。また、位相
比較部40は、データ信号Ｄ、Ｄ* と共に移相器50により
移相が90度シフトされたＶＣＯ、ＶＣＯ* を受ける。こ
こで、周波数ｆVCO と周波数ｆD とが一致していないと
き、位相比較部10、40は周波数｜ｆVCO −ｆD ｜のビー
ト信号を発生する。また、両者が一致したときには位相
のずれに対応した出力が発生する。The phase comparison unit 10 outputs the voltage controlled oscillator output VC
O, VCO * (frequency f VCO ) and data signals D, D
* Receives (data rate f D ) as it is. Further, the phase comparison unit 40 receives the data signals D and D * and the VCO and VCO * whose phase shift is shifted by 90 degrees by the phase shifter 50. Here, when the frequency f VCO and the frequency f D do not match, the phase comparison units 10 and 40 generate a beat signal of the frequency | f VCO −f D |. Further, when they match, an output corresponding to the phase shift is generated.
【００１１】図２は、図１に示した回路において位相比
較部10または40として使用できる回路の構成例および動
作を説明するための図である。尚、以下の説明におい
て、括弧で囲まれた符号は位相比較部40における信号
を、囲まれていない符号は位相比較部10における信号を
それぞれ意味している。FIG. 2 is a diagram for explaining a configuration example and an operation of a circuit which can be used as the phase comparison section 10 or 40 in the circuit shown in FIG. In the following description, the reference numerals enclosed in parentheses mean the signals in the phase comparison unit 40, and the reference numerals not enclosed in them mean the signals in the phase comparison unit 10.
【００１２】図２(a) に示すように、この位相比較部は
１対のラッチ11、12およびマルチプレクサ13により構成
できる。電圧制御発振器出力ＶＣＯ、ＶＣＯ* （ＶＣＯ
90、ＶＣＯ90 * ）はラッチ11、12の入力に接続されてお
り、データ信号Ｄ、Ｄ* はラッチ11、12の制御端子に入
力されている。また、ここでは、マルチプレクサ13の制
御端子にもデータ信号Ｄが入力されている。各ラッチ1
1、12の出力は共にマルチプレクサ13の入力に接続され
ており、このマルチプレクサ13の出力が位相比較出力Ｐ
Ｄ、ＰＤ* （ＱＰＤ、ＱＰＤ* ）となる。As shown in FIG. 2 (a), this phase comparator can be composed of a pair of latches 11 and 12 and a multiplexer 13. Voltage controlled oscillator output VCO, VCO * (VCO
90 , VCO 90 * ) is connected to the inputs of the latches 11 and 12, and the data signals D and D * are input to the control terminals of the latches 11 and 12. Further, here, the data signal D is also input to the control terminal of the multiplexer 13. Each latch 1
The outputs of 1 and 12 are both connected to the input of the multiplexer 13, and the output of this multiplexer 13 is the phase comparison output P.
D, PD * (QPD, QPD * ).
【００１３】以上のように構成された位相比較部に入力
されるＶＣＯ（ＶＣＯ* ）およびＤ（Ｄ* ）は図２(b)
に示すような関係にある。従って、位相比較部の出力
は、ＶＣＯ周波数ｆVCO とＤの周波数ｆD との関係に応
じて下記のように変化する。The VCO (VCO * ) and D (D * ) input to the phase comparator configured as described above are shown in FIG. 2 (b).
The relationship is as shown in. Therefore, the output of the phase comparator changes as follows according to the relationship between the VCO frequency f VCO and the frequency f D of D.
【００１４】(1) ｆVCO がｆD よりも小さいとき；ＰＤ
は周波数（ｆD −ｆVCO ）のパルスである。また、ＱＰ
Ｄは、ＰＤよりも位相が90度進んだ、周波数（ｆD −ｆ
VCO ）のパルスである。 (2) ｆVCO がｆD よりも大きいとき；ＰＤは周波数（ｆ
VCO −ｆD ）のパルスである。また、ＱＰＤは、ＰＤよ
りも位相が90度遅れた、周波数（ｆVCO −ｆD ）のパル
スである。 (3) ｆVCO とｆD とが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；ＰＤは "Ｈ" レベルに、ＱＰＤは
"Ｈ" レベルになる。 (4) ｆVCO とｆD とが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；ＰＤは "Ｌ" レベルに、ＱＰＤは
"Ｈ" レベルになる。(1) When f VCO is smaller than f D ; PD
Is a pulse of frequency (f D −f VCO ). Also, QP
D is a frequency (f D −f
VCO ) pulse. (2) When f VCO is larger than f D ; PD is frequency (f
It is a pulse of VCO -f D). The QPD is a pulse of frequency (f VCO -f D ) whose phase is delayed by 90 degrees from PD. (3) When f VCO and f D are equal and VCO lags behind D in phase; PD is at "H" level, QPD is
Become "H" level. (4) When f VCO and f D are equal and D is delayed in phase with respect to VCO; PD is at "L" level, QPD is
Become "H" level.
【００１５】図３は、図１に示した回路において変換部
30または60として使用できる回路の基本構成および動作
を説明するための図であり、この図では変換部30に相当
するものを示している。FIG. 3 is a circuit diagram showing a conversion unit in the circuit shown in FIG.
It is a figure for demonstrating the basic structure and operation | movement of the circuit which can be used as 30 or 60, and shows the thing equivalent to the conversion part 30 in this figure.
【００１６】同図に示すように、変換部は、１対のラッ
チ31、32と１対のＮＡＮＤ33、34とにより構成すること
ができる。ここで、各ラッチ31、32の入力には、位相比
較部10、40の出力であるＰＤ、ＰＤ* 、ＱＰＤ、ＱＰＤ
* が入力されている。また、各ラッチ31、32の制御端子
には、位相比較部10の出力であるＰＤまたはＰＤ* が入
力されている。更に、ラッチ31の出力は、ＰＤ* と共に
ＮＡＮＤ33に入力される。また、ラッチ32の出力はＰＤ
と共にＮＡＮＤ34に入力される。ＮＡＮＤ33、34の出力
がこの変換部の出力ＴＲ+ 、ＴＲ+ * となる。As shown in the figure, the conversion unit can be composed of a pair of latches 31, 32 and a pair of NANDs 33, 34. Here, PD, PD * , QPD, and QPD which are outputs of the phase comparison units 10 and 40 are input to the latches 31 and 32, respectively.
* Has been entered. The PD or PD * output from the phase comparison unit 10 is input to the control terminals of the latches 31 and 32. Further, the output of the latch 31 is input to the NAND 33 together with PD * . The output of the latch 32 is PD
It is also input to the NAND 34. The outputs of the NANDs 33 and 34 become the outputs TR + and TR + * of this converter.
【００１７】尚、変換部60は、基本的には同じ構成を有
しているが、ＰＤ、ＰＤ* 、ＱＰＤ、ＱＰＤ* の各信号
を受けてＴＲ- 、ＴＲ- * を出力する。[0017] The conversion unit 60 has the same configuration basically, PD, PD *, QPD, TR receives the respective signals QPD * -, TR - outputs the *.
【００１８】以上のように構成された変換部30、60の出
力は、電圧制御発振器出力ＶＣＯの周波数ｆVCO とデー
タ信号Ｄの周波数ｆD との関係に応じて下記のように変
化する。The above output of the converter unit 30, 60 configured as changes as follows in accordance with the relationship between the frequency f D of the frequency f VCO and the data signal D of the voltage controlled oscillator output VCO.
【００１９】(1) ｆVCO がｆD よりも小さいとき；ＴＲ
+ はＰＤと、ＴＲ- はＰＤ* とそれぞれ同期したパルス
であり、ＴＲ+ *およびＴＲ- * は、 "Ｈ" レベルにな
る。 (2) ｆVCO がｆD よりも大きいとき；ＴＲ+ * はＰＤ*
は、ＴＲ- * はＰＤとそれぞれ同期したパルスであり、
ＴＲ+ 、ＴＲ- は "Ｈ" レベルになる。 (3) ｆVCO とｆD とが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；（ｆVCO ＜ｆD の状態からｆVCO
＝ｆD に近づいたとき）ＴＲ+ 、ＴＲ+ * およびＴＲ-
* は共に "Ｈ" レベルになり、ＴＲ- は "Ｌ"レベルに
なる。 (4) ｆVCO とｆD とが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；（ｆVCO ＞ｆD の状態からｆVCO
＝ｆD に近づいたとき）ＴＲ+ 、ＴＲ+ * およびＴＲ-
は共に "Ｈ" レベルになり、ＴＲ- * は "Ｌ"レベルに
なる。(1) When f VCO is smaller than f D ; TR
+ Is a PD, TR - are pulses PD * respectively synchronized, TR + * and TR - * becomes "H" level. (2) When f VCO is larger than f D ; TR + * is PD *
Is, TR - * is a pulse in synchronization with each and PD,
TR +, TR - becomes "H" level. (3) When f VCO and f D are equal and the phase of VCO lags behind that of D ; (from the state of f VCO <f D to f VCO
= When approaching the f D) TR +, TR + * and TR -
* Are both in the "H" level, TR - becomes "L" level. (4) When f VCO and f D are equal and D is delayed in phase with respect to the VCO ; (from the state of f VCO > f D to f VCO
= When approaching the f D) TR +, TR + * and TR -
Become both "H" level, TR - * becomes "L" level.
【００２０】図４は、図１に示した回路において重ね合
わせ部20として使用できる回路の構成および動作を説明
するための図である。FIG. 4 is a diagram for explaining the configuration and operation of a circuit that can be used as the superposing section 20 in the circuit shown in FIG.
【００２１】同図に示すように、この回路は、各々１対
の相補的な入力および出力を有する３つの差動増幅器2
1、22、23により構成された１対の単位重ね合わせ部
Ｘ、Ｙを組み合わせて構成されている。即ち、各単位重
ね合わせ部Ｘ、Ｙでは、差動増幅器21、23の反転入力は
所定の参照電圧Ｖref を共通に受けている。また、差動
増幅器21および23の非反転入力は、変換部30の出力ＴＲ
+ 、ＴＲ+ * または変換部60の出力ＴＲ- 、ＴＲ- * を
受けている。更に、差動増幅器22の入力は、位相比較部
10の相補的な出力ＰＤ* 、ＰＤを受けている。一方、差
動増幅器22の反転出力は、差動増幅器21の反転出力と加
算された後、更に差動増幅器23の非反転出力と加算され
る。また、差動増幅器22の非反転出力は、差動増幅器23
の反転出力と加算された後、更に差動増幅器21の非反転
出力と加算される。このような単位重ね合わせ部Ｘ、Ｙ
の出力は、更に互いに加算されて、この重ね合わせ部の
出力Ｑ、Ｑ* として出力される。尚、実際には、各出力
Ｑ、Ｑ* には、直流バイアス電圧Ｖ0 が更に加算されて
出力される。As shown in the figure, this circuit includes three differential amplifiers 2 each having a pair of complementary inputs and outputs.
It is configured by combining a pair of unit overlapping portions X and Y configured by 1, 22, and 23. That is, in each unit superposition section X, Y, the inverting inputs of the differential amplifiers 21, 23 commonly receive a predetermined reference voltage V ref . The non-inverting inputs of the differential amplifiers 21 and 23 are the output TR of the conversion unit 30.
+ , TR + * or the output TR − , TR − * of the conversion unit 60 is received. Further, the input of the differential amplifier 22 is a phase comparison unit.
Receiving 10 complementary outputs PD * , PD. On the other hand, the inverted output of the differential amplifier 22 is added to the inverted output of the differential amplifier 21, and then further added to the non-inverted output of the differential amplifier 23. The non-inverted output of the differential amplifier 22 is
Of the differential output of the differential amplifier 21 and the non-inverted output of the differential amplifier 21. Such unit overlapping parts X and Y
Are further added to each other and output as outputs Q and Q * of the superposing section. Actually, the DC bias voltage V 0 is further added to each of the outputs Q and Q * and output.
【００２２】以上のように構成された重ね合わせ部の出
力Ｑ、Ｑ* は、周波数ｆVCO と周波数ｆD との関係によ
り変化する。図５は、周波数ｆVCO と周波数ｆD との関
係により変化するこの回路の出力Ｑ、Ｑ* を示す図であ
る。The outputs Q and Q * of the superposing section configured as described above vary depending on the relationship between the frequency f VCO and the frequency f D. FIG. 5 is a diagram showing the outputs Q and Q * of this circuit which change depending on the relationship between the frequency f VCO and the frequency f D.
【００２３】表１に、各状態における各増幅器21、22、
23の出力レベルを示す。Table 1 shows the amplifiers 21 and 22 in each state.
23 output levels are shown.
【００２４】[0024]
【表１】 [Table 1]
【００２５】(1) ｆVCO がｆD よりも小さいとき（図５
(a) に示す）；Ｑ＝Ｖ0 −Ｖof、 Ｑ* ＝Ｖ0 ＋Ｖof (2) ｆVCO がｆD よりも大きいとき（図５(a) に示
す）；Ｑ＝Ｖ0 ＋Ｖof、 Ｑ* ＝Ｖ0 −Ｖof (3) ｆVCO とｆD とが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；（ｆVCO ＜ｆD の状態からｆVCO
＝ｆD に近づいたとき、図５(c) に示す）Ｑ＝Ｖ0 −Ｖ
of、 Ｑ* ＝Ｖ0 ＋Ｖof (4) ｆVCO とｆD とが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；（ｆVCO ＞ｆD の状態からｆVCO
＝ｆD に近づいたとき、図５(d) に示す）Ｑ＝Ｖ0 ＋Ｖ
of、 Ｑ* ＝Ｖ0 −Ｖof (1) When f VCO is smaller than f D (Fig. 5)
(shown in (a)); Q = V 0 −V of , Q * = V 0 + V of (2) When f VCO is larger than f D (shown in FIG. 5 (a)); Q = V 0 + V of , Q * = V 0 −V of (3) When f VCO and f D are equal, and the phase of VCO is later than that of D; (from the state of f VCO <f D to f VCO
= F D , as shown in FIG. 5 (c)) Q = V 0 −V
of , Q * = V 0 + V of (4) When f VCO and f D are equal, and D is delayed in phase with respect to the VCO ; (from the state of f VCO > f D to f VCO
= F D , as shown in FIG. 5 (d)) Q = V 0 + V
of , Q * = V 0 −V of
【００２６】以上のように構成された本発明に係る位相
周波数比較回路は、その直後にループフィルタを追加す
ることにより、電圧制御発振器の位相および周波数が一
致するような位相同期制御を行うための制御信号を発生
することができる。The phase frequency comparison circuit according to the present invention having the above-described structure is provided with a loop filter immediately after the phase frequency comparison circuit for performing phase synchronization control so that the phase and frequency of the voltage controlled oscillator match. A control signal can be generated.
【００２７】また、この方式では、データ信号からクロ
ック成分を抽出するための回路や、チャージポンプ回路
等を付加することなく所期の機能を実現することができ
る。従って、チャージポンプ回路を構成することが困難
なGaAsＭＥＳＦＥＴ集積回路においても使用することが
できる。Further, in this system, the desired function can be realized without adding a circuit for extracting a clock component from the data signal, a charge pump circuit, or the like. Therefore, it can be used also in a GaAs MESFET integrated circuit in which it is difficult to construct a charge pump circuit.
【００２８】更に、図５からも判るように、この位相周
波数比較器の構成においては、非同期時からの周波数引
込み過程においてビート信号等に起因する高周波成分が
一切出力されない。従って、出力信号の高周波成分に起
因する移相同期ループの誤動作が生じる恐れがない。ま
た、図５(c) に示すようにこの位相周波数比較回路は理
想的な出力波形を有しており、これに接続する位相同期
ループの設計は容易である。Further, as can be seen from FIG. 5, in the configuration of this phase frequency comparator, no high frequency component due to the beat signal or the like is output in the frequency pull-in process from the asynchronous state. Therefore, there is no risk of malfunction of the phase shift locked loop due to the high frequency components of the output signal. Further, as shown in FIG. 5 (c), this phase frequency comparison circuit has an ideal output waveform, and the design of the phase locked loop connected to this is easy.
【００２９】尚、本発明の一態様に従うと、図１に示し
た位相周波数比較回路において、位相比較部10、40をＤ
型フリップフロップにより構成することもできる。図10
は、Ｄ型フリップフロップを使用して構成する位相比較
部の機能を説明するための図である。According to one aspect of the present invention, in the phase frequency comparison circuit shown in FIG.
Type flip-flop. Figure 10
FIG. 6 is a diagram for explaining a function of a phase comparison unit configured by using a D flip-flop.
【００３０】図10(a) に示すように、Ｄ型フリップフロ
ップに対して、電圧制御発振器の出力ＶＣＯ、ＶＣＯ*
をデータ入力に入力し、データの基準クロック信号をＤ
型フリップフロップの制御入力に入力する。ここで、Ｄ
型フリップフロップに入力されるＶＣＯ（ＶＣＯ* ）お
よびクロック信号ＣＫ（ＣＫ* ）は、図10(b) に示すよ
うな関係にある。従って、位相比較部の出力ＤＦＦは、
ＶＣＯの周波数ｆVCOおよびクロック信号ＣＫの周波数
ｆCKにより以下のように変化する。As shown in FIG. 10 (a), the outputs VCO and VCO * of the voltage controlled oscillator are supplied to the D-type flip-flop .
Is input to the data input and the data reference clock signal is set to D
Input to the control input of the type flip-flop. Where D
The VCO (VCO * ) and the clock signal CK (CK * ) input to the type flip-flop have a relationship as shown in FIG. 10 (b). Therefore, the output DFF of the phase comparator is
It changes as follows according to the frequency f VCO of the VCO and the frequency f CK of the clock signal CK.
【００３１】(1) ｆVCO がｆCKよりも小さいとき；ＤＦ
Ｆは周波数（ｆCK−ｆVCO ）のパルスである。また、Ｑ
ＤＦＦは、ＤＦＦよりも位相が90度進んだ、周波数（ｆ
CK−ｆVCO ）のパルスである。 (2) ｆVCO がｆCKよりも大きいとき；ＤＦＦは周波数
（ｆVCO −ｆCK）のパルスである。また、ＱＤＦＦは、
ＤＦＦよりも位相が90度遅れた、周波数（ｆVCO −
ｆCK）のパルスである。 (3) ｆVCO とｆCKとが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；ＤＦＦは "Ｈ" レベルに、ＱＤＦ
Ｆは "Ｌ" レベルになる。 (4) ｆVCO とｆCKとが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；ＤＦＦは "Ｌ" レベルに、ＱＤＦ
Ｆは "Ｌ" レベルになる。(1) When f VCO is smaller than f CK ; DF
F is the pulse of the frequency (f CK -f VCO). Also, Q
The DFF is 90 degrees in phase ahead of the DFF, and has a frequency (f
CK- f VCO ) pulse. (2) When f VCO is greater than f CK ; DFF is a pulse of frequency (f VCO −f CK ). In addition, QDFF
The frequency (f VCO-
f CK ). (3) When f VCO and f CK are equal, and VCO is delayed in phase than D; DFF is at "H" level, QDF
F becomes "L" level. (4) When f VCO and f CK are equal, and D is delayed in phase than VCO; DFF is at "L" level, QDF
F becomes "L" level.
【００３２】従って、図１に示した位相周波数比較回路
の位相比較部10、40としてＤ型フリップフロップを用
い、位相比較部10、40の出力ＰＤ、ＰＤ* 、ＱＰＤ、Ｑ
ＰＤ*に代わって、Ｄ型フリップフロップの出力ＤＦ
Ｆ、ＤＦＦ* 、ＱＤＦＦ、ＱＤＦＦ* を用いることによ
り、この位相周波数比較部は図１に示した構成について
既に説明した場合と同様に動作する。但し、この構成で
は、Ｄ型フリップフロップに供給するためのクロック信
号ＣＫが必要になる。Therefore, D-type flip-flops are used as the phase comparison units 10 and 40 of the phase frequency comparison circuit shown in FIG. 1, and the outputs PD, PD * , QPD and Q of the phase comparison units 10 and 40 are used.
Output DF of D-type flip-flop instead of PD *
By using F, DFF * , QDFF, and QDFF * , this phase frequency comparison section operates in the same manner as that already described for the configuration shown in FIG. However, this configuration requires the clock signal CK to be supplied to the D-type flip-flop.
【００３３】以下、実施例を参照して本発明を具体的に
説明するが、以下の開示は本発明の一実施例に過ぎず、
本発明の技術的範囲を何ら限定するものではない。Hereinafter, the present invention will be described in detail with reference to examples, but the following disclosure is merely one example of the present invention.
The technical scope of the present invention is not limited in any way.
【００３４】[0034]
【実施例】図６は図２に示した位相比較部の、より具体
的な構成例を示す図である。EXAMPLE FIG. 6 is a diagram showing a more specific configuration example of the phase comparison unit shown in FIG.
【００３５】同図に示すように、この回路の各入力端
は、電圧制御発振器の相補な出力ＶＣＯ、ＶＣＯ* をそ
れぞれゲートに受ける各１対のＦＥＴＱ11−Ｑ12、Ｑ21
−Ｑ22と、データ信号Ｄ、Ｄ* をゲートに受ける１対の
ＦＥＴＱ31−Ｑ32とを備えている。As shown in the figure, each input terminal of this circuit has a pair of FETs Q 11 -Q 12 , Q 21 which receive the complementary outputs VCO, VCO * of the voltage controlled oscillator at their gates.
-Q 22 and a pair of FETs Q 31 -Q 32 whose gates receive the data signals D and D * .
【００３６】また、ＦＥＴ対Ｑ11−Ｑ12、Ｑ21−Ｑ22に
は、ＦＥＴＱ15、Ｑ25を含む電流路をゲートに接続され
たＦＥＴＱ14、Ｑ24がＦＥＴＱ11、Ｑ21側に、ＦＥＴＱ
16、Ｑ26を含む電流路をゲートに接続されたＦＥＴ
Ｑ13、Ｑ23がＦＥＴＱ12、Ｑ22側にそれぞれ接続されて
いる。Further, the FET pair Q 11 -Q 12, Q 21 -Q 22, FETQ 14, Q 24 connected to the current path including the FETs Q 15, Q 25 to gate the FETs Q 11, Q 21 side, FETQ
FET with current path including gates 16 and Q 26 connected to the gate
Q 13 and Q 23 are connected to the FETs Q 12 and Q 22 side, respectively.
【００３７】更に、ＦＥＴＱ15、Ｑ25を含む電流路には
ＦＥＴＱ17、Ｑ27のゲートが、ＦＥＴＱ16、Ｑ26を含む
電流路にはＦＥＴＱ18、Ｑ28のゲートがそれぞれ接続さ
れている。ＦＥＴＱ17およびＱ27の一端はＦＥＴＱ33の
ゲートに、ＦＥＴＱ18およびＱ18の一端はＦＥＴＱ34の
ゲートにそれぞれ接続されており、この回路の出力端
は、ＦＥＴＱ33、Ｑ34とレベルシフトダイオード群とに
より構成されている。ＦＥＴＱ19のゲートとＱ29のゲー
トとは相互に接続されている。Further, the gates of FETs Q 17 and Q 27 are connected to the current path including the FETs Q 15 and Q 25, and the gates of FETs Q 18 and Q 28 are connected to the current path including the FETs Q 16 and Q 26 . One end of the FETs Q 17 and Q 27 to the gates of FETs Q 33, one end of the FETs Q 18 and Q 18 are connected to the gates of the FETs Q 34, the output terminal of the circuit, FETQ 33, Q 34 and the level shift diode group It is composed of and. The gate of the FET Q 19 and the gate of Q 29 are connected to each other.
【００３８】尚、データ信号Ｄのみは、マルチプレクサ
の制御信号としてＦＥＴＱ20、Ｑ30のゲートにも印加さ
れている。また、ＦＥＴ対Ｑ19−Ｑ20、Ｑ31−Ｑ32、Ｑ
29−Ｑ30およびＦＥＴＱ15、Ｑ16、Ｑ25、Ｑ26、Ｑ33、
Ｑ34は、それぞれＦＥＴＱ35〜Ｑ43により構成された電
流源を個別に備えている。Incidentally, only the data signal D is also applied to the gates of the FETs Q 20 and Q 30 as a control signal for the multiplexer. In addition, the FET pair Q 19 -Q 20 , Q 31 -Q 32 , Q
29- Q 30 and FETs Q 15 , Q 16 , Q 25 , Q 26 , Q 33 ,
Q 34 individually includes a current source constituted by FETs Q 35 to Q 43 .
【００３９】以上のように構成された回路において、電
圧制御発振器出力ＶＣＯ、ＶＣＯ*によりＦＥＴＱ11−
Ｑ21、Ｑ12−Ｑ22の何れか一方が導通すると、それに応
じてＦＥＴＱ16−Ｑ26、Ｑ15−Ｑ25の何れか一方が導通
する。更に、ＦＥＴＱ16−Ｑ26、Ｑ15−Ｑ25の何れか一
方が導通すると、ＦＥＴＱ13−Ｑ18−Ｑ23−Ｑ28、Ｑ14
−Ｑ17−Ｑ24−Ｑ27の何れか一方が導通する。ここで、
各ＦＥＴ対Ｑ13−Ｑ14、Ｑ17−Ｑ18、Ｑ21−Ｑ22とＦＥ
Ｔ対Ｑ11−Ｑ12、Ｑ23−Ｑ24、Ｑ27−Ｑ28とはデータ信
号Ｄ、Ｄ* に応じて択一的に有効になるので、ＦＥＴＱ
33、Ｑ34は択一的に導通する。即ち、電圧制御発振器出
力ＶＣＯ、ＶＣＯ* は、データ信号Ｄ、Ｄ* によりラッ
チされ、更に、データ信号Ｄ、Ｄ* に応じて出力され
る。従って出力ＰＤ、ＰＤ* には相補的な位相比較出力
が得られる。In the circuit configured as described above, the FET Q 11 − is controlled by the voltage controlled oscillator outputs VCO and VCO *.
When either one of Q 21 , Q 12 -Q 22 conducts, one of the FETs Q 16 -Q 26 , Q 15 -Q 25 conducts accordingly. Further, when one of the FETs Q 16 -Q 26 and Q 15 -Q 25 becomes conductive, the FETs Q 13 -Q 18 -Q 23 -Q 28 , Q 14
Either one of -Q 17 -Q 24 -Q 27 becomes conductive. here,
Each FET pair Q 13 -Q 14, Q 17 -Q 18, Q 21 -Q 22 and FE
Since the T-to-Q 11- Q 12 , Q 23- Q 24 , and Q 27- Q 28 are selectively valid according to the data signals D and D * , the FET Q
33 and Q 34 become conductive alternatively. That is, the voltage controlled oscillator output VCO, VCO * A data signal D, is latched by the D *, further, the data signal D, is output in accordance with D *. Therefore, complementary phase comparison outputs are obtained at the outputs PD and PD * .
【００４０】図11は、図10に示したＤ型フリップフロッ
プを用いた場合の位相比較部の具体的な構成例を示す図
である。FIG. 11 is a diagram showing a concrete example of the configuration of the phase comparison section when the D-type flip-flop shown in FIG. 10 is used.
【００４１】同図に示すように、この回路は、互いに同
じ構成の回路Ａおよび回路Ｂの２段構成となっており、
回路Ａの入力は電圧制御発振器出力ＶＣＯ、ＶＣＯ
* を、回路Ｂの入力は回路Ａの出力をそれぞれ受けてい
る。回路Ａ（Ｂ）の入力端は、入力信号をゲートに受け
る１対のＦＥＴＱ11−Ｑ12（Ｑ21−Ｑ22）と、クロック
信号ＣＫ、ＣＫ* をゲートに受ける各１対のＦＥＴＱ19
−Ｑ20（Ｑ29−Ｑ30）とにより構成されている。尚、Ｆ
ＥＴ対Ｑ19−Ｑ20（Ｑ29−Ｑ30）およびＦＥＴＱ15、Ｑ
16（Ｑ25、Ｑ26）はそれぞれＦＥＴＱ35〜Ｑ37（Ｑ39〜
Ｑ41）により構成された電流源を備えている。As shown in the figure, this circuit has a two-stage configuration of a circuit A and a circuit B having the same configuration,
The input of the circuit A is the voltage controlled oscillator output VCO, VCO
* , And the input of the circuit B receives the output of the circuit A. The input terminal of the circuit A (B) has a pair of FETs Q 11 -Q 12 (Q 21 -Q 22 ) receiving the input signal at the gate and a pair of FETs Q 19 receiving the clock signals CK and CK * at the gate.
It is constituted by -Q 20 and (Q 29 -Q 30). In addition, F
ET vs. Q 19 -Q 20 (Q 29 -Q 30 ) and FET Q 15 , Q
16 (Q 25 , Q 26 ) are FETs Q 35 to Q 37 (Q 39
Q 41 ) is provided.
【００４２】更に、ＦＥＴＱ15（Ｑ25）を含む電流路に
はＦＥＴＱ14（Ｑ24）のゲートが、ＦＥＴＱ16（Ｑ26）
を含む電流路にはＦＥＴＱ13（Ｑ23）のゲートがそれぞ
れ接続されている。また、ＦＥＴＱ14（Ｑ24）の一端は
ＦＥＴＱ11（Ｑ21）の一端に、ＦＥＴＱ13（Ｑ13）一端
はＦＥＴＱ12（Ｑ22）の一端にそれぞれ接続されてい
る。従って、例えばＦＥＴＱ11（Ｑ21）が導通するとＦ
ＥＴＱ16（Ｑ26）が導通し、このときＦＥＴＱ
13（Ｑ13）も導通するので、回路Ａ（Ｂ）の出力端には
相補的な出力が発生する。尚、この回路Ａ（Ｂ）の出力
端は、ダイオード群を介してＦＥＴＱ15（Ｑ25）、Ｑ16
（Ｑ26）の一端に接続されている。Further, the gate of the FET Q 14 (Q 24 ) is connected to the FET Q 16 (Q 26 ) in the current path including the FET Q 15 (Q 25 ).
The gates of the FETs Q 13 (Q 23 ) are connected to the current paths including. One end of the FETQ 14 (Q 24) at one end of the FETQ 11 (Q 21), FETQ 13 (Q 13) at one end is connected to one end of the FETQ 12 (Q 22). Therefore, for example, when the FET Q 11 (Q 21 ) becomes conductive, F
ETQ 16 (Q 26 ) conducts, and at this time FETQ
Since 13 (Q 13 ) also conducts, a complementary output is generated at the output terminal of the circuit A (B). The output terminal of the circuit A (B) is connected to the FETs Q 15 (Q 25 ) and Q 16 via the diode group.
It is connected to one end of (Q 26 ).
【００４３】以上のように構成された回路は、典型的な
Ｄ型フリップフロップであり、その機能は図10を参照し
て既に説明した通りである。従って、本発明に係る回路
において、図６に示した位相比較部に代えて使用するこ
とができる。The circuit configured as described above is a typical D-type flip-flop, and its function is as already described with reference to FIG. Therefore, the circuit according to the present invention can be used in place of the phase comparison section shown in FIG.
【００４４】図７は図１に示した回路における変換部30
の具体例を示す図である。FIG. 7 shows a conversion unit 30 in the circuit shown in FIG.
It is a figure which shows the specific example of.
【００４５】尚、図３にも示したように、この回路は、
位相比較部10の出力ＰＤ、ＰＤ* によって、位相比較部
40の出力ＱＰＤ、ＱＰＤ* をラッチする１対のラッチ回
路と、各ラッチの出力とＰＤ、ＰＤ* とのＮＡＮＤをと
るＮＡＮＤゲートとから構成されている。従って、図６
に比較すると、データ信号Ｄ、Ｄ* に代わって位相比較
部10の出力ＰＤ、ＰＤ* を受け、電圧制御発振器出力Ｖ
ＣＯ、ＶＣＯ* に代わって位相比較部40の出力ＱＰＤ、
ＱＰＤ* を受けていることを除いては、ラッチ回路の構
成は共通である。一方、図３のＮＡＮＤ回路に相当す
る、２対のＦＥＴＱ51−Ｑ52、Ｑ53−Ｑ54と出力端とに
関連した部分ではこの回路は独自の構成を有している。As shown in FIG. 3, this circuit is
Depending on the outputs PD and PD * of the phase comparison unit 10, the phase comparison unit
It is composed of a pair of latch circuits for latching the outputs QPD, QPD * of 40, and a NAND gate for NANDing the outputs of each latch and PD, PD * . Therefore, FIG.
In comparison with the data signals D and D * , the outputs PD and PD * of the phase comparator 10 are received and the voltage controlled oscillator output V
Instead of CO, VCO * , the output QPD of the phase comparison unit 40,
The configuration of the latch circuit is common except that it receives QPD * . On the other hand, this circuit has a unique structure in the portion related to the two pairs of FETs Q 51 -Q 52 , Q 53 -Q 54 and the output terminal, which corresponds to the NAND circuit of FIG.
【００４６】即ち、各ＦＥＴ対Ｑ51−Ｑ52、Ｑ53−Ｑ54
は、各ラッチ回路の出力をゲートに受け、位相比較部10
の出力ＰＤ、ＰＤ* により選択的に有効にされるように
構成されている。従って、ＦＥＴ対Ｑ51−Ｑ52、Ｑ53−
Ｑ54の出力からは、互いに相補的な変換信号ＴＲ、ＴＲ
* が出力される。That is, each FET pair Q 51 -Q 52 , Q 53 -Q 54
Receives the output of each latch circuit at its gate, and
Are selectively enabled by the outputs PD, PD * . Thus, FET pairs Q 51 -Q 52, Q 53 -
From the output of Q 54 , conversion signals TR and TR complementary to each other are provided.
* Is output.
【００４７】図８は重ね合わせ部の具体的な構成例を示
す図である。FIG. 8 is a diagram showing a specific configuration example of the superposing section.
【００４８】同図に示すように、この回路は、各々１対
のＦＥＴＱ61〜Ｑ66により構成された３つの差動増幅器
21、22、23と、ＦＥＴＱ67〜Ｑ69によりそれぞれ構成さ
れた電流源部81とからそれぞれが構成された１対の単位
重ね合わせ部Ｘ、Ｙを組み合わせて構成されている。As shown in the figure, this circuit includes three differential amplifiers each composed of a pair of FETs Q 61 to Q 66.
21, 22, 23 and a pair of unit overlapping parts X, Y each composed of a current source part 81 composed of FETs Q 67 to Q 69 , respectively.
【００４９】各単位重ね合わせ部Ｘ、Ｙにおいて、差動
増幅器22の一方の出力は、差動増幅器21および23の各一
方の出力と結合されており、各差動増幅器21、22、23の
他方の出力も相互に結合されている。また、各差動増幅
器21、22、23はＦＥＴＱ67〜Ｑ69による電流源81にそれ
ぞれ接続されている。各々がこのような構成を有する単
位重ね合わせ部Ｘ、Ｙは、相互に出力を結合されると共
に、さらに、抵抗Ｒ'、Ｒ0'、ダイオード群Ｄ0'および
ＦＥＴＱ0'により構成された基準電圧発生部Ｇを共通に
接続されている。In each unit superposition section X, Y, one output of the differential amplifier 22 is coupled to one output of each of the differential amplifiers 21 and 23, and the output of each differential amplifier 21, 22, 23 is connected. The other outputs are also coupled together. The differential amplifiers 21, 22, 23 are connected to a current source 81 composed of FETs Q 67 to Q 69 , respectively. The unit superposing sections X and Y each having such a structure have their outputs coupled to each other, and further, a reference composed of resistors R ′, R 0 ′, a diode group D 0 ′ and an FET Q 0 ′. The voltage generator G is commonly connected.
【００５０】以上のように構成された重ね合わせ部にお
いて、単位重ね合わせ部Ｘにおいては、差動増幅器22の
１対の入力であるＦＥＴＱ64、Ｑ63の各ゲートには、位
相比較部10の出力信号ＰＤ、ＰＤ* が印加される。ま
た、差動増幅器21のＦＥＴＱ61のゲートおよび差動増幅
器23のＦＥＴＱ66のゲートには、変換部30の出力Ｔ
Ｒ+、ＴＲ+ * がそれぞれ印加される。更に、差動増幅
器21のＦＥＴＱ62および差動増幅器23のＦＥＴＱ65のゲ
ートには、基準電圧発生部Ｇが発生する基準電圧が印加
されている。In the superposing section configured as described above, in the unit superposing section X, the gates of the FETs Q 64 and Q 63 , which are a pair of inputs of the differential amplifier 22, are connected to the gate of the phase comparing section 10. The output signals PD and PD * are applied. The output T of the conversion unit 30 is connected to the gate of the FET Q 61 of the differential amplifier 21 and the gate of the FET Q 66 of the differential amplifier 23.
R + and TR + * are applied respectively. Further, the reference voltage generated by the reference voltage generator G is applied to the gates of the FET Q 62 of the differential amplifier 21 and the FET Q 65 of the differential amplifier 23.
【００５１】一方、単位重ね合わせ部Ｙにおいては、差
動増幅器22の１対の入力であるＦＥＴＱ64、Ｑ63の各ゲ
ートには、位相比較部10の出力信号ＰＤ、ＰＤ* が印加
される。また、差動増幅器21のＦＥＴＱ61のゲートおよ
び差動増幅器23のＦＥＴＱ66のゲートには変換部60の出
力ＴＲ- 、ＴＲ- * がそれぞれ印加される。更に、差動
増幅器21のＦＥＴＱ62および差動増幅器23のＦＥＴＱ65
のゲートには、基準電圧発生部Ｇが発生する基準電圧が
印加されている。On the other hand, in the unit superposition section Y, the output signals PD and PD * of the phase comparison section 10 are applied to the gates of the FETs Q 64 and Q 63 which are a pair of inputs of the differential amplifier 22. . The outputs TR − and TR − * of the conversion unit 60 are applied to the gate of the FET Q 61 of the differential amplifier 21 and the gate of the FET Q 66 of the differential amplifier 23, respectively. Further, the FET Q 62 of the differential amplifier 21 and the FET Q 65 of the differential amplifier 23
A reference voltage generated by the reference voltage generator G is applied to the gate of the.
【００５２】以上のように構成された回路では、信号Ｐ
Ｄ、ＰＤ* および信号ＴＲ+ 、ＴＲ+ * の和と、信号Ｐ
Ｄ、ＰＤ* および信号ＴＲ- 、ＴＲ- * の和が更に加算
されたものが、信号Ｑ、Ｑ* として出力される。In the circuit configured as described above, the signal P
D, PD * and the sum of signals TR + , TR + * , and signal P
The sum of D, PD * and the sum of signals TR − and TR − * is further output as signals Q and Q * .
【００５３】尚、図７および図８に示す回路の基準電圧
発生部Ｇにおいて、図中に示すように、抵抗の抵抗値を
Ｒ0 、Ｒ1 、ダイオードのアノード幅をＤ0 、ＦＥＴの
ゲート幅をＱ0 としたときに、Ｑ0'、Ｄ0'およびＲ0'が
それぞれ下記の式１、式２を満足するように作製するこ
とにより、簡単な構成で温度変動並びに電源電圧変動に
対して安定な基準電圧を発生させることができる。In the reference voltage generator G of the circuits shown in FIGS. 7 and 8, as shown in the figure, the resistance values of the resistors are R 0 and R 1 , the anode width of the diode is D 0 , and the gate of the FET is the width is taken as Q 0, Q 0 ', D 0' and R 0 'each equation 1 below, by making so as to satisfy equation 2, the temperature variation and supply voltage variation with a simple configuration On the other hand, a stable reference voltage can be generated.
【００５４】[0054]
【式１】 Ｑ0'＝ｎＱ0 、 Ｄ0'＝ｎＤ0 、 Ｒ1'＝（１／ｎ）Ｒ1 [Formula 1] Q 0 '= nQ 0 , D 0 ' = nD 0 , R 1 '= (1 / n) R 1
【００５５】[0055]
【式２】Ｒ0'・Ｉ0'＝Ｒ0・Ｉ0＋Ｒ0Ｉ1／２[Equation 2] R 0 '· I 0' = R 0 · I 0 + R 0 I 1/2
【００５６】[0056]
【発明の効果】以上説明したように、本発明による位相
周波数比較回路は、クロックデータ回路用位相同期ルー
プに対して、データ信号からクロック成分を抽出する回
路を別途設ける必要がない。また、ループフィルタとの
間にチャージポンプ回路を必要としない。従って、特に
チャージポンプを構成し難いGaAsＭＥＳＦＥＴ集積回路
において有利に使用することができる。As described above, in the phase frequency comparison circuit according to the present invention, it is not necessary to separately provide a circuit for extracting the clock component from the data signal with respect to the clock data circuit phase locked loop. Moreover, a charge pump circuit is not required between the loop filter and the loop filter. Therefore, it can be advantageously used particularly in a GaAs MESFET integrated circuit in which it is difficult to form a charge pump.
【００５７】更に、本発明に係る位相周波数比較器にお
いては、非同期時からの周波数引込み過程においてビー
ト信号等に起因する高周波成分が一切出力されないの
で、出力信号の高周波成分に起因する移相同期ループの
誤動作が生じる恐れがない。このため、この位相周波数
比較回路に接続する位相同期ループの設計が容易になる
という効果がある。Further, in the phase frequency comparator according to the present invention, since no high frequency component due to the beat signal or the like is output during the frequency pull-in process from the time of non-synchronization, the phase shift synchronous loop due to the high frequency component of the output signal is generated. There is no risk of malfunction. Therefore, there is an effect that the design of the phase locked loop connected to this phase frequency comparison circuit becomes easy.
【図１】本発明に係る位相周波数比較回路の基本的な構
成を示す図である。FIG. 1 is a diagram showing a basic configuration of a phase frequency comparison circuit according to the present invention.
【図２】図１に示した回路において位相比較部10または
40として使用できる回路の構成例および動作を説明する
ための図である。FIG. 2 is a circuit diagram of the phase comparison unit 10 in the circuit shown in FIG.
FIG. 3 is a diagram for explaining a configuration example and an operation of a circuit that can be used as 40.
【図３】図１に示した回路において変換部30として使用
できる回路の構成および動作を説明するための図であ
る。FIG. 3 is a diagram for explaining the configuration and operation of a circuit that can be used as a conversion unit 30 in the circuit shown in FIG.
【図４】図１に示した回路において重ね合わせ部20とし
て使用できる回路の構成および動作を説明するための図
である。FIG. 4 is a diagram for explaining the configuration and operation of a circuit that can be used as an overlapping section 20 in the circuit shown in FIG.
【図５】図１に示した位相周波数比較回路の出力信号を
示す図である。5 is a diagram showing an output signal of the phase frequency comparison circuit shown in FIG. 1. FIG.
【図６】位相比較部として使用できる回路の具体的な構
成例を示す図である。FIG. 6 is a diagram showing a specific configuration example of a circuit that can be used as a phase comparison unit.
【図７】変換部として使用できる回路の具体的な構成例
を示す図である。FIG. 7 is a diagram illustrating a specific configuration example of a circuit that can be used as a conversion unit.
【図８】重ね合わせとして使用できる回路の具体的な構
成例を示す図である。FIG. 8 is a diagram showing a specific configuration example of a circuit that can be used as an overlay.
【図９】従来の位相周波数比較回路の典型的な構成を示
す図である。FIG. 9 is a diagram showing a typical configuration of a conventional phase frequency comparison circuit.
【図１０】Ｄ型フリップフロップを使用して構成する位
相比較部の機能を説明するための図である。FIG. 10 is a diagram for explaining the function of a phase comparison unit configured using a D flip-flop.
【図１１】図10に示した位相比較部の具体的な構成例を
示す図である。11 is a diagram showing a specific configuration example of the phase comparison unit shown in FIG.
10、40・・・位相比較部、 20・・・重ね合わせ部、 30、60・・・変換部、 50・・・移相器、 21、22、23・・・差動増幅器 10, 40 ... Phase comparison unit, 20 ... Superposition unit, 30, 60 ... Conversion unit, 50 ... Phase shifter, 21, 22, 23 ... Differential amplifier
Claims (1)
参照信号および所定のクロック信号を基準とするデータ
信号を受ける第１の位相比較部と、該参照信号の位相を
90度シフトする移相器と、該移相器の出力および該デー
タ信号を受ける第２の位相比較部と、該第１および第２
の位相比較部の位相比較出力を周波数比較出力に変換す
る正相および逆相の１対の変換部と、該位相比較部の位
相比較出力と該変換部の周波数比較出力とを受けてそれ
らの和を出力する重ね合わせ部とを備えることを特徴と
する位相周波数比較回路。1. A first phase comparator for receiving a reference signal of a predetermined frequency generated by a voltage controlled oscillator and a data signal based on a predetermined clock signal, and a phase of the reference signal.
A phase shifter that shifts by 90 degrees, a second phase comparison unit that receives the output of the phase shifter and the data signal, and the first and second
Receiving a phase comparison output of the phase comparison unit and a frequency comparison output of the conversion unit for converting the phase comparison output of the phase comparison unit of FIG. A phase frequency comparison circuit, comprising: a superposition unit that outputs a sum.
Priority Applications (1)
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|---|---|---|---|
| JP02067993A JP3201043B2 (en) | 1993-01-13 | 1993-01-13 | Phase frequency comparison circuit |
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| JP02067993A JP3201043B2 (en) | 1993-01-13 | 1993-01-13 | Phase frequency comparison circuit |
Publications (2)
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|---|---|
| JP3201043B2 (en) | 2001-08-20 |
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