JPH06216757A - 故障の代替のための予備回路を備えるプログラマブル・ロジック・デバイス - Google Patents
故障の代替のための予備回路を備えるプログラマブル・ロジック・デバイスInfo
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Abstract
くとも1つの予備のロジック・グループを有するプログ
ラマブル集積回路ロジック・アレー装置を提供する。 【構成】 正規のロジック・グループのいずれかが故障
である場合、故障したロジック・グループを補償するた
めに、予備のロジック・グループが使用される。これを
達成するために、通常前記の故障したロジック・グルー
プに供給されるプログラミング信号およびデータ入力信
号は、別のロジック・グループへ転送される。通常であ
れば、その別のグループに転送されたプログラミング信
号およびデータ入力信号を受信するロジック・グループ
のデータ出力信号は、他のグループのデータ出力信号で
代替される。
Description
ック・デバイスに関し、特に故障の有り得る他の回路の
代替用の予備回路を備えるプログラマブル・ロジック・
アレー集積回路に関する。
は、マイクロセルと呼ばれる比較的小さい単位に細分化
される積和ロジックを有するプログラマブル・ロジック
・デバイスを開示する。前記ソー等の特許は、不良に製
造された部分を救済するために、付加的なマイクロセル
(あるいはマイクロセルまたはそれの配線のために使用
される構成部分を形成する付加的ワード・ラインまたは
ビット・ライン)を含むことを開示する。あるマイクロ
セル(あるいはワード・ラインまたはビット・ライン)
が故障していることが検知された場合、故障した回路素
子は稼働状態からスイッチし、そして失なわれた容量を
回復するよう、予備的な回路素子が稼働状態にスイッチ
される。この方法により、そうでなければ廃棄されるべ
き部分が救済され、まるで故障がなかったかのように適
正に稼働する。
良好に動作する。しかしながら、故障部分の代替は比較
的小規模なレベルの個々のマイクロセル(あるいは個々
のワード・ラインまたはビット・ライン)上で行われ、
比較的多量の付加的な制御回路素子が必要とされる。例
えば、ソー等の特許において記載されたサイズの製品
(例えば、サン・ジョセ・カリフォルニアのアルテラコ
ーポレーション製の市販のMAX 5000EPLD)
において、予備回路素子の使用を制御するために200
0以上のヒューズが必要とされる。これは欠陥部分が救
済され使用されることを可能にする際の実質的な「オー
バヘッド・ペナルティ」である。また、ソー等の特許の
ような比較的小規模なスケール上での「修復」は「点」
または比較的小さい欠陥に対し有効であるが、より大き
な規模の修復のための方策を有することが好ましく、そ
の方策はより大きなまたは深刻な欠陥に対し効果的であ
ることが好ましい。
ラマブル・ロジック・デバイスにおける予備回路の装備
および使用を改良し、そして単純化することにある。
陥回路の代替用の予備回路を備えるプログラマブル・ロ
ジック・デバイスを提供し、それにより予備回路の使用
の制御と関連したオーバヘッドが効果的に縮小され、よ
り大きなあるいは深刻な欠陥が効果的に克服され得るこ
とである。
これらのそしてその他の目的は、他の回路素子への比較
的少数の配線を有するプログラマブル・ロジック・デバ
イスの比較的大きな繰返し部分を確認し、前記部分が故
障していることが検知された結果として、その部分を全
体的に代替する予備回路素子を提供することにより達成
される。予備回路素子の使用を制御するために、通常は
故障回路部分に伝送されるプログラミング信号を他の非
故障回路部分にスイッチするために制御回路が備えられ
る。制御回路は、また、通常は故障回路素子に伝送され
るデータ入力を非故障回路素子にスイッチするために備
えられる。制御回路素子は、また非故障部分からのデー
タ出力を故障回路素子の出力の伝送されるべく地点に返
送するようスイッチする。従って、機能全体としての回
路はまさに故障がない。例えば、外部入出力ピンは、回
路が実際に完全であるか、あるいは予備回路素子の使用
により修復されているかどうかにかかわらず常に使用さ
れる。同様に、チップは完全であるかまたは修復されて
いるかにかかわらず同一のプログラミングデータを適正
に許容する。故障回路素子は比較的大規模に代替される
ので、比較的少数の付加的要素が前記代替を制御するた
めに必要とされる。このことにより、予備回路素子の制
御のためのオーバヘッド・ペナルティは比較的小さい。
は、添付の図面および以下に続く好適な実施例の詳細な
説明より明らかにされる。
献として取り入れられる譲渡された、1992年5月8
日出願の同時係属の特許出願第880,942号におい
て開示されるタイプのプログラマブル・ロジック・アレ
ー集積回路との関連において記述される。しかしなが
ら、本発明は他の多数のプログラマブル・ロジック・デ
バイスに対し同様に適用され得ることが理解されよう。
成され得る図示されたプログラマブル・ロジック・アレ
ー集積回路10は、以下の要素から成り、それらは
(1)その内部においてデバイスが以下に詳細に記述さ
れるようなディジタル・ロジックを実行するRAM(ラ
ンダム・アクセスメモリ)アレー20、(2)その中へ
前記プログラム・アレー20に対し必要となるデータが
(例えば図1において見られるように左から右へ)シフ
トされる第一の(直列)データ・レジスタ30、(3)
レジスタ30の各充填に平行してレジスタ30からのプ
ログラミング・データがその中へシフトされる第2の
(並列)データ・レジスタ40、(4)メモリ要素の適
正な機能を検査するためにレジスタ40からアレー20
内のメモリ要素の全てを介して伝送されるプログラミン
グ・データを受信するためのテスト・レジスタ50、
(5)アドレスされたメモリ要素にプログラミング・デ
ータをレジスタ40からのものに適応して記憶させるた
めに、アレー20内のメモリ要素の横の列を連続的にア
ドレスするアドレス・レジスタ60、そして(6)アレ
ー20内の正規の回路が故障していると検知された場合
に提供されるアレー20内の予備回路の使用の制御のた
めのヒューズ・レジスタ70である。
ー・ブロック(「LABS」)22と呼ばれる単位に再
分割される。図1に見られるようにLABsは水平方向
の行と垂直方向の列に整理される。記載された説明的実
施例において21列の「正規の」LABs22および1
列の「予備の」LABs22(すなわち最も左の列)が
ある。各正規および予備の列は6個のLABs22を有
する。
ジック・モジュール24に再分割される。各ロジック・
モジュールは比較的単純な論理的動作(例えばロジック
・モジュールに印加される4つの入力信号の論理的機能
のいずれかである出力信号の提供)を実行することが可
能である。
述された出願第880,942号において示されるよう
に、アレー20は、ロジック・モジュール24を多数の
経路で配線し、それによりはるかに複雑な論理機能がロ
ジック・モジュールの出力信号の結合によって達成され
得るようにするための導線回路網を含む。(図2は2つ
の代表的なLABの列NおよびN+1番目の部分を示
す。) 特に、幾つかの「広域水平」導線26が、LA
Bs22の水平方向の各行に結合される。同様に、それ
ぞれの「広域垂直方向」導線28が、LABs22の垂
直方向の各列に結合される。図面の繁雑化を避けるため
に、僅かの広域導線のみが図2上に示される。例えば、
実際にはLABの各行に結合される約168本の広域水
平導線26と、LABの各列に結合される16本の広域
垂直導線28が存在し得る。図2はまた、表記された導
線の多数の上で典型的に提供される増幅器および駆動回
路の省略によって単純化されている。これらの省略され
る要素のうちの幾つかはプログラマブル・三安定・駆動
装置であり得る。
は、そのロジック・モジュールを含むLAB列に対応す
る垂直導線28のうちの2つに印加される。各ロジック
・モジュール24の出力信号は、また、結合されたスイ
ッチ25および72を介して、そのロジック・モジュー
ルを含むLAB行に結合される広域水平導線26のそれ
ぞれ印加され得る。列の右側に生じる回路故障の補償の
ための機能のシフティングにNおよびN+1番目の列の
いずれも引き込まれないと仮定すると、各列内のスイッ
チ25の出力信号が、その列に結合されたスイッチ72
を介して広域水平導線に印加される。(記述の進展と共
により明白になる理由のため、最も左の予備のLAB列
は、全ての他の列と類似であり、広域垂直導線28を含
む。最左の予備LAB列は、またスイッチ25も含む。
しかしその列は、スイッチ72と広域水平導線26への
配線との組は含まない。)各スイッチ25は、結合され
た2つの広域垂直導線28のうちの1つを、そのスイッ
チ25に結合された広域水平導線26に接続するよう交
互に使用され得る。再び、予備のLAB列の使用に関連
する機能のシフティングにNおよびN+1番目のいずれ
の列も引き込まれないと仮定すると、この配線は、接続
される信号を提供するスイッチ25と同一の列の中のス
イッチ72を介して行われる。
される幾つか(例えば4つ)の広域水平導線26の上の
信号は、結合されたプログラマブル論理接続装置23を
介してロジック・モジュールへの入力として印加され得
る。前述したように各ロジック・モジュールの出力は、
好ましくは入力の論理機能となるようプログラム可能で
ある。各ロジック・モジュールへの代替的なまたは付加
的な入力が、同一のロジック・モジュール、または同一
のLAB22内の他のロジック・モジュールの出力とな
り得る。この最後の事項は前述された出願第880,9
42号においてより詳細に記述されている。
の使用に関連する機能のシフティングに、NおよびN+
1番目の列のいずれも引き込まれない際の、デバイス1
0内の論理信号の流れを説明する。図2は、また、最初
にプログラミング・デバイス10に結合される回路素子
30、40、50等の幾つかと、外部データのデバイス
10への印加またはデバイス10からのデータ出力信号
の獲得に使用され得る入出力ピン80の幾つかを示す。
と、直列データ・レジスタ30は、複数のシフト・レジ
スタ・ステージ32より構成される。それぞれの正規の
列は、幾つかの(例えば13個)の結合されたステージ
32−1から32−13までを有する。プログラミング
・データはレジスタ30内に左から右へシフトされる。
レジスタ30がいっぱいの場合、プログラミング・デー
タはレジスタ30からレジスタ40のステージ42へ並
列伝送される。NおよびN+1番目の列が予備の列への
機能のシフティングに引き込まれないと仮定すると、レ
ジスタ30からレジスタ40へのシフトは、各列に結合
されるスイッチ74を介してストレート・ダウンする。
ー20内のファーストイン・ファーストアウト(FIF
O)メモリ・セル44の連鎖にそれぞれ印加される。最
初に、これらのFIFO連鎖(適正に動作している場
合)のそれぞれが、印加されたデータをテスト・レジス
タ50の結合されたステージ52に単に伝送する。テス
ト・レジスタ50の内容は、全てのセル44が適正に動
作することを補償にするために、左から右へシフト・ア
ウトされ得る。その後、アドレス・レジスタ60(図
1)が使用され、セル44の行を図2に見られるように
底部から最上部へ連続的にアドレスしそれにより、デバ
イスをプログラムするために、レジスタ40内に連続的
にロードされたデータがセル44内にラッチされる。こ
のようにプログラムされた際、各FIFO連鎖の各セル
44が、連鎖されたLAB列内の結合された機能を制御
する。例えば、セル44の幾つかが結合された要素23
によって作成された連結を制御する。他のセル44は、
結合されたロジック・モジュール24によって実行され
る論理的機能を制御する。さらに他のセル44が、結合
されたスイッチ25によって作成される連結を制御す
る。このプログラミング・デバイス10のための技術
は、譲渡された1992年5月8日出願の同時係属特許
出願第880,903号において詳細に示され記述され
ており、この出願はここにおいて参考文献として取り入
れられる。
のみが、結合されたステージ32をレジスタ30内に有
するが、全てのLAB列(すなわち正規および予備の両
方)が結合されたステージ42および52をレジスタ4
0および50内に有する。全てのLAB列が、また、結
合されたスイッチ74を有するが、予備の列および最も
右の正規の列のためのスイッチ74は、以下に詳細に記
述されるように、3つではなく2つのみの入力を有す
る。
のLAB列に結合された広域垂直導線28の各グループ
は、典型的に、それに結合された幾つかのピン80を有
するが、1つの代表的なピンのみが各グループ28と関
連し、図2中に示されている。各ピン80は入力用ピン
としてもまた出力用ピンとしても使用され得る。入力ピ
ンとして使用される場合、このピンに印加される外部信
号は、結合された垂直導線28のうちの2つに、それら
の導線に結合された列内のスイッチ76を介して印加さ
れる(ここにおいて、NおよびN+1番目ののいずれの
列も、予備の列の使用に関連した機能のシフティングに
引き込まれないと仮定する。)出力ピンとして使用され
る場合、結合されたプログラマブル・論理接続デバイス
29は、結合された垂直導線28のうちの1つの上の信
号を、結合された列内のスイッチ78を介してピン80
に印加する(ここにおいて再び、NおよびN+1番目の
いずれの列も、予備の列の使用に関連した機能のシフテ
ィングに引き込まれないと仮定する。)接続デバイス2
9(接続デバイス23と同様)はセル44によって制御
されるプログラマブル素子間に存在する。(前述のよう
に)予備のLAB列は結合された入出力ピン80を持た
ないので、予備の列はそれ自体のスイッチ76および7
8を含まない。しかしながら、その予備の列はそれ自体
の接続デバイス29を含む。予備の列は、その予備の列
が必要とされない場合に最も左の正規の列に結合される
ピン80からの入力接続をターン・オフするために、ス
イッチ76のようなヒューズ制御されるスイッチを含み
得る。これが最も左の正規の列に結合されるピン80の
二重ローディングを回避する。これらのヒューズ制御さ
れるスイッチは1つの入力しか持たないので記述された
スイッチ79とは異なるが、それらはスイッチ76と類
似であると考えられることができ、そして以下で予備の
列に結合されるスイッチ76として参照される。同様
に、最も右の正規の列に結合されるスイッチ76がそれ
ぞれ1つの入力しか持たないことが明白となり、そして
そのことからそれらのスイッチ76は、前記の最も右の
正規の列が不良であると検知される。従ってその機能が
1つ左の列にシフトされた際に、その最も右の正規の列
に結合されるピン80の二重のローディングを回避する
ための単純なオン/オフ・スイッチとなり得る。
素72,74,76,そして78はヒューズ・レジスタ
70によって制御されるべきである(図1)。特に、ヒ
ューズ・レジスタ70は、それぞれの正規のLAB列に
対し1つのヒューズを含む。従って、記述された21個
の正規のLAB列が存在する好適な実施例において、ヒ
ューズ・レジスタ70は21個のヒューズを含む。各ヒ
ューズの状態(すなわちそのヒューズが飛んでいるかそ
のままの状態であるか)は、通常は結合されたLAB列
によって実行される機能が、その列によって実行される
べきか、あるいは1つ左のLAB列にシフトされるべき
かを示す。各列と結合されるヒューズはその列内のスイ
ッチ72,76,78を制御し、そしてその列内のスイ
ッチ74を部分的に制御する。各列内のスイッチ74の
残りの制御は、右側の列に結合されたヒューズにより行
われる。これの理由は以下で明らかになる。予備の列の
ためのスイッチ74および76は、最も左の正規の列の
ためのヒューズによって制御されることができ、あるい
はレジスタ70はそれらの予備の列のスイッチの制御の
ための付加的なヒューズを含むことができる。
列のいずれも、予備の(最も左の)LAB列を、正規の
列のうちの1つの故障を補償するための使用に配置する
ことが必要とされる機能のシフティングに引き込まれな
いと仮定する。図3は、正規の列のうちの1つにおいて
故障が検出された際に、幾つかの列の機能がどのように
シフトされるかを示す。図3に示される例においては、
LAB列N+1が故障を含み、従って使用されることが
できない。N+1番目の列の右側のLAB列は正常であ
る。従ってN+1番目の列の右側の列がプログラムさ
れ、チップ全体はあたかも故障がなかったかのように機
能する。通常はN+1番目の列に通じるプログラミング
・データは、しかしながら、1つ左側の列(すなわちN
列)にシフトされ、それによって、通常N+1番目の列
によって実行される全ての機能を、N番目の列が実行す
る。同様に、通常はN番目の列に通じるプログラミング
・データが1列左のN−1番目の列にシフトされ、それ
によってN−1番目の列は、通常N番目の列によって実
行される全ての機能を実行する。このプログラミング・
データおよび機能の左方向へのシフティングは、最も左
の正規の列のプログラミング・データおよび機能が予備
の列にシフトされるまで続く。これはプログラミング・
データおよび機能が処理される方法であることを示すた
めに、N+1LAB列(故障した列)に結合されたヒュ
ーズ・レジスタ70内のヒューズが飛ぶ。これは、どの
列が故障を含むか(故障がある場合)判定するためにチ
ップがテストされた後に実行される。
び機能のシフティングが図2においてどのように達成さ
れるかについてより詳細に考察すると、N+1番目の列
が不良である場合、その列内のスイッチ74は、N+1
番目の列の右側の列はシフティングには引き込まれず、
しかしN+1番目の列の機能がシフトされるべきである
ことを示す入力の組み合わせをヒューズ・レジスタ70
から受信する。この入力の組み合わせに応答して、各ス
イッチ74はVSS(論理0)をレジスタ40の結合さ
れたステージ42に印加する。これによりN+1番目の
列内の全てのメモリ・セル44が論理0を記載する。そ
れにより、不良な列N+1の可能な限り多くの回路素子
を停止し、それによりその列内の使用されていない回路
素子が電力を浪費しないようにする。これと同時に、N
番目の列内のスイッチ74が、NおよびN+1番目の列
の両方がシフティングに引き込まれることを表示する入
力の組み合わせをレジスタ70から受信する。このこと
により、N番目の列内のスイッチ74がN+1番目の列
内のレジスタ30のステージ32の出力が、N番目の列
のレジスタ40のステージ42に接続される。従って、
通常はN+1番目の列に通じるプログラミング・データ
を、N番目の列にシフトする。N番目の列の左側の全て
の列(予備の列を含む)のためのスイッチ74は、同様
に、プログラミング・データを、そのデータのレジスタ
30からレジスタ40への伝送の間に、1つ左の列にシ
フトするよう動作する。予備の列のためのスイッチ74
は、2つの出力のみ(VSS(チップが無故障であるた
め予備の列は使用されず、したがってターン・オフされ
る場合に選択される)および最も左の正規の列と結合さ
れるレジスタ30のステージ32の出力(いずれかの正
規の列が故障で、したがって予備の列が活用されなけれ
ばならない場合に選択される))を必要とすることが理
解されよう。同様に、最も右の正規の列内のスイッチ7
4は、2つの出力のみ(VSS(最も右の正規の列が故
障である際に選択される)およびその最も右の正規の列
内のレジスタ30のステージ32の出力(前期VSSが
選択されない際に選択される))を必要とすることが理
解されよう。
故障の列から自動的に回避されるので、たとえチップが
故障を含んでいても、プログラミング・データの変更は
全く必要とされない。このことから、チップのプログラ
マーにとって、障害の補償が極めて容易である。
トされる際の、ロジックを実行するためのチップの動作
を考察すると、全ての水平に配列されたロジック・モジ
ュール24は、導線26からの全く同一の入力接続オプ
ション23を有する。したがって、1つ左の列の接続器
23を制御するプログラミング・データのシフティング
は、左側のロジック・モジュールが、元のロジック・モ
ジュールが受信したであろうものと全く同一の入力を受
信する。同様に、全ての水平に配列されたロジック・モ
ジュール24は垂直導線28への出力と全く同一のパタ
ーンを有し、そして全ての水平に配列されたスイッチ2
5は垂直導線からの入力と同一のパターンを有し、それ
によってプログラミング・データの左へのシフティング
がこれらの垂直導線の接続のパターンを変更しないよう
にする。しかしながら、水平に配列されたスイッチ25
は、水平導線26への同一の出力接続は持たない。その
ため、スイッチ72が、シフトされる各列内のスイッチ
25の出力信号を、通常の列内の適応するスイッチ25
の出力信号を受信する水平導線に印加するために備えら
れる。
の機能がN番目の列によって実行される例について考察
すると、N+1番目の列内の表記された代表的スイッチ
72は、N番目の列内の表記された代表的なスイッチ2
5の出力を、通常はN+1番目の列内の表記された代表
的なスイッチ25の出力信号を受信する水平導線26に
印加するように、レジスタ70内のヒューズによって制
御される(適切に復号される。)同様に、N番目の列内
のスイッチ72は、N−1番目の列(表記されていない
がN番目の列の左側)内のスイッチ25の出力を、通常
はN番目の列内のスイッチ25の出力信号を受信する水
平導線26に印加するように、レジスタ70内のヒュー
ズによって制御される。このようにして、たとえ幾つか
の列の機能が1つ左側の列にシフトされても、スイッチ
25の出力は常にもともと目的とされた水平導線26に
帰還する。再びこれがチップの使用者にとって全く容易
であるように自動的に行われる。
つかの列内の垂直導線28によって提供される入出力ピ
ン80の機能を変更することは許されない。全ての列に
結合されるピン80は、結合される列内の垂直導線28
への可能な入力および出力接続と同一のパターンを有す
る。スイッチ76はピン80からの入力をスイッチする
ために備えられ、これらのピン80は、通常は左側の列
内の垂直導線への前記入力を受信する列内の垂直導線2
8からの機能のシフティングに引き込まれる列に結合さ
れる。同様に、スイッチ78は、右側の列に結合される
ピン80へ機能を返送するシフティングに引き込まれる
列の中の垂直導線28からの出力をスイッチするために
備えられる。例えば、N番目の列がN+1番目の列の機
能を実行するために使用されている場合、表記されたN
番目の列内の代表的なスイッチ76は、N+1番目の列
内の表記された代表的なピン80へ印加される入力信号
を、N番目の列内の垂直導線28に印加するように、レ
ジスタ70(図1)内のヒューズによって制御される。
同様に、N+1番目の列内の表記された代表的なスイッ
チ78は、N番目の列内の表記された代表的な接続デバ
イス29からの出力信号を、N+1番目の列内の表記さ
れた代表的なピン80に印加するように、レジスタ70
内のヒューズによって制御される。このようにして、各
ピン80に結合される信号は、たとえこれらの信号の発
生源または目的地が、通常はそのピンに結合される列内
の垂直導線28、あるいは通常はそのピンに結合される
列の左の列内の導線28であるとしても、常に同じ状態
に留まる。再び、このピン80に結合される信号の可能
なシフティングは自動的であり、そしてチップの使用者
にとって極めて容易である。
であり、多数の変更が当業者により本発明の視点および
概念から離れることなく行われることが理解されよう。
例えば、前述された好適な実施例においては1つの予備
の列のみが示されているが、必要であれば2つまたはそ
れ以上の予備の列が提供され得ることが理解されよう。
複数の予備の列が提供される場合、それらは一緒にまと
められることも、あるいは正規の列の中に分散されるこ
とも可能である。この発明の視点における別の変更とし
て、回路の列ではなく不良の行の代替を可能にするため
の予備の回路素子が提供され得る。または、行および列
の両方が代替され得る。レジスタ70は、ヒューズから
形成される代わりに、RAMセル、アンチヒューズ、メ
タル・オプショナル・リンク、EPROM、EEPRO
M、強誘電素子等の多数の他のタイプの記憶セルすなわ
ちメモリセルから形成され得る。さらに別の選択肢とし
て、レジスタ70は、種々の欠陥修正パターンがテスト
され得るように、ロード可能でそして再プログラム可能
な第一ステージを有する2−ステージ・レジスタであり
得る。そして適切な欠陥修正パターンが発見された際、
そのパターンはレジスタ70の第二のステージ内に焼き
付けられ、その後そのステージが正規および予備の回路
のグループの中での機能の配分を制御する。さらに本発
明の視点における別の変更例として、幾つかの導線28
が、入力信号を、結合されるロジック・モジュール24
に伝搬するのに使用され得る。
ル・ロジック・アレー集積回路を示す簡略化されたブロ
ック線図である。
分のより詳細でしかも簡略的な概略ブロック線図であ
る。
グラミング信号および幾つかの他の信号がどのように故
障回路素子を避けて転送されるかを示す図1の回路の部
分の簡略ブロック線図である。
Claims (34)
- 【請求項1】 複数の正規のロジック・グループおよび
少なくとも1つの予備のロジック・グループであって、
前記のロジック・グループの各々が、複数のプログラミ
ング信号入力端子と、複数のデータ入力端子と、複数の
データ出力端子を有するロジック・グループと、前記プ
ログラミング信号入力端子に印加されるプログラミング
入力信号を記憶するためのレジスタと、 前記レジスタに記憶されたプログラミング入力信号を、
前記正規のロジック・グループの全てと、あるいは前記
予備のロジック・グループと前記正規のロジック・グル
ープのサブセットとのいずれかのプログラミング信号入
力端子に印加するための第一の複数のスイッチとを有
し、それにより前記予備のロジック・グループが、前記
サブセットには含まれない一つの正規のグループを代替
するプログラマブル集積回路ロジック・アレー装置。 - 【請求項2】 前記レジスタは、複数のレジスタ・ステ
ージからなる複数のグループから成り、前記各グループ
内のレジスタ・ステージが通常結合された前記正規のロ
ジック・グループの内のそれぞれに印加されるプログラ
ミング入力信号を記憶し、前記第一の複数のスイッチの
各々は、(1)1つのレジスタ・ステージと、(2)結
合される正規のロジック・グループ内のプログラミング
信号入力端子のそれぞれ1つおよび他の正規ロジック・
グループおよび予備のロジック・グループ内のプログラ
ミング信号入力端子のそれぞれ1つとの間に接続される
請求項1記載の装置。 - 【請求項3】 前記正規のロジック・グループが不良で
あるかどうかを示すために、前記正規のロジック・グル
ープの、それぞれに結合される記憶装置をさらに含む請
求項1記載の装置。 - 【請求項4】 前記記憶装置が、ヒューズ、アンチヒュ
ーズ、RAMセル、メタル・オプショナル・リンク、E
PROM、EEPROM、そして強誘電素子からなるグ
ループから選択される請求項3記載の装置。 - 【請求項5】 前記正規および予備のロジック・グルー
プは、前記集積回路上に規則的な順列で配置され、前記
予備のロジック・グループが前記順列の一端に存在し、
前記第一の複数のスイッチのそれぞれが、それに印加さ
れたプログラミング入力信号を、前記順列における近接
した2つのロジック・グループのいずれか一方のプログ
ラミング信号入力端子に印加する請求項1記載の装置。 - 【請求項6】 前記ロジック・グループのそれぞれが、
さらに、前記ロジック・グループのデータ入力端子への
データ信号、および/または前記ロジック・グループの
データ出力端子からのデータ信号を選択的に伝送するた
めの、複数の第一の導線を含む請求項1記載の装置。 - 【請求項7】 前記装置は、さらに、前記ロジック・グ
ループ間においてデータ信号を選択的に伝送する複数の
第二の導線を有する請求項6記載の装置。 - 【請求項8】 前記装置は、さらに、各々が、第二の導
線を、2つのロジック・グループのいずれか一方におけ
る第一の導線に接続する第二の複数のスイッチから成る
請求項7記載の装置。 - 【請求項9】 前記ロジック・グループが、あらかじめ
決められた組合わせで組にされ、前記第二の複数のスイ
ッチの各スイッチが、第二の導線を、あらかじめ決めら
れたロジックグループの一組の2つのロジック・グルー
プのいずれか一方における第一の導線に接続する請求項
8記載の装置。 - 【請求項10】 前記第一の複数のスイッチの各々が、
前記レジスタ内に記憶されるプログラミング入力信号
を、あらかじめ決められた一組の2つのロジック・グル
ープのいずれか一方におけるプログラミング入力端子に
印加する請求項9記載の装置。 - 【請求項11】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される少なくとも1つの入
力ピンと、各入力ピンに接続され、各入力ピンをその入
力ピンに結合される正規のロジック・グループ内の第一
の導線と、別のロジック・グループ内の第一の導線との
いずれかに接続するための、第三のスイッチから成る請
求項6記載の装置。 - 【請求項12】 前記ロジック・グループが、あらかじ
め決められた組み合わせで組にされ、第三のスイッチの
各々が、結合された入力ピンを、その入力ピンに結合さ
れるロジック・グループ内の第一の導線と、その入力ピ
ンに結合される正規のロジック・グループを含むあらか
じめ決められた組の内の、もう一方のロジック・グルー
プ内の第一の導線とのいずれか一方に接続する請求項1
1記載の装置。 - 【請求項13】 前記第一の複数のスイッチの各々が、
前記レジスタ内に記憶されるプログラミング入力信号
を、あらかじめ決められた組のロジック・グループの中
の2つのうちのいずれか一方におけるプログラミング信
号入力端子に印加する請求項12記載の装置。 - 【請求項14】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される少なくとも1つの出
力ピンと、 各出力ピンに結合され、各出力ピンを、その出力ピンに
結合される正規のロジック・グループ内の第一の導線
と、別のロジック・グループ内の第一の導線のいずれか
に接続するための、第四のスイッチを有する請求項6記
載の装置。 - 【請求項15】 前記ロジック・グループが、あらかじ
め決められた組み合わせで組にされ、各第四のスイッチ
が、結合された出力ピンを、その出力ピンに結合される
ロジック・グループ内の第一の導線と、その出力ピンに
結合される正規のロジック・グループを含むあらかじめ
決められた組のうち、もう一方のロジック・グループ内
の第一の導線のいずれか一方に接続する請求項14記載
の装置。 - 【請求項16】 前記第一の複数のスイッチの各々が、
前記レジスタ内に記憶されたプログラミング入力信号
を、あらかじめ決められた組のロジック・グループのい
ずれか一方の中のプログラミング信号入力端子に印加す
る請求項15記載の装置。 - 【請求項17】 複数の正規のロジック・グループおよ
び少なくとも1つの予備のロジック・グループであっ
て、前記ロジック・グループは、それぞれが複数のプロ
グラミング信号入力端子と、複数のデータ入力端子と、
複数のデータ出力端子と、データ信号を前記ロジック・
グループのデータ入力端子へ、および/または前記ロジ
ック・グループのデータ出力端子から選択的に伝送する
ための第一の複数の導線を有するロジック・グループ
と、 データ信号を前記ロジック・グループ間において、選択
的に伝送するための第二の複数の導線を有し、 各スイッチが、第二の導線を、2つのロジック・グルー
プのいずれか一方の第一の導線に接続する第一の複数の
スイッチとから成るプログラマブル集積回路ロジック・
アレー装置。 - 【請求項18】 前記装置は、さらに、前記正規のロジ
ック・グループの各々に結合され、結合されたロジック
・グループが不良であるかどうかを表示する記憶装置を
有し、前記第一の複数のスイッチは、前記記憶装置に応
答する請求項17記載の装置。 - 【請求項19】 前記記憶装置が、ヒューズ、アンチヒ
ューズ、RAMセル、メタル・オプショナル・リンク、
EPROM、EEPROM、して強誘電素子からなるグ
ループから選択される請求項18記載の装置。 - 【請求項20】 前記ロジック・グループは、前記集積
回路上にあらかじめ決められた規則的な順列で配置さ
れ、前記第一の複数のスイッチの各々が、第二の導線
を、前記順列内の2つの近接したロジック・グループの
いずれか一方の第二の導線に接続する請求項17記載の
装置。 - 【請求項21】 前記装置は、さらに、前記の正規のロ
ジック・グループの各々に結合され、その結合されたロ
ジック・グループが、通常はそのロジック・グループに
よって実行される論理機能を実行することができるかど
うかを表示するための記憶装置を有し、前記第一の複数
のスイッチは、前記記憶装置に対し応答し、これにより
前記第一のロジック・グループが通常そのロジック・グ
ループによって実行される論理機能を実行し得ること
を、前記記憶装置が表示する際には、前記スイッチの各
々が、第二の導線を、第一のロジック・グループ内の第
一の導線に接続し、そして前記第一のロジック・グルー
プが通常そのロジック・グループによって実行される論
理機能を実行し得ないことを、前記記憶装置が表示する
際に、前記スイッチは、前記第二の導線を、第二のロジ
ック・グループ内の第一の導線に接続する請求項20記
載の装置。 - 【請求項22】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される少なくとも1つの入
力ピンと、 各入力ピンと結合され、各入力ピンをその入力ピンに結
合される正規のロジック・グループ内の第一の導線と他
のロジック・グループ内の第一の導線のいずれかに接続
する第二のスイッチを有する請求項17記載の装置。 - 【請求項23】 前記ロジック・グループは、前記集積
回路上に規則的な順列で配置され、各第二のスイッチ
は、結合された入力ピンを、その入力ピンに結合される
正規のロジック・グループ内の第一の導線、または前記
順列における次のロジック・グループ内の第一の導線に
接続する請求項22記載の装置。 - 【請求項24】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される少なくとも1つの出
力ピンと、 各出力ピンに結合され、各出力ピンを、その出力ピンに
結合される正規のロジック・グループ内の第一の導線
と、他のロジック・グループ内の第一の導線のいずれか
一方に接続する第三のスイッチを有する請求項17記載
の装置。 - 【請求項25】 前記ロジック・グループは、前記集積
回路上に規則的な順列で配置され、各第二のスイッチ
は、結合された出力ピンを、その出力ピンに結合される
正規のロジック・グループ内の第一の導線、および前記
順列における次のロジック・グループ内の第一の導線の
いずれか一方に接続する請求項24記載の装置。 - 【請求項26】 複数の正規のロジック・グループおよ
び少なくとも1つの予備のロジック・グループであっ
て、複数のデータ入力信号上の機能を実行し、複数のデ
ータ出力信号を生成するために、前記ロジック・グルー
プがそれぞれ複数のプログラミング信号を受信する能力
を有するロジック・グループと、 それぞれの正規のロジック・グループが、通常そのロジ
ック・グループによって実行される論理機能を、実行す
ることができるかどうかを表示する装置と、 前記表示装置に応答し通常の論理機能を実行することが
できないロジック・グループに、通常印加されるプログ
ラミング信号およびデータ入力信号を、別のロジック・
グループに転送し、そしてこの別のロジック・グループ
のデータ出力信号で、転送されたプログラミング信号お
よびデータ入力信号を通常受信するロジック・グループ
のデータ出力信号を代替する装置とを有し、それによっ
て、前記別のロジック・グループが、その別のロジック
・グループに転送されたプログラミング信号およびデー
タ入力信号を通常受信するロジック・グループによって
通常実行される全ての論理機能を実行することができる
請求項24記載の装置。 - 【請求項27】 前記各ロジック・グループは、そのロ
ジック・グループによって受信されるプログラミング信
号の受信のための複数のプログラミング信号入力端子を
有し、そして前記表示装置に応答する前記装置は、 前記プログラミング信号入力端子に印加されるプログラ
ミング信号を記憶するためのレジスタと、 前記正規のロジック・グループの全て、あるいは前記予
備のロジック・グループと前記正規のロジック・グルー
プのサブセットのいずれか一方のプログラミング信号入
力端子へ、前記レジスタに記憶されたプログラミング入
力信号を印加するための複数のスイッチとから成り、そ
れにより前記予備のロジック・グループが、前記サブセ
ットには含まれない一つの正規のロジック・グループを
代替する請求項26記載の装置。 - 【請求項28】 前記レジスタは、複数のレジスタ・ス
テージからなる複数のグループから成り、各グループ内
のレジスタ・ステージが結合された前記正規のロジック
・グループのそれぞれ1つに通常印加されるプログラミ
ング信号を記憶し、前記第一の複数のスイッチの各々
が、(1)1つのレジスタ・ステージと、(2)結合さ
れる正規のロジック・グループ内のプログラミング信号
入力端子のそれぞれ1つと他の正規および予備のロジッ
ク・グループ内のプログラミング信号入力端子のそれぞ
れ1つとの間に接続される請求項27記載の装置。 - 【請求項29】 前記正規および予備のロジック・グル
ープは、前記集積回路上に規則的な順列で配置され、前
記予備のロジック・グループは前記順列の一端に存在
し、前記第一の複数のスイッチのそれぞれが、それに印
加されたプログラミング信号を、前記順列における近接
した2つのロジック・グループのいずれか一方のプログ
ラミング信号入力端子に印加する請求項28記載の装
置。 - 【請求項30】 前記各ロジック・グループが、前記ロ
ジック・グループのデータ入力信号を受信するための複
数のデータ入力端子と、 前記ロジック・グループのデータ出力信号を出力するた
めの複数のデータ出力端子と、 データ信号を、前記ロジック・グループのデータ入力端
子へ、および/または前記ロジック・グループのデータ
出力端子から伝送する第一の導線を含む請求項26記載
の装置。 - 【請求項31】 さらに、前記ロジック・グループ間に
おいて、データ信号を選択的に伝送する複数の第二の導
線を有する請求項30記載の装置。 - 【請求項32】 前記表示装置に応答する装置が、 それぞれが、第二の導線を、2つのロジック・アレーの
いずれか一方の中の第一の導線に接続する第二の複数の
スイッチから成る請求項30記載の装置。 - 【請求項33】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される入力/出力ピンを含
む請求項30記載の装置。 - 【請求項34】 前記表示装置に応答する前記装置が、 各入力/出力ピンに接続され、各入力/出力ピンを、そ
の入力/出力ピンに結合される正規のロジック・グルー
プ内の第一の導線と、別のロジック・グループ内の第一
の導線のいずれか一方に接続する第三のスイッチを有す
る請求項6記載の装置。
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