JPH06216757A - 故障の代替のための予備回路を備えるプログラマブル・ロジック・デバイス - Google Patents
故障の代替のための予備回路を備えるプログラマブル・ロジック・デバイスInfo
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- JPH06216757A JPH06216757A JP5290920A JP29092093A JPH06216757A JP H06216757 A JPH06216757 A JP H06216757A JP 5290920 A JP5290920 A JP 5290920A JP 29092093 A JP29092093 A JP 29092093A JP H06216757 A JPH06216757 A JP H06216757A
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Abstract
(57)【要約】
【目的】 幾つかの正規のロジック・グループと、少な
くとも１つの予備のロジック・グループを有するプログ
ラマブル集積回路ロジック・アレー装置を提供する。 【構成】 正規のロジック・グループのいずれかが故障
である場合、故障したロジック・グループを補償するた
めに、予備のロジック・グループが使用される。これを
達成するために、通常前記の故障したロジック・グルー
プに供給されるプログラミング信号およびデータ入力信
号は、別のロジック・グループへ転送される。通常であ
れば、その別のグループに転送されたプログラミング信
号およびデータ入力信号を受信するロジック・グループ
のデータ出力信号は、他のグループのデータ出力信号で
代替される。
くとも１つの予備のロジック・グループを有するプログ
ラマブル集積回路ロジック・アレー装置を提供する。 【構成】 正規のロジック・グループのいずれかが故障
である場合、故障したロジック・グループを補償するた
めに、予備のロジック・グループが使用される。これを
達成するために、通常前記の故障したロジック・グルー
プに供給されるプログラミング信号およびデータ入力信
号は、別のロジック・グループへ転送される。通常であ
れば、その別のグループに転送されたプログラミング信
号およびデータ入力信号を受信するロジック・グループ
のデータ出力信号は、他のグループのデータ出力信号で
代替される。
Description
【０００１】
【産業上の利用分野】この発明はプログラマブル・ロジ
ック・デバイスに関し、特に故障の有り得る他の回路の
代替用の予備回路を備えるプログラマブル・ロジック・
アレー集積回路に関する。
ック・デバイスに関し、特に故障の有り得る他の回路の
代替用の予備回路を備えるプログラマブル・ロジック・
アレー集積回路に関する。
【０００２】
【従来の技術】ソー等の米国特許４，８９９，０６７
は、マイクロセルと呼ばれる比較的小さい単位に細分化
される積和ロジックを有するプログラマブル・ロジック
・デバイスを開示する。前記ソー等の特許は、不良に製
造された部分を救済するために、付加的なマイクロセル
（あるいはマイクロセルまたはそれの配線のために使用
される構成部分を形成する付加的ワード・ラインまたは
ビット・ライン）を含むことを開示する。あるマイクロ
セル（あるいはワード・ラインまたはビット・ライン）
が故障していることが検知された場合、故障した回路素
子は稼働状態からスイッチし、そして失なわれた容量を
回復するよう、予備的な回路素子が稼働状態にスイッチ
される。この方法により、そうでなければ廃棄されるべ
き部分が救済され、まるで故障がなかったかのように適
正に稼働する。
は、マイクロセルと呼ばれる比較的小さい単位に細分化
される積和ロジックを有するプログラマブル・ロジック
・デバイスを開示する。前記ソー等の特許は、不良に製
造された部分を救済するために、付加的なマイクロセル
（あるいはマイクロセルまたはそれの配線のために使用
される構成部分を形成する付加的ワード・ラインまたは
ビット・ライン）を含むことを開示する。あるマイクロ
セル（あるいはワード・ラインまたはビット・ライン）
が故障していることが検知された場合、故障した回路素
子は稼働状態からスイッチし、そして失なわれた容量を
回復するよう、予備的な回路素子が稼働状態にスイッチ
される。この方法により、そうでなければ廃棄されるべ
き部分が救済され、まるで故障がなかったかのように適
正に稼働する。
【０００３】
【発明が解決しようとする課題】ソー等の発明は極めて
良好に動作する。しかしながら、故障部分の代替は比較
的小規模なレベルの個々のマイクロセル（あるいは個々
のワード・ラインまたはビット・ライン）上で行われ、
比較的多量の付加的な制御回路素子が必要とされる。例
えば、ソー等の特許において記載されたサイズの製品
（例えば、サン・ジョセ・カリフォルニアのアルテラコ
ーポレーション製の市販のＭＡＸ ５０００ＥＰＬＤ）
において、予備回路素子の使用を制御するために２００
０以上のヒューズが必要とされる。これは欠陥部分が救
済され使用されることを可能にする際の実質的な「オー
バヘッド・ペナルティ」である。また、ソー等の特許の
ような比較的小規模なスケール上での「修復」は「点」
または比較的小さい欠陥に対し有効であるが、より大き
な規模の修復のための方策を有することが好ましく、そ
の方策はより大きなまたは深刻な欠陥に対し効果的であ
ることが好ましい。
良好に動作する。しかしながら、故障部分の代替は比較
的小規模なレベルの個々のマイクロセル（あるいは個々
のワード・ラインまたはビット・ライン）上で行われ、
比較的多量の付加的な制御回路素子が必要とされる。例
えば、ソー等の特許において記載されたサイズの製品
（例えば、サン・ジョセ・カリフォルニアのアルテラコ
ーポレーション製の市販のＭＡＸ ５０００ＥＰＬＤ）
において、予備回路素子の使用を制御するために２００
０以上のヒューズが必要とされる。これは欠陥部分が救
済され使用されることを可能にする際の実質的な「オー
バヘッド・ペナルティ」である。また、ソー等の特許の
ような比較的小規模なスケール上での「修復」は「点」
または比較的小さい欠陥に対し有効であるが、より大き
な規模の修復のための方策を有することが好ましく、そ
の方策はより大きなまたは深刻な欠陥に対し効果的であ
ることが好ましい。
【０００４】前述の観点から、この発明の目的はプログ
ラマブル・ロジック・デバイスにおける予備回路の装備
および使用を改良し、そして単純化することにある。
ラマブル・ロジック・デバイスにおける予備回路の装備
および使用を改良し、そして単純化することにある。
【０００５】この発明の別の目的は、比較的大規模な欠
陥回路の代替用の予備回路を備えるプログラマブル・ロ
ジック・デバイスを提供し、それにより予備回路の使用
の制御と関連したオーバヘッドが効果的に縮小され、よ
り大きなあるいは深刻な欠陥が効果的に克服され得るこ
とである。
陥回路の代替用の予備回路を備えるプログラマブル・ロ
ジック・デバイスを提供し、それにより予備回路の使用
の制御と関連したオーバヘッドが効果的に縮小され、よ
り大きなあるいは深刻な欠陥が効果的に克服され得るこ
とである。
【０００６】
【課題を解決するための手段】本発明の原理に従って、
これらのそしてその他の目的は、他の回路素子への比較
的少数の配線を有するプログラマブル・ロジック・デバ
イスの比較的大きな繰返し部分を確認し、前記部分が故
障していることが検知された結果として、その部分を全
体的に代替する予備回路素子を提供することにより達成
される。予備回路素子の使用を制御するために、通常は
故障回路部分に伝送されるプログラミング信号を他の非
故障回路部分にスイッチするために制御回路が備えられ
る。制御回路は、また、通常は故障回路素子に伝送され
るデータ入力を非故障回路素子にスイッチするために備
えられる。制御回路素子は、また非故障部分からのデー
タ出力を故障回路素子の出力の伝送されるべく地点に返
送するようスイッチする。従って、機能全体としての回
路はまさに故障がない。例えば、外部入出力ピンは、回
路が実際に完全であるか、あるいは予備回路素子の使用
により修復されているかどうかにかかわらず常に使用さ
れる。同様に、チップは完全であるかまたは修復されて
いるかにかかわらず同一のプログラミングデータを適正
に許容する。故障回路素子は比較的大規模に代替される
ので、比較的少数の付加的要素が前記代替を制御するた
めに必要とされる。このことにより、予備回路素子の制
御のためのオーバヘッド・ペナルティは比較的小さい。
これらのそしてその他の目的は、他の回路素子への比較
的少数の配線を有するプログラマブル・ロジック・デバ
イスの比較的大きな繰返し部分を確認し、前記部分が故
障していることが検知された結果として、その部分を全
体的に代替する予備回路素子を提供することにより達成
される。予備回路素子の使用を制御するために、通常は
故障回路部分に伝送されるプログラミング信号を他の非
故障回路部分にスイッチするために制御回路が備えられ
る。制御回路は、また、通常は故障回路素子に伝送され
るデータ入力を非故障回路素子にスイッチするために備
えられる。制御回路素子は、また非故障部分からのデー
タ出力を故障回路素子の出力の伝送されるべく地点に返
送するようスイッチする。従って、機能全体としての回
路はまさに故障がない。例えば、外部入出力ピンは、回
路が実際に完全であるか、あるいは予備回路素子の使用
により修復されているかどうかにかかわらず常に使用さ
れる。同様に、チップは完全であるかまたは修復されて
いるかにかかわらず同一のプログラミングデータを適正
に許容する。故障回路素子は比較的大規模に代替される
ので、比較的少数の付加的要素が前記代替を制御するた
めに必要とされる。このことにより、予備回路素子の制
御のためのオーバヘッド・ペナルティは比較的小さい。
【０００７】本発明の特徴、その本質および多数の利点
は、添付の図面および以下に続く好適な実施例の詳細な
説明より明らかにされる。
は、添付の図面および以下に続く好適な実施例の詳細な
説明より明らかにされる。
【０００８】
【実施例】説明の目的のため、本発明は、ここで参考文
献として取り入れられる譲渡された、１９９２年５月８
日出願の同時係属の特許出願第８８０，９４２号におい
て開示されるタイプのプログラマブル・ロジック・アレ
ー集積回路との関連において記述される。しかしなが
ら、本発明は他の多数のプログラマブル・ロジック・デ
バイスに対し同様に適用され得ることが理解されよう。
献として取り入れられる譲渡された、１９９２年５月８
日出願の同時係属の特許出願第８８０，９４２号におい
て開示されるタイプのプログラマブル・ロジック・アレ
ー集積回路との関連において記述される。しかしなが
ら、本発明は他の多数のプログラマブル・ロジック・デ
バイスに対し同様に適用され得ることが理解されよう。
【０００９】図１に示されるように、本発明に従って構
成され得る図示されたプログラマブル・ロジック・アレ
ー集積回路１０は、以下の要素から成り、それらは
（１）その内部においてデバイスが以下に詳細に記述さ
れるようなディジタル・ロジックを実行するＲＡＭ（ラ
ンダム・アクセスメモリ）アレー２０、（２）その中へ
前記プログラム・アレー２０に対し必要となるデータが
（例えば図１において見られるように左から右へ）シフ
トされる第一の（直列）データ・レジスタ３０、（３）
レジスタ３０の各充填に平行してレジスタ３０からのプ
ログラミング・データがその中へシフトされる第２の
（並列）データ・レジスタ４０、（４）メモリ要素の適
正な機能を検査するためにレジスタ４０からアレー２０
内のメモリ要素の全てを介して伝送されるプログラミン
グ・データを受信するためのテスト・レジスタ５０、
（５）アドレスされたメモリ要素にプログラミング・デ
ータをレジスタ４０からのものに適応して記憶させるた
めに、アレー２０内のメモリ要素の横の列を連続的にア
ドレスするアドレス・レジスタ６０、そして（６）アレ
ー２０内の正規の回路が故障していると検知された場合
に提供されるアレー２０内の予備回路の使用の制御のた
めのヒューズ・レジスタ７０である。
成され得る図示されたプログラマブル・ロジック・アレ
ー集積回路１０は、以下の要素から成り、それらは
（１）その内部においてデバイスが以下に詳細に記述さ
れるようなディジタル・ロジックを実行するＲＡＭ（ラ
ンダム・アクセスメモリ）アレー２０、（２）その中へ
前記プログラム・アレー２０に対し必要となるデータが
（例えば図１において見られるように左から右へ）シフ
トされる第一の（直列）データ・レジスタ３０、（３）
レジスタ３０の各充填に平行してレジスタ３０からのプ
ログラミング・データがその中へシフトされる第２の
（並列）データ・レジスタ４０、（４）メモリ要素の適
正な機能を検査するためにレジスタ４０からアレー２０
内のメモリ要素の全てを介して伝送されるプログラミン
グ・データを受信するためのテスト・レジスタ５０、
（５）アドレスされたメモリ要素にプログラミング・デ
ータをレジスタ４０からのものに適応して記憶させるた
めに、アレー２０内のメモリ要素の横の列を連続的にア
ドレスするアドレス・レジスタ６０、そして（６）アレ
ー２０内の正規の回路が故障していると検知された場合
に提供されるアレー２０内の予備回路の使用の制御のた
めのヒューズ・レジスタ７０である。
【００１０】アレー２０内のロジックはロジック・アレ
ー・ブロック（「ＬＡＢＳ」）２２と呼ばれる単位に再
分割される。図１に見られるようにＬＡＢｓは水平方向
の行と垂直方向の列に整理される。記載された説明的実
施例において２１列の「正規の」ＬＡＢｓ２２および１
列の「予備の」ＬＡＢｓ２２（すなわち最も左の列）が
ある。各正規および予備の列は６個のＬＡＢｓ２２を有
する。
ー・ブロック（「ＬＡＢＳ」）２２と呼ばれる単位に再
分割される。図１に見られるようにＬＡＢｓは水平方向
の行と垂直方向の列に整理される。記載された説明的実
施例において２１列の「正規の」ＬＡＢｓ２２および１
列の「予備の」ＬＡＢｓ２２（すなわち最も左の列）が
ある。各正規および予備の列は６個のＬＡＢｓ２２を有
する。
【００１１】それぞれのＬＡＢｓ２２は続いて８個のロ
ジック・モジュール２４に再分割される。各ロジック・
モジュールは比較的単純な論理的動作（例えばロジック
・モジュールに印加される４つの入力信号の論理的機能
のいずれかである出力信号の提供）を実行することが可
能である。
ジック・モジュール２４に再分割される。各ロジック・
モジュールは比較的単純な論理的動作（例えばロジック
・モジュールに印加される４つの入力信号の論理的機能
のいずれかである出力信号の提供）を実行することが可
能である。
【００１２】図１には示されていないが、図２および前
述された出願第８８０，９４２号において示されるよう
に、アレー２０は、ロジック・モジュール２４を多数の
経路で配線し、それによりはるかに複雑な論理機能がロ
ジック・モジュールの出力信号の結合によって達成され
得るようにするための導線回路網を含む。（図２は２つ
の代表的なＬＡＢの列ＮおよびＮ＋１番目の部分を示
す。） 特に、幾つかの「広域水平」導線２６が、ＬＡ
Ｂｓ２２の水平方向の各行に結合される。同様に、それ
ぞれの「広域垂直方向」導線２８が、ＬＡＢｓ２２の垂
直方向の各列に結合される。図面の繁雑化を避けるため
に、僅かの広域導線のみが図２上に示される。例えば、
実際にはＬＡＢの各行に結合される約１６８本の広域水
平導線２６と、ＬＡＢの各列に結合される１６本の広域
垂直導線２８が存在し得る。図２はまた、表記された導
線の多数の上で典型的に提供される増幅器および駆動回
路の省略によって単純化されている。これらの省略され
る要素のうちの幾つかはプログラマブル・三安定・駆動
装置であり得る。
述された出願第８８０，９４２号において示されるよう
に、アレー２０は、ロジック・モジュール２４を多数の
経路で配線し、それによりはるかに複雑な論理機能がロ
ジック・モジュールの出力信号の結合によって達成され
得るようにするための導線回路網を含む。（図２は２つ
の代表的なＬＡＢの列ＮおよびＮ＋１番目の部分を示
す。） 特に、幾つかの「広域水平」導線２６が、ＬＡ
Ｂｓ２２の水平方向の各行に結合される。同様に、それ
ぞれの「広域垂直方向」導線２８が、ＬＡＢｓ２２の垂
直方向の各列に結合される。図面の繁雑化を避けるため
に、僅かの広域導線のみが図２上に示される。例えば、
実際にはＬＡＢの各行に結合される約１６８本の広域水
平導線２６と、ＬＡＢの各列に結合される１６本の広域
垂直導線２８が存在し得る。図２はまた、表記された導
線の多数の上で典型的に提供される増幅器および駆動回
路の省略によって単純化されている。これらの省略され
る要素のうちの幾つかはプログラマブル・三安定・駆動
装置であり得る。
【００１３】各ロジック・モジュール２４の出力信号
は、そのロジック・モジュールを含むＬＡＢ列に対応す
る垂直導線２８のうちの２つに印加される。各ロジック
・モジュール２４の出力信号は、また、結合されたスイ
ッチ２５および７２を介して、そのロジック・モジュー
ルを含むＬＡＢ行に結合される広域水平導線２６のそれ
ぞれ印加され得る。列の右側に生じる回路故障の補償の
ための機能のシフティングにＮおよびＮ＋１番目の列の
いずれも引き込まれないと仮定すると、各列内のスイッ
チ２５の出力信号が、その列に結合されたスイッチ７２
を介して広域水平導線に印加される。（記述の進展と共
により明白になる理由のため、最も左の予備のＬＡＢ列
は、全ての他の列と類似であり、広域垂直導線２８を含
む。最左の予備ＬＡＢ列は、またスイッチ２５も含む。
しかしその列は、スイッチ７２と広域水平導線２６への
配線との組は含まない。）各スイッチ２５は、結合され
た２つの広域垂直導線２８のうちの１つを、そのスイッ
チ２５に結合された広域水平導線２６に接続するよう交
互に使用され得る。再び、予備のＬＡＢ列の使用に関連
する機能のシフティングにＮおよびＮ＋１番目のいずれ
の列も引き込まれないと仮定すると、この配線は、接続
される信号を提供するスイッチ２５と同一の列の中のス
イッチ７２を介して行われる。
は、そのロジック・モジュールを含むＬＡＢ列に対応す
る垂直導線２８のうちの２つに印加される。各ロジック
・モジュール２４の出力信号は、また、結合されたスイ
ッチ２５および７２を介して、そのロジック・モジュー
ルを含むＬＡＢ行に結合される広域水平導線２６のそれ
ぞれ印加され得る。列の右側に生じる回路故障の補償の
ための機能のシフティングにＮおよびＮ＋１番目の列の
いずれも引き込まれないと仮定すると、各列内のスイッ
チ２５の出力信号が、その列に結合されたスイッチ７２
を介して広域水平導線に印加される。（記述の進展と共
により明白になる理由のため、最も左の予備のＬＡＢ列
は、全ての他の列と類似であり、広域垂直導線２８を含
む。最左の予備ＬＡＢ列は、またスイッチ２５も含む。
しかしその列は、スイッチ７２と広域水平導線２６への
配線との組は含まない。）各スイッチ２５は、結合され
た２つの広域垂直導線２８のうちの１つを、そのスイッ
チ２５に結合された広域水平導線２６に接続するよう交
互に使用され得る。再び、予備のＬＡＢ列の使用に関連
する機能のシフティングにＮおよびＮ＋１番目のいずれ
の列も引き込まれないと仮定すると、この配線は、接続
される信号を提供するスイッチ２５と同一の列の中のス
イッチ７２を介して行われる。
【００１４】ロジック・モジュール２４を含む行に結合
される幾つか（例えば４つ）の広域水平導線２６の上の
信号は、結合されたプログラマブル論理接続装置２３を
介してロジック・モジュールへの入力として印加され得
る。前述したように各ロジック・モジュールの出力は、
好ましくは入力の論理機能となるようプログラム可能で
ある。各ロジック・モジュールへの代替的なまたは付加
的な入力が、同一のロジック・モジュール、または同一
のＬＡＢ２２内の他のロジック・モジュールの出力とな
り得る。この最後の事項は前述された出願第８８０，９
４２号においてより詳細に記述されている。
される幾つか（例えば４つ）の広域水平導線２６の上の
信号は、結合されたプログラマブル論理接続装置２３を
介してロジック・モジュールへの入力として印加され得
る。前述したように各ロジック・モジュールの出力は、
好ましくは入力の論理機能となるようプログラム可能で
ある。各ロジック・モジュールへの代替的なまたは付加
的な入力が、同一のロジック・モジュール、または同一
のＬＡＢ２２内の他のロジック・モジュールの出力とな
り得る。この最後の事項は前述された出願第８８０，９
４２号においてより詳細に記述されている。
【００１５】前記のことは、主として、最も左の予備列
の使用に関連する機能のシフティングに、ＮおよびＮ＋
１番目の列のいずれも引き込まれない際の、デバイス１
０内の論理信号の流れを説明する。図２は、また、最初
にプログラミング・デバイス１０に結合される回路素子
３０、４０、５０等の幾つかと、外部データのデバイス
１０への印加またはデバイス１０からのデータ出力信号
の獲得に使用され得る入出力ピン８０の幾つかを示す。
の使用に関連する機能のシフティングに、ＮおよびＮ＋
１番目の列のいずれも引き込まれない際の、デバイス１
０内の論理信号の流れを説明する。図２は、また、最初
にプログラミング・デバイス１０に結合される回路素子
３０、４０、５０等の幾つかと、外部データのデバイス
１０への印加またはデバイス１０からのデータ出力信号
の獲得に使用され得る入出力ピン８０の幾つかを示す。
【００１６】最初にプログラミング回路素子を考察する
と、直列データ・レジスタ３０は、複数のシフト・レジ
スタ・ステージ３２より構成される。それぞれの正規の
列は、幾つかの（例えば１３個）の結合されたステージ
３２−１から３２−１３までを有する。プログラミング
・データはレジスタ３０内に左から右へシフトされる。
レジスタ３０がいっぱいの場合、プログラミング・デー
タはレジスタ３０からレジスタ４０のステージ４２へ並
列伝送される。ＮおよびＮ＋１番目の列が予備の列への
機能のシフティングに引き込まれないと仮定すると、レ
ジスタ３０からレジスタ４０へのシフトは、各列に結合
されるスイッチ７４を介してストレート・ダウンする。
と、直列データ・レジスタ３０は、複数のシフト・レジ
スタ・ステージ３２より構成される。それぞれの正規の
列は、幾つかの（例えば１３個）の結合されたステージ
３２−１から３２−１３までを有する。プログラミング
・データはレジスタ３０内に左から右へシフトされる。
レジスタ３０がいっぱいの場合、プログラミング・デー
タはレジスタ３０からレジスタ４０のステージ４２へ並
列伝送される。ＮおよびＮ＋１番目の列が予備の列への
機能のシフティングに引き込まれないと仮定すると、レ
ジスタ３０からレジスタ４０へのシフトは、各列に結合
されるスイッチ７４を介してストレート・ダウンする。
【００１７】各レジスタ・ステージ４２の出力は、アレ
ー２０内のファーストイン・ファーストアウト（ＦＩＦ
Ｏ）メモリ・セル４４の連鎖にそれぞれ印加される。最
初に、これらのＦＩＦＯ連鎖（適正に動作している場
合）のそれぞれが、印加されたデータをテスト・レジス
タ５０の結合されたステージ５２に単に伝送する。テス
ト・レジスタ５０の内容は、全てのセル４４が適正に動
作することを補償にするために、左から右へシフト・ア
ウトされ得る。その後、アドレス・レジスタ６０（図
１）が使用され、セル４４の行を図２に見られるように
底部から最上部へ連続的にアドレスしそれにより、デバ
イスをプログラムするために、レジスタ４０内に連続的
にロードされたデータがセル４４内にラッチされる。こ
のようにプログラムされた際、各ＦＩＦＯ連鎖の各セル
４４が、連鎖されたＬＡＢ列内の結合された機能を制御
する。例えば、セル４４の幾つかが結合された要素２３
によって作成された連結を制御する。他のセル４４は、
結合されたロジック・モジュール２４によって実行され
る論理的機能を制御する。さらに他のセル４４が、結合
されたスイッチ２５によって作成される連結を制御す
る。このプログラミング・デバイス１０のための技術
は、譲渡された１９９２年５月８日出願の同時係属特許
出願第８８０，９０３号において詳細に示され記述され
ており、この出願はここにおいて参考文献として取り入
れられる。
ー２０内のファーストイン・ファーストアウト（ＦＩＦ
Ｏ）メモリ・セル４４の連鎖にそれぞれ印加される。最
初に、これらのＦＩＦＯ連鎖（適正に動作している場
合）のそれぞれが、印加されたデータをテスト・レジス
タ５０の結合されたステージ５２に単に伝送する。テス
ト・レジスタ５０の内容は、全てのセル４４が適正に動
作することを補償にするために、左から右へシフト・ア
ウトされ得る。その後、アドレス・レジスタ６０（図
１）が使用され、セル４４の行を図２に見られるように
底部から最上部へ連続的にアドレスしそれにより、デバ
イスをプログラムするために、レジスタ４０内に連続的
にロードされたデータがセル４４内にラッチされる。こ
のようにプログラムされた際、各ＦＩＦＯ連鎖の各セル
４４が、連鎖されたＬＡＢ列内の結合された機能を制御
する。例えば、セル４４の幾つかが結合された要素２３
によって作成された連結を制御する。他のセル４４は、
結合されたロジック・モジュール２４によって実行され
る論理的機能を制御する。さらに他のセル４４が、結合
されたスイッチ２５によって作成される連結を制御す
る。このプログラミング・デバイス１０のための技術
は、譲渡された１９９２年５月８日出願の同時係属特許
出願第８８０，９０３号において詳細に示され記述され
ており、この出願はここにおいて参考文献として取り入
れられる。
【００１８】前述したにもかかわらず、正規のＬＡＢ列
のみが、結合されたステージ３２をレジスタ３０内に有
するが、全てのＬＡＢ列（すなわち正規および予備の両
方）が結合されたステージ４２および５２をレジスタ４
０および５０内に有する。全てのＬＡＢ列が、また、結
合されたスイッチ７４を有するが、予備の列および最も
右の正規の列のためのスイッチ７４は、以下に詳細に記
述されるように、３つではなく２つのみの入力を有す
る。
のみが、結合されたステージ３２をレジスタ３０内に有
するが、全てのＬＡＢ列（すなわち正規および予備の両
方）が結合されたステージ４２および５２をレジスタ４
０および５０内に有する。全てのＬＡＢ列が、また、結
合されたスイッチ７４を有するが、予備の列および最も
右の正規の列のためのスイッチ７４は、以下に詳細に記
述されるように、３つではなく２つのみの入力を有す
る。
【００１９】ここで入出力ピン８０に注目すると、正規
のＬＡＢ列に結合された広域垂直導線２８の各グループ
は、典型的に、それに結合された幾つかのピン８０を有
するが、１つの代表的なピンのみが各グループ２８と関
連し、図２中に示されている。各ピン８０は入力用ピン
としてもまた出力用ピンとしても使用され得る。入力ピ
ンとして使用される場合、このピンに印加される外部信
号は、結合された垂直導線２８のうちの２つに、それら
の導線に結合された列内のスイッチ７６を介して印加さ
れる（ここにおいて、ＮおよびＮ＋１番目ののいずれの
列も、予備の列の使用に関連した機能のシフティングに
引き込まれないと仮定する。）出力ピンとして使用され
る場合、結合されたプログラマブル・論理接続デバイス
２９は、結合された垂直導線２８のうちの１つの上の信
号を、結合された列内のスイッチ７８を介してピン８０
に印加する（ここにおいて再び、ＮおよびＮ＋１番目の
いずれの列も、予備の列の使用に関連した機能のシフテ
ィングに引き込まれないと仮定する。）接続デバイス２
９（接続デバイス２３と同様）はセル４４によって制御
されるプログラマブル素子間に存在する。（前述のよう
に）予備のＬＡＢ列は結合された入出力ピン８０を持た
ないので、予備の列はそれ自体のスイッチ７６および７
８を含まない。しかしながら、その予備の列はそれ自体
の接続デバイス２９を含む。予備の列は、その予備の列
が必要とされない場合に最も左の正規の列に結合される
ピン８０からの入力接続をターン・オフするために、ス
イッチ７６のようなヒューズ制御されるスイッチを含み
得る。これが最も左の正規の列に結合されるピン８０の
二重ローディングを回避する。これらのヒューズ制御さ
れるスイッチは１つの入力しか持たないので記述された
スイッチ７９とは異なるが、それらはスイッチ７６と類
似であると考えられることができ、そして以下で予備の
列に結合されるスイッチ７６として参照される。同様
に、最も右の正規の列に結合されるスイッチ７６がそれ
ぞれ１つの入力しか持たないことが明白となり、そして
そのことからそれらのスイッチ７６は、前記の最も右の
正規の列が不良であると検知される。従ってその機能が
１つ左の列にシフトされた際に、その最も右の正規の列
に結合されるピン８０の二重のローディングを回避する
ための単純なオン／オフ・スイッチとなり得る。
のＬＡＢ列に結合された広域垂直導線２８の各グループ
は、典型的に、それに結合された幾つかのピン８０を有
するが、１つの代表的なピンのみが各グループ２８と関
連し、図２中に示されている。各ピン８０は入力用ピン
としてもまた出力用ピンとしても使用され得る。入力ピ
ンとして使用される場合、このピンに印加される外部信
号は、結合された垂直導線２８のうちの２つに、それら
の導線に結合された列内のスイッチ７６を介して印加さ
れる（ここにおいて、ＮおよびＮ＋１番目ののいずれの
列も、予備の列の使用に関連した機能のシフティングに
引き込まれないと仮定する。）出力ピンとして使用され
る場合、結合されたプログラマブル・論理接続デバイス
２９は、結合された垂直導線２８のうちの１つの上の信
号を、結合された列内のスイッチ７８を介してピン８０
に印加する（ここにおいて再び、ＮおよびＮ＋１番目の
いずれの列も、予備の列の使用に関連した機能のシフテ
ィングに引き込まれないと仮定する。）接続デバイス２
９（接続デバイス２３と同様）はセル４４によって制御
されるプログラマブル素子間に存在する。（前述のよう
に）予備のＬＡＢ列は結合された入出力ピン８０を持た
ないので、予備の列はそれ自体のスイッチ７６および７
８を含まない。しかしながら、その予備の列はそれ自体
の接続デバイス２９を含む。予備の列は、その予備の列
が必要とされない場合に最も左の正規の列に結合される
ピン８０からの入力接続をターン・オフするために、ス
イッチ７６のようなヒューズ制御されるスイッチを含み
得る。これが最も左の正規の列に結合されるピン８０の
二重ローディングを回避する。これらのヒューズ制御さ
れるスイッチは１つの入力しか持たないので記述された
スイッチ７９とは異なるが、それらはスイッチ７６と類
似であると考えられることができ、そして以下で予備の
列に結合されるスイッチ７６として参照される。同様
に、最も右の正規の列に結合されるスイッチ７６がそれ
ぞれ１つの入力しか持たないことが明白となり、そして
そのことからそれらのスイッチ７６は、前記の最も右の
正規の列が不良であると検知される。従ってその機能が
１つ左の列にシフトされた際に、その最も右の正規の列
に結合されるピン８０の二重のローディングを回避する
ための単純なオン／オフ・スイッチとなり得る。
【００２０】基本回路素子の検討を完全にするため、要
素７２，７４，７６，そして７８はヒューズ・レジスタ
７０によって制御されるべきである（図１）。特に、ヒ
ューズ・レジスタ７０は、それぞれの正規のＬＡＢ列に
対し１つのヒューズを含む。従って、記述された２１個
の正規のＬＡＢ列が存在する好適な実施例において、ヒ
ューズ・レジスタ７０は２１個のヒューズを含む。各ヒ
ューズの状態（すなわちそのヒューズが飛んでいるかそ
のままの状態であるか）は、通常は結合されたＬＡＢ列
によって実行される機能が、その列によって実行される
べきか、あるいは１つ左のＬＡＢ列にシフトされるべき
かを示す。各列と結合されるヒューズはその列内のスイ
ッチ７２，７６，７８を制御し、そしてその列内のスイ
ッチ７４を部分的に制御する。各列内のスイッチ７４の
残りの制御は、右側の列に結合されたヒューズにより行
われる。これの理由は以下で明らかになる。予備の列の
ためのスイッチ７４および７６は、最も左の正規の列の
ためのヒューズによって制御されることができ、あるい
はレジスタ７０はそれらの予備の列のスイッチの制御の
ための付加的なヒューズを含むことができる。
素７２，７４，７６，そして７８はヒューズ・レジスタ
７０によって制御されるべきである（図１）。特に、ヒ
ューズ・レジスタ７０は、それぞれの正規のＬＡＢ列に
対し１つのヒューズを含む。従って、記述された２１個
の正規のＬＡＢ列が存在する好適な実施例において、ヒ
ューズ・レジスタ７０は２１個のヒューズを含む。各ヒ
ューズの状態（すなわちそのヒューズが飛んでいるかそ
のままの状態であるか）は、通常は結合されたＬＡＢ列
によって実行される機能が、その列によって実行される
べきか、あるいは１つ左のＬＡＢ列にシフトされるべき
かを示す。各列と結合されるヒューズはその列内のスイ
ッチ７２，７６，７８を制御し、そしてその列内のスイ
ッチ７４を部分的に制御する。各列内のスイッチ７４の
残りの制御は、右側の列に結合されたヒューズにより行
われる。これの理由は以下で明らかになる。予備の列の
ためのスイッチ７４および７６は、最も左の正規の列の
ためのヒューズによって制御されることができ、あるい
はレジスタ７０はそれらの予備の列のスイッチの制御の
ための付加的なヒューズを含むことができる。
【００２１】これまでの記述は、ＮおよびＮ＋１番目の
列のいずれも、予備の（最も左の）ＬＡＢ列を、正規の
列のうちの１つの故障を補償するための使用に配置する
ことが必要とされる機能のシフティングに引き込まれな
いと仮定する。図３は、正規の列のうちの１つにおいて
故障が検出された際に、幾つかの列の機能がどのように
シフトされるかを示す。図３に示される例においては、
ＬＡＢ列Ｎ＋１が故障を含み、従って使用されることが
できない。Ｎ＋１番目の列の右側のＬＡＢ列は正常であ
る。従ってＮ＋１番目の列の右側の列がプログラムさ
れ、チップ全体はあたかも故障がなかったかのように機
能する。通常はＮ＋１番目の列に通じるプログラミング
・データは、しかしながら、１つ左側の列（すなわちＮ
列）にシフトされ、それによって、通常Ｎ＋１番目の列
によって実行される全ての機能を、Ｎ番目の列が実行す
る。同様に、通常はＮ番目の列に通じるプログラミング
・データが１列左のＮ−１番目の列にシフトされ、それ
によってＮ−１番目の列は、通常Ｎ番目の列によって実
行される全ての機能を実行する。このプログラミング・
データおよび機能の左方向へのシフティングは、最も左
の正規の列のプログラミング・データおよび機能が予備
の列にシフトされるまで続く。これはプログラミング・
データおよび機能が処理される方法であることを示すた
めに、Ｎ＋１ＬＡＢ列（故障した列）に結合されたヒュ
ーズ・レジスタ７０内のヒューズが飛ぶ。これは、どの
列が故障を含むか（故障がある場合）判定するためにチ
ップがテストされた後に実行される。
列のいずれも、予備の（最も左の）ＬＡＢ列を、正規の
列のうちの１つの故障を補償するための使用に配置する
ことが必要とされる機能のシフティングに引き込まれな
いと仮定する。図３は、正規の列のうちの１つにおいて
故障が検出された際に、幾つかの列の機能がどのように
シフトされるかを示す。図３に示される例においては、
ＬＡＢ列Ｎ＋１が故障を含み、従って使用されることが
できない。Ｎ＋１番目の列の右側のＬＡＢ列は正常であ
る。従ってＮ＋１番目の列の右側の列がプログラムさ
れ、チップ全体はあたかも故障がなかったかのように機
能する。通常はＮ＋１番目の列に通じるプログラミング
・データは、しかしながら、１つ左側の列（すなわちＮ
列）にシフトされ、それによって、通常Ｎ＋１番目の列
によって実行される全ての機能を、Ｎ番目の列が実行す
る。同様に、通常はＮ番目の列に通じるプログラミング
・データが１列左のＮ−１番目の列にシフトされ、それ
によってＮ−１番目の列は、通常Ｎ番目の列によって実
行される全ての機能を実行する。このプログラミング・
データおよび機能の左方向へのシフティングは、最も左
の正規の列のプログラミング・データおよび機能が予備
の列にシフトされるまで続く。これはプログラミング・
データおよび機能が処理される方法であることを示すた
めに、Ｎ＋１ＬＡＢ列（故障した列）に結合されたヒュ
ーズ・レジスタ７０内のヒューズが飛ぶ。これは、どの
列が故障を含むか（故障がある場合）判定するためにチ
ップがテストされた後に実行される。
【００２２】ここで前述のプログラミング・データおよ
び機能のシフティングが図２においてどのように達成さ
れるかについてより詳細に考察すると、Ｎ＋１番目の列
が不良である場合、その列内のスイッチ７４は、Ｎ＋１
番目の列の右側の列はシフティングには引き込まれず、
しかしＮ＋１番目の列の機能がシフトされるべきである
ことを示す入力の組み合わせをヒューズ・レジスタ７０
から受信する。この入力の組み合わせに応答して、各ス
イッチ７４はＶＳＳ（論理０）をレジスタ４０の結合さ
れたステージ４２に印加する。これによりＮ＋１番目の
列内の全てのメモリ・セル４４が論理０を記載する。そ
れにより、不良な列Ｎ＋１の可能な限り多くの回路素子
を停止し、それによりその列内の使用されていない回路
素子が電力を浪費しないようにする。これと同時に、Ｎ
番目の列内のスイッチ７４が、ＮおよびＮ＋１番目の列
の両方がシフティングに引き込まれることを表示する入
力の組み合わせをレジスタ７０から受信する。このこと
により、Ｎ番目の列内のスイッチ７４がＮ＋１番目の列
内のレジスタ３０のステージ３２の出力が、Ｎ番目の列
のレジスタ４０のステージ４２に接続される。従って、
通常はＮ＋１番目の列に通じるプログラミング・データ
を、Ｎ番目の列にシフトする。Ｎ番目の列の左側の全て
の列（予備の列を含む）のためのスイッチ７４は、同様
に、プログラミング・データを、そのデータのレジスタ
３０からレジスタ４０への伝送の間に、１つ左の列にシ
フトするよう動作する。予備の列のためのスイッチ７４
は、２つの出力のみ（ＶＳＳ（チップが無故障であるた
め予備の列は使用されず、したがってターン・オフされ
る場合に選択される）および最も左の正規の列と結合さ
れるレジスタ３０のステージ３２の出力（いずれかの正
規の列が故障で、したがって予備の列が活用されなけれ
ばならない場合に選択される））を必要とすることが理
解されよう。同様に、最も右の正規の列内のスイッチ７
４は、２つの出力のみ（ＶＳＳ（最も右の正規の列が故
障である際に選択される）およびその最も右の正規の列
内のレジスタ３０のステージ３２の出力（前期ＶＳＳが
選択されない際に選択される））を必要とすることが理
解されよう。
び機能のシフティングが図２においてどのように達成さ
れるかについてより詳細に考察すると、Ｎ＋１番目の列
が不良である場合、その列内のスイッチ７４は、Ｎ＋１
番目の列の右側の列はシフティングには引き込まれず、
しかしＮ＋１番目の列の機能がシフトされるべきである
ことを示す入力の組み合わせをヒューズ・レジスタ７０
から受信する。この入力の組み合わせに応答して、各ス
イッチ７４はＶＳＳ（論理０）をレジスタ４０の結合さ
れたステージ４２に印加する。これによりＮ＋１番目の
列内の全てのメモリ・セル４４が論理０を記載する。そ
れにより、不良な列Ｎ＋１の可能な限り多くの回路素子
を停止し、それによりその列内の使用されていない回路
素子が電力を浪費しないようにする。これと同時に、Ｎ
番目の列内のスイッチ７４が、ＮおよびＮ＋１番目の列
の両方がシフティングに引き込まれることを表示する入
力の組み合わせをレジスタ７０から受信する。このこと
により、Ｎ番目の列内のスイッチ７４がＮ＋１番目の列
内のレジスタ３０のステージ３２の出力が、Ｎ番目の列
のレジスタ４０のステージ４２に接続される。従って、
通常はＮ＋１番目の列に通じるプログラミング・データ
を、Ｎ番目の列にシフトする。Ｎ番目の列の左側の全て
の列（予備の列を含む）のためのスイッチ７４は、同様
に、プログラミング・データを、そのデータのレジスタ
３０からレジスタ４０への伝送の間に、１つ左の列にシ
フトするよう動作する。予備の列のためのスイッチ７４
は、２つの出力のみ（ＶＳＳ（チップが無故障であるた
め予備の列は使用されず、したがってターン・オフされ
る場合に選択される）および最も左の正規の列と結合さ
れるレジスタ３０のステージ３２の出力（いずれかの正
規の列が故障で、したがって予備の列が活用されなけれ
ばならない場合に選択される））を必要とすることが理
解されよう。同様に、最も右の正規の列内のスイッチ７
４は、２つの出力のみ（ＶＳＳ（最も右の正規の列が故
障である際に選択される）およびその最も右の正規の列
内のレジスタ３０のステージ３２の出力（前期ＶＳＳが
選択されない際に選択される））を必要とすることが理
解されよう。
【００２３】このようにしてプログラミング・データが
故障の列から自動的に回避されるので、たとえチップが
故障を含んでいても、プログラミング・データの変更は
全く必要とされない。このことから、チップのプログラ
マーにとって、障害の補償が極めて容易である。
故障の列から自動的に回避されるので、たとえチップが
故障を含んでいても、プログラミング・データの変更は
全く必要とされない。このことから、チップのプログラ
マーにとって、障害の補償が極めて容易である。
【００２４】ここでＬＡＢ列の幾つかが前述の様にシフ
トされる際の、ロジックを実行するためのチップの動作
を考察すると、全ての水平に配列されたロジック・モジ
ュール２４は、導線２６からの全く同一の入力接続オプ
ション２３を有する。したがって、１つ左の列の接続器
２３を制御するプログラミング・データのシフティング
は、左側のロジック・モジュールが、元のロジック・モ
ジュールが受信したであろうものと全く同一の入力を受
信する。同様に、全ての水平に配列されたロジック・モ
ジュール２４は垂直導線２８への出力と全く同一のパタ
ーンを有し、そして全ての水平に配列されたスイッチ２
５は垂直導線からの入力と同一のパターンを有し、それ
によってプログラミング・データの左へのシフティング
がこれらの垂直導線の接続のパターンを変更しないよう
にする。しかしながら、水平に配列されたスイッチ２５
は、水平導線２６への同一の出力接続は持たない。その
ため、スイッチ７２が、シフトされる各列内のスイッチ
２５の出力信号を、通常の列内の適応するスイッチ２５
の出力信号を受信する水平導線に印加するために備えら
れる。
トされる際の、ロジックを実行するためのチップの動作
を考察すると、全ての水平に配列されたロジック・モジ
ュール２４は、導線２６からの全く同一の入力接続オプ
ション２３を有する。したがって、１つ左の列の接続器
２３を制御するプログラミング・データのシフティング
は、左側のロジック・モジュールが、元のロジック・モ
ジュールが受信したであろうものと全く同一の入力を受
信する。同様に、全ての水平に配列されたロジック・モ
ジュール２４は垂直導線２８への出力と全く同一のパタ
ーンを有し、そして全ての水平に配列されたスイッチ２
５は垂直導線からの入力と同一のパターンを有し、それ
によってプログラミング・データの左へのシフティング
がこれらの垂直導線の接続のパターンを変更しないよう
にする。しかしながら、水平に配列されたスイッチ２５
は、水平導線２６への同一の出力接続は持たない。その
ため、スイッチ７２が、シフトされる各列内のスイッチ
２５の出力信号を、通常の列内の適応するスイッチ２５
の出力信号を受信する水平導線に印加するために備えら
れる。
【００２５】再びＮ＋１番目の列が故障でしたがってそ
の機能がＮ番目の列によって実行される例について考察
すると、Ｎ＋１番目の列内の表記された代表的スイッチ
７２は、Ｎ番目の列内の表記された代表的なスイッチ２
５の出力を、通常はＮ＋１番目の列内の表記された代表
的なスイッチ２５の出力信号を受信する水平導線２６に
印加するように、レジスタ７０内のヒューズによって制
御される（適切に復号される。）同様に、Ｎ番目の列内
のスイッチ７２は、Ｎ−１番目の列（表記されていない
がＮ番目の列の左側）内のスイッチ２５の出力を、通常
はＮ番目の列内のスイッチ２５の出力信号を受信する水
平導線２６に印加するように、レジスタ７０内のヒュー
ズによって制御される。このようにして、たとえ幾つか
の列の機能が１つ左側の列にシフトされても、スイッチ
２５の出力は常にもともと目的とされた水平導線２６に
帰還する。再びこれがチップの使用者にとって全く容易
であるように自動的に行われる。
の機能がＮ番目の列によって実行される例について考察
すると、Ｎ＋１番目の列内の表記された代表的スイッチ
７２は、Ｎ番目の列内の表記された代表的なスイッチ２
５の出力を、通常はＮ＋１番目の列内の表記された代表
的なスイッチ２５の出力信号を受信する水平導線２６に
印加するように、レジスタ７０内のヒューズによって制
御される（適切に復号される。）同様に、Ｎ番目の列内
のスイッチ７２は、Ｎ−１番目の列（表記されていない
がＮ番目の列の左側）内のスイッチ２５の出力を、通常
はＮ番目の列内のスイッチ２５の出力信号を受信する水
平導線２６に印加するように、レジスタ７０内のヒュー
ズによって制御される。このようにして、たとえ幾つか
の列の機能が１つ左側の列にシフトされても、スイッチ
２５の出力は常にもともと目的とされた水平導線２６に
帰還する。再びこれがチップの使用者にとって全く容易
であるように自動的に行われる。
【００２６】多数の列の左へのシフティングもまた、幾
つかの列内の垂直導線２８によって提供される入出力ピ
ン８０の機能を変更することは許されない。全ての列に
結合されるピン８０は、結合される列内の垂直導線２８
への可能な入力および出力接続と同一のパターンを有す
る。スイッチ７６はピン８０からの入力をスイッチする
ために備えられ、これらのピン８０は、通常は左側の列
内の垂直導線への前記入力を受信する列内の垂直導線２
８からの機能のシフティングに引き込まれる列に結合さ
れる。同様に、スイッチ７８は、右側の列に結合される
ピン８０へ機能を返送するシフティングに引き込まれる
列の中の垂直導線２８からの出力をスイッチするために
備えられる。例えば、Ｎ番目の列がＮ＋１番目の列の機
能を実行するために使用されている場合、表記されたＮ
番目の列内の代表的なスイッチ７６は、Ｎ＋１番目の列
内の表記された代表的なピン８０へ印加される入力信号
を、Ｎ番目の列内の垂直導線２８に印加するように、レ
ジスタ７０（図１）内のヒューズによって制御される。
同様に、Ｎ＋１番目の列内の表記された代表的なスイッ
チ７８は、Ｎ番目の列内の表記された代表的な接続デバ
イス２９からの出力信号を、Ｎ＋１番目の列内の表記さ
れた代表的なピン８０に印加するように、レジスタ７０
内のヒューズによって制御される。このようにして、各
ピン８０に結合される信号は、たとえこれらの信号の発
生源または目的地が、通常はそのピンに結合される列内
の垂直導線２８、あるいは通常はそのピンに結合される
列の左の列内の導線２８であるとしても、常に同じ状態
に留まる。再び、このピン８０に結合される信号の可能
なシフティングは自動的であり、そしてチップの使用者
にとって極めて容易である。
つかの列内の垂直導線２８によって提供される入出力ピ
ン８０の機能を変更することは許されない。全ての列に
結合されるピン８０は、結合される列内の垂直導線２８
への可能な入力および出力接続と同一のパターンを有す
る。スイッチ７６はピン８０からの入力をスイッチする
ために備えられ、これらのピン８０は、通常は左側の列
内の垂直導線への前記入力を受信する列内の垂直導線２
８からの機能のシフティングに引き込まれる列に結合さ
れる。同様に、スイッチ７８は、右側の列に結合される
ピン８０へ機能を返送するシフティングに引き込まれる
列の中の垂直導線２８からの出力をスイッチするために
備えられる。例えば、Ｎ番目の列がＮ＋１番目の列の機
能を実行するために使用されている場合、表記されたＮ
番目の列内の代表的なスイッチ７６は、Ｎ＋１番目の列
内の表記された代表的なピン８０へ印加される入力信号
を、Ｎ番目の列内の垂直導線２８に印加するように、レ
ジスタ７０（図１）内のヒューズによって制御される。
同様に、Ｎ＋１番目の列内の表記された代表的なスイッ
チ７８は、Ｎ番目の列内の表記された代表的な接続デバ
イス２９からの出力信号を、Ｎ＋１番目の列内の表記さ
れた代表的なピン８０に印加するように、レジスタ７０
内のヒューズによって制御される。このようにして、各
ピン８０に結合される信号は、たとえこれらの信号の発
生源または目的地が、通常はそのピンに結合される列内
の垂直導線２８、あるいは通常はそのピンに結合される
列の左の列内の導線２８であるとしても、常に同じ状態
に留まる。再び、このピン８０に結合される信号の可能
なシフティングは自動的であり、そしてチップの使用者
にとって極めて容易である。
【００２７】これまでの記述は単に本発明の原理の説明
であり、多数の変更が当業者により本発明の視点および
概念から離れることなく行われることが理解されよう。
例えば、前述された好適な実施例においては１つの予備
の列のみが示されているが、必要であれば２つまたはそ
れ以上の予備の列が提供され得ることが理解されよう。
複数の予備の列が提供される場合、それらは一緒にまと
められることも、あるいは正規の列の中に分散されるこ
とも可能である。この発明の視点における別の変更とし
て、回路の列ではなく不良の行の代替を可能にするため
の予備の回路素子が提供され得る。または、行および列
の両方が代替され得る。レジスタ７０は、ヒューズから
形成される代わりに、ＲＡＭセル、アンチヒューズ、メ
タル・オプショナル・リンク、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、強誘電素子等の多数の他のタイプの記憶セルすなわ
ちメモリセルから形成され得る。さらに別の選択肢とし
て、レジスタ７０は、種々の欠陥修正パターンがテスト
され得るように、ロード可能でそして再プログラム可能
な第一ステージを有する２−ステージ・レジスタであり
得る。そして適切な欠陥修正パターンが発見された際、
そのパターンはレジスタ７０の第二のステージ内に焼き
付けられ、その後そのステージが正規および予備の回路
のグループの中での機能の配分を制御する。さらに本発
明の視点における別の変更例として、幾つかの導線２８
が、入力信号を、結合されるロジック・モジュール２４
に伝搬するのに使用され得る。
であり、多数の変更が当業者により本発明の視点および
概念から離れることなく行われることが理解されよう。
例えば、前述された好適な実施例においては１つの予備
の列のみが示されているが、必要であれば２つまたはそ
れ以上の予備の列が提供され得ることが理解されよう。
複数の予備の列が提供される場合、それらは一緒にまと
められることも、あるいは正規の列の中に分散されるこ
とも可能である。この発明の視点における別の変更とし
て、回路の列ではなく不良の行の代替を可能にするため
の予備の回路素子が提供され得る。または、行および列
の両方が代替され得る。レジスタ７０は、ヒューズから
形成される代わりに、ＲＡＭセル、アンチヒューズ、メ
タル・オプショナル・リンク、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、強誘電素子等の多数の他のタイプの記憶セルすなわ
ちメモリセルから形成され得る。さらに別の選択肢とし
て、レジスタ７０は、種々の欠陥修正パターンがテスト
され得るように、ロード可能でそして再プログラム可能
な第一ステージを有する２−ステージ・レジスタであり
得る。そして適切な欠陥修正パターンが発見された際、
そのパターンはレジスタ７０の第二のステージ内に焼き
付けられ、その後そのステージが正規および予備の回路
のグループの中での機能の配分を制御する。さらに本発
明の視点における別の変更例として、幾つかの導線２８
が、入力信号を、結合されるロジック・モジュール２４
に伝搬するのに使用され得る。
【図１】本発明の原理により構成され得るプログラマブ
ル・ロジック・アレー集積回路を示す簡略化されたブロ
ック線図である。
ル・ロジック・アレー集積回路を示す簡略化されたブロ
ック線図である。
【図２】本発明の実施例を示す図１の回路の代表的な部
分のより詳細でしかも簡略的な概略ブロック線図であ
る。
分のより詳細でしかも簡略的な概略ブロック線図であ
る。
【図３】図２で示される本発明の実施例において、プロ
グラミング信号および幾つかの他の信号がどのように故
障回路素子を避けて転送されるかを示す図１の回路の部
分の簡略ブロック線図である。
グラミング信号および幾つかの他の信号がどのように故
障回路素子を避けて転送されるかを示す図１の回路の部
分の簡略ブロック線図である。
１０ プログラマブル・ロジック・アレー集積回路 ２０ ランダム・アクセスメモリ（ＲＡＭ）・アレー ２２ ロジック・アレー・ブロック（ＬＡＢｓ） ２３ 論理接続装置 ２４ ロジック・モジュール ２５ スイッチ ２６ 水平導線 ２８ 垂直導線 ３０ （直列）データ・レジスタ ４０ （並列）データ・レジスタ ５０ テスト・レジスタ ６０ アドレス・レジスタ ７０ ヒューズ・レジスタ ７２ スイッチ ８０ 入出力ピン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リナ ラーマン アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610、ケアオブ アルテラ コ ーポレーション (72)発明者 シュリニバス ティー レディ アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610、ケアオブ アルテラ コ ーポレーション
Claims (34)
- 【請求項１】 複数の正規のロジック・グループおよび
少なくとも１つの予備のロジック・グループであって、
前記のロジック・グループの各々が、複数のプログラミ
ング信号入力端子と、複数のデータ入力端子と、複数の
データ出力端子を有するロジック・グループと、前記プ
ログラミング信号入力端子に印加されるプログラミング
入力信号を記憶するためのレジスタと、 前記レジスタに記憶されたプログラミング入力信号を、
前記正規のロジック・グループの全てと、あるいは前記
予備のロジック・グループと前記正規のロジック・グル
ープのサブセットとのいずれかのプログラミング信号入
力端子に印加するための第一の複数のスイッチとを有
し、それにより前記予備のロジック・グループが、前記
サブセットには含まれない一つの正規のグループを代替
するプログラマブル集積回路ロジック・アレー装置。 - 【請求項２】 前記レジスタは、複数のレジスタ・ステ
ージからなる複数のグループから成り、前記各グループ
内のレジスタ・ステージが通常結合された前記正規のロ
ジック・グループの内のそれぞれに印加されるプログラ
ミング入力信号を記憶し、前記第一の複数のスイッチの
各々は、（１）１つのレジスタ・ステージと、（２）結
合される正規のロジック・グループ内のプログラミング
信号入力端子のそれぞれ１つおよび他の正規ロジック・
グループおよび予備のロジック・グループ内のプログラ
ミング信号入力端子のそれぞれ１つとの間に接続される
請求項１記載の装置。 - 【請求項３】 前記正規のロジック・グループが不良で
あるかどうかを示すために、前記正規のロジック・グル
ープの、それぞれに結合される記憶装置をさらに含む請
求項１記載の装置。 - 【請求項４】 前記記憶装置が、ヒューズ、アンチヒュ
ーズ、ＲＡＭセル、メタル・オプショナル・リンク、Ｅ
ＰＲＯＭ、ＥＥＰＲＯＭ、そして強誘電素子からなるグ
ループから選択される請求項３記載の装置。 - 【請求項５】 前記正規および予備のロジック・グルー
プは、前記集積回路上に規則的な順列で配置され、前記
予備のロジック・グループが前記順列の一端に存在し、
前記第一の複数のスイッチのそれぞれが、それに印加さ
れたプログラミング入力信号を、前記順列における近接
した２つのロジック・グループのいずれか一方のプログ
ラミング信号入力端子に印加する請求項１記載の装置。 - 【請求項６】 前記ロジック・グループのそれぞれが、
さらに、前記ロジック・グループのデータ入力端子への
データ信号、および／または前記ロジック・グループの
データ出力端子からのデータ信号を選択的に伝送するた
めの、複数の第一の導線を含む請求項１記載の装置。 - 【請求項７】 前記装置は、さらに、前記ロジック・グ
ループ間においてデータ信号を選択的に伝送する複数の
第二の導線を有する請求項６記載の装置。 - 【請求項８】 前記装置は、さらに、各々が、第二の導
線を、２つのロジック・グループのいずれか一方におけ
る第一の導線に接続する第二の複数のスイッチから成る
請求項７記載の装置。 - 【請求項９】 前記ロジック・グループが、あらかじめ
決められた組合わせで組にされ、前記第二の複数のスイ
ッチの各スイッチが、第二の導線を、あらかじめ決めら
れたロジックグループの一組の２つのロジック・グルー
プのいずれか一方における第一の導線に接続する請求項
８記載の装置。 - 【請求項１０】 前記第一の複数のスイッチの各々が、
前記レジスタ内に記憶されるプログラミング入力信号
を、あらかじめ決められた一組の２つのロジック・グル
ープのいずれか一方におけるプログラミング入力端子に
印加する請求項９記載の装置。 - 【請求項１１】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される少なくとも１つの入
力ピンと、各入力ピンに接続され、各入力ピンをその入
力ピンに結合される正規のロジック・グループ内の第一
の導線と、別のロジック・グループ内の第一の導線との
いずれかに接続するための、第三のスイッチから成る請
求項６記載の装置。 - 【請求項１２】 前記ロジック・グループが、あらかじ
め決められた組み合わせで組にされ、第三のスイッチの
各々が、結合された入力ピンを、その入力ピンに結合さ
れるロジック・グループ内の第一の導線と、その入力ピ
ンに結合される正規のロジック・グループを含むあらか
じめ決められた組の内の、もう一方のロジック・グルー
プ内の第一の導線とのいずれか一方に接続する請求項１
１記載の装置。 - 【請求項１３】 前記第一の複数のスイッチの各々が、
前記レジスタ内に記憶されるプログラミング入力信号
を、あらかじめ決められた組のロジック・グループの中
の２つのうちのいずれか一方におけるプログラミング信
号入力端子に印加する請求項１２記載の装置。 - 【請求項１４】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される少なくとも１つの出
力ピンと、 各出力ピンに結合され、各出力ピンを、その出力ピンに
結合される正規のロジック・グループ内の第一の導線
と、別のロジック・グループ内の第一の導線のいずれか
に接続するための、第四のスイッチを有する請求項６記
載の装置。 - 【請求項１５】 前記ロジック・グループが、あらかじ
め決められた組み合わせで組にされ、各第四のスイッチ
が、結合された出力ピンを、その出力ピンに結合される
ロジック・グループ内の第一の導線と、その出力ピンに
結合される正規のロジック・グループを含むあらかじめ
決められた組のうち、もう一方のロジック・グループ内
の第一の導線のいずれか一方に接続する請求項１４記載
の装置。 - 【請求項１６】 前記第一の複数のスイッチの各々が、
前記レジスタ内に記憶されたプログラミング入力信号
を、あらかじめ決められた組のロジック・グループのい
ずれか一方の中のプログラミング信号入力端子に印加す
る請求項１５記載の装置。 - 【請求項１７】 複数の正規のロジック・グループおよ
び少なくとも１つの予備のロジック・グループであっ
て、前記ロジック・グループは、それぞれが複数のプロ
グラミング信号入力端子と、複数のデータ入力端子と、
複数のデータ出力端子と、データ信号を前記ロジック・
グループのデータ入力端子へ、および／または前記ロジ
ック・グループのデータ出力端子から選択的に伝送する
ための第一の複数の導線を有するロジック・グループ
と、 データ信号を前記ロジック・グループ間において、選択
的に伝送するための第二の複数の導線を有し、 各スイッチが、第二の導線を、２つのロジック・グルー
プのいずれか一方の第一の導線に接続する第一の複数の
スイッチとから成るプログラマブル集積回路ロジック・
アレー装置。 - 【請求項１８】 前記装置は、さらに、前記正規のロジ
ック・グループの各々に結合され、結合されたロジック
・グループが不良であるかどうかを表示する記憶装置を
有し、前記第一の複数のスイッチは、前記記憶装置に応
答する請求項１７記載の装置。 - 【請求項１９】 前記記憶装置が、ヒューズ、アンチヒ
ューズ、ＲＡＭセル、メタル・オプショナル・リンク、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、して強誘電素子からなるグ
ループから選択される請求項１８記載の装置。 - 【請求項２０】 前記ロジック・グループは、前記集積
回路上にあらかじめ決められた規則的な順列で配置さ
れ、前記第一の複数のスイッチの各々が、第二の導線
を、前記順列内の２つの近接したロジック・グループの
いずれか一方の第二の導線に接続する請求項１７記載の
装置。 - 【請求項２１】 前記装置は、さらに、前記の正規のロ
ジック・グループの各々に結合され、その結合されたロ
ジック・グループが、通常はそのロジック・グループに
よって実行される論理機能を実行することができるかど
うかを表示するための記憶装置を有し、前記第一の複数
のスイッチは、前記記憶装置に対し応答し、これにより
前記第一のロジック・グループが通常そのロジック・グ
ループによって実行される論理機能を実行し得ること
を、前記記憶装置が表示する際には、前記スイッチの各
々が、第二の導線を、第一のロジック・グループ内の第
一の導線に接続し、そして前記第一のロジック・グルー
プが通常そのロジック・グループによって実行される論
理機能を実行し得ないことを、前記記憶装置が表示する
際に、前記スイッチは、前記第二の導線を、第二のロジ
ック・グループ内の第一の導線に接続する請求項２０記
載の装置。 - 【請求項２２】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される少なくとも１つの入
力ピンと、 各入力ピンと結合され、各入力ピンをその入力ピンに結
合される正規のロジック・グループ内の第一の導線と他
のロジック・グループ内の第一の導線のいずれかに接続
する第二のスイッチを有する請求項１７記載の装置。 - 【請求項２３】 前記ロジック・グループは、前記集積
回路上に規則的な順列で配置され、各第二のスイッチ
は、結合された入力ピンを、その入力ピンに結合される
正規のロジック・グループ内の第一の導線、または前記
順列における次のロジック・グループ内の第一の導線に
接続する請求項２２記載の装置。 - 【請求項２４】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される少なくとも１つの出
力ピンと、 各出力ピンに結合され、各出力ピンを、その出力ピンに
結合される正規のロジック・グループ内の第一の導線
と、他のロジック・グループ内の第一の導線のいずれか
一方に接続する第三のスイッチを有する請求項１７記載
の装置。 - 【請求項２５】 前記ロジック・グループは、前記集積
回路上に規則的な順列で配置され、各第二のスイッチ
は、結合された出力ピンを、その出力ピンに結合される
正規のロジック・グループ内の第一の導線、および前記
順列における次のロジック・グループ内の第一の導線の
いずれか一方に接続する請求項２４記載の装置。 - 【請求項２６】 複数の正規のロジック・グループおよ
び少なくとも１つの予備のロジック・グループであっ
て、複数のデータ入力信号上の機能を実行し、複数のデ
ータ出力信号を生成するために、前記ロジック・グルー
プがそれぞれ複数のプログラミング信号を受信する能力
を有するロジック・グループと、 それぞれの正規のロジック・グループが、通常そのロジ
ック・グループによって実行される論理機能を、実行す
ることができるかどうかを表示する装置と、 前記表示装置に応答し通常の論理機能を実行することが
できないロジック・グループに、通常印加されるプログ
ラミング信号およびデータ入力信号を、別のロジック・
グループに転送し、そしてこの別のロジック・グループ
のデータ出力信号で、転送されたプログラミング信号お
よびデータ入力信号を通常受信するロジック・グループ
のデータ出力信号を代替する装置とを有し、それによっ
て、前記別のロジック・グループが、その別のロジック
・グループに転送されたプログラミング信号およびデー
タ入力信号を通常受信するロジック・グループによって
通常実行される全ての論理機能を実行することができる
請求項２４記載の装置。 - 【請求項２７】 前記各ロジック・グループは、そのロ
ジック・グループによって受信されるプログラミング信
号の受信のための複数のプログラミング信号入力端子を
有し、そして前記表示装置に応答する前記装置は、 前記プログラミング信号入力端子に印加されるプログラ
ミング信号を記憶するためのレジスタと、 前記正規のロジック・グループの全て、あるいは前記予
備のロジック・グループと前記正規のロジック・グルー
プのサブセットのいずれか一方のプログラミング信号入
力端子へ、前記レジスタに記憶されたプログラミング入
力信号を印加するための複数のスイッチとから成り、そ
れにより前記予備のロジック・グループが、前記サブセ
ットには含まれない一つの正規のロジック・グループを
代替する請求項２６記載の装置。 - 【請求項２８】 前記レジスタは、複数のレジスタ・ス
テージからなる複数のグループから成り、各グループ内
のレジスタ・ステージが結合された前記正規のロジック
・グループのそれぞれ１つに通常印加されるプログラミ
ング信号を記憶し、前記第一の複数のスイッチの各々
が、（１）１つのレジスタ・ステージと、（２）結合さ
れる正規のロジック・グループ内のプログラミング信号
入力端子のそれぞれ１つと他の正規および予備のロジッ
ク・グループ内のプログラミング信号入力端子のそれぞ
れ１つとの間に接続される請求項２７記載の装置。 - 【請求項２９】 前記正規および予備のロジック・グル
ープは、前記集積回路上に規則的な順列で配置され、前
記予備のロジック・グループは前記順列の一端に存在
し、前記第一の複数のスイッチのそれぞれが、それに印
加されたプログラミング信号を、前記順列における近接
した２つのロジック・グループのいずれか一方のプログ
ラミング信号入力端子に印加する請求項２８記載の装
置。 - 【請求項３０】 前記各ロジック・グループが、前記ロ
ジック・グループのデータ入力信号を受信するための複
数のデータ入力端子と、 前記ロジック・グループのデータ出力信号を出力するた
めの複数のデータ出力端子と、 データ信号を、前記ロジック・グループのデータ入力端
子へ、および／または前記ロジック・グループのデータ
出力端子から伝送する第一の導線を含む請求項２６記載
の装置。 - 【請求項３１】 さらに、前記ロジック・グループ間に
おいて、データ信号を選択的に伝送する複数の第二の導
線を有する請求項３０記載の装置。 - 【請求項３２】 前記表示装置に応答する装置が、 それぞれが、第二の導線を、２つのロジック・アレーの
いずれか一方の中の第一の導線に接続する第二の複数の
スイッチから成る請求項３０記載の装置。 - 【請求項３３】 前記装置は、さらに、それぞれの正規
のロジック・グループに結合される入力／出力ピンを含
む請求項３０記載の装置。 - 【請求項３４】 前記表示装置に応答する前記装置が、 各入力／出力ピンに接続され、各入力／出力ピンを、そ
の入力／出力ピンに結合される正規のロジック・グルー
プ内の第一の導線と、別のロジック・グループ内の第一
の導線のいずれか一方に接続する第三のスイッチを有す
る請求項６記載の装置。
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| Publication number | Publication date |
|---|---|
| JP3545792B2 (ja) | 2004-07-21 |
| EP0598495B1 (en) | 1998-12-16 |
| US5434514A (en) | 1995-07-18 |
| US5485102A (en) | 1996-01-16 |
| DE69322608T2 (de) | 1999-07-08 |
| EP0598495A2 (en) | 1994-05-25 |
| DE69322608D1 (de) | 1999-01-28 |
| EP0598495A3 (en) | 1995-05-31 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100416 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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