JPH06216726A - Pulse detecting device - Google Patents
Pulse detecting deviceInfo
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- JPH06216726A JPH06216726A JP5007566A JP756693A JPH06216726A JP H06216726 A JPH06216726 A JP H06216726A JP 5007566 A JP5007566 A JP 5007566A JP 756693 A JP756693 A JP 756693A JP H06216726 A JPH06216726 A JP H06216726A
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- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、パルス信号の有無や、
パルス数、パルスの時間間隔等を利用して情報を伝達す
るシステムに用いられるパルス検出装置の改良に関する
ものである。The present invention relates to the presence or absence of a pulse signal,
The present invention relates to an improvement of a pulse detection device used in a system that transmits information using the number of pulses, the time interval of pulses, and the like.
【０００２】[0002]
【従来の技術】図７は、送信側と受信側を伝送線路で接
続し、情報の伝達をパルス信号により行うシステム装置
を示す図である。送信器１は、コンピュータ２から加え
られた情報S1に応じて、例えばＦＳＫ（frequency shif
t keying）変調を施したパルス信号S3を伝送線路３に出
力する。伝送線路３からパルス信号S3を受け取った受信
器５では、パルス検出回路７によりそのパルス信号S3を
検出し、続いて復調器８により復調して情報S1を再生
し、これをコンピュータ６へ送る。2. Description of the Related Art FIG. 7 is a diagram showing a system device in which a transmitting side and a receiving side are connected by a transmission line and information is transmitted by a pulse signal. The transmitter 1 receives, for example, FSK (frequency shif) according to the information S1 added from the computer 2.
t keying) The modulated pulse signal S3 is output to the transmission line 3. In the receiver 5 which has received the pulse signal S3 from the transmission line 3, the pulse signal S3 is detected by the pulse detection circuit 7, and subsequently demodulated by the demodulator 8 to reproduce the information S1 and sent to the computer 6.
【０００３】図８は図７の受信器５に内蔵された従来の
パルス検出回路７の構成例を示す図であり、図９は図８
の各部の信号波形を示す図である。図８に示すパルス検
出回路は、伝送パルス信号が高周波であると共に低周波
ノイズ（オフセット、ドリフト等）をカットする目的で
ハイパスフィルタ９を用い、そのハイパスフィルタ９の
出力をコンパレータ１１において閾値と比較する構成で
ある。FIG. 8 is a diagram showing a configuration example of a conventional pulse detection circuit 7 incorporated in the receiver 5 of FIG. 7, and FIG. 9 is a diagram of FIG.
It is a figure which shows the signal waveform of each part of. The pulse detection circuit shown in FIG. 8 uses a high-pass filter 9 for the purpose of cutting low-frequency noise (offset, drift, etc.) while the transmission pulse signal has a high frequency, and compares the output of the high-pass filter 9 with a threshold value in a comparator 11. This is the configuration.
【０００４】例えば図９(1) に示すようなオフセット電
圧Ｖoff を有するパルス信号S3がハイパスフィルタ９に
加えられると、低周波成分がカットされ図９(2) に示す
ような信号S4が得られる。コンパレータ11はこれを電圧
源13の電圧V1と比較し、図９(3)に示すような入力信号S
3と同じ周期のパルス信号S5を得る。For example, when a pulse signal S3 having an offset voltage V off as shown in FIG. 9 (1) is applied to the high pass filter 9, low frequency components are cut off and a signal S4 as shown in FIG. 9 (2) is obtained. To be The comparator 11 compares this with the voltage V1 of the voltage source 13 and compares the input signal S as shown in FIG. 9 (3).
A pulse signal S5 having the same cycle as 3 is obtained.
【０００５】ところでこの場合、ハイパスフィルタ９の
カットオフ周波数f1とコンパレータ11の閾値V1が、入力
信号S3からパルス成分を抽出するためのパラメータとな
っている。換言すれば、パルス送信器１の特性（パルス
の波高値、オフセットＶoff、パルスの周波数成分等）
および伝送線路３の伝達特性を考慮して、カットオフ周
波数f1と、閾値V1の値を調節している。In this case, the cutoff frequency f1 of the high-pass filter 9 and the threshold value V1 of the comparator 11 are parameters for extracting the pulse component from the input signal S3. In other words, the characteristics of the pulse transmitter 1 (pulse peak value, offset V off , pulse frequency component, etc.)
The cutoff frequency f1 and the value of the threshold value V1 are adjusted in consideration of the transfer characteristics of the transmission line 3.
【０００６】上記２つのパラメータのうち、ハイパスフ
ィルタ９のカットオフ周波数f1はパルス信号S3の持つ周
波数成分に、またコンパレータ11の閾値V1はパルス信号
S3の持つ周波数成分とパルス振幅にそれぞれ関係して設
定する必要がある。しかしながら、一般に、各送信器ご
とに特性（パルスの波高値、オフセット、周波数成分
等）が異なり、伝送線路も種類により伝達特性が異な
り、また重畳されるノイズレベルもそれぞれ異る。上記
２つのパラメータ設定ではそれらを考慮する必要がある
が、それは極めて煩雑な作業であるという問題があっ
た。Of the above two parameters, the cutoff frequency f1 of the high pass filter 9 is the frequency component of the pulse signal S3, and the threshold V1 of the comparator 11 is the pulse signal.
It must be set in relation to the frequency component and pulse amplitude of S3. However, in general, the characteristics (pulse peak value, offset, frequency component, etc.) of each transmitter are different, the transmission characteristics are different depending on the type of transmission line, and the superimposed noise level is also different. Although it is necessary to consider them in the above two parameter settings, there is a problem that it is an extremely complicated work.
【０００７】この問題を解決する方式として本願出願人
による出願である特願平３−３４３４５７号「パルス検
出装置」がある。図１０はその構成図である。入力パル
ス信号S4がアナログ・デジタル変換器（ＡＤ変換器）21
でデジタル化され、コンパレータ33、加算器25、レジス
タ23と29に加えられる。レジスタ23はＡＤ変換器の出力
信号D1を常時トレースしてその最大値D2を保持し、必要
に応じて、保持した値をリセットすることができる。レ
ジスタ29は信号D1を常時とレースしてその最小値を保持
する。なお必要に応じて、保持した値をリセットするこ
とができる。As a method for solving this problem, there is Japanese Patent Application No. 3-343457 “Pulse detection device”, which is an application by the present applicant. FIG. 10 is a configuration diagram thereof. Input pulse signal S4 is analog / digital converter (AD converter) 21
It is digitized by and added to the comparator 33, adder 25, registers 23 and 29. The register 23 always traces the output signal D1 of the AD converter, holds the maximum value D2 thereof, and can reset the held value as necessary. The register 29 races the signal D1 with the constant value and holds the minimum value. Note that the held value can be reset if necessary.
【０００８】コンパレータ27は、レジスタ23の出力D2
と、ＡＤ変換器出力D1にある設定値Ｅを加算した値D4
（加算器25の出力）との大小比較を行う。D1がD2より小
さくなったときコンパレータ27の出力はLOW になる（こ
れをここではアクティブになるという）。他方、コンパ
レータ33は、レジスタ29の出力に設定値Ｅを加算した値
D5と、ＡＤ変換器の出力信号D1との大小比較を行う。D1
がD5を越えたときコンパレータ33の出力はHIGHになる
（これをここではアクティブになるという）。パルス発
生器35はコンパレータ27の出力がアクティブになると
き、他方のパルス発生器37はコンパレータ33の出力がア
クティブになるとき、それぞれパルスを発生し各レジス
タをリセットする。The comparator 27 outputs the output D2 of the register 23.
And the value D4 that is the sum of the set value E in the AD converter output D1
(Compare with the output of adder 25). The output of comparator 27 goes low when D1 becomes less than D2 (this is said to be active here). On the other hand, the comparator 33 is a value obtained by adding the set value E to the output of the register 29.
The magnitude comparison between D5 and the output signal D1 of the AD converter is performed. D1
When D exceeds D5, the output of comparator 33 goes HIGH (this is said to be active here). The pulse generator 35 generates a pulse and resets each register when the output of the comparator 27 becomes active and the other pulse generator 37 makes the output of the comparator 33 active.
【０００９】出力回路39はコンパレータ27の出力信号D6
の立ち下がりエッジで立ち下がり、コンパレータ33の出
力信号D7の立ち上がりエッジで立ち上がる信号S5を出力
する。The output circuit 39 outputs the output signal D6 of the comparator 27.
The signal S5 which falls at the falling edge of and the rising edge of the output signal D7 of the comparator 33 rises.
【００１０】以上の各部の動作波形を示すと図１１のよ
うになる。図からも明らかなように、出力信号S5はＡＤ
変換器の出力信号D1に同期したパルス信号であり、ま
た、設定値Ｅを信号D1の振幅以下で、しかもノイズレベ
ル以上に固定しておけば、直流オフセットやパルスの周
波数、パルスの立ち上がりおよび立ち下がり等の影響を
受けないパルスS5を得ることができる。The operation waveforms of the above respective parts are shown in FIG. As is clear from the figure, the output signal S5 is AD
It is a pulse signal that is synchronized with the output signal D1 of the converter, and if the set value E is fixed below the amplitude of the signal D1 and above the noise level, the DC offset, pulse frequency, pulse rise and rise It is possible to obtain the pulse S5 that is not affected by falling or the like.
【００１１】[0011]
【発明が解決しようとする課題】ところで、図１０の構
成では、レジスタ、コンパレータ、加算器がそれぞれ２
組用意されており、その２組は交互に使用され、動作時
間の半分が無駄になっていて効率的に使用されていない
という問題があった。By the way, in the configuration of FIG. 10, each of the register, the comparator and the adder has two
There is a problem that the two sets are used alternately and half of the operating time is wasted and they are not used efficiently.
【００１２】本発明はこのような点に鑑み、従来のよう
にレジスタやコンパレータ、加算器を２系統設けるので
はなく、１系統のレジスタやコンパレータ、加算器を効
率よく動作させて従来と同様の機能を発揮することので
きるパルス検出装置を実現しようとするものである。In view of such a point, the present invention does not provide two systems of registers, comparators and adders as in the prior art, but efficiently operates one system of registers, comparators and adders to achieve the same as in the prior art. It is intended to realize a pulse detection device capable of exerting its function.
【００１３】[0013]
【課題を解決するための手段】このような目的を達成す
るために本発明では、アナログ信号を入力とし、１ビッ
トのデジタル信号(OUT) を出力する装置であって、パル
ス状の前記アナログ信号をデジタル信号(D) に変換する
ＡＤ変換器と、前記デジタル信号(D) を常時トレースし
て、前記デジタル信号(OUT) の状態に応じてデジタル信
号(D) の最大値あるいは最小値を保持するピークホール
ド回路と、前記デジタル信号(D) と、前記最大値あるい
は最小値との差がある設定値（Ｅ）に比べて大きいかあ
るいは小さいかに関連してその出力信号がHIGHまたはLO
Wとなるコンパレータを具備したことを特徴とする。In order to achieve such an object, the present invention is a device for inputting an analog signal and outputting a 1-bit digital signal (OUT), wherein the pulse-shaped analog signal is used. A / D converter that converts the digital signal (D) to the digital signal (D), and the digital signal (D) is always traced to hold the maximum or minimum value of the digital signal (D) according to the state of the digital signal (OUT). The peak hold circuit and whether the output signal is HIGH or LO depending on whether the difference between the digital signal (D) and the maximum value or the minimum value is larger or smaller than the set value (E).
It is characterized by having a comparator for W.
【００１４】[0014]
【作用】ＡＤ変換器の出力信号(D) そのものと、ピーク
ホールド回路経由の信号(DP)とをコンパレータで大小比
較する。この場合のピークホールド回路はコンパレータ
の出力に関連して最大値あるいは最小値を保持し出力す
る。またコンパレータは、出力信号(D) と信号(DP)の差
がある設定値Ｅより大きいか小さいかを調べ、その大小
関係に関連したパルス信号(OUT) を出力する。The output signal (D) of the AD converter and the signal (DP) passed through the peak hold circuit are compared by the comparator. The peak hold circuit in this case holds and outputs the maximum value or the minimum value in relation to the output of the comparator. Further, the comparator checks whether the difference between the output signal (D) and the signal (DP) is larger or smaller than a certain set value E, and outputs a pulse signal (OUT) related to the magnitude relationship.
【００１５】[0015]
【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係るパルス検出装置の一実施例を示す要
部構成図である。図において、21はＡＤ変換器であり、
従来例におけるＡＤ変換器と同じ機能を有する。100 は
ピークホールド回路、200 はヒステリシス付コンパレー
タである。コンパレータ200 は、ＡＤ変換器２１の出力
D と、ピークホールド回路100 の出力とを比較する。コ
ンパレータ200 の出力OUT が求めるパルス信号である。
なお、このパルス信号OUT はピークホールド回路100 に
も導かれ、ストア信号として利用される。各部の波形を
図２に示す。図２の(1) に示す波形のうち、実線で示す
波形はＡＤ変換器21の入力Ａおよび出力D の波形であ
り、破線で示す波形はピークホールド回路100 の出力DP
を表わす。コンパレータ200 は両信号の差D −DP（図２
の(2) ）に関連して図２の(3) に示すようなパルスを発
生する。The present invention will be described in detail below with reference to the drawings.
FIG. 1 is a configuration diagram of essential parts showing an embodiment of a pulse detection device according to the present invention. In the figure, 21 is an AD converter,
It has the same function as the AD converter in the conventional example. 100 is a peak hold circuit, and 200 is a comparator with hysteresis. The comparator 200 outputs the output of the AD converter 21.
Compare D with the output of the peak hold circuit 100. This is the pulse signal that the output OUT of the comparator 200 seeks.
The pulse signal OUT is also guided to the peak hold circuit 100 and used as a store signal. The waveform of each part is shown in FIG. Among the waveforms shown in (1) of FIG. 2, the solid line waveform is the input A and output D waveform of the AD converter 21, and the broken line waveform is the output DP of the peak hold circuit 100.
Represents Comparator 200 calculates the difference D-DP (Fig. 2) between the two signals.
The pulse shown in (3) of FIG. 2 is generated in relation to (2)).
【００１６】以下どのようにして図２の(3) に示すよう
なパルス信号が得られるのかについて明らかにするた
め、ピークホールド回路とコンパレータについて詳細に
説明する。In order to clarify how the pulse signal as shown in FIG. 2 (3) is obtained, the peak hold circuit and the comparator will be described in detail below.
【００１７】図３はピークホールド回路の一実施例を示
す要部構成図、図４は図３のピークホールド回路の各部
の波形図である。レジスタ101 はＡＤ変換器21の出力信
号Dを常時トレースしていてストア信号STORE が与えら
れたときに入力信号D をホールドする。このホールド値
は信号DPとして出力される（図３の(1) 参照）。他方、
コンパレータ102 は入力信号D とレジスタ101 の出力DP
とを大小比較し、その差D −DP（図４の(2) ）に関連し
た図４の(3) に示すような信号PCMP0 を得る。図中斜線
部は値（HIGHまたはLOW ）が不定な部分である。FIG. 3 is a configuration diagram of a main part showing an embodiment of the peak hold circuit, and FIG. 4 is a waveform diagram of each part of the peak hold circuit of FIG. The register 101 constantly traces the output signal D of the AD converter 21, and holds the input signal D when the store signal STORE is given. This hold value is output as the signal DP (see (1) in FIG. 3). On the other hand,
Comparator 102 receives the input signal D and the output DP of register 101.
And are compared in magnitude to obtain a signal PCMP 0 as shown in (3) of FIG. 4 related to the difference D-DP ((2) of FIG. 4). The shaded area in the figure is the area where the value (HIGH or LOW) is undefined.
【００１８】信号PCMP0 はゲート回路（エクスクルーシ
ブノア回路）103 に加えられる。他方、図１のコンパレ
ータ200 の出力信号OUT （図(4) ）もゲート回路103 に
加えられる。この結果ゲート回路103 からは図４の(5)
に示すストア信号STORE が発生する。ストア信号がHIGH
のときレジスタ101 は入力信号D の値を保持し、ストア
信号がLOW のときは入力信号の保持を行わない。このよ
うにして図４(1) に示すようなレジスタ出力DPを得るこ
とができる。The signal PCMP 0 is applied to the gate circuit (exclusive NOR circuit) 103. On the other hand, the output signal OUT (FIG. (4)) of the comparator 200 of FIG. 1 is also added to the gate circuit 103. As a result, from the gate circuit 103, (5) in FIG.
The store signal STORE shown in is generated. Store signal is HIGH
The register 101 holds the value of the input signal D when, and does not hold the input signal when the store signal is LOW. In this way, the register output DP as shown in FIG. 4 (1) can be obtained.
【００１９】図５はヒステリシス付コンパレータ200 の
一実施例図であり、図６はその各部の動作波形図であ
る。図において201 は出力信号OUT に応じて入力ライン
を切り替えるスイッチであり、出力信号OUT がLOW のと
きはａ側に接続しており、出力信号OUT がHIGHに逆転す
るとｂ側に接続し、入力ラインをたすきがけにする。20
2 はその入力信号にある設定値Ｅを加算する加算器であ
る。203 はコンパレータであり、前記スイッチ201 経由
の信号（これをＶ+ とする）と加算器202 経由の信号
（これをＶ- とする）の大小比較を行う。Ｖ+ がＶ-よ
り大きければHIGH、逆の場合はLOW の状態を示す出力信
号CMP0を出力する。FIG. 5 is a diagram showing an embodiment of the comparator with hysteresis 200, and FIG. 6 is an operation waveform diagram of each part thereof. In the figure, 201 is a switch for switching the input line according to the output signal OUT. When the output signal OUT is LOW, it is connected to the a side. When the output signal OUT reverses to HIGH, it is connected to the b side. To help. 20
2 is an adder for adding the set value E to the input signal. Reference numeral 203 denotes a comparator, which compares the signal through the switch 201 (this is V + ) with the signal through the adder 202 (this is V − ). V + is V - if more greater HIGH, in the opposite case an output signal CMP 0 indicating the state of LOW.
【００２０】206 はフリップフロップであり、ゲート
（ナンドゲート）204 の出力SETXでセットされ、ゲート
（ナンドゲート）205 の出力RSTXでリセットされる。ゲ
ート204 は、コンパレータ203 の出力とフリップフロッ
プ206 の反転出力を受け、両者が共にHIGHの時出力SETX
がLOW となる。他方ゲート205 は、コンパレータ203の
出力とフリップフロップ206 の非反転出力を受け、両者
が共にHIGHのとき出力RSTXがLOW となる。フリップフロ
ップ206 の非反転出力がこのヒステリシス付コンパレー
タの出力信号OUT となるが、同時にスイッチ201 の駆動
信号ともなっている。Reference numeral 206 denotes a flip-flop, which is set by the output SETX of the gate (nand gate) 204 and reset by the output RSTX of the gate (nand gate) 205. The gate 204 receives the output of the comparator 203 and the inverted output of the flip-flop 206, and outputs SETX when both are HIGH.
Becomes LOW. On the other hand, the gate 205 receives the output of the comparator 203 and the non-inverted output of the flip-flop 206, and when both are HIGH, the output RSTX becomes LOW. The non-inverted output of the flip-flop 206 serves as the output signal OUT of the comparator with hysteresis, and also serves as the drive signal of the switch 201.
【００２１】このような構成において、コンパレータ20
3 の２入力信号がクロスしその出力信号CMP0がHIGHにな
ると（図６(3) ）、フリップフロップが反転し、それに
応じてスイッチ201 が切り替わる。その結果コンパレー
タ203 の出力はLOW になる。なお、コンパレータ203 出
力のパルス幅は、信号経路中の各回路の遅れ時間の総和
によって決まる。このようなパルス信号CMP0が出力され
るごとにフリップフロップ206 の出力は交互に反転す
る。In such a configuration, the comparator 20
When the two input signals of 3 cross and the output signal CMP 0 thereof becomes HIGH (Fig. 6 (3)), the flip-flop is inverted, and the switch 201 is switched accordingly. As a result, the output of the comparator 203 becomes LOW. The pulse width of the output of the comparator 203 is determined by the sum of the delay times of the circuits in the signal path. The output of the flip-flop 206 is alternately inverted every time such a pulse signal CMP 0 is output.
【００２２】要するに、このコンパレータにおいて、信
号D とDPを比較し、D −DP＝Ｅ あるいは D −DP＞Ｅ
の場合には出力OUT をHIGHにし、 D −DP＜Ｅ の場
合には出力OUT をLOW にする。In short, in this comparator, the signals D and DP are compared, and D-DP = E or D-DP> E
In case of, output OUT is set to HIGH, and in case of D-DP <E, output OUT is set to LOW.
【００２３】このように、１系統のレジスタ、コンパレ
ータ、加算器の使用でありながら、従来と同様の出力信
号OUT を得ることができる。As described above, the output signal OUT similar to the conventional one can be obtained while using one system of register, comparator and adder.
【００２４】[0024]
【発明の効果】以上説明したように本発明によれば、従
来の装置がレジスタ、コンパレータ、加算器をそれぞれ
２系統用意していたのに対して本発明のパルス検出装置
では１系統で済み、回路を効率良く使用することができ
る。As described above, according to the present invention, the conventional apparatus has two systems each of the register, the comparator and the adder, whereas the pulse detection apparatus of the present invention requires one system. The circuit can be used efficiently.
【図１】本発明に係るパルス検出装置の一実施例を示す
構成図である。FIG. 1 is a configuration diagram showing an embodiment of a pulse detection device according to the present invention.
【図２】図１の装置における各部の波形を示す図であ
る。FIG. 2 is a diagram showing a waveform of each part in the apparatus of FIG.
【図３】ピークホールド回路の一実施例を示す構成図で
ある。FIG. 3 is a configuration diagram showing an embodiment of a peak hold circuit.
【図４】図３の回路の動作波形図である。FIG. 4 is an operation waveform diagram of the circuit of FIG.
【図５】コンパレータの一実施例を示す構成図である。FIG. 5 is a configuration diagram showing an embodiment of a comparator.
【図６】図５に示すコンパレータの動作波形図である。6 is an operation waveform diagram of the comparator shown in FIG.
【図７】情報の伝達をパルス信号により行うシステムを
説明するための図である。FIG. 7 is a diagram for explaining a system in which information is transmitted by a pulse signal.
【図８】従来のパルス検出装置の構成例を示す図であ
る。FIG. 8 is a diagram showing a configuration example of a conventional pulse detection device.
【図９】図８に示す回路の各部の信号を示す図である。9 is a diagram showing signals of respective parts of the circuit shown in FIG.
【図１０】従来の他の構成例を示す図である。FIG. 10 is a diagram showing another conventional configuration example.
【図１１】図１０に示す装置の各部の動作波形図であ
る。11 is an operation waveform diagram of each part of the device shown in FIG.
21 ＡＤ変換器 100 ピークホールド回路 101 レジスタ 102 コンパレータ 103 ゲート 200 コンパレータ 201 スイッチ 202 加算器 203 コンパレータ 204,205 ゲート 206 フリップフロップ 21 AD converter 100 Peak hold circuit 101 Register 102 Comparator 103 Gate 200 Comparator 201 Switch 202 Adder 203 Comparator 204,205 Gate 206 Flip-flop
Claims (1)
タル信号(OUT) を出力する装置であって、 パルス状の前記アナログ信号をデジタル信号(D) に変換
するＡＤ変換器と、 前記デジタル信号(D) を常時トレースして、前記デジタ
ル信号(OUT) の状態に応じてデジタル信号(D) の最大値
あるいは最小値を保持するピークホールド回路と、 前記デジタル信号(D) と、前記最大値あるいは最小値と
の差がある設定値（Ｅ）に比べて大きいかあるいは小さ
いかに関連してその出力信号がHIGHまたはLOWとなるコ
ンパレータを具備し、前記コンパレータの出力信号を前
記デジタル信号(OUT) として出力するようにしたパルス
検出装置。1. A device for inputting an analog signal and outputting a 1-bit digital signal (OUT), comprising: an AD converter for converting the pulsed analog signal into a digital signal (D); and the digital signal. (D) is always traced, and a peak hold circuit that holds the maximum value or the minimum value of the digital signal (D) according to the state of the digital signal (OUT), the digital signal (D), and the maximum value. Alternatively, a comparator whose output signal becomes HIGH or LOW in relation to whether it is larger or smaller than a set value (E) having a difference from the minimum value is provided, and the output signal of the comparator is set to the digital signal (OUT). ) Pulse output device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05007566A JP3082811B2 (en) | 1993-01-20 | 1993-01-20 | Pulse detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05007566A JP3082811B2 (en) | 1993-01-20 | 1993-01-20 | Pulse detector |
Publications (2)
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|---|---|
| JPH06216726A true JPH06216726A (en) | 1994-08-05 |
| JP3082811B2 JP3082811B2 (en) | 2000-08-28 |
Family
ID=11669361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05007566A Expired - Fee Related JP3082811B2 (en) | 1993-01-20 | 1993-01-20 | Pulse detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082811B2 (en) |
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