JPH06216337A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH06216337A JPH06216337A JP5228395A JP22839593A JPH06216337A JP H06216337 A JPH06216337 A JP H06216337A JP 5228395 A JP5228395 A JP 5228395A JP 22839593 A JP22839593 A JP 22839593A JP H06216337 A JPH06216337 A JP H06216337A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にダイナミック型半導体記憶装置の改良に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to improvement of a dynamic semiconductor memory device.
【０００２】[0002]
【従来の技術】ＬＳＩメモリの中のＲＡＭの一種である
ＤＲＡＭの集積化には目覚ましい進歩がある。ＤＲＡＭ
の更なる高集積化を図るために、近年、キャパシタをト
ランジスタの上に積み上げたいわゆるスタック型セル
や、シリコン基板に溝を掘ってその内壁をキャパシタと
して用いるいわゆるトレンチ型セルなどのメモリセルが
提案されている。2. Description of the Related Art There has been remarkable progress in the integration of DRAM, which is a type of RAM in LSI memory. DRAM
In order to achieve even higher integration, memory cells such as so-called stack-type cells in which capacitors are stacked on transistors and so-called trench-type cells in which trenches are dug in a silicon substrate and whose inner walls are used as capacitors have been proposed in recent years. Has been done.
【０００３】図１１にトレンチ型セルの一種であるＳＧ
Ｔ（Surrounding Gate Transistor）セルを用いたＤＲ
ＡＭの平面図を示す。また、図１１のＳ−Ｓ′断面図を
図１２に示す。FIG. 11 shows SG which is a kind of trench type cell.
DR using T (Surrounding Gate Transistor) cells
The top view of AM is shown. Further, FIG. 12 shows a sectional view taken along the line S-S ′ of FIG. 11.
【０００４】このＳＧＴセルにおいては、図１１に示す
ように、ビット線ＢＬ及びワード線ＷＬはそれぞれ等間
隔で且つ互いに直交するように配列され、ビット線ＢＬ
及びワード線ＷＬとの交点部分にはｐ- 型のシリコン柱
８１が設けられている。In this SGT cell, as shown in FIG. 11, bit lines BL and word lines WL are arranged at equal intervals and orthogonal to each other, and the bit lines BL and
And a p − type silicon pillar 81 is provided at the intersection with the word line WL.
【０００５】このシリコン柱８１の頂部には、図１２に
示すように、ビット線ＢＬに接続されたｎ+ 型のドレイ
ン領域８２が形成され、また、シリコン柱８１の下部の
周囲にはｎ+ 型のソース領域８３が形成されている。[0005] On top of the silicon pillar 81, as shown in FIG. 12, n + -type drain region 82 connected to the bit line BL is formed, also around the lower part of the silicon pillar 81 is n + A mold source region 83 is formed.
【０００６】このソース領域８３とドレイン領域８２と
の間のシリコン柱８１の周囲にはゲート絶縁膜８４が形
成され、このゲート絶縁膜８４の周囲にはワード線ＷＬ
に接続されたゲート電極８５が形成されている。A gate insulating film 84 is formed around the silicon pillar 81 between the source region 83 and the drain region 82, and the word line WL is formed around the gate insulating film 84.
A gate electrode 85 connected to the is formed.
【０００７】また、ソース領域８３の周囲にはキャパシ
タ絶縁膜８６を介してプレート電極８７が形成され、こ
のプレート電極８７の下部に反転防止層８８が形成され
ている。このソース領域８３は、ＳＧＴセルの蓄積ノー
ド電極として機能する。A plate electrode 87 is formed around the source region 83 via a capacitor insulating film 86, and an inversion prevention layer 88 is formed under the plate electrode 87. This source region 83 functions as a storage node electrode of the SGT cell.
【０００８】このＳＧＴセルでは、ビット線ＢＬ及びワ
ード線ＷＬのライン幅並びにビット線ＢＬ及びワード線
ＷＬのスペース間隔は共に最小加工幅Ｆであり、従って
このＳＧＴセルの構成単位Ｕの面積は４Ｆ2 となる。な
お、図１１では分かり易くするためにシリコン柱８１の
サイズを最小加工幅Ｆより小さく示しているが、実際は
シリコン柱８１のスペース間隔もマスクパターン上は最
小加工幅Ｆになっている。In this SGT cell, the line width of the bit line BL and the word line WL and the space interval between the bit line BL and the word line WL are both the minimum processing width F, and therefore the area of the structural unit U of this SGT cell is 4F. It becomes 2 . Note that, in FIG. 11, the size of the silicon pillar 81 is shown smaller than the minimum processing width F for the sake of clarity, but in reality, the space interval of the silicon pillar 81 is also the minimum processing width F on the mask pattern.
【０００９】このＳＧＴセルに対して、平面型トランジ
スタを用いた従来のメモリセルの構成単位の面積は６Ｆ
2 或いは８Ｆ2 となる。このため、最小加工幅Ｆが同じ
ならば、ＳＧＴセルの方が平面型トランジスタを用いた
メモリセルよりチップ面積が小さくなり、また、チップ
面積が同じなら、ＳＧＴセルの方が平面型トランジスタ
を用いたメモリセルより大きな最小加工幅Ｆを採用する
ことができるので微細加工が容易になる。In contrast to this SGT cell, the area of the structural unit of a conventional memory cell using a planar transistor is 6F.
2 or 8F 2 . Therefore, if the minimum processing width F is the same, the SGT cell has a smaller chip area than the memory cell using the planar transistor, and if the chip area is the same, the SGT cell uses the planar transistor. Since the minimum processing width F larger than that of the existing memory cell can be adopted, fine processing becomes easy.
【００１０】しかしながら、ＳＧＴセルにおいても、従
来のメモリセルと同様に、基本的には１ビットは１個の
ＭＯＳトランジスタと１個のキャパシタとで構成されて
いるため、従来のメモリセルと同様に次のような問題を
踏襲していた。However, in the SGT cell as well, as in the conventional memory cell, one bit is basically composed of one MOS transistor and one capacitor, and therefore, like the conventional memory cell. The following problems were followed.
【００１１】即ち、微細化が進むとシリコン柱８１のサ
イズが小さくなるため、読み出し回路に対して十分な量
の信号電荷を供給するのに十分な蓄積容量を実現するに
は、より高いシリコン柱８１を形成し、換言すれば、よ
り深い溝を形成する必要がある。このため、シリコン柱
８１が壊れ易くなったり、溝内に良好な膜質を有するキ
ャパシタ絶縁膜８６を形成するのが困難になるという問
題があった。That is, since the size of the silicon pillar 81 becomes smaller as the miniaturization progresses, a higher silicon pillar 81 is required to realize a sufficient storage capacity for supplying a sufficient amount of signal charges to the read circuit. 81, in other words, a deeper groove needs to be formed. Therefore, there are problems that the silicon pillar 81 is easily broken and it is difficult to form the capacitor insulating film 86 having good film quality in the groove.
【００１２】[0012]
【発明が解決しようとする課題】上述の如く、従来のＳ
ＧＴセルは、平面型トランジスタを用いたメモリセルに
比べて、微細化の点で有利であったが、基本的には１ビ
ットは１個のＭＯＳトランジスタと１個のキャパシタと
で構成されている。As described above, the conventional S
The GT cell is advantageous in terms of miniaturization as compared with a memory cell using a planar transistor, but basically, one bit is composed of one MOS transistor and one capacitor. .
【００１３】このため、微細化が進んだ場合、読み出し
回路に対して十分な量の信号電荷を供給するのに十分な
蓄積容量のキャパシタを形成するために、より高いシリ
コン柱を形成しなければならず、この結果、シリコン柱
が壊れ易くなったり、溝内に良好な膜質のキャパシタ絶
縁膜を形成するのが困難になったりする。Therefore, in the case of miniaturization, higher silicon pillars must be formed in order to form a capacitor having a sufficient storage capacity to supply a sufficient amount of signal charges to the read circuit. As a result, the silicon pillar may be easily broken or it may be difficult to form a capacitor insulating film of good film quality in the groove.
【００１４】したがって、従来構成のＳＧＴセルにあっ
ては、メモリセルの微細化を進めるのが至難であるとい
う問題があった。本発明は上記事情を考慮してなされた
もので、その目的とするところは、高集積化に有利なメ
モリセル構造を有する半導体記憶装置を提供することに
ある。Therefore, the conventional SGT cell has a problem that it is extremely difficult to miniaturize the memory cell. The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor memory device having a memory cell structure advantageous for high integration.
【００１５】[0015]
【課題を解決するための手段】本発明の骨子は、微細化
の障害となっている絶縁体を導電体で挟持した構成のキ
ャパシタを不要（又は必要最小限の大きさ）にするため
に、従来技術に係わるデータ読み出し方式を変更し、Ｍ
ＯＳトランジスタのソース領域（及び蓄積電極領域）に
蓄積された電荷量に対応した電流を新たな方式により検
出することにより、データの読み出しが行えるようにな
っていることにある。The essence of the present invention is to eliminate the need (or the minimum required size) of a capacitor having a structure in which an insulator, which is an obstacle to miniaturization, is sandwiched between conductors. By changing the data read method according to the conventional technology,
Data can be read by detecting a current corresponding to the amount of charge accumulated in the source region (and the storage electrode region) of the OS transistor by a new method.
【００１６】即ち、上記の目的を達成するために、本発
明の半導体記憶装置（請求項１）は、第１導電型の半導
体層に形成され、ゲートが第１の配線に接続され、第２
導電型のドレイン領域が第２の配線に接続されたＭＯＳ
トランジスタを有し、データの書き込みを、前記ＭＯＳ
トランジスタのソース領域と前記ドレイン領域と間の前
記半導体層の表面にチャネルを形成し、前記第２の配線
の電位に対応する量の電荷を前記ソース領域に蓄積する
ことにより行い、データの読み出しを、前記チャネルを
消滅させると共に、前記半導体層と前記ドレイン領域と
の間に順方向電流が流れるように前記半導体層に電圧を
印加し、前記順方向電流を検出することにより行うこと
を特徴とする。That is, in order to achieve the above object, a semiconductor memory device of the present invention (claim 1) is formed in a semiconductor layer of a first conductivity type, a gate is connected to a first wiring, and a second wiring is provided.
A MOS having a conductivity type drain region connected to a second wiring
It has a transistor, and data is written to the MOS
Data is read by forming a channel on the surface of the semiconductor layer between the source region and the drain region of a transistor and accumulating an amount of charge corresponding to the potential of the second wiring in the source region to read data. The channel is eliminated, and a voltage is applied to the semiconductor layer so that a forward current flows between the semiconductor layer and the drain region, and the forward current is detected. .
【００１７】また、本発明の他の半導体記憶装置（請求
項２）は、表面が柱状の第１導電型の半導体層と、この
半導体層の柱状部分の頂部表面に形成され、第２の配線
に接続された第２導電型のドレイン領域と、前記半導体
層の柱状部分の下部側面の表面に形成された第２導電型
のソース領域と、前記ドレイン領域と前記ソース領域と
の間の前記柱状突起の側面周囲にゲート絶縁膜を介して
配設され、第１の配線に接続されたゲート電極とからな
るＭＯＳトランジスタを有し、データの書き込みを、前
記ソース領域と前記ドレイン領域との間の前記半導体層
の柱状部分の表面にチャネルを形成し、前記第２の配線
の電位に対応した量の電荷を前記ソース領域に蓄積する
ことにより行い、データの読み出しを、前記チャネルを
消滅させると共に、前記半導体層と前記ドレイン領域と
の間に順方向電流が流れるように前記半導体層に電圧を
印加し、前記順方向電流を検出することにより行うこと
を特徴とする。According to another semiconductor memory device of the present invention (claim 2), a semiconductor layer of the first conductivity type having a columnar surface and a second wiring formed on the top surface of the columnar portion of the semiconductor layer are provided. A drain region of the second conductivity type connected to the source region, a source region of the second conductivity type formed on the surface of the lower side surface of the columnar portion of the semiconductor layer, and the columnar structure between the drain region and the source region. A MOS transistor including a gate electrode connected to the first wiring and provided around the side surface of the protrusion via a gate insulating film is provided, and data is written between the source region and the drain region. A channel is formed on the surface of the columnar portion of the semiconductor layer, and an amount of charge corresponding to the potential of the second wiring is accumulated in the source region to read data, and the channel is erased. Wherein a voltage is applied to the semiconductor layer as a forward current flows between the semiconductor layer and the drain region, characterized in that by detecting the forward current.
【００１８】また、本発明の他の半導体記憶装置（請求
項３）は、マトリクス配列された複数のメモリセルと、
行方向に設けられた複数のビット線と、列方向に設けら
れた複数のワード線とを有し、同一行の前記メモリセル
が同一の前記ワード線に接続され、同一列の前記メモリ
セルが同一の前記ビット線に接続された半導体記憶装置
において、前記メモリセルが、表面に複数の柱状突起を
有する第１導電型の半導体層と、前記柱状突起の頂部表
面に形成され、前記ビット線に接続された第２導電型の
ドレイン領域と、前記柱状突起の下部側面の表面に形成
された第２導電型のソース領域と、前記ドレイン領域と
前記ソース領域との間の前記柱状突起の側面周囲にゲー
ト絶縁膜を介して配設され、前記ワード線に接続された
ゲート電極とからなり、データの読み出しを、前記チャ
ネルを消滅させると共に、前記半導体層と前記ドレイン
領域との間に順方向電流が流れるように前記半導体層に
電圧を印加し、前記順方向電流を検出することにより行
うことを特徴とする。Another semiconductor memory device of the present invention (claim 3) is a plurality of memory cells arranged in a matrix.
A plurality of bit lines provided in a row direction and a plurality of word lines provided in a column direction, the memory cells in the same row are connected to the same word line, and the memory cells in the same column are In the semiconductor memory device connected to the same bit line, the memory cell is formed on a semiconductor layer of a first conductivity type having a plurality of columnar protrusions on the surface and on the top surface of the columnar protrusion, A drain region of the second conductivity type connected thereto, a source region of the second conductivity type formed on the surface of the lower side surface of the columnar protrusion, and a side surface periphery of the columnar protrusion between the drain region and the source region. And a gate electrode connected to the word line and provided with a gate insulating film interposed between the semiconductor layer and the drain region. Wherein a voltage is applied to the semiconductor layer so that a current flows, characterized in that by detecting the forward current.
【００１９】また本発明は、上記各構成の半導体記憶装
置において、ソース領域に蓄積電極領域が接続されてお
り、電荷の蓄積をソース領域と共に蓄積電極領域に行う
ことを特徴とする。Further, the present invention is characterized in that, in the semiconductor memory device having each of the above configurations, the storage electrode region is connected to the source region, and the charge is stored in the storage electrode region together with the source region.
【００２０】[0020]
【作用】本発明の半導体記憶装置によれば、前記ソース
領域（及び蓄積電極領域）に蓄積された電荷量に対応し
た大きさの空乏層が前記半導体層内に形成されるので、
前記ソース領域（及び蓄積電極領域）に蓄積された前記
電荷量に対応して前記半導体層とビット線との間のコン
ダクタンスが変化する。このため、前記半導体層と前記
ビット線との間には前記電荷量に対応した大きさの電流
が流れるので、この電流を検出することによりデータを
読み出すことができる。According to the semiconductor memory device of the present invention, since the depletion layer having a size corresponding to the amount of charges accumulated in the source region (and the storage electrode region) is formed in the semiconductor layer,
The conductance between the semiconductor layer and the bit line changes according to the amount of electric charge accumulated in the source region (and the storage electrode region). Therefore, since a current having a magnitude corresponding to the charge amount flows between the semiconductor layer and the bit line, data can be read by detecting this current.
【００２１】また、本発明の半導体記憶装置において
は、データの読み出しの際に、前記ソース領域（及び蓄
積電極領域）に蓄積された前記電荷量そのものを検出す
るのではなく、即ち従来のようにメモリセルに蓄積され
た電荷を検出するのではなく、前記半導体層を流れる電
流を検出するので、メモリセルの微細化が進んでも、十
分な量の信号電荷の読み出しを行うことができる。Further, in the semiconductor memory device of the present invention, when reading data, the amount of electric charge accumulated in the source region (and the storage electrode region) itself is not detected, that is, as in the conventional case. Since the current flowing through the semiconductor layer is detected instead of detecting the charge accumulated in the memory cell, a sufficient amount of signal charge can be read even if the memory cell is miniaturized.
【００２２】したがって、絶縁体を導電体で挟持した構
成のキャパシタが不要になるため、又はソフトエラー耐
性を満足させるために必要となるだけの蓄積容量を有す
るキャパシタのみを形成するだけで十分であるため、微
細化が進んでも深いトレンチを形成する必要がなくな
り、高集積化が容易になる。Therefore, it is not necessary to use a capacitor having a structure in which an insulator is sandwiched between conductors, or it is sufficient to form only a capacitor having a storage capacity required to satisfy soft error resistance. Therefore, it is not necessary to form a deep trench even if miniaturization progresses, and high integration is facilitated.
【００２３】[0023]
【実施例】以下、図面を参照しながら実施例を説明す
る。 （実施例１）図１は本発明の第１の実施例に係わるＳＧ
Ｔセルを用いたＤＲＡＭの平面図であり、図２（ａ）は
図１の矢視Ａ−Ａ′断面図、図２（ｂ）は図１のＢ−
Ｂ′断面図である。Embodiments will be described below with reference to the drawings. (Embodiment 1) FIG. 1 shows an SG according to a first embodiment of the present invention.
2A is a plan view of a DRAM using a T cell, FIG. 2A is a sectional view taken along the line AA ′ in FIG. 1, and FIG.
It is a B'cross section.
【００２４】従来のＳＧＴセルと同様に、ビット線ＢＬ
及びワード線ＷＬはそれぞれ等間隔で且つ互いに直交す
るように配列され、これらビット線ＢＬ及びワード線Ｗ
Ｌとの交点部分にはｐ- 型のシリコン柱１（柱状突起）
が設けられている。また、ビット線ＢＬ及びワード線Ｗ
Ｌのライン幅並びにビット線ＢＬ及びワード線ＷＬのス
ペース間隔も従来と同様に最小加工幅で形成されてい
る。なお、図１では分かり易くするためにシリコン柱１
のサイズを最小加工幅より小さく示しているが、実際は
シリコン柱１のスペース間隔も最小加工幅になってい
る。Like the conventional SGT cell, the bit line BL
And the word lines WL are arranged at equal intervals and orthogonal to each other, and the bit lines BL and the word lines W are arranged.
P − type silicon pillar 1 (columnar protrusion) at the intersection with L
Is provided. In addition, the bit line BL and the word line W
The line width of L and the space interval of the bit line BL and the word line WL are also formed with the minimum processing width as in the conventional case. It should be noted that in FIG.
Although the size is shown smaller than the minimum processing width, the space between the silicon pillars 1 is actually the minimum processing width.
【００２５】図中、６はｎ型の半導体層を示しており、
このｎ型の半導体層６の表面にはワード線方向に延在す
る複数のｐウェル７（第１導電型の半導体層）が形成さ
れている。これらｐウェル７は溝構造によってビット線
方向に分離されている。In the figure, 6 indicates an n-type semiconductor layer,
On the surface of the n-type semiconductor layer 6, a plurality of p wells 7 (first conductivity type semiconductor layer) extending in the word line direction are formed. These p wells 7 are separated in the bit line direction by the groove structure.
【００２６】ｐウェル７の表面には上述したシリコン柱
１が形成されており、このシリコン柱１の頂部にはビッ
ト線ＢＬに接続されたｎ+ 型のドレイン領域２が形成さ
れている。なお、このドレイン領域２はビット線ＢＬと
シリコン柱１とのコンタクトを取るための役割も果たし
ている。The silicon pillar 1 described above is formed on the surface of the p well 7, and the n + type drain region 2 connected to the bit line BL is formed on the top of the silicon pillar 1. The drain region 2 also plays a role of making contact between the bit line BL and the silicon pillar 1.
【００２７】シリコン柱１の下部表面及びその近傍のｐ
ウェル７の周囲には、ｎ+ 型のソース領域３が形成され
ている。このソース領域３の不純物濃度は、ｐウェル７
及びシリコン柱１のそれらより高くなっており、また、
ｎ型半導体層６とソース領域３との間隔Ｌは使用する電
圧の範囲でパンチスールーが生じないように選ばれてい
る。P on the lower surface of the silicon pillar 1 and its vicinity
An n + type source region 3 is formed around the well 7. The impurity concentration of the source region 3 is the p-well 7
And higher than those of the silicon pillar 1, and
The distance L between the n-type semiconductor layer 6 and the source region 3 is selected so that punch-through does not occur in the range of voltage used.
【００２８】ソース領域３とドレイン領域２との間のシ
リコン柱１の周囲にはゲート絶縁膜４が形成され、この
ゲート絶縁膜４の周囲にはワード線ＷＬに接続されたゲ
ート電極５が形成されている。A gate insulating film 4 is formed around the silicon pillar 1 between the source region 3 and the drain region 2, and a gate electrode 5 connected to the word line WL is formed around the gate insulating film 4. Has been done.
【００２９】次に上記の如く構成されたＤＲＡＭのデー
タの書き込み及びデータの読み出しについて説明する。
図３は、データの書き込み及びデータの読み出しの動作
を示すタイミングチャートである。また、図４は、図３
の時刻ｔ1 〜ｔ5 におけるメモリセルとしてのＭＯＳト
ランジスタの状態を示す素子断面図である。Next, data writing and data reading of the DRAM configured as described above will be described.
FIG. 3 is a timing chart showing a data write operation and a data read operation. In addition, FIG.
FIG. 9 is an element cross-sectional view showing a state of a MOS transistor as a memory cell at times t 1 to t 5 of FIG.
【００３０】データの書き込みを行う前（時刻ｔ1 ）の
ワード線ＷＬの電位ＶWL，ビット線ＢＬの電位ＶBL，ｐ
ウェル７の電位ＶPwell 及びｐウェル７とビット線ＢＬ
との間を流れる読み出し電流Ｉsig の値は全て０であ
る。このとき、図４（ａ）に示すように、ドレイン領域
２とソース領域３との間のシリコン柱１の表面にはチャ
ネルは形成されておらず、ＭＯＳトランジスタがオフ状
態になっている。The potential V WL of the word line WL and the potential V BL , p of the bit line BL before data writing (time t 1 )
Well 7 potential V Pwell and p well 7 and bit line BL
The values of the read current I sig flowing between and are 0. At this time, as shown in FIG. 4A, no channel is formed on the surface of the silicon pillar 1 between the drain region 2 and the source region 3, and the MOS transistor is in the off state.
【００３１】データの書き込みを行うとき（時刻ｔ2 ）
は、ワード線ＷＬの電位ＶWLをハイレベルに設定し、図
４（ｂ）に示すように、ドレイン領域２とソース領域３
との間のシリコン柱１の表面にｎチャネル８を形成す
る。このとき、ビット線ＢＬの電位ＶBLをハイレベル又
はローレベルに設定し、“１”又は“０”のデータを書
き込む。When data is written (time t 2 ).
Sets the potential V WL of the word line WL to a high level, and as shown in FIG. 4B, the drain region 2 and the source region 3 are
An n channel 8 is formed on the surface of the silicon pillar 1 between and. At this time, the potential V BL of the bit line BL is set to a high level or a low level, and "1" or "0" data is written.
【００３２】即ち、ビット線ＢＬの電位ＶBLをハイレベ
ルにすると、ソース領域３の電位がビット線ＢＬの電位
ＶBLと同電位になるまでソース領域３からキャリアが排
出され、“１”のデータが書き込まれる。一方、ビット
線ＢＬの電位ＶBLをローレベルにすると、ソース領域３
の電位がビット線ＢＬの電位ＶBLと同電位になるまでソ
ース領域３にキャリアが蓄積され、“０”のデータが書
き込まれる。That is, when the potential V BL of the bit line BL is set to the high level, carriers are discharged from the source region 3 until the potential of the source region 3 becomes the same potential as the potential V BL of the bit line BL, and the potential of “1” is set. Data is written. On the other hand, when the potential V BL of the bit line BL is set to low level, the source region 3
The potential of the carrier are accumulated in the source region 3 to the same potential as the potential V BL of the bit line BL, "0" data is written.
【００３３】データの読み出しを行うときは（時刻ｔ
4 ）は、ワード線ＷＬの電位ＶWLをローレベルに保つと
共に、ｐウェル７にハイレベルの読み出し電位、つま
り、ｐウェル７とドレイン領域２との間に順方向電流が
流れるレベルの電位、例えば、１．０〜２．０Ｖ程度を
電位を印加し、ｐウェル７とビット線ＢＬとの間に電流
を流す。ｐウェル７に電圧を印加する機構は、例えば、
周辺回路の一部として形成する。When data is read out (time t
4 ) indicates that the potential V WL of the word line WL is kept at a low level, and the p-well 7 has a high-level read potential, that is, a potential at which a forward current flows between the p-well 7 and the drain region 2. For example, a potential of about 1.0 to 2.0 V is applied, and a current is passed between the p well 7 and the bit line BL. A mechanism for applying a voltage to the p-well 7 is, for example,
It is formed as a part of the peripheral circuit.
【００３４】図４（ｂ）（ｃ）に示すように、ソース領
域３とｐウェル７とのｐｎ接合部には空乏層９が延在し
ている。この空乏層９の延びは、ソース領域３の蓄積電
荷量に係わり、“０”のデータが書き込まれている場合
の空乏層９の延びの方が、“１”のデータが書き込まれ
ている場合のそれより小さくなる。As shown in FIGS. 4B and 4C, the depletion layer 9 extends at the pn junction between the source region 3 and the p well 7. The extension of the depletion layer 9 is related to the amount of charges accumulated in the source region 3, and the extension of the depletion layer 9 when "0" data is written is "1" data written. Smaller than that.
【００３５】即ち、“０”のデータが書き込まれている
場合には、ｐウェル７とドレイン領域２との間のコンダ
クタンスが大きくなり、読み出し電流Ｉsig が大きくな
り、一方、“１”のデータが書き込まれている場合に
は、ｐウェル７とドレイン領域２との間のコンダクタン
スが小さくなり、読み出し電流Ｉsig が小さくなる。That is, when the data of "0" is written, the conductance between the p well 7 and the drain region 2 becomes large, and the read current I sig becomes large, while the data of "1" is written. Is written, the conductance between the p well 7 and the drain region 2 becomes small, and the read current I sig becomes small.
【００３６】したがって、読み出し電流Ｉsig を検出す
ることにより、つまり、ｐウェル７とビット線ＢＬとの
間の電流を検出することにより、データを読み出すこと
ができる。ここで、読み出し電流Ｉsig の検出を容易な
らしめるためには、“１”のデータが書き込まれている
場合に、空乏層９によってｐウェル７とドレイン領域２
とが完全に切り離されるように各半導体層の濃度やｐウ
ェル７に印加する読み出し電圧等を設計しておくことが
好ましい。Therefore, the data can be read by detecting the read current I sig , that is, by detecting the current between the p well 7 and the bit line BL. Here, in order to facilitate the detection of the read current I sig , when the data of “1” is written, the p-well 7 and the drain region 2 are formed by the depletion layer 9.
It is preferable to design the concentration of each semiconductor layer, the read voltage applied to the p-well 7, and the like so that the and are completely separated.
【００３７】また、本実施例では、ソース領域３に蓄積
された電荷量そのものを検出するのではなく、読み出し
電流Ｉsig を検出するので、読み出し電流Ｉsig を大き
くでき、データの読み出しを容易に行うことができる。Further, in the present embodiment, the read current I sig is detected instead of detecting the charge amount itself accumulated in the source region 3, so that the read current I sig can be increased and the data can be read easily. It can be carried out.
【００３８】また、ｐウェル７はワード線方向に延在
し、ビット線方向には互いに分離されているため、読み
出し電圧が印加されたｐウェル７と読み出し電流Ｉsig
を検出するためのビット線ＢＬとの交点で規定される１
つのメモリセルの情報を読み出すことができる。Further, since the p well 7 extends in the word line direction and is isolated from each other in the bit line direction, the p well 7 to which the read voltage is applied and the read current I sig.
1 defined by the intersection with the bit line BL for detecting
Information of one memory cell can be read.
【００３９】かくして本実施例によれば、ソース領域３
に蓄積される電荷量の違いによるコンダクタンスの違い
を検出することによりデータを読み出しを行っているの
で、従来のＳＧＴセルにおいて必要だったプレート電極
が不要なり、その分だけ溝の深さを浅くできるため、微
細化や高集積化が容易になる。 （実施例２）図５は、本発明の第２の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図であり、図５（ａ）
（ｂ）は、それぞれ図２（ａ）（ｂ）の断面図に対応す
るものである。なお、以下の実施例では、図２のＤＲＡ
Ｍと対応する部分には、図２と同一符号を付し、詳細な
説明は省略する。Thus, according to this embodiment, the source region 3
Since the data is read by detecting the difference in conductance due to the difference in the amount of electric charge accumulated in, the plate electrode required in the conventional SGT cell is not required, and the groove depth can be reduced correspondingly. Therefore, miniaturization and high integration are facilitated. (Embodiment 2) FIG. 5 shows an S according to a second embodiment of the present invention.
FIG. 6A is a cross-sectional view of a DRAM using a GT cell, and FIG.
2B corresponds to the cross-sectional views of FIGS. 2A and 2B, respectively. In the following examples, the DRA of FIG.
Portions corresponding to M are designated by the same reference numerals as those in FIG. 2, and detailed description thereof will be omitted.
【００４０】本実施例のＤＲＡＭが先の実施例のそれと
主として異なる点は、ｐウェル７の形状にある。即ち、
ｐウェル７の底部と溝の底部とが同一平面上に位置して
いることにある。このような変更があっても先の実施例
のＤＲＡＭの場合と同様な効果が得られる。 （実施例３）図６は、本発明の第３の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図である。The main difference between the DRAM of this embodiment and that of the previous embodiment is the shape of the p-well 7. That is,
The bottom of the p well 7 and the bottom of the groove are located on the same plane. Even with such a change, the same effect as in the case of the DRAM of the previous embodiment can be obtained. (Embodiment 3) FIG. 6 shows an S according to a third embodiment of the present invention.
It is sectional drawing of DRAM using GT cell.
【００４１】本実施例のＤＲＡＭが図１のＤＲＡＭのそ
れと主として異なる点は、ｐウェル７とビット線ＢＬと
の位置関係を反対にしたことにある。即ち、シリコン柱
１の上部にはｐ+ 型のコンタクト層１０を介してｐウェ
ル７が設けられ、シリコン柱１の下部にはｎ型の半導
体、例えば、ｎ型不純物がドープされたシリコンで形成
されたビット線ＢＬが設けられている。このような構成
でも先の実施例のＤＲＡＭの場合と同様な効果が得られ
る。The main difference of the DRAM of this embodiment from that of the DRAM of FIG. 1 is that the p well 7 and the bit line BL are opposite in positional relationship. That is, the p well 7 is provided on the silicon pillar 1 via the p + type contact layer 10, and the p well 7 is formed on the lower part of the silicon pillar 1 with an n type semiconductor, for example, silicon doped with an n type impurity. The bit line BL is provided. With such a structure, the same effect as that of the DRAM of the previous embodiment can be obtained.
【００４２】ここまでの実施例は、蓄積電極領域を完全
になくしたものであるが、以下の実施例４〜６のよう
に、ソース領域に接続して蓄積電極領域を設けることも
可能である。 （実施例４）図７は本発明の第４の実施例に係わるＳＧ
Ｔセルを用いたＤＲＡＭの断面図であり、図７（ａ）は
図１の矢視Ａ−Ａ′断面、図７（ｂ）は図１のＢ−Ｂ′
断面に対応している。なお、図１及び図２と同一部分に
は同一符号を付して、その詳しい説明は省略する。In the embodiments so far, the storage electrode region is completely eliminated, but it is also possible to provide the storage electrode region in connection with the source region as in the following Examples 4 to 6. . (Embodiment 4) FIG. 7 shows an SG according to a fourth embodiment of the present invention.
7 is a cross-sectional view of a DRAM using a T cell, FIG. 7A is a cross section taken along the line AA ′ in FIG. 1, and FIG. 7B is a line BB ′ in FIG.
Corresponds to the cross section. The same parts as those in FIGS. 1 and 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００４３】この実施例が第１の実施例と異なる点は、
ｎ+ 型のソース領域３の下部に蓄積電極領域を設けたこ
とにある。即ち、シリコン柱１の下部側面にはｎ+ 型の
ソース領域３及びこれにつながる蓄積電極領域２１が形
成されている。ソース領域３及び蓄積電極領域２１の不
純物濃度はｐウェル７及びシリコン柱１のそれらより高
くなっており、ｎ型半導体層６とソース領域３及び蓄積
電極領域２１との間隔は、使用する電圧の範囲でパンチ
スルーを起こさないように選ばれている。The difference between this embodiment and the first embodiment is that
The storage electrode region is provided below the n + type source region 3. That is, the n + type source region 3 and the storage electrode region 21 connected thereto are formed on the lower side surface of the silicon pillar 1. The impurity concentration of the source region 3 and the storage electrode region 21 is higher than those of the p-well 7 and the silicon pillar 1, and the distance between the n-type semiconductor layer 6 and the source region 3 and the storage electrode region 21 depends on the voltage used. It is selected so that punch-through does not occur in the range.
【００４４】ソース領域３とドレイン領域２との間のシ
リコン柱１の周囲にはゲート絶縁膜４が形成され、この
ゲート絶縁膜４の周囲にはワード線ＷＬに接続されたゲ
ート電極５が形成されている。また、蓄積電極領域２１
の周囲にはキャパシタ絶縁膜２２を介してプレート電極
（ＰＬ）２３が形成されている。このプレート電極２３
には、Ｖcc，Ｖss或いはＶcc／２などの固定電圧が印加
されている。A gate insulating film 4 is formed around the silicon pillar 1 between the source region 3 and the drain region 2, and a gate electrode 5 connected to the word line WL is formed around the gate insulating film 4. Has been done. In addition, the storage electrode region 21
A plate electrode (PL) 23 is formed around the capacitor via a capacitor insulating film 22. This plate electrode 23
A fixed voltage such as Vcc, Vss or Vcc / 2 is applied to.
【００４５】次に上記の如く構成されたＤＲＡＭのデー
タの書き込み及びデータの読み出しについて説明する。
基本的な動作は第１の実施例と同様であり、データの書
き込み及びデータの読み出しの動作を示すタイミングチ
ャートも、前記図３と同様である。また、図３の時刻ｔ
1 〜ｔ5 におけるメモリセルとしてのＭＯＳトランジス
タの状態は図８に示すようになる。Next, data writing and data reading of the DRAM configured as described above will be described.
The basic operation is the same as that of the first embodiment, and the timing chart showing the data write and data read operations is also the same as in FIG. Also, at time t in FIG.
The state of the MOS transistor as the memory cell at 1 to t 5 is as shown in FIG.
【００４６】データの書き込みを行う前（時刻ｔ1 ）の
ワード線ＷＬの電位ＶWL，ビット線ＢＬの電位ＶBL，ｐ
ウェル７の電位ＶPwell 及びｐウェル７とビット線ＢＬ
との間を流れる読み出し電流Ｉsig の値は全て０であ
る。このとき、図８（ａ）に示すように、ドレイン領域
２とソース領域３との間のシリコン柱１の表面にはチャ
ネルは形成されておらず、ＭＯＳトランジスタがオフ状
態になっている。The potential V WL of the word line WL and the potential V BL , p of the bit line BL before data writing (time t 1 )
Well 7 potential V Pwell and p well 7 and bit line BL
The values of the read current I sig flowing between and are 0. At this time, as shown in FIG. 8A, no channel is formed on the surface of the silicon pillar 1 between the drain region 2 and the source region 3, and the MOS transistor is in the off state.
【００４７】データの書き込みを行うとき（時刻ｔ2 ）
は、ワード線ＷＬの電位ＶWLをハイレベルに設定し、図
８（ｂ）に示すように、ドレイン領域２とソース領域３
との間のシリコン柱１の表面にｎチャネル８を形成す
る。このとき、ビット線ＢＬの電位ＶBLをハイレベル又
はローレベルに設定し、“１”又は“０”のデータを書
き込む。When data is written (time t 2 ).
Sets the potential V WL of the word line WL to a high level, and as shown in FIG. 8B, the drain region 2 and the source region 3 are
An n channel 8 is formed on the surface of the silicon pillar 1 between and. At this time, the potential V BL of the bit line BL is set to a high level or a low level, and "1" or "0" data is written.
【００４８】即ち、ビット線ＢＬの電位ＶBLをハイレベ
ルにすると、ソース領域３の電位がビット線ＢＬの電位
ＶBLと同電位になるまでソース領域３からキャリアが排
出され、“１”のデータが書き込まれる。一方、ビット
線ＢＬの電位ＶBLをローレベルにすると、ソース領域３
の電位がビット線ＢＬの電位ＶBLと同電位になるまでソ
ース領域３にキャリアが蓄積され、“０”のデータが書
き込まれる。That is, when the potential V BL of the bit line BL is set to the high level, carriers are discharged from the source region 3 until the potential of the source region 3 becomes the same potential as the potential V BL of the bit line BL, and the potential of “1” is set. Data is written. On the other hand, when the potential V BL of the bit line BL is set to low level, the source region 3
The potential of the carrier are accumulated in the source region 3 to the same potential as the potential V BL of the bit line BL, "0" data is written.
【００４９】データの読み出しを行うときは（時刻ｔ
4 ）は、ワード線ＷＬの電位ＶWLをローレベルに保つと
共に、ｐウェル７にハイレベルの読み出し電位、つま
り、ｐウェル７とドレイン領域２との間に順方向電流が
流れるレベルの電位、例えば、１．０〜２．０Ｖ程度を
電位を印加し、ｐウェル７とビット線ＢＬとの間に電流
を流す。ｐウェル７に電圧を印加する機構は、例えば、
周辺回路の一部として形成する。When data is read (time t
4 ) indicates that the potential V WL of the word line WL is kept at a low level, and the p-well 7 has a high-level read potential, that is, a potential at which a forward current flows between the p-well 7 and the drain region 2. For example, a potential of about 1.0 to 2.0 V is applied, and a current is passed between the p well 7 and the bit line BL. A mechanism for applying a voltage to the p-well 7 is, for example,
It is formed as a part of the peripheral circuit.
【００５０】図８（ｂ）（ｃ）に示すように、ソース領
域３及び蓄積電極領域２１とｐウェル７とのｐｎ接合部
には空乏層９が延在している。この空乏層９の延びは、
ソース領域３及び蓄積電極領域２１の蓄積電荷量に係わ
り、“０”のデータが書き込まれている場合の空乏層９
の延びの方が、“１”のデータが書き込まれている場合
のそれより小さくなる。As shown in FIGS. 8B and 8C, the depletion layer 9 extends at the pn junction between the source region 3 and the storage electrode region 21 and the p well 7. The extension of the depletion layer 9 is
The depletion layer 9 relating to the amount of accumulated charge in the source region 3 and the storage electrode region 21 when "0" data is written
Is smaller than that when "1" data is written.
【００５１】即ち、“０”のデータが書き込まれている
場合には、ｐウェル７とドレイン領域２との間のコンダ
クタンスが大きくなり、読み出し電流Ｉsig が大きくな
り、一方、“１”のデータが書き込まれている場合に
は、ｐウェル７とドレイン領域２との間のコンダクタン
スが小さくなり、読み出し電流Ｉsig が小さくなる。That is, when the data of "0" is written, the conductance between the p well 7 and the drain region 2 becomes large, and the read current I sig becomes large, while the data of "1" becomes large. Is written, the conductance between the p well 7 and the drain region 2 becomes small, and the read current I sig becomes small.
【００５２】したがって、読み出し電流Ｉsig を検出す
ることにより、つまり、ｐウェル７とビット線ＢＬとの
間の電流を検出することにより、データを読み出すこと
ができる。ここで、読み出し電流Ｉsig の検出を容易な
らしめるためには、“１”のデータが書き込まれている
場合に、空乏層９によってｐウェル７とドレイン領域２
とが完全に切り離されるように各半導体層の濃度やｐウ
ェル７に印加する読み出し電圧等を設計しておくことが
好ましい。Therefore, the data can be read by detecting the read current I sig , that is, by detecting the current between the p well 7 and the bit line BL. Here, in order to facilitate the detection of the read current I sig , when the data of “1” is written, the p-well 7 and the drain region 2 are formed by the depletion layer 9.
It is preferable to design the concentration of each semiconductor layer, the read voltage applied to the p-well 7, and the like so that the and are completely separated.
【００５３】また、本実施例では、ソース領域３及び蓄
積電極領域２１に蓄積された電荷量そのものを検出する
のではなく、読み出し電流Ｉsig を検出するので、読み
出し電流Ｉsig を大きくでき、データの読み出しを容易
に行うことができる。Further, in the present embodiment, the read current I sig is detected instead of detecting the charge amount itself accumulated in the source region 3 and the storage electrode region 21, so that the read current I sig can be increased and the data Can be read easily.
【００５４】また、ｐウェル７はワード線方向に延在
し、ビット線方向には互いに分離されているため、読み
出し電圧が印加されたｐウェル７と読み出し電流Ｉsig
を検出するためのビット線ＢＬとの交点で規定される１
つのメモリセルの情報を読み出すことができる。Since the p well 7 extends in the word line direction and is isolated from each other in the bit line direction, the p well 7 to which the read voltage is applied and the read current I sig.
1 defined by the intersection with the bit line BL for detecting
Information of one memory cell can be read.
【００５５】かくして本実施例によれば、ソース領域３
及び蓄積電極領域２１に蓄積される電荷量の違いによる
コンダクタンスの違いを検出することによりデータを読
み出しを行っているので、必要とされる蓄積容量は要求
されるソフトエラー耐性を満たすのに必要最小限の大き
さ（例えば１０ｆＦ以下）で済み、その分だけ溝の深さ
を浅くできるため、微細化や高集積化が容易になる。 （実施例５）図９は、本発明の第５の実施例に係わるＳ
ＧＴセルを用いたＤＲＡＭの断面図であり、図９（ａ）
（ｂ）は、それぞれ図７（ａ）（ｂ）の断面図に対応す
るものである。なお、以下の実施例では、図７のＤＲＡ
Ｍと対応する部分には、図７と同一符号を付し、詳細な
説明は省略する。Thus, according to this embodiment, the source region 3
Also, since the data is read by detecting the difference in conductance due to the difference in the amount of charge accumulated in the storage electrode region 21, the required storage capacitance is the minimum necessary to satisfy the required soft error tolerance. The size is limited (for example, 10 fF or less), and the depth of the groove can be reduced correspondingly, which facilitates miniaturization and high integration. (Fifth Embodiment) FIG. 9 shows an S according to a fifth embodiment of the present invention.
9A is a cross-sectional view of a DRAM using a GT cell, and FIG.
7B corresponds to the cross-sectional views of FIGS. 7A and 7B, respectively. In the following examples, the DRA of FIG.
The parts corresponding to M are denoted by the same reference numerals as those in FIG. 7, and detailed description will be omitted.
【００５６】本実施例のＤＲＡＭが第４の実施例のそれ
と主として異なる点は、ｐウェル７の形状にある。即
ち、ｐウェル７の底部と溝の底部とが同一平面上に位置
していることにある。このような変更があっても先の実
施例のＤＲＡＭの場合と同様な効果が得られる。 （実施例６）図１０は、本発明の第６の実施例に係わる
ＳＧＴセルを用いたＤＲＡＭの断面図である。The main difference between the DRAM of this embodiment and that of the fourth embodiment lies in the shape of the p-well 7. That is, the bottom of the p well 7 and the bottom of the groove are located on the same plane. Even with such a change, the same effect as in the case of the DRAM of the previous embodiment can be obtained. (Embodiment 6) FIG. 10 is a sectional view of a DRAM using an SGT cell according to a sixth embodiment of the present invention.
【００５７】本実施例のＤＲＡＭが第４の実施例のＤＲ
ＡＭのそれと主として異なる点は、ｐウェル７とビット
線ＢＬとの位置関係を反対にしたことにある。即ち、シ
リコン柱１の上部にはｐ+ 型のコンタクト層１０を介し
てｐウェル７が設けられ、シリコン柱１の下部にはｎ型
の半導体、例えば、ｎ型不純物がドープされたシリコン
で形成されたビット線ＢＬが設けられている。このよう
な構成でも第４の実施例のＤＲＡＭの場合と同様な効果
が得られる。The DRAM of this embodiment is the DR of the fourth embodiment.
The main difference from AM is that the positional relationship between the p well 7 and the bit line BL is reversed. That is, the p well 7 is provided on the silicon pillar 1 via the p + type contact layer 10, and the p well 7 is formed on the lower part of the silicon pillar 1 with an n type semiconductor, for example, silicon doped with an n type impurity. The bit line BL is provided. With such a structure, the same effect as that of the DRAM of the fourth embodiment can be obtained.
【００５８】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ｎチャネル
のＭＯＳトランジスタの場合について説明したが、ｐチ
ャネルのＭＯＳトランジスタの場合でも、各半導体層の
導電型を反対にすることにより同様に実施できる。The present invention is not limited to the above embodiment. For example, in the above-described embodiment, the case of an n-channel MOS transistor has been described, but a p-channel MOS transistor can be similarly implemented by inverting the conductivity type of each semiconductor layer.
【００５９】また、上記実施例では、ｐウェル７を配線
として用いるために、ｐウェル７の濃度をシリコン柱１
のそれより高くしたが、作成を容易にするために、ｐウ
ェル７とシリコン柱１とを同一濃度の同一半導体層で形
成してもよい。さらに、上記実施例では、ｎ型半導体層
６上にｐウェル７を形成したが、絶縁体上にｐウェル７
を形成してもよい。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。In the above embodiment, since the p well 7 is used as a wiring, the concentration of the p well 7 is set to the silicon pillar 1.
However, the p-well 7 and the silicon pillar 1 may be formed of the same semiconductor layer having the same concentration to facilitate fabrication. Furthermore, although the p-well 7 is formed on the n-type semiconductor layer 6 in the above embodiment, the p-well 7 is formed on the insulator.
May be formed. In addition, various modifications can be made without departing from the scope of the present invention.
【００６０】[0060]
【発明の効果】以上詳述したように本発明によれば、ソ
ース領域に蓄積される電荷量の違いによるコンダクタン
スの違いを検出することによりデータの読み出しを行っ
ているので、電荷を蓄積するために従来より用いられて
いる絶縁体を導電体で挟持した構成のキャパシタが不要
又は必要最小限の大きさで済むことになり、このため、
微細化が進んでも深いトレンチを形成する必要がなくな
り、高集積化が容易になる。As described in detail above, according to the present invention, since data is read by detecting the difference in conductance due to the difference in the amount of charge accumulated in the source region, the charge is accumulated. Therefore, a capacitor having a structure in which an insulator that is conventionally used is sandwiched between conductors is unnecessary or requires a minimum size.
Even if miniaturization progresses, it is not necessary to form a deep trench, and high integration is facilitated.
【図１】第１の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの平面図。FIG. 1 is a DR using an SGT cell according to a first embodiment.
The top view of AM.
【図２】図１の矢視Ａ−Ａ′，Ｂ−Ｂ′断面図。FIG. 2 is a sectional view taken along the line AA ′, BB ′ of FIG.
【図３】データの書き込み及びデータの読み出し動作を
説明するためのタイミングチャート。FIG. 3 is a timing chart for explaining a data write operation and a data read operation.
【図４】データの書き込み及びデータの読み出し時のメ
モリセルの状態を示す素子断面図。FIG. 4 is an element cross-sectional view showing a state of a memory cell at the time of writing data and reading data.
【図５】第２の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの素子断面図。FIG. 5 is a DR using an SGT cell according to the second embodiment.
The element sectional view of AM.
【図６】第３の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの素子断面図。FIG. 6 is a DR using an SGT cell according to the third embodiment.
The element sectional view of AM.
【図７】第４の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの素子断面図。FIG. 7 is a DR using an SGT cell according to the fourth embodiment.
The element sectional view of AM.
【図８】データの書き込み及びデータの読み出し時のメ
モリセルの状態を示す素子断面図。FIG. 8 is an element cross-sectional view showing a state of a memory cell at the time of writing data and reading data.
【図９】第５の実施例に係わるＳＧＴセルを用いたＤＲ
ＡＭの素子断面図。FIG. 9 is a DR using the SGT cell according to the fifth embodiment.
The element sectional view of AM.
【図１０】第６の実施例に係わるＳＧＴセルを用いたＤ
ＲＡＭの素子断面図。FIG. 10 is a diagram illustrating D using the SGT cell according to the sixth embodiment.
RAM element sectional view.
【図１１】従来のＳＧＴセルを用いたＤＲＡＭの平面
図。FIG. 11 is a plan view of a DRAM using a conventional SGT cell.
【図１２】図１１のＤＲＡＭの矢視Ｓ−Ｓ′断面図。12 is a sectional view taken along the line S-S ′ of the DRAM of FIG.
１…シリコン柱（柱状突起） ２…ドレイン領域 ３…ソース領域 ４…ゲート絶縁膜 ５…ゲート電極 ６…ｎ型半導体層 ７…ｐウェル（第１導電型の半導体層） ８…ｎチャネル ９…空乏層 １０…コンタクト層 ＢＬ…ビット線 ＷＬ…ワード線 DESCRIPTION OF SYMBOLS 1 ... Silicon pillar (columnar protrusion) 2 ... Drain region 3 ... Source region 4 ... Gate insulating film 5 ... Gate electrode 6 ... N type semiconductor layer 7 ... P well (1st conductivity type semiconductor layer) 8 ... N channel 9 ... Depletion layer 10 ... Contact layer BL ... Bit line WL ... Word line
Claims (4)
がワード線に接続され、第２導電型のドレイン領域がビ
ット線に接続されたＭＯＳトランジスタを有し、 データの書き込みを、前記ＭＯＳトランジスタのソース
領域と前記ドレイン領域との間の前記半導体層の表面に
チャネルを形成し、前記ビット線の電位に対応する量の
電荷を前記ソース領域に蓄積することにより行い、 データの読み出しを、前記チャネルを消滅させると共
に、前記半導体層と前記ドレイン領域との間に順方向電
流が流れるように前記半導体層に電圧を印加し、前記順
方向電流を検出することにより行うことを特徴とする半
導体記憶装置。1. A MOS transistor formed in a semiconductor layer of a first conductivity type, having a gate connected to a word line and a drain region of a second conductivity type connected to a bit line, for writing data. Data is read by forming a channel on the surface of the semiconductor layer between the source region and the drain region of a MOS transistor and accumulating an amount of charge corresponding to the potential of the bit line in the source region to read data. The channel is eliminated, and a voltage is applied to the semiconductor layer so that a forward current flows between the semiconductor layer and the drain region, and the forward current is detected. Semiconductor memory device.
の半導体層と、 前記柱状突起の頂部表面に形成され、ビット線に接続さ
れた第２導電型のドレイン領域と、 前記柱状突起の下部側面の表面に形成された第２導電型
のソース領域と、 前記ドレイン領域と前記ソース領域との間の前記柱状突
起の側面周囲にゲート絶縁膜を介して配設され、ワード
線に接続されたゲート電極とからなる複数のＭＯＳトラ
ンジスタを有し、 データの書き込みを、前記ソース領域と前記ドレイン領
域との間の前記柱状突起の表面にチャネルを形成し、前
記ビット線の電位に対応した量の電荷を前記ソース領域
に蓄積することにより行い、 データの読み出しを、前記チャネルを消滅させると共
に、前記半導体層と前記ドレイン領域との間に順方向電
流が流れるように前記半導体層に電圧を印加し、前記順
方向電流を検出することにより行うことを特徴とする半
導体記憶装置。2. A semiconductor layer of a first conductivity type having a plurality of columnar protrusions on the surface, a drain region of a second conductivity type formed on the top surface of the columnar protrusion and connected to a bit line, and the columnar protrusions. A source region of a second conductivity type formed on the surface of the lower side surface of the column, and a side surface of the pillar-shaped protrusion between the drain region and the source region, the gate region being disposed between the source region and the word line. A plurality of MOS transistors each having a gate electrode formed therein, and for writing data, a channel is formed on the surface of the columnar protrusion between the source region and the drain region to correspond to the potential of the bit line. A certain amount of charge is accumulated in the source region to read data, the channel disappears, and a forward current flows between the semiconductor layer and the drain region. Uni wherein a voltage is applied to the semiconductor layer, a semiconductor memory device which is characterized in that by detecting the forward current.
と、行方向に設けられた複数のビット線と、列方向に設
けられた複数のワード線とを有し、同一行の前記メモリ
セルが同一の前記ワード線に接続され、同一列の前記メ
モリセルが同一の前記ビット線に接続された半導体記憶
装置において、 前記メモリセルが、表面に複数の柱状突起を有する第１
導電型の半導体層と、前記柱状突起の頂部表面に形成さ
れ、前記ビット線に接続された第２導電型のドレイン領
域と、前記柱状突起の下部側面の表面に形成された第２
導電型のソース領域と、前記ドレイン領域と前記ソース
領域との間の前記柱状突起の側面周囲にゲート絶縁膜を
介して配設され、前記ワード線に接続されたゲート電極
とからなり、 データの書き込みを、前記ソース領域と前記ドレイン領
域との間の前記柱状突起の表面にチャネルを形成し、前
記ビット線の電位に対応した量の電荷を前記ソース領域
に蓄積することにより行い、 データの読み出しを、前記チャネルを消滅させると共
に、前記半導体層と前記ドレイン領域との間に順方向電
流が流れるように前記半導体層に電圧を印加し、前記順
方向電流を検出することにより行うことを特徴とする半
導体記憶装置。3. A plurality of memory cells arranged in a matrix, a plurality of bit lines arranged in a row direction, and a plurality of word lines arranged in a column direction, wherein the memory cells in the same row are the same. In a semiconductor memory device connected to the word line and the memory cells in the same column connected to the same bit line, the memory cell having a plurality of columnar protrusions on a surface thereof.
A conductive type semiconductor layer, a second conductive type drain region formed on the top surface of the pillar-shaped protrusion and connected to the bit line, and a second drain surface formed on the lower side surface of the pillar-shaped protrusion.
A source region of conductivity type and a gate electrode connected to the word line, the gate electrode being disposed around the side surface of the columnar protrusion between the drain region and the source region with a gate insulating film interposed therebetween. Writing is performed by forming a channel on the surface of the columnar protrusion between the source region and the drain region and accumulating an amount of charge corresponding to the potential of the bit line in the source region to read data. Is performed by eliminating the channel and applying a voltage to the semiconductor layer so that a forward current flows between the semiconductor layer and the drain region, and detecting the forward current. Semiconductor memory device.
が接続されており、前記電荷の蓄積をソース領域と共に
蓄積電極領域に行うことを特徴とする請求項１，２又は
３に記載の半導体記憶装置。4. The semiconductor memory according to claim 1, wherein a storage electrode region is connected to each of the source regions, and the charge is stored in the storage electrode region together with the source region. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228395A JPH06216337A (en) | 1992-11-26 | 1993-09-14 | Semiconductor storage device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31720292 | 1992-11-26 | ||
| JP4-317202 | 1992-11-26 | ||
| JP5228395A JPH06216337A (en) | 1992-11-26 | 1993-09-14 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216337A true JPH06216337A (en) | 1994-08-05 |
Family
ID=26528225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228395A Pending JPH06216337A (en) | 1992-11-26 | 1993-09-14 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216337A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535132A (en) * | 2003-12-19 | 2007-11-29 | マイクロン テクノロジー， インク． | Integrated circuit memory cell and manufacturing method thereof |
| EP1191596A3 (en) * | 2000-09-08 | 2008-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and its manufacturing method |
-
1993
- 1993-09-14 JP JP5228395A patent/JPH06216337A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191596A3 (en) * | 2000-09-08 | 2008-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and its manufacturing method |
| JP2007535132A (en) * | 2003-12-19 | 2007-11-29 | マイクロン テクノロジー， インク． | Integrated circuit memory cell and manufacturing method thereof |
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