JPH06216237A - Manufacture of semiconductor device - Google Patents

Abstract

PURPOSE:To prevent the electrostatic breakdown of a very thin insulating film which is caused in a process wherein charged particles are used. CONSTITUTION:A method for manufacturing a semiconductor device wherein many device chips are formed on a substrate 36, a region separating process is included wherein a region where many device chips are formed is separated into several parts 32, 33 and an insulator 35 is formed between the two adjacent parts to electrically separate the parts.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に、被処理体を荷電粒子あるいは荷電粒子を含
むガス雰囲気に晒して処理する半導体の製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor in which an object to be processed is exposed to charged particles or a gas atmosphere containing the charged particles for processing.

【０００２】[0002]

【従来の技術】半導体素子製造工程における微細加工に
おいて従来広く用いられているエッチング装置の概略構
成の断面図を図１０に示す。図１０において、反応容器
１内には反応性ガスが入口４から供給される。高周波電
力源５によってカソード２には高周波電力が印加され、
反応容器１内にプラズマ１５が生成される。カソード２
上にはウエーハ３が配置されている。プラズマ１５中の
反応性イオンは、カソード２あるいはウエーハ３の表面
に誘起された自己バイアス電界１０により加速される。
この加速された反応性イオンはウエーハ３を衝撃し、エ
ッチング反応が進行する。自己バイアス電界１０は、ガ
スやＲＦ電力などの条件、電極の形状、カソード、また
はアノードの電極面積比等に応じて変化する。実用的な
装置では、通常１００ｅＶから５００ｅＶ程度の自己バ
イアス電界１０による加速電圧が誘起されることとな
る。2. Description of the Related Art FIG. 10 is a sectional view of a schematic structure of an etching apparatus that has been widely used conventionally in microfabrication in a semiconductor element manufacturing process. In FIG. 10, the reactive gas is supplied from the inlet 4 into the reaction container 1. High frequency power is applied to the cathode 2 by the high frequency power source 5,
Plasma 15 is generated in the reaction container 1. Cathode 2
The wafer 3 is arranged above. The reactive ions in the plasma 15 are accelerated by the self-bias electric field 10 induced on the surface of the cathode 2 or the wafer 3.
The accelerated reactive ions impact the wafer 3 and the etching reaction proceeds. The self-bias electric field 10 changes according to conditions such as gas and RF power, the shape of the electrode, the cathode or anode electrode area ratio, and the like. In a practical device, an accelerating voltage due to the self-bias electric field 10 of about 100 eV to 500 eV is usually induced.

【０００３】[0003]

【発明が解決しようとする課題】上述したいわゆる反応
性イオンエッチング装置は周知のように半導体の微細加
工に多大な貢献を果たしてきた。しかし、半導体装置の
微細化が著しく進み、このような優れた装置でも、今後
のデバイスの製作において以下のような問題点を有す
る。As is well known, the so-called reactive ion etching apparatus described above has made a great contribution to the fine processing of semiconductors. However, miniaturization of semiconductor devices has progressed remarkably, and even such an excellent device has the following problems in future device fabrication.

【０００４】それは、照射損傷に関する問題である。デ
バイスの活性部であるゲート部分あるいはこのゲート電
極と電気的に接続されている部分の加工において、高い
エネルギーのイオンがデバイスの活性部を衝撃すること
により種々の損傷が発生する。例えば、反応容器内壁の
金属がスパッタ作用によって気相に放出され、それがゲ
ート部分や基板に注入される。これにより、新たに不純
物準位が形成され、素子の動作特性が変化してしまう。
また、エッチング中には、ウエーハは直流電気的にどこ
にも接続されておらずフローティング（浮遊）状態にな
っている。図１３に示すように、トランジスタのゲート
電極を形成する時には、マスク１１３下の電極パターン
１１４が残され、他の部分の導体膜はエッチングされ
る。薄い絶縁膜１１５の両側は厚い素子分離用酸化膜１
１７と接続されている。オーバエッチング時には、薄い
絶縁膜１１５上でレジストマスク１１３およびエッチン
グされたパターン１１４は基板１１６に対し浮遊状態と
なり、帯電し、基板との間に電位差を生じる。この帯電
は、プラズマからの電子、イオンあるいは二次電子の放
出により、ゲート電極１１４に蓄積される電荷量が基板
側と異なるために発生する。このような帯電が顕著な場
合には、ゲート絶縁膜１１５の破壊が引き起こされる。
近年は、この絶縁膜１１５は少ない面積で大きな容量を
得るために、極めて薄いものが使用されてきている。例
えば５０オングストロームのＳｉＯ_２膜は５Ｖ程度の電
位が印加されただけで破壊される場合がある。このよう
な破壊はすべて、荷電粒子を照射することによってエッ
チングを行うという方式それ自身に起因して生じるもの
であり、原理的に不可避である。It is a problem with radiation damage. In processing a gate portion which is an active portion of the device or a portion electrically connected to the gate electrode, various damages are caused by bombarding the active portion of the device with high energy ions. For example, the metal on the inner wall of the reaction container is released into the gas phase by the sputtering action, and the metal is injected into the gate portion or the substrate. As a result, a new impurity level is formed and the operating characteristics of the device change.
Further, during the etching, the wafer is in a floating state because it is not galvanically connected to anything. As shown in FIG. 13, when the gate electrode of the transistor is formed, the electrode pattern 114 under the mask 113 is left and the conductor film of the other portion is etched. Both sides of the thin insulating film 115 are thick oxide films 1 for element isolation.
It is connected to 17. At the time of over-etching, the resist mask 113 and the etched pattern 114 on the thin insulating film 115 are in a floating state with respect to the substrate 116 and are charged, and a potential difference is generated between the resist mask 113 and the substrate. This charging occurs because the amount of charge accumulated in the gate electrode 114 is different from that on the substrate side due to the emission of electrons, ions or secondary electrons from the plasma. When such charging is remarkable, the gate insulating film 115 is destroyed.
In recent years, an extremely thin insulating film 115 has been used in order to obtain a large capacitance with a small area. For example, a 50 angstrom SiO ₂ film may be destroyed only by applying a potential of about 5V. All such destructions occur due to the method itself of performing etching by irradiating charged particles, and are inevitable in principle.

【０００５】このような問題点は、エッチング技術にか
ぎらず荷電粒子を使用する他のプロセスにおいても全く
同様に発生する。例えば、薄膜を形成するプロセスにお
いて荷電粒子によって基板を晒すプラズマＣＶＤ（化学
的気相成長）では、既に形成された配線や電極の上に絶
縁膜を形成する場合などに、その初期において破壊が発
生することが知られており、この破壊は素子の特性ばら
つきの大きな原因となっている。また、イオン注入技術
においても、フローティング状態になった電極が帯電
し、下地の薄い絶縁膜が破壊される。このように、帯電
に起因する破壊はあらゆる荷電粒子利用プロセスで深刻
な問題である。その一方、微細化が進む中で、荷電粒子
を使用した方向性のプロセスはますます必要不可欠にな
ってきている。Such problems occur not only in the etching technique but also in other processes using charged particles. For example, in plasma CVD (chemical vapor deposition) in which a substrate is exposed to charged particles in the process of forming a thin film, when an insulating film is formed on an already formed wiring or electrode, destruction occurs at the initial stage. It is known that this breakdown causes a large variation in the characteristics of the device. Also in the ion implantation technique, the electrode in a floating state is charged and the underlying thin insulating film is destroyed. Thus, breakdown due to charging is a serious problem in any charged particle utilization process. On the other hand, with the progress of miniaturization, the directional process using charged particles is becoming more and more essential.

【０００６】上述のように、従来の荷電粒子を使用する
処理において、薄い絶縁膜上に接する導体電極あるいは
その電極と電気的に接続した配線の少なくとも一部がプ
ラズマに晒される場合、薄い絶縁膜に電界が生じ、絶縁
膜中に電子やホールが形成され素子特性を損ない、さら
に絶縁破壊に至る場合がある。破壊まで至った場合は、
その後の処理で回復することは全く不可能であり、他の
照射損傷と比較しても、デバイスにとって致命的な損傷
となる。さらに、上記のような破壊に至らない場合にお
いても、トランジスタ特性のしきい値がばらつく現象や
長期間に亘る信頼性の低下など、素子特性に影響が大き
い。As described above, in the conventional treatment using charged particles, when at least a part of the conductor electrode in contact with the thin insulating film or the wiring electrically connected to the electrode is exposed to plasma, the thin insulating film is exposed. In some cases, an electric field is generated in the insulating film, electrons and holes are formed in the insulating film, deteriorating the device characteristics, and further causing dielectric breakdown. If it is destroyed,
It is completely impossible to recover by subsequent processing, and even if it is compared with other radiation damage, it is a fatal damage to the device. Further, even in the case where the above breakdown does not occur, the element characteristics are greatly affected such as the phenomenon that the threshold value of the transistor characteristics varies and the reliability decreases over a long period of time.

【０００７】そこで、本発明の目的は、上記従来技術の
有する問題点を解消し、半導体装置を荷電粒子を用いて
処理する場合にデバイスの容量、ゲート部分の絶縁破壊
や耐圧の劣化等の損傷を伴わない半導体装置の製造方法
を提供することである。 〔発明の構成〕Therefore, an object of the present invention is to solve the above-mentioned problems of the prior art, and when processing a semiconductor device using charged particles, damage such as device capacitance, gate portion dielectric breakdown, breakdown voltage deterioration, and the like. It is an object of the present invention to provide a method for manufacturing a semiconductor device that does not involve the above. [Structure of Invention]

【０００８】[0008]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板に多数のデバイスチップを製造する
半導体装置の製造方法において、前記多数のデバイスチ
ップが形成される領域を複数の領域に分けこれらの隣接
する領域の間を電気的に分断する絶縁体を形成する領域
分断工程を備えることを特徴とする。In order to achieve the above object, the present invention provides a semiconductor device manufacturing method for manufacturing a large number of device chips on a substrate, wherein a plurality of regions in which the large number of device chips are formed are provided. The method is characterized by including a region dividing step of forming an insulator that divides into regions and electrically separates these adjacent regions.

【０００９】ここで、この領域分断工程は、半導体基板
に形成された誘電体膜上に導体膜を有する被処理体を荷
電粒子あるいは荷電粒子を含むガス雰囲気に晒して前記
導体膜の一部をエッチングし前記誘電体膜を被処理体の
表面に露出させる荷電処理工程の前に、または半導体基
板に形成された第１の誘電体膜上に導体パターンを有す
るとともにこの導体パターン上に第２の誘電体膜を有す
る被処理体を荷電粒子あるいは荷電粒子を含むガス雰囲
気に晒して前記第２の誘電体膜の一部をエッチングし前
記導体パターンを被処理体の表面に露出させる荷電処理
工程の前に、行うのがよい。Here, in this region dividing step, the object to be processed having the conductor film on the dielectric film formed on the semiconductor substrate is exposed to charged particles or a gas atmosphere containing the charged particles to partially expose the conductor film. Before the charging treatment step of etching to expose the dielectric film to the surface of the object to be processed, or having a conductor pattern on the first dielectric film formed on the semiconductor substrate and forming a second conductor pattern on the conductor pattern. A charging treatment step of exposing the object having the dielectric film to charged particles or a gas atmosphere containing the charged particles to etch a part of the second dielectric film to expose the conductor pattern on the surface of the object. Better to do it before.

【００１０】さらに、本発明は、半導体基板に形成され
た誘電体膜上に導体膜を有する被処理体を荷電粒子ある
いは荷電粒子を含むガス雰囲気に晒して前記導体膜の一
部をエッチングし前記誘電体膜を被処理体の表面に露出
させる荷電処理工程の前に、前記半導体基板あるいはこ
の半導体基板と電気的に接続された導体を前記被処理体
の表面に露出させる導通処理工程を備えることを特徴と
する。Further, according to the present invention, an object to be processed having a conductor film on a dielectric film formed on a semiconductor substrate is exposed to charged particles or a gas atmosphere containing the charged particles to etch a part of the conductor film. Before the charging processing step of exposing the dielectric film to the surface of the object to be processed, a conduction processing step of exposing the semiconductor substrate or a conductor electrically connected to the semiconductor substrate to the surface of the object to be processed is provided. Is characterized by.

【００１１】さらに、本発明は、半導体基板に形成され
た第１の誘電体膜上に導体パターンを有するとともにこ
の導体パターン上に第２の誘電体膜を有する被処理体を
荷電粒子あるいは荷電粒子を含むガス雰囲気に晒して前
記第２の誘電体膜の一部をエッチングし前記導体パター
ンを被処理体の表面に露出させる荷電処理工程の前に、
前記半導体基板あるいはこの半導体基板と電気的に接続
された導体を前記被処理体の表面に露出させる導通処理
工程を備えることを特徴とする。Further, according to the present invention, an object to be processed having a conductor pattern on a first dielectric film formed on a semiconductor substrate and a second dielectric film on the conductor pattern is charged particles or charged particles. Before a charging treatment step of exposing a portion of the second dielectric film to a surface of the object to be exposed by exposing the conductor pattern to a gas atmosphere containing
It is characterized by comprising a conduction treatment step of exposing the semiconductor substrate or a conductor electrically connected to the semiconductor substrate to the surface of the object to be treated.

【００１２】さらに、本発明は、半導体基板に形成され
た誘電体膜上に導体膜を有する被処理体を荷電粒子ある
いは荷電粒子を含むガス雰囲気に晒して前記導体膜の一
部をエッチングし前記誘電体膜を被処理体の表面に露出
させる荷電処理工程を前記誘電体膜が被処理体の表面に
露出する前に止め、この後に荷電粒子を用いないで前記
誘電体膜を被処理体の表面に露出させる露出工程を備え
ることを特徴とする。Further, according to the present invention, an object to be processed having a conductor film on a dielectric film formed on a semiconductor substrate is exposed to charged particles or a gas atmosphere containing the charged particles to etch a part of the conductor film. The charging treatment step of exposing the dielectric film to the surface of the object to be processed is stopped before the dielectric film is exposed to the surface of the object to be processed, and thereafter the dielectric film is exposed to the object to be processed without using charged particles. It is characterized by comprising an exposing step of exposing the surface.

【００１３】さらに、本発明は、半導体基板に形成され
た第１の誘電体膜上に導体パターンを有するとともにこ
の導体パターン上に第２の誘電体膜を有する被処理体を
荷電粒子あるいは荷電粒子を含むガス雰囲気に晒して前
記第２の誘電体膜の一部をエッチングし前記導体パター
ンを被処理体の表面に露出させる荷電処理工程を前記導
体パターンが被処理体の表面に露出する前に止め、この
後に荷電粒子を用いないで前記導体パターンを被処理体
の表面に露出させる露出工程を備えることを特徴とす
る。Further, according to the present invention, the object to be processed having the conductor pattern on the first dielectric film formed on the semiconductor substrate and the second dielectric film on the conductor pattern is charged particles or charged particles. Before exposing the conductor pattern to the surface of the object to be processed, exposing the surface of the object to be processed by etching a part of the second dielectric film by exposing it to a gas atmosphere containing The method is characterized by further comprising an exposing step of exposing the conductor pattern to the surface of the object to be processed without using charged particles.

【００１４】[0014]

【作用】本発明によれば、半導体基板の多数のチップが
形成される領域を複数の領域に分け、これらの藍だを絶
縁体により分断することにより各領域内におけるプラズ
マ分布の不均一性を減少できる。According to the present invention, the region where a large number of chips of the semiconductor substrate are formed is divided into a plurality of regions, and the indigo is divided by an insulator to prevent the nonuniformity of the plasma distribution in each region. Can be reduced.

【００１５】また、本発明によれば、被処理体を荷電粒
子あるいは荷電粒子を含むガス雰囲気に晒して誘電体膜
や導体パターンを被処理体の表面に露出させる荷電処理
工程の前に、半導体基板あるいは半導体基板と電気的に
接続された導体を被処理体の表面に露出させる導通処理
工程を行うことにより、荷電処理工程の間、導体パター
ンと半導体基板等とをほぼ等しい電位にすることができ
る。すなわち、荷電粒子あるいは荷電粒子を含むガス雰
囲気に晒して被処理体を処理する間に被処理体の表面と
半導体基板の間に何らかの電圧が生じる場合に、半導体
基板上の薄い絶縁膜上の導電膜等の電極と半導体基板自
体をほぼ等しい電位にすることにより絶縁膜に電界が印
加されないようにする。これにより、例えばゲート酸化
膜などの両面に電位差が生じないようにする。したがっ
て、絶縁膜の劣化破壊が皆無となり高い歩留まりでデバ
イスの形成が可能になる。Further, according to the present invention, before the charging treatment step of exposing the object to be processed to charged particles or a gas atmosphere containing the charged particles to expose the dielectric film or the conductor pattern on the surface of the object to be processed, By performing the conduction treatment step of exposing the conductor electrically connected to the substrate or the semiconductor substrate to the surface of the object to be treated, it is possible to make the conductor pattern and the semiconductor substrate and the like have substantially the same potential during the charging treatment step. it can. That is, when some voltage is generated between the surface of the object to be processed and the semiconductor substrate while the object to be processed is exposed to the charged particles or a gas atmosphere containing the charged particles, the conductivity on the thin insulating film on the semiconductor substrate is reduced. An electric field is prevented from being applied to the insulating film by setting the electrodes such as the film and the semiconductor substrate itself to substantially the same potential. This prevents potential difference from occurring on both sides of the gate oxide film, for example. Therefore, there is no deterioration of the insulating film, and devices can be formed with a high yield.

【００１６】さらにまた、本発明によれば、被処理体を
荷電粒子あるいは家電粒子を含むガス雰囲気に晒して誘
電体膜や導体パターンを被処理体の表面に露出させる荷
電処理工程を誘電体膜や導体パターンが被処理体の表面
に露出する前に止め、この後に荷電粒子を用いない露出
工程を行うので、露出の際に導体パターン等と半導体基
板等の間に電圧が生じない。Furthermore, according to the present invention, the dielectric film is subjected to a charging treatment step in which the object to be processed is exposed to a gas atmosphere containing charged particles or home electric particles to expose the dielectric film or the conductor pattern on the surface of the object to be processed. Since the exposure process is stopped before the conductor pattern is exposed on the surface of the object to be processed, and the exposure step is performed without using charged particles after that, no voltage is generated between the conductor pattern and the semiconductor substrate during the exposure.

【００１７】[0017]

【実施例】以下に本発明の実施例を図面を参照して説明
する。本発明の実施例を実施する装置の一例を図１０に
示す。図１０において、反応容器１内には反応性ガスが
入口バルブ４から供給される。プラズマを励起するため
の高周波（ＲＦ）電源（例えば周波数１３．５６ＭＨ
ｚ）５によってカソードを形成するサセプタ２には高周
波電力が印加され、反応容器１内にプラズマ１３が生成
される。サセプタ２上にはウエーハ３が配置されてい
る。プラズマ１３中の反応性イオンは、サセプタ２ある
いはウエーハ３の表面に誘起された自己バイアス電界１
０により加速される。この加速された反応性イオンはウ
エーハ３を衝撃し、エッチング反応が進行する。自己バ
イアス電界１０は、ガスやＲＦ電力などの条件、電極の
形状、カソード、またはアノードの電極面積比等に応じ
て変化する。実用的な装置では、通常１００ｅＶから５
００ｅＶ程度の自己バイアス電界１０による加速電圧が
誘起されることとなる。配管６から冷却剤が循環され、
サセプタ２の温度（ウエーハ温度）が制御される。符号
７は、サセプタ２を真空容器１（接地電位）から絶縁す
るための絶縁材であり、符号１１は図示していない真空
ポンプによりガスが排気される方向を示す。Embodiments of the present invention will be described below with reference to the drawings. An example of an apparatus for carrying out the embodiment of the present invention is shown in FIG. In FIG. 10, the reactive gas is supplied into the reaction container 1 through the inlet valve 4. Radio frequency (RF) power source for exciting plasma (eg frequency 13.56 MH
High frequency power is applied to the susceptor 2 forming the cathode by z) 5, and plasma 13 is generated in the reaction container 1. A wafer 3 is arranged on the susceptor 2. The reactive ions in the plasma 13 are self-bias electric field 1 induced on the surface of the susceptor 2 or the wafer 3.
Accelerated by zero. The accelerated reactive ions impact the wafer 3 and the etching reaction proceeds. The self-bias electric field 10 changes according to conditions such as gas and RF power, the shape of the electrode, the cathode or anode electrode area ratio, and the like. In a practical device, typically 100 eV to 5
An acceleration voltage due to the self-bias electric field 10 of about 00 eV is induced. The coolant is circulated through the pipe 6,
The temperature (wafer temperature) of the susceptor 2 is controlled. Reference numeral 7 is an insulating material for insulating the susceptor 2 from the vacuum container 1 (ground potential), and reference numeral 11 shows a direction in which gas is exhausted by a vacuum pump (not shown).

【００１８】サセプタ２に印加されたＲＦ電力により、
真空容器１内にエッチングに使用する反応性ガスのプラ
ズマが励起される。この時、プラズマに晒されたウエー
ハ３あるいはサセプタ２の表面にはプラズマとの間に自
己バイアスと呼ばれるマイナスの電圧である自己バイア
ス電圧１０が図の矢印方向へ誘起される。この自己バイ
アス電圧１０によりプラズマ中のイオンがウエーハ３へ
向かって加速される。このイオン衝撃により、エッチン
グが縦方向に進行する。この自己バイアス電圧１０はエ
ッチングを進める上で本質的に重要な働きをしているわ
けである。しかしながら、一方で本発明で解決しようと
している静電破壊の原因にもなっているのである。例え
ば、大口径ウエーハの面内においては、プラズマの分布
の不均一性のために自己バイアス電圧１０の値Ｖｄｃが
場所により異なる場合があり、値Ｖｄｃのばらつきが静
電破壊等のダメージの一つの原因と考えられる。By the RF power applied to the susceptor 2,
Plasma of the reactive gas used for etching is excited in the vacuum container 1. At this time, on the surface of the wafer 3 or the susceptor 2 exposed to the plasma, a self-bias voltage 10, which is a negative voltage called self-bias, is induced in the direction of the arrow in the drawing between the wafer 3 and the susceptor 2. The self-bias voltage 10 accelerates the ions in the plasma toward the wafer 3. Due to this ion bombardment, etching proceeds in the vertical direction. This self-bias voltage 10 plays an essentially important role in promoting etching. However, on the other hand, it is also a cause of the electrostatic breakdown that the present invention is trying to solve. For example, in the surface of a large diameter wafer, the value Vdc of the self-bias voltage 10 may vary depending on the location due to the non-uniformity of the plasma distribution, and the variation in the value Vdc is one of the damages such as electrostatic breakdown. Probably the cause.

【００１９】次に図１１を参照して上述した静電破壊等
のダメージの発生の機構を簡略化したモデルで示す。図
１１は、図１０におけるで真空容器１の上部すなわちア
ノード１２、パターンの形成されたウエーハ３、カソー
ドとなるサセプタ２に及ぶ断面を示し、ウエーハ３の中
央部分１３と周辺部分１４を詳細に示したものであり、
図中の寸法は説明し易いように任意に設定して示してあ
る。Next, referring to FIG. 11, a simplified model of the mechanism of occurrence of damage such as electrostatic breakdown described above is shown. FIG. 11 is a cross-sectional view of the upper portion of the vacuum chamber 1 in FIG. 10, that is, the anode 12, the patterned wafer 3, the susceptor 2 serving as a cathode, and a central portion 13 and a peripheral portion 14 of the wafer 3 in detail. It was
The dimensions in the drawing are arbitrarily set and shown for easy description.

【００２０】図１１において、プラズマ部分１５はガス
が電離したものであり、その陽光柱と呼ばれる部分１６
にはイオンと電子がほぼ同量存在する。したがって、陽
光柱部分１６は電気伝導性が高く、内部に電界ができに
くいためにこの部分の電位であるいわゆるプラズマポテ
ンシャル（Ｖｐ）はほぼ一定の量に落ち着いている。こ
の陽光柱部分１６は、自己バイアス（Ｖｄｃ）による電
界Ｅ１８が存在するシース部分１７を介してウエーハ３
と接することになる。ここで、この自己バイアス電圧の
異なる２点に形成されたＭＯＳ容量Ａ、ＭＯＳ容量Ｂを
考える。ＭＯＳ容量Ａ、Ｂそれぞれの電極表面の自己バ
イアス電圧Ｖｄｃ_A 、Ｖｄｃ_B はそれぞれ陽光柱とＭＯ
Ｓ容量の間に接続された電源Ｖ_A １８、Ｖ_B １９に置き
換えて考えることができる。陽光柱部分１６はウエーハ
３の中央部分１３と周辺部分１４の間で抵抗Ｒplasma２
０を有する導体と考えることができ、またＭＯＳ容量が
形成されているＳｉ基板も例えば抵抗Ｒsub ２１を有す
る導体と考えることができる。実際のプラズマと基板の
間の等価回路を考える場合は、さらにダイオードや容量
成分を考慮する必要があるが、ここでは過渡的な現象を
扱っているわけではないので省略して差し支えない。In FIG. 11, a plasma portion 15 is one in which the gas is ionized, and a portion 16 called a positive column thereof.
There are almost the same amount of ions and electrons in. Therefore, since the positive column portion 16 has high electrical conductivity and an electric field is hard to be generated inside, the so-called plasma potential (Vp) which is the potential of this portion is settled to a substantially constant amount. The positive column portion 16 is connected to the wafer 3 via a sheath portion 17 in which an electric field E18 due to self-bias (Vdc) exists.
Will be in contact with. Here, consider the MOS capacitors A and B formed at two points having different self-bias voltages. The self-bias voltages Vdc _A and Vdc _{B on} the electrode surfaces of the MOS capacitors A and B are the positive column and MO, respectively.
It can be considered by replacing with the power supplies V _A 18 and V _B 19 connected between the S capacitors. The positive column portion 16 has a resistance Rplasma 2 between the central portion 13 and the peripheral portion 14 of the wafer 3.
It can be considered as a conductor having 0, and the Si substrate on which the MOS capacitor is formed can also be considered as a conductor having the resistance Rsub 21. When considering the equivalent circuit between the actual plasma and the substrate, it is necessary to further consider the diode and the capacitance component, but this does not matter because a transient phenomenon is not dealt with here.

【００２１】さらに、ＭＯＳ容量Ａ、Ｂそれぞれのゲー
ト酸化膜２２，２３の容量をＣ_A ，ＣB に置き換える
と、等価回路はさらに簡略化でき、図１２（ａ）のよう
に示すことができる。さらに、静特性を考えるだけなら
図１２（ｂ）のように示すことができる。すなわち、ウ
エーハ３面内で基板表面のバイアス電位に差が生じる
と、その電位差が基板とプラズマを介して、薄いゲート
酸化膜２２、２３に印加されることが分かる。図１１で
は、ウエーハ中心部分１３と周辺部分１４の２個の容量
を取り上げてモデルを考えた。しかし、実際は数多くの
ＭＯＳ容量がそれぞれ異なるＶｄｃの値の場所に存在し
ている。そこで、表面の電位を大きく分けてＶｄｃ_A の
部分とＶｄｃ_B の部分を考え、それぞれの部分に属する
容量の個数の比をｎ対１と仮定する。これは図１２
（ｂ）において、Ｃ_A ＝ｎＣ_B としたことに対応し、電
位差Ｖ_A −Ｖ_B （＝△Ｖとして）はふたつの部分で容量
の値に逆比例した割合で分配される結果、面積の狭いＶ
ｄｃ_B の部分のＭＯＳ容量に印加される電圧がＶｄｃ_A
の部分に印加される電圧のｎ倍となる。したがって、表
面の電位分布が急峻に変化している部分で高い電圧がＭ
ＯＳ容量のゲート酸化膜に印加され、静電破壊に至り易
いことが分かる。Further, when the capacitances of the gate oxide films 22 and 23 of the MOS capacitors A and B are replaced with C _A and CB, the equivalent circuit can be further simplified and can be shown as shown in FIG. Further, if only static characteristics are considered, it can be shown as shown in FIG. That is, it is understood that when a bias potential on the substrate surface varies within the plane of the wafer 3, the potential difference is applied to the thin gate oxide films 22 and 23 via the substrate and plasma. In FIG. 11, a model was considered by taking two capacities of the wafer central portion 13 and the peripheral portion 14. However, in reality, many MOS capacitors exist at different Vdc values. Therefore, it is assumed that the surface potential is roughly divided into a Vdc _A portion and a Vdc _B portion, and the ratio of the number of capacitors belonging to each portion is n: 1. This is
Corresponding to C _A = nC _B in (b), the potential difference V _A −V _B (= ΔV) is distributed between the two parts at a rate inversely proportional to the value of the capacitance, resulting in Narrow V
The voltage applied to the MOS capacitor in the part of dc _B is Vdc _A
Is n times the voltage applied to the part. Therefore, when the potential distribution on the surface changes sharply, the high voltage is M
It can be seen that it is applied to the gate oxide film of the OS capacitance, and electrostatic breakdown easily occurs.

【００２２】図１を参照して本発明の第１実施例を説明
する。半導体基板、例えばシリコン基板３１に形成され
た多数のＭＯＳ容量３９を有する被処理体を荷電粒子あ
るいは荷電粒子を含むガス雰囲気に晒して被処理体の表
面に露出させる荷電処理工程を進める前に、多数のＭＯ
Ｓ容量３９が形成される領域を複数の領域３２、３３に
分け、これらの隣接する領域の間を電気的に分割する絶
縁領域３５を形成する。この結果、Ｓｉ基板３１の上方
には、多数のＭＯＳ容量３９が含まれる素子形成領域３
２，３３が形成されている。素子形成領域３２，３３の
間には、これらを電気的に絶縁するための絶縁領域３５
が形成されている。この絶縁領域３５の存在により素子
領域３２、３３が電気的に分離される。この結果、例え
ば大口径ウエーハの面内が絶縁領域３５によって細かい
領域に分断される。分断された領域の大きさをこの領域
内におけるプラズマの分布の不均一性が十分小さくなる
ように選ぶことにより、自己バイアス電圧１０の値Ｖｄ
ｃのばらつきを小さくして静電破壊等のダメージを防止
することができる。A first embodiment of the present invention will be described with reference to FIG. Before advancing a charging treatment step of exposing a target object having a large number of MOS capacitors 39 formed on a semiconductor substrate, for example, a silicon substrate 31 to charged particles or a gas atmosphere containing the charged particles to expose the surface of the target object, Many MO
The region where the S capacitor 39 is formed is divided into a plurality of regions 32 and 33, and an insulating region 35 that electrically divides these adjacent regions is formed. As a result, above the Si substrate 31, the element formation region 3 including many MOS capacitors 39 is formed.
2, 33 are formed. An insulating region 35 for electrically insulating these is formed between the element forming regions 32 and 33.
Are formed. The presence of the insulating region 35 electrically separates the element regions 32 and 33. As a result, for example, the in-plane of the large diameter wafer is divided into fine regions by the insulating region 35. By selecting the size of the divided region so that the non-uniformity of the plasma distribution in this region is sufficiently small, the value Vd of the self-bias voltage 10
It is possible to reduce the variation of c and prevent damage such as electrostatic breakdown.

【００２３】絶縁領域３５は具体的にはＳｉＯ_２膜、あ
るいはいわゆるＳＩＯ（Silicon OnInsulator）基板を
使用し、サファイア等の絶縁物としても良い。この場合
には素子形成領域の下方部３６にもこの絶縁膜が存在す
る構成となっている。なお、同様の構成は、不純物添加
を行っていない非常に高い比抵抗の基板を使用して形成
することも可能である。すなわち図１において斜線を施
した３５，３６の部分はそのままに、素子形成領域の３
７，３８部分に所定の不純物を添加することによっても
よい。For the insulating region 35, specifically, a SiO ₂ film or a so-called SIO (Silicon On Insulator) substrate is used, and an insulating material such as sapphire may be used. In this case, this insulating film is also present in the lower portion 36 of the element formation region. Note that a similar structure can be formed by using a substrate having a very high specific resistance to which impurities are not added. That is, the shaded portions 35 and 36 in FIG.
It is also possible to add a predetermined impurity to the 7,38 portion.

【００２４】なお、これらの構成において絶縁領域３５
の幅は絶縁ができていれば微細でもかまわない。また、
完成後のウエーハを個々のチップに切断するときのスペ
ース、ダイシングラインをこの領域として利用しても良
い。素子形成部分の有効な幅は、プラズマを利用して表
面処理時に発生するＶｄｃの分布により異なるが、Ｖｄ
ｃの変化は２cm程度であればＭＯＳ容量を破壊するほど
の電圧差は生じないと考えられるため、わざわざチップ
の中に絶縁領域３５を形成する必要はなく、上述のよう
にダイシングラインに絶縁領域を形成する程度で十分で
あることが実験的に確認された。In these structures, the insulating region 35
The width of may be fine if it is insulated. Also,
A space for cutting the completed wafer into individual chips and a dicing line may be used as this area. The effective width of the element formation portion depends on the distribution of Vdc generated during surface treatment using plasma.
If the change of c is about 2 cm, it is considered that there is no voltage difference enough to destroy the MOS capacitance. Therefore, it is not necessary to form the insulating region 35 in the chip, and as described above, the insulating region is not formed on the dicing line. It was confirmed experimentally that the formation of the

【００２５】次に図２を参照して第２実施例を説明す
る。図２に示すように、それぞれのＭＯＳ容量Ａ、Ｂの
近くに、絶縁膜２２，２３に穴５１，５２を開ける。こ
の後に、被処理体を荷電粒子あるいは荷電粒子を含むガ
ス雰囲気に晒して被処理体の処理を行う。Next, a second embodiment will be described with reference to FIG. As shown in FIG. 2, holes 51 and 52 are formed in the insulating films 22 and 23 near the MOS capacitors A and B, respectively. After that, the object to be processed is exposed to the charged particles or a gas atmosphere containing the charged particles to process the object to be processed.

【００２６】図２において、絶縁膜２２，２３に開けら
れた穴５１，５２により、プラズマ１６がシース１７を
介して基板３との間で導通が取られている。これによ
り、図２に等価回路を示すようにそれぞれのＭＯＳ容量
Ａ、Ｂ近傍ではＭＯＳ容量Ａ、Ｂの上部電極はゲート酸
化膜２２、２３の下部とほぼ同電位となり、ゲート酸化
膜には電圧は印加されないことが分かる。また、自己バ
イアスＶｄｃの差に伴う電圧は単に基板表面の２点間に
かかり基板中を電流が流れる結果電位勾配が発生するだ
けとなりゲート酸化膜の静電破壊は発生しない。In FIG. 2, the plasma 16 is electrically connected to the substrate 3 through the sheath 17 through the holes 51 and 52 formed in the insulating films 22 and 23. As a result, as shown in the equivalent circuit in FIG. 2, the upper electrodes of the MOS capacitors A and B have substantially the same potential as the lower parts of the gate oxide films 22 and 23 in the vicinity of the MOS capacitors A and B, respectively, and the gate oxide films are not affected by the voltage. It can be seen that is not applied. Further, the voltage due to the difference in self-bias Vdc is simply applied between two points on the surface of the substrate, and as a result of the current flowing through the substrate, a potential gradient is generated and electrostatic breakdown of the gate oxide film does not occur.

【００２７】なお、このような穴５１，５２は個々のＭ
ＯＳ容量に対して必要なわけではなく、図１における絶
縁領域３５を設けたと同じように、実際にはある面積あ
たりに少なくとも１個設ければよい。具体的には、△Ｖ
によって破壊が発生しない程度の領域に区分するように
穴５１，５２等を儲ければよい。したがって、個々の装
置、プロセス条件にもよるが通常の数mm角の各チップ内
に少なくとも１個設ければ十分である。また、複雑に入
り組んだ素子の隙間に設けることも可能であるが、十分
な隙間のあるダイシングライン部分に形成すればさらに
よい。It should be noted that such holes 51 and 52 are formed in individual M
It is not necessary for the OS capacitance, and in practice, at least one insulating region 35 may be provided in a certain area, as in the case where the insulating region 35 is provided. Specifically, ΔV
It suffices to make holes 51, 52, etc. so that the holes 51, 52, etc. are divided into regions where destruction does not occur. Therefore, depending on the individual device and process conditions, it is sufficient to provide at least one chip in each chip having a size of several mm square. Further, it can be provided in a gap between complicated elements, but it is more preferable if it is formed in a dicing line portion having a sufficient gap.

【００２８】また、この穴の形成は何も予め穴を形成す
る工程を入れる必要はなく、ＭＯＳ容量の上部電極がプ
ラズマに直接晒され電位が掛かる以前に形成されていれ
ば良い。すなわち、エッチング工程であれば、その工程
の中で静電破壊防止用の穴を同時に形成できることにな
る。Further, in forming the hole, it is not necessary to add a step of forming the hole in advance, and it is sufficient that the hole is formed before the upper electrode of the MOS capacitor is directly exposed to plasma and applied with a potential. That is, in the case of the etching process, holes for preventing electrostatic breakdown can be simultaneously formed in the process.

【００２９】次に図３を参照して第３実施例を説明す
る。図３（ａ）において、半導体基板３には薄いゲート
酸化膜６２が形成されている。薄いゲート酸化膜６２の
両側には素子分離用酸化膜６３が形成されている。ゲー
ト酸化膜６２および素子分離用酸化膜６３の上には、ゲ
ート電極６１とする多結晶Ｓｉ層が形成され、電極６１
となる多結晶Ｓｉ層上にはレジストマスク６４が形成さ
れている。素子分離用酸化膜６３には穴６５が形成さ
れ、穴６５には電極６１を形成する導体は延び、半導体
基板３と一部で、例えば位置６６で導通が取られてい
る。Next, a third embodiment will be described with reference to FIG. In FIG. 3A, a thin gate oxide film 62 is formed on the semiconductor substrate 3. Element isolation oxide films 63 are formed on both sides of the thin gate oxide film 62. A polycrystalline Si layer serving as a gate electrode 61 is formed on the gate oxide film 62 and the element isolation oxide film 63.
A resist mask 64 is formed on the polycrystalline Si layer to be formed. A hole 65 is formed in the element isolation oxide film 63, a conductor forming the electrode 61 extends through the hole 65, and a part of the semiconductor substrate 3 is electrically connected to the semiconductor substrate 3, for example, at a position 66.

【００３０】このように処理した後に、図３（ｂ）に示
すように、被処理体を荷電粒子あるいは荷電粒子を含む
ガス雰囲気に晒してエッチング処理を行う。エッチング
した後の電極６１の形状は図６８（ｂ）のようになる。After the treatment as described above, as shown in FIG. 3B, the object to be treated is exposed to charged particles or a gas atmosphere containing the charged particles to perform an etching treatment. The shape of the electrode 61 after etching is as shown in FIG. 68 (b).

【００３１】電極６１にはエッチング中にＶｄｃが印加
されるが、同一の電圧が基板３にも印加され、その結果
ゲート酸化膜６２の上下で電位差は生ぜず、静電破壊が
起こらないことが確認された。基板３と導通を取る部分
はこの例のように素子分離領域６３に限らずそれぞれの
素子に応じて設計すればよい。Although Vdc is applied to the electrode 61 during etching, the same voltage is also applied to the substrate 3, and as a result, no potential difference is generated above and below the gate oxide film 62, and electrostatic breakdown does not occur. confirmed. The portion that is electrically connected to the substrate 3 is not limited to the element isolation region 63 as in this example, and may be designed according to each element.

【００３２】なお、このように半導体基板と導通をとる
方法は回路設計上の制約がある。また、いずれは基板３
とＭＯＳ容量上部電極を切り放す必要があるため、高密
度に素子を詰め込む超ＬＳＩ等においてよりも、比較的
大きな素子を使用していたデバイスの場合に適用しやす
い。The method of establishing electrical connection with the semiconductor substrate in this way has restrictions on circuit design. In addition, eventually the substrate 3
Since it is necessary to cut off the MOS capacitor upper electrode, it is easier to apply to a device that uses a relatively large element, as compared to a VLSI or the like in which elements are densely packed.

【００３３】次に図４を参照して第４実施例を説明す
る。本実施例は第３実施例に類似するものである。図４
において、符号７１は導電性のエッチングマスクを示
し、符号７２は層間絶縁膜でありここでは被エッチング
膜を示す。被エッチング膜７２にＭＯＳ容量７３と上層
に形成する金属配線との接続を取るためにいわゆるビア
（Via ）である穴７４を開ける。Next, a fourth embodiment will be described with reference to FIG. This embodiment is similar to the third embodiment. Figure 4
In the figure, reference numeral 71 indicates a conductive etching mask, and reference numeral 72 indicates an interlayer insulating film, which is a film to be etched here. A hole 74, which is a so-called via, is formed in the film to be etched 72 in order to connect the MOS capacitor 73 and the metal wiring formed in the upper layer.

【００３４】この穴７４を開孔するために、荷電粒子を
含むガス雰囲気に晒してエッチングを進める。ＭＯＳ容
量表面７５がプラズマに露出するとゲート酸化膜６２の
静電破壊が発生する危険が生じる。In order to open this hole 74, it is exposed to a gas atmosphere containing charged particles to proceed with etching. When the MOS capacitor surface 75 is exposed to plasma, there is a risk of electrostatic breakdown of the gate oxide film 62.

【００３５】しかし、本実施例では導電性のマスク７１
が使用され、導伝性のマスク７１は半導体基板３の適当
な位置７６で基板３と導通が取られている。このため、
基板３とゲート電極６１と同電位となり、ゲート酸化膜
には電圧が印加されない。However, in this embodiment, the conductive mask 71 is used.
The conductive mask 71 is electrically connected to the substrate 3 at an appropriate position 76 on the semiconductor substrate 3. For this reason,
The substrate 3 and the gate electrode 61 have the same potential, and no voltage is applied to the gate oxide film.

【００３６】なお、マスク７１と基板３とが接続される
位置７６は上述してきた実施例のようにダイシングライ
ンを使用するとよい。この例の場合、ダイシングライン
部分の被エッチング膜を予めエッチングしておく必要が
あるが、ここのエッチングは寸法など細かく制御する必
要が全くないため、ウェットエッチングや、ラジカル等
の中性の活性ガスによる等方性のエッチングでダメージ
なく行えばよい。また、エッチングの工程後は全く通常
の工程と変わらない工程により半導体素子が製造され
る。The position 76 where the mask 71 and the substrate 3 are connected may be a dicing line as in the above-described embodiments. In the case of this example, the film to be etched in the dicing line portion needs to be etched in advance, but since there is no need to finely control the dimensions here, wet etching, neutral active gas such as radicals, etc. It is sufficient to perform isotropic etching without damage. In addition, after the etching process, the semiconductor device is manufactured by the same process as the normal process.

【００３７】次に図５を参照して第５実施例を説明す
る。本実施例は絶縁性のマスクを用いて静電破壊の低減
を図る例である。図５において、ＭＯＳ容量８１のエッ
チング時に発生するダメージは、電圧がＭＯＳの上部電
極８２と下地Ｓｉ基板８３間のゲート酸化膜８４に例え
ば符号８５に示される△Ｖの電圧が印加されて、発生す
る。ゲート酸化膜８４の容量をＣ_Ｇ、エッチングマスク
８６の容量をＣ_Ｒとすると、上記△Ｖの電圧はＶ_ＧとＶ
_Ｒに分割される。このとき、Ｖ_Ｇ＝Ｃ_Ｒ・Ｖ_Ｒ／Ｃ_Ｇと
なる。したがって、Ｃ_Ｒが小さく、すなわち、誘電率の
低いマスク材料を使用するか、あるいはマスク材の厚さ
を厚くして容量Ｃ_Ｒを小さくすることにより、ゲート酸
化膜８４にかかるストレスを低減することができる。Next, a fifth embodiment will be described with reference to FIG. This embodiment is an example for reducing electrostatic breakdown by using an insulating mask. In FIG. 5, the damage that occurs when the MOS capacitor 81 is etched occurs when a voltage of ΔV indicated by reference numeral 85 is applied to the gate oxide film 84 between the MOS upper electrode 82 and the underlying Si substrate 83. To do. When the capacitance of the gate oxide film 84 is C _G and the capacitance of the etching mask 86 is C _R , the voltage of ΔV is V _G and V
_It is divided into _R. At this time, V _G = C _R · V _R / C _G. Therefore, C _R is small, i.e., to use a low dielectric constant mask material, or by decreasing the capacitance C _R by increasing the thickness of the mask material, reducing the stress applied to the gate oxide film 84 You can

【００３８】また、ＭＯＳ容量の上部だけではなく、パ
ターン側面から電圧がかかる場合も考えられが、その影
響は上部表面に比較して極めてすくないことがわかって
いる。さらに、絶縁性のマスクを使用することで、わず
かな電界によっても流れるトンネル電流を下げることに
よりダメージを低減することができる。例えばゲート酸
化膜に破壊に至るほどの電界が印加されない場合でも、
ゲート酸化膜にはトンネル効果による微小なトンネル電
流が流れる。この電流により、酸化膜中のＳｉ−Ｏ結合
あるいは不純物水素により存在するＳｉ−ＯＨ結合が弱
まり、そこに電子あるいはホールトラップが形成され
る。これらのトラップは素子特性を変化させるだけでな
く、処理中のトラップ形成によりゲート酸化膜にかかる
実行的電界を上昇させて、静電破壊を生じさせる場合が
ある。このような場合においても、本実施例における絶
縁性マスクを使用することによりリーク電流を低減させ
てダメージの低減を図ることができる。It is also conceivable that a voltage may be applied not only from the upper portion of the MOS capacitor but also from the side surface of the pattern, but it has been found that the influence is extremely small compared to the upper surface. Furthermore, by using an insulating mask, damage can be reduced by lowering the tunnel current flowing even with a slight electric field. For example, even when an electric field that causes destruction is not applied to the gate oxide film,
A minute tunnel current due to the tunnel effect flows through the gate oxide film. This current weakens the Si—O bond in the oxide film or the Si—OH bond existing by the impurity hydrogen, and an electron or hole trap is formed there. These traps not only change the device characteristics, but also increase the effective electric field applied to the gate oxide film due to trap formation during processing, which may cause electrostatic breakdown. Even in such a case, the leak current can be reduced and damage can be reduced by using the insulating mask according to the present embodiment.

【００３９】次に図６を参照して第６実施例を説明す
る。本実施例は第５実施例をさらに応用したものであ
る。図４における場合のように実際のエッチング工程に
おいてはＭＯＳ容量がプラズマに晒されるときに、その
上部にマスクがない場合が多々ある。それは例えば、図
６に示されるように側壁残しのために、例えば窒化シリ
コン膜等の絶縁膜９２を一度全面に堆積し、マスク無し
でウエーハ全面を反応性ガスプラズマに晒し、最終的に
図６（ｃ）のようにスペーサ９１をＭＯＳ容量上部電極
６１の側面に残す場合などである。Next, a sixth embodiment will be described with reference to FIG. This embodiment is a further application of the fifth embodiment. In the actual etching process, as in the case of FIG. 4, when the MOS capacitor is exposed to plasma, there is often no mask above it. For example, as shown in FIG. 6, an insulating film 92 such as a silicon nitride film is once deposited on the entire surface in order to leave the side wall, and the entire surface of the wafer is exposed to the reactive gas plasma without a mask, and finally the film shown in FIG. This is the case where the spacer 91 is left on the side surface of the MOS capacitor upper electrode 61 as in (c).

【００４０】このような場合に、ＭＯＳ容量が直接プラ
ズマに晒される前にわずかに絶縁膜９２を残して（図６
（ｂ））一度エッチングを中断する。この後、荷電粒子
を使用しないエッチング方法を用いて残りの膜を除去
し、最終的に図６（ｃ）のようにスペーサ９１をＭＯＳ
容量上部電極６１の側面にのみ残す。荷電粒子を使用し
ないエッチング方法の具体的例としては、水溶液を使用
したプロセス、あるいは電気的に中性の活性なガス（例
えば、フッ素原子や塩素原子）を真空容器に送り込み加
工する方法（ケミカルドライエッチング：ＣＤＥ）があ
る。これらの方法は、荷電粒子を必要とせず、ウエーハ
表面が帯電することがないため、静電的なダメージは全
く心配する必要がない。ただし、加工形状が等方的なた
めに微細加工には一般的に使用できない。しかし、既に
ほとんどの部分を方向性を考慮して加工した後に、これ
らの荷電粒子を必要としないプロセスを短時間使用する
だけであるのであまり問題はない。さらに、エッチング
マスクなどがある場合でも、マスクを除去した後に、残
りのエッチングを行えば、その後の工程での前処理の代
わりともなり、工程数を増やすこともほとんどない。な
お、本実施例は図４で示したような場合においても有効
であり、図４における電極６１が露出する直前にエッチ
ングを止めればよい。In such a case, the insulating film 92 is slightly left before the MOS capacitor is directly exposed to the plasma (see FIG. 6).
(B)) Stop the etching once. After that, the remaining film is removed by using an etching method that does not use charged particles, and finally the spacer 91 is replaced with a MOS as shown in FIG. 6C.
It is left only on the side surface of the capacitor upper electrode 61. Specific examples of the etching method that does not use charged particles include a process using an aqueous solution, or a method in which an electrically neutral active gas (for example, fluorine atom or chlorine atom) is sent into a vacuum container for processing (chemical dry process). Etching: CDE). Since these methods do not require charged particles and the wafer surface is not charged, there is no need to worry about electrostatic damage. However, since the processed shape is isotropic, it cannot be generally used for fine processing. However, this is not so problematic because the process which does not require these charged particles is only used for a short time after the most part is already processed in consideration of the directionality. Further, even if there is an etching mask or the like, if the remaining etching is performed after removing the mask, it becomes a substitute for pretreatment in the subsequent steps, and the number of steps hardly increases. The present embodiment is also effective in the case shown in FIG. 4, and etching may be stopped immediately before the electrode 61 in FIG. 4 is exposed.

【００４１】また、上記の例ではエッチングする材料を
ＭＯＳの上部電極表面が露出する前にわずかに残した
が、予め、ＭＯＳ容量表面に他の絶縁材料あるいは実効
的に絶縁膜として作用する薄膜を形成しておき、その層
をエッチングのストッパーとして使用してもよい。この
場合、その薄膜の除去工程で薄膜のエッチング速度が上
方の絶縁膜に比較して速い材料を選択するよい。例え
ば、多結晶Ｓｉの電極上に薄く窒化Ｓｉ膜を堆積し、そ
の後層間絶縁膜となる酸化Ｓｉ膜を堆積する。酸化Ｓｉ
膜をエッチングし、窒化膜層表面で一度止め、その後窒
化膜層をやはりＣＤＥのように荷電粒子を使用しない方
法で加工すればよい。酸化膜のエッチングでは窒化膜に
対して選択比のとれる条件があり、また、窒化膜をＣＤ
Ｅでエッチングする場合も酸化膜に対し選択比を取るこ
とは比較的簡単なので、この方法は、きわめて有効と考
えられる。この窒化膜の除去は、さらに後のＭＯＳ容量
から配線を引き出すための薄膜形成の初期に行っても良
い。ＭＯＳ上部電極表面のクリーニング工程で同時に剥
離すれば、工程数の増加なく本実施例を実施することが
できる。In the above example, the material to be etched is slightly left before the surface of the MOS upper electrode is exposed. However, another insulating material or a thin film that effectively acts as an insulating film is previously formed on the surface of the MOS capacitor. It may be formed and used as a stopper for etching. In this case, it is preferable to select a material having a thin film etching rate higher than that of the upper insulating film in the thin film removing step. For example, a thin Si nitride film is deposited on the polycrystalline Si electrode, and then an Si oxide film to be an interlayer insulating film is deposited. Si oxide
The film may be etched, stopped once at the surface of the nitride film layer, and then the nitride film layer may be processed by a method like CDE which does not use charged particles. In the etching of the oxide film, there is a condition that a selection ratio can be obtained with respect to the nitride film.
Even when etching with E, it is relatively easy to obtain a selection ratio with respect to the oxide film, so this method is considered to be extremely effective. This removal of the nitride film may be performed in the initial stage of thin film formation for drawing out the wiring from the MOS capacitor which is to be formed later. If peeling is carried out at the same time in the step of cleaning the surface of the MOS upper electrode, this embodiment can be carried out without increasing the number of steps.

【００４２】さらにこの材料は、このエッチング時に使
用するガスに晒されることにより、絶縁膜に変化するよ
うな材料でもよく、例えばエッチングガスに酸素が含ま
れていれば、酸化されやすいアルミや銅等の金属が有効
である。Further, this material may be a material that changes into an insulating film by being exposed to the gas used during this etching. For example, if the etching gas contains oxygen, it is easily oxidized, such as aluminum or copper. The metal is effective.

【００４３】さらにまた、以上述べた方法は上記した接
続孔の形成に限らず、ポリシリコン等からなるゲート電
極等の加工工程に対しても応用可能である。例えば、弗
素原子や塩素原子を含むガスを用いてリアクティブエッ
チング等の荷電粒子によるエッチングを行った後、上記
原子をラジカル状態で供給して荷電粒子を用いないエッ
チング（ＣＤＥ等）を行ってもよい。Furthermore, the method described above can be applied not only to the formation of the above-mentioned connection hole but also to the process of processing a gate electrode made of polysilicon or the like. For example, after performing etching with charged particles such as reactive etching using a gas containing fluorine atoms or chlorine atoms, etching without using charged particles (CDE, etc.) is also performed by supplying the above atoms in a radical state. Good.

【００４４】次に図７を参照して第７実施例を説明す
る。図７に磁界を利用してプラズマを高密度化し、高速
で高性能のエッチングを行う装置を示す。この装置の基
本的構成は図１０に示した反応性イオンエッチング装置
と同様であるが、アノード電極外部に磁石８を配置して
ウエーハ３表面付近にウエーハ３と平行な磁界９を形成
する。この磁界９と直行する自己バイアス電圧Ｖｄｃに
よる電界Ｅ１０により、電子はＥ×Ｂのベクトル方向へ
ドリフトする。そして、壁に逃げて衝突するまで電子が
束縛されてプラズマ外へ逃げにくくなるため、プラズマ
密度が上昇する。Next, a seventh embodiment will be described with reference to FIG. FIG. 7 shows an apparatus for performing high-performance etching at high speed by using a magnetic field to increase the density of plasma. The basic configuration of this apparatus is the same as that of the reactive ion etching apparatus shown in FIG. 10, but a magnet 8 is arranged outside the anode electrode to form a magnetic field 9 parallel to the wafer 3 near the surface of the wafer 3. The electric field E10 due to the self-bias voltage Vdc orthogonal to the magnetic field 9 causes electrons to drift in the vector direction of E × B. Then, the electrons are bound until they escape to the wall and collide with each other, and it becomes difficult for the electrons to escape to the outside of the plasma, so that the plasma density increases.

【００４５】従来は、磁石８のヨーク１１０２の両端の
磁極１１０１に近いウエーハ３の周辺部では自己バイア
ス電圧Ｖｄｃがウエーハ中央部に比べて高くなり、静電
破壊の原因になっていた。そこで、ウエーハの磁界ベク
トルを調べると、図８に示されるようにウエーハ３の周
辺部では磁束ベクトル１１０３は斜めとなっている。符
号１１０６に示す縦方向磁界成分により、その部分にお
けるＶｄｃは符号１１０５に示すように高まっているこ
とがわかった。これは電子の移動度が磁界に沿った方向
で高くなり、磁界の縦方向成分が存在する部分では電子
がウエーハ表面に飛来しやすく、一方、イオンはこの程
度の磁界ではほとんど影響されずに一定に供給されるた
め、正負電荷の供給量差から、縦磁界が存在する部分で
自己バイアス電圧が増加することがわかった。Conventionally, the self-bias voltage Vdc is higher in the peripheral portion of the wafer 3 near the magnetic poles 1101 on both ends of the yoke 1102 of the magnet 8 than in the central portion of the wafer, which causes electrostatic breakdown. Therefore, when the magnetic field vector of the wafer is examined, as shown in FIG. 8, the magnetic flux vector 1103 is oblique in the peripheral portion of the wafer 3. It was found that the vertical magnetic field component indicated by reference numeral 1106 increased Vdc in that portion as indicated by reference numeral 1105. This is because the mobility of electrons increases in the direction along the magnetic field, and the electrons easily fly to the wafer surface in the part where the vertical component of the magnetic field exists, while the ions are almost unaffected by this level of magnetic field and remain constant. It was found that the self-bias voltage increases in the portion where the longitudinal magnetic field exists because of the difference in the supply amount of positive and negative charges.

【００４６】本実施例では、横方向磁界で電子ドリフト
を起こすプラズマ装置におおいてＭＯＳ容量を含む基板
を加工処理する場合には、ウエーハ面内で自己バイアス
を均一にするために縦方向磁界をなくしている。この結
果を図８の各グラフで破線で示す。磁界の縦方向成分を
破線で示されるように抑える結果、符号１１０８で示す
ように均一なＶｄｃ分布が達成され、静電破壊ダメージ
が低減される。In this embodiment, when a substrate including a MOS capacitor is processed in a plasma device that causes electron drift in a lateral magnetic field, a longitudinal magnetic field is applied in order to make the self-bias uniform in the wafer surface. I'm losing. The results are shown by broken lines in each graph of FIG. As a result of suppressing the vertical component of the magnetic field as indicated by the broken line, a uniform Vdc distribution is achieved as indicated by reference numeral 1108, and electrostatic damage damage is reduced.

【００４７】次に図９を参照して第９実施例を説明す
る。正負電荷の分布のアンバランスのためにウエーハ表
面の自己バイアス電圧が異なる現象は、図９に示すよう
な縦方向磁界を主に使用する装置においても見られる。
この装置は放電部あるいはプラズマ生成部１２０５から
エッチング室１２０６へプラズマを引きだし、さらに基
板にサセプタを介してＲＦ電源５からＲＦ電力を印加し
てバイアスをかけることでイオンを引き出し、エッチン
グを進めるものである。プラズマ生成部１２０５は主コ
イル１２０１、アンテナ１２０２、整合器１２０３等を
備えている。エッチング室１２０６の外側には副コイル
１２０４が巻装されている。Next, a ninth embodiment will be described with reference to FIG. The phenomenon that the self-bias voltage on the wafer surface is different due to the imbalance of the distribution of positive and negative charges is also observed in the device mainly using the vertical magnetic field as shown in FIG.
This device draws plasma from the discharge part or the plasma generation part 1205 to the etching chamber 1206, and applies RF power from the RF power supply 5 to the substrate via the susceptor to bias the substrate, thereby drawing out ions and advancing the etching. is there. The plasma generator 1205 includes a main coil 1201, an antenna 1202, a matching unit 1203, and the like. A sub coil 1204 is wound around the outside of the etching chamber 1206.

【００４８】この方式の装置では放電部１２０５に対し
て被エッチング材のウエーハ口径が大きい場合は、放電
部１２０５からエッチング室１２０６の間で発散する磁
界１２０７（図９では左半分に発散磁界を図示した）を
形成しプラズマを引き出すと同時に広げることで均一性
を確保する。しかし、このような発散磁界を使用する
と、ウエーハ周辺でウエーハに対し平行と垂直の磁界成
分が混在する。この結果、ウエーハ表面のＶｄｃに分布
を生じる。したがって、ウエーハ３を横切る磁界に対し
てはすべて方向をそろえ均一にすることが必要であり、
この場合も少なくとも磁界を垂直方向にして均一にする
ことが有効である。このために、放電部自体の口径をウ
エーハ以上にして元のプラズマ自体の均一化を図り、放
電部１２０５から輸送されるプラズマの均一性を高め
る。そして、ウエーハ面でウエーハに対し平行または垂
直の磁界成分をどちらか一方に統一し両成分を混在させ
ないようにする。なお、図９の例で言えば、縦方向磁界
の強度を適宜変化させて、磁界以外の要因で発生する自
己バイアス電圧の不均一性を補正することも可能であ
る。In the apparatus of this system, when the wafer diameter of the material to be etched is larger than that of the discharge part 1205, a magnetic field 1207 diverging between the discharge part 1205 and the etching chamber 1206 (in FIG. 9, the divergent magnetic field is shown in the left half). Is formed and the plasma is drawn out, and at the same time, the plasma is expanded to ensure uniformity. However, when such a divergent magnetic field is used, magnetic field components parallel and perpendicular to the wafer are mixed around the wafer. As a result, a distribution is generated in Vdc on the surface of the wafer. Therefore, it is necessary to make all the directions uniform with respect to the magnetic field crossing the wafer 3.
Also in this case, it is effective to make the magnetic field uniform at least in the vertical direction. Therefore, the diameter of the discharge part itself is made equal to or larger than that of the wafer to make the original plasma itself uniform, and the uniformity of the plasma transported from the discharge part 1205 is improved. Then, the magnetic field component parallel or perpendicular to the wafer is unified to either one on the wafer surface so that both components are not mixed. In the example of FIG. 9, it is also possible to correct the non-uniformity of the self-bias voltage generated by factors other than the magnetic field by appropriately changing the strength of the vertical magnetic field.

【００４９】以上、主にエッチングを中心に静電破壊を
防止する本発明の実施例を説明したが、本発明はこれに
限定されることなく荷電粒子あるいは荷電粒子を含むガ
ス雰囲気に晒して処理する工程であればよい。例えば、
荷電粒子を使用した工程、例えばプラズマＣＶＤ、イオ
ン注入、電子線照射によるアニール、プラズマ照射によ
る表面改質等、基板の帯電に起因する静電破壊が発生す
る工程すべてにそれぞれ適宜、材料、構成等を変えなが
ら応用できるものである。The embodiments of the present invention for preventing electrostatic breakdown are mainly described above, mainly by etching. However, the present invention is not limited to this, and the treatment is performed by exposing to charged particles or a gas atmosphere containing charged particles. It may be any step. For example,
Appropriate materials, configurations, etc. for all processes using electrostatically charged particles, such as plasma CVD, ion implantation, annealing by electron beam irradiation, surface modification by plasma irradiation, etc., in which electrostatic breakdown due to substrate charging occurs. It can be applied while changing.

【００５０】[0050]

【発明の効果】以上説明してきたように、本発明の構成
によれば、絶縁体の劣化破壊を防止することができ、高
い歩留まりでデバイスの形成が可能になる。As described above, according to the structure of the present invention, deterioration and destruction of the insulator can be prevented, and devices can be formed with a high yield.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明による第１実施例の被処理体を示す断面
図。FIG. 1 is a sectional view showing an object to be processed according to a first embodiment of the present invention.

【図２】本発明による第２実施例を説明する説明回路
図。FIG. 2 is an explanatory circuit diagram illustrating a second embodiment according to the present invention.

【図３】本発明の第３実施例のエッチング工程の前
（ａ）およびエッチング工程後（ｂ）の被処理体を示す
断面図。FIG. 3 is a cross-sectional view showing an object to be processed before (a) and after (b) the etching step of the third embodiment of the present invention.

【図４】本発明による第４実施例の被処理体を示す断面
図。FIG. 4 is a sectional view showing an object to be processed according to a fourth embodiment of the present invention.

【図５】本発明による第５実施例を説明する説明図。FIG. 5 is an explanatory view explaining a fifth embodiment according to the present invention.

【図６】本発明よる第６実施例の各処理工程における被
処理体を示す断面図。FIG. 6 is a sectional view showing an object to be processed in each processing step of a sixth embodiment according to the present invention.

【図７】本発明による第７実施例に使用するプラズマエ
ッチング装置を示す断面図。FIG. 7 is a sectional view showing a plasma etching apparatus used in a seventh embodiment of the present invention.

【図８】第７実施例を説明する説明図。FIG. 8 is an explanatory diagram illustrating a seventh embodiment.

【図９】本発明による第８実施例に使用するプラズマエ
ッチング装置を示す断面図。FIG. 9 is a sectional view showing a plasma etching apparatus used in an eighth embodiment according to the present invention.

【図１０】一般的なプラズマエッチング装置の概略構成
を示す断面図。FIG. 10 is a sectional view showing a schematic configuration of a general plasma etching apparatus.

【図１１】静電破壊の機構を説明する説明回路図。FIG. 11 is an explanatory circuit diagram illustrating a mechanism of electrostatic breakdown.

【図１２】静電破壊の機構を説明する説明回路図。FIG. 12 is an explanatory circuit diagram illustrating a mechanism of electrostatic breakdown.

【図１３】従来技術の問題点を説明するための図。FIG. 13 is a diagram for explaining a problem of the conventional technique.

【符号の説明】[Explanation of symbols]

１ 反応容器 ２ サセプタ ３ ウエーハ ５ 高周波電源 ６ 冷却用配管 ３５ 絶縁体 ３７ 素子領域 ３８ 素子領域 ３９ ＭＯＳ容量 ６１ 絶縁電極 ６２ 誘電体膜 ６５ 穴 1 Reaction Container 2 Susceptor 3 Wafer 5 High Frequency Power Supply 6 Cooling Pipe 35 Insulator 37 Element Area 38 Element Area 39 MOS Capacitance 61 Insulation Electrode 62 Dielectric Film 65 Hole

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 功 宏 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Isao Hasegawa 1 Komukai Toshiba-cho, Kouki-ku, Kawasaki-shi, Kanagawa Toshiba Research & Development Center

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】基板に多数のデバイスチップを製造する半
導体装置の製造方法において、前記多数のデバイスチッ
プが形成される領域を複数の領域に分けこれらの隣接す
る領域の間を電気的に分断する絶縁体を形成する領域分
断工程を備えることを特徴とする半導体装置の製造方
法。1. A method of manufacturing a semiconductor device for manufacturing a large number of device chips on a substrate, wherein a region where the large number of device chips are formed is divided into a plurality of regions, and these adjacent regions are electrically separated from each other. A method of manufacturing a semiconductor device, comprising a region dividing step of forming an insulator. 【請求項２】半導体基板に形成された誘電体膜上に導体
膜を有する被処理体を荷電粒子あるいは荷電粒子を含む
ガス雰囲気に晒して前記導体膜の一部をエッチングし前
記誘電体膜を被処理体の表面に露出させる荷電処理工程
の前に、前記半導体基板あるいはこの半導体基板と電気
的に接続された導体を前記被処理体の表面に露出させる
導通処理工程を備えることを特徴とする半導体装置の製
造方法。2. A dielectric film formed on a semiconductor substrate is exposed to an object to be processed having a conductor film on a charged particle or a gas atmosphere containing the charged particle to etch a part of the conductor film to form the dielectric film. Before the charging treatment step of exposing the surface of the object to be processed, a conduction treatment step of exposing the semiconductor substrate or a conductor electrically connected to the semiconductor substrate to the surface of the object to be processed is provided. Manufacturing method of semiconductor device. 【請求項３】半導体基板に形成された第１の誘電体膜上
に導体パターンを有するとともにこの導体パターン上に
第２の誘電体膜を有する被処理体を荷電粒子あるいは荷
電粒子を含むガス雰囲気に晒して前記第２の誘電体膜の
一部をエッチングし前記導体パターンを被処理体の表面
に露出させる荷電処理工程の前に、前記半導体基板ある
いはこの半導体基板と電気的に接続された導体を前記被
処理体の表面に露出させる導通処理工程を備えることを
特徴とする半導体装置の製造方法。3. An object to be processed having a conductor pattern on a first dielectric film formed on a semiconductor substrate and a second dielectric film on the conductor pattern is charged particles or a gas atmosphere containing the charged particles. The semiconductor substrate or a conductor electrically connected to the semiconductor substrate before the charging treatment step of exposing a portion of the second dielectric film to the surface of the object to be treated by exposing the conductor pattern to the surface of the object to be treated. A method of manufacturing a semiconductor device, comprising: a conduction treatment step of exposing a substrate to a surface of the object to be treated. 【請求項４】半導体基板に形成された誘電体膜上に導体
膜を有する被処理体を荷電粒子あるいは荷電粒子を含む
ガス雰囲気に晒して前記導体膜の一部をエッチングし前
記誘電体膜を被処理体の表面に露出させる荷電処理工程
を前記誘電体膜が被処理体の表面に露出する前に止め、
この後に荷電粒子を用いないで前記誘電体膜を被処理体
の表面に露出させる露出工程を備えることを特徴とする
半導体装置の製造方法。4. An object to be processed having a conductor film on a dielectric film formed on a semiconductor substrate is exposed to charged particles or a gas atmosphere containing the charged particles to etch a part of the conductor film to form the dielectric film. The charging treatment step of exposing the surface of the object to be processed is stopped before the dielectric film is exposed to the surface of the object to be processed,
A method of manufacturing a semiconductor device, further comprising an exposing step of exposing the dielectric film to a surface of an object to be processed without using charged particles. 【請求項５】半導体基板に形成された第１の誘電体膜上
に導体パターンを有するとともにこの導体パターン上に
第２の誘電体膜を有する被処理体を荷電粒子あるいは荷
電粒子を含むガス雰囲気に晒して前記第２の誘電体膜の
一部をエッチングし前記導体パターンを被処理体の表面
に露出させる荷電処理工程を前記導体パターンが被処理
体の表面に露出する前に止め、この後に荷電粒子を用い
ないで前記導体パターンを被処理体の表面に露出させる
露出工程を備えることを特徴とする半導体装置の製造方
法。5. An object to be processed having a conductor pattern on a first dielectric film formed on a semiconductor substrate and a second dielectric film on the conductor pattern is charged particles or a gas atmosphere containing the charged particles. The step of exposing the conductor pattern to the surface of the object to be processed by exposing a part of the second dielectric film to the surface of the object to be processed is stopped before the conductor pattern is exposed to the surface of the object. A method of manufacturing a semiconductor device, comprising: an exposing step of exposing the conductor pattern to a surface of an object to be processed without using charged particles.