JPH06215570A - 1/2 power source voltage generation circuit - Google Patents
1/2 power source voltage generation circuitInfo
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- JPH06215570A JPH06215570A JP5008474A JP847493A JPH06215570A JP H06215570 A JPH06215570 A JP H06215570A JP 5008474 A JP5008474 A JP 5008474A JP 847493 A JP847493 A JP 847493A JP H06215570 A JPH06215570 A JP H06215570A
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- power supply
- electrode
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- Dram (AREA)
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、電源電圧の1/2の
電位の電圧を発生させる1/2電源電圧発生回路に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a 1/2 power supply voltage generating circuit for generating a voltage having a potential half that of a power supply voltage.
【0002】[0002]
【従来の技術】電源電圧Vccの半分の電位の電圧を発
生する回路(以下、1/2Vcc発生回路と称する)
は、DRAM(ダイナミック・ランダム・アクセス・メ
モリ)のビット線対、データ入出力線対などのプリチャ
ージに用いられる。このように1/2Vccによりプリ
チャージすることにより、ビット線の充放電電流を減ら
すことができる。2. Description of the Related Art A circuit for generating a voltage having a potential half that of a power supply voltage Vcc (hereinafter referred to as "1/2 Vcc generation circuit").
Is used for precharging a bit line pair, a data input / output line pair, etc. of a DRAM (dynamic random access memory). By thus precharging with 1/2 Vcc, the charge / discharge current of the bit line can be reduced.
【0003】図3は、この発明の背景の一例を説明する
ためのイコライズ回路の回路図である。FIG. 3 is a circuit diagram of an equalizing circuit for explaining an example of the background of the present invention.
【0004】イコライズ回路は、NMOSトランジスタ
Q1 、Q2 およびQ3 を含む。NMOSトランジスタQ
1 は、その一方電極がビット線BLに接続され、その他
方電極がビット線/BLに接続され、そのゲート電極が
イコライズ信号Eを受けるように接続される。NMOS
トランジスタQ2 およびQ3 は、ビット線BLと/BL
との間に直列的に接続され、それらのゲート電極はイコ
ライズ信号Eを受けるように接続され、それらのドレイ
ン電極が1/2Vcc発生回路100に接続される。The equalize circuit includes NMOS transistors Q 1 , Q 2 and Q 3 . NMOS transistor Q
One has its one electrode connected to bit line BL, the other electrode connected to bit line / BL, and its gate electrode connected to receive equalize signal E. NMOS
Transistors Q 2 and Q 3 have bit lines BL and / BL
Are connected in series, their gate electrodes are connected to receive the equalize signal E, and their drain electrodes are connected to the 1/2 Vcc generation circuit 100.
【0005】動作において、待機中、すなわちデータの
入出力動作の前には、イコライズ信号EがNMOSトラ
ンジスタQ1 〜Q3 のゲート電極に与えられ、NMOS
トランジスタQ1 〜Q3 がオン状態となる。そして、1
/2Vcc発生回路100により発生される電源電圧V
ccの半分の電位である1/2VccがNMOSトラン
ジスタQ2 およびQ3 のソース電極をとおしてビット線
BL,/BLに供給される。このようにして、ビット線
BL,/BLが、それぞれ1/2Vccにプリチャージ
される。In operation, during waiting, that is, before data input / output operation, an equalize signal E is applied to the gate electrodes of the NMOS transistors Q 1 to Q 3 to cause NMOS to operate.
Transistor Q 1 ~Q 3 is turned on. And 1
Power supply voltage V generated by the / 2Vcc generation circuit 100
1/2 Vcc, which is half the potential of cc, is supplied to the bit lines BL and / BL through the source electrodes of the NMOS transistors Q 2 and Q 3 . In this way, the bit lines BL and / BL are precharged to 1/2 Vcc, respectively.
【0006】図4は、従来から一般的に使用されている
1/2Vcc発生回路の回路図である。FIG. 4 is a circuit diagram of a 1/2 Vcc generating circuit which has been generally used conventionally.
【0007】図4を参照して、この1/2Vcc発生回
路は、NMOSトランジスタ4、PMOSトランジスタ
5、抵抗6、7および8を含む。抵抗6〜8は、電源ノ
ードVccと接地ノードGNDとの間に直列に接続され
る。NMOSトランジスタ4は、そのドレイン電極が電
源ノードVccに接続され、そのソース電極がPMOS
トランジスタ5のソース電極とともに出力ノードVou
tに接続され、そのゲート電極が抵抗6と抵抗7との間
に接続される。PMOSトランジスタ5は、ソース電極
が接地ノードGNDに接続され、そのゲート電極が抵抗
7と抵抗8との間に接続される。Referring to FIG. 4, the 1/2 Vcc generation circuit includes an NMOS transistor 4, a PMOS transistor 5, and resistors 6, 7 and 8. The resistors 6 to 8 are connected in series between the power supply node Vcc and the ground node GND. The NMOS transistor 4 has a drain electrode connected to the power supply node Vcc and a source electrode PMOS.
The output node Vou together with the source electrode of the transistor 5
It is connected to t and its gate electrode is connected between the resistor 6 and the resistor 7. The PMOS transistor 5 has a source electrode connected to the ground node GND and a gate electrode connected between the resistor 7 and the resistor 8.
【0008】次に動作について説明する。抵抗6、7お
よび8による電圧降下により、NMOSトランジスタ4
およびPMOSトランジスタ5のゲート電極に一定の電
位が印加される。電源ノードVccに接続されたNMO
Sトランジスタ4は、出力ノードの電位Vout、ゲー
ト電極の電位Vgn、およびスレッシュホールド電圧を
Vthnが下記の(1)式の関係となるときに、アクテ
ィブ状態となり、正の電荷を供給する。Next, the operation will be described. Due to the voltage drop across resistors 6, 7 and 8, NMOS transistor 4
A constant potential is applied to the gate electrode of the PMOS transistor 5. NMO connected to power supply node Vcc
When the potential Vout of the output node, the potential Vgn of the gate electrode, and the threshold voltage Vthn have the relationship of the following formula (1), the S transistor 4 becomes active and supplies positive charges.
【0009】 Vout<Vgn−Vthn …(1) また、接地ノードGNDに接続されたPMOSトランジ
スタ5は、出力ノードVout、ゲート電極の電位Vg
pおよびスレッシュホールド電圧Vthpが下記の
(2)式の関係となるときにアクティブ状態となり、負
電荷を供給する。Vout <Vgn−Vthn (1) Further, the PMOS transistor 5 connected to the ground node GND has an output node Vout and a gate electrode potential Vg.
When p and the threshold voltage Vthp satisfy the relationship of the following expression (2), the active state is established and negative charges are supplied.
【0010】 Vout>Vgp+|Vthp| …(2) (1/2Vcc+Vthn)→(1/2Vcc−|Vthp|) これらの(1)(2)式から、NMOSトランジスタ4
のゲート電極に(1/2Vcc+Vthn)電位を与
え、PMOSトランジスタ5のゲート電極に(1/2V
cc−|Vthp|)の電位を与えておくと、出力ノー
ドVoutの電位を1/2Vccに保つことが可能であ
る(ここで、Vccは電源電圧の電位である)。Vout> Vgp + | Vthp | (2) (1 / 2Vcc + Vthn) → (1 / 2Vcc- | Vthp |) From these equations (1) and (2), the NMOS transistor 4
(1 / 2Vcc + Vthn) potential is applied to the gate electrode of the
If the potential of (cc− | Vthp |) is given, the potential of the output node Vout can be maintained at 1/2 Vcc (here, Vcc is the potential of the power supply voltage).
【0011】[0011]
【発明が解決しようとする課題】従来の1/2Vcc発
生回路は、以上のように構成されているので、抵抗6、
7および8に貫通電流が流れ、低消費電流化への障害と
なっている。また、貫通電流を抑えるために、抵抗6、
7および8の抵抗値を大きくすると、電源投入時、およ
びバンプ時の電源電圧への追従性が悪化する。Since the conventional 1/2 Vcc generating circuit is constructed as described above, the resistor 6,
A through current flows through 7 and 8, which is an obstacle to lowering the current consumption. Further, in order to suppress the through current, the resistor 6,
Increasing the resistance values of 7 and 8 deteriorates the ability to follow the power supply voltage when the power is turned on and when bumping.
【0012】この発明は、上記のような問題点を解消す
るためになされたものであり、低消費電流化を可能とす
るとともに、電源投入時および電源バンプ時の電源電圧
への追従性を向上させることのできる1/2Vcc発生
回路を得ることを目的としている。The present invention has been made in order to solve the above-mentioned problems, and enables low current consumption as well as improvement of the followability to the power supply voltage at the time of power-on and power-supply bumping. The purpose is to obtain a 1/2 Vcc generation circuit that can be operated.
【0013】[0013]
【課題を解決するための手段】請求項1の発明に係る1
/2電源電圧発生回路は、少なくとも3つの容量性素
子、第1および第2ノード、Nチャネルトランジスタお
よびPチャネルトランジスタを含む。少なくとも3つの
容量性素子は、電源ノードと接地ノードとの間に直列的
に接続される。第1および第2ノードは、少なくとも3
つの容量性素子どうしの間に設けられる。Nチャネルト
ランジスタは、一方電極が電源ノードに接続され、制御
電極が第1ノードに接続される。Pチャネルトランジス
タは、一方電極が接地ノードに接続され、他方電極がN
チャネルトランジスタの他方電極とともに出力ノードに
接続され、制御電極が第2ノードに接続される。[Means for Solving the Problems] 1 according to the invention of claim 1
The / 2 power supply voltage generating circuit includes at least three capacitive elements, first and second nodes, an N-channel transistor and a P-channel transistor. At least three capacitive elements are connected in series between the power supply node and the ground node. The first and second nodes are at least 3
It is provided between two capacitive elements. The N-channel transistor has one electrode connected to the power supply node and the control electrode connected to the first node. In the P-channel transistor, one electrode is connected to the ground node and the other electrode is N
It is connected to the output node together with the other electrode of the channel transistor, and the control electrode is connected to the second node.
【0014】請求項2の発明に係る1/2電源電圧発生
回路は、請求項1の発明と同様に少なくとも3つの容量
性素子、第1および第2ノード、Nチャネルトランジス
タ、およびPチャネルトランジスタを含み、さらに少な
くとも3つの抵抗素子および第3および第4ノードを含
む。少なくとも3つの抵抗素子は、電源ノードと接地ノ
ードとの間に直列的に接続される。第3および第4ノー
ドは、少なくとも3つの抵抗素子間に設けられ、第3ノ
ードは第1ノードに接続され、第4ノードは第2ノード
に接続される。The 1/2 power supply voltage generating circuit according to the invention of claim 2 has at least three capacitive elements, the first and second nodes, the N-channel transistor and the P-channel transistor, as in the invention of claim 1. And further includes at least three resistance elements and third and fourth nodes. At least three resistance elements are connected in series between the power supply node and the ground node. The third and fourth nodes are provided between at least three resistance elements, the third node is connected to the first node, and the fourth node is connected to the second node.
【0015】[0015]
【作用】請求項1の発明では、電源ノードと接地ノード
との間に容量性素子が直列的に接続されいるので、各容
量性素子間の電圧は、 V1 :V2 :V3 ・・・=1/c1 :1/c2 :1/c
3 ・・・で一意的に定まる。それにより、電源電圧が急
に変動しても、消費電流はほとんどなく、速やかに第1
および第2ノードの電位を決定することができる。した
がって、第1および第2ノードの電位は、電源投入時お
よび電源バンプ時において電源電圧を容量比で定まる電
位に速やかに収束することができる。この第1および第
2ノード電圧を受けて、Nチャネルトランジスタおよび
Pチャネルトランジスタの出力を速やかに1/2Vcc
にすることができる。In the invention of claim 1, since the capacitive element is connected in series between the power supply node and the ground node, the voltage between the capacitive elements is V 1 : V 2 : V 3 ...・ = 1 / c 1 : 1 / c 2 : 1 / c
It is uniquely determined by 3 . As a result, even if the power supply voltage fluctuates suddenly, there is almost no current consumption, and the first
And the potential of the second node can be determined. Therefore, the potentials of the first and second nodes can be quickly converged to the potential determined by the capacitance ratio of the power supply voltage when the power is turned on and when the power supply bump is used. Upon receiving the first and second node voltages, the outputs of the N-channel transistor and the P-channel transistor are quickly reduced to 1/2 Vcc.
Can be
【0016】請求項2の発明では、電源ノードと接地ノ
ードとの間に直列的に少なくとも3つの抵抗を接続して
いるので、第1ノードおよび第2ノードに微量な電荷リ
ークが生じても、このリークした分を補うことができ
る。According to the second aspect of the invention, since at least three resistors are connected in series between the power supply node and the ground node, even if a slight amount of charge leak occurs in the first node and the second node, This leak can be compensated.
【0017】[0017]
実施例1 図1は、この発明に係る1/2Vcc発生回路の一実施
例を示す回路図である。Embodiment 1 FIG. 1 is a circuit diagram showing an embodiment of a 1/2 Vcc generation circuit according to the present invention.
【0018】図1を参照して、この1/2Vcc発生回
路は、キャパシタ1、2および3、NMOSトランジス
タ4、PMOSトランジスタ5を含む。キャパシタ1、
2および3は、電源ノードVccと接地ノードGNDと
の間に直列に接続される。キャパシタ1とキャパシタ2
との間には、第1ノード10が設けられ、キャパシタ3
とキャパシタ4との間には第2ノード11が設けられ
る。第1ノード10の電位は、1/2Vcc+Vth
n、第2ノード11の電位は、1/2Vcc−|Vth
p|に設定している。Referring to FIG. 1, the 1/2 Vcc generating circuit includes capacitors 1, 2 and 3, an NMOS transistor 4, and a PMOS transistor 5. Capacitor 1,
2 and 3 are connected in series between power supply node Vcc and ground node GND. Capacitor 1 and capacitor 2
A first node 10 is provided between the capacitor 3 and
The second node 11 is provided between the capacitor and the capacitor 4. The potential of the first node 10 is 1/2 Vcc + Vth
n, the potential of the second node 11 is 1/2 Vcc- | Vth
It is set to p |.
【0019】NMOSトランジスタ4は、そのドレイン
電極が電源ノードVccに接続され、そのソース電極が
PMOSトランジスタ5のソース電極とともに出力ノー
ドVoutに接続され、そのゲート電極が第1ノード1
0に接続される。PMOSトランジスタ5は、そのドレ
イン電極が接地ノードGND2に接続され、そのゲート
電極が第2ノード11に接続される。The NMOS transistor 4 has its drain electrode connected to the power supply node Vcc, its source electrode connected to the output electrode Vout together with the source electrode of the PMOS transistor 5, and its gate electrode connected to the first node 1
Connected to 0. The drain electrode of the PMOS transistor 5 is connected to the ground node GND2, and the gate electrode thereof is connected to the second node 11.
【0020】次に、図1に示した1/2Vcc発生回路
の動作を説明する。まず、電源電圧Vccが投入される
と、キャパシタ1、2および3により第1ノード10お
よび第2ノード11の電位はそれぞれ、Next, the operation of the 1/2 Vcc generating circuit shown in FIG. 1 will be described. First, when the power supply voltage Vcc is applied, the potentials of the first node 10 and the second node 11 are changed by the capacitors 1, 2 and 3, respectively.
【0021】[0021]
【数1】 [Equation 1]
【0022】となる。このとき消費される電流がキャパ
シタ1、2および3の容量C2 、C 2 、およびC3 に充
電される電流のみであり図4に示した1/2Vcc発生
回路のごとく貫通電流は流れない。It becomes The current consumed at this time is
Capacity C of Sita 1, 2 and 32, C 2, And C3Devoted to
The generated electric current is only 1/2 Vcc shown in Fig. 4.
No through current flows like a circuit.
【0023】さらに、電源バンプが生じても、上記
(3)式に従って、第1ノードの電位V 1 0 および第2
ノードの電位V1 1 が定まる。この1/2Vcc発生回
路では、キャパシタ1、2および3の容量値C1 、C2
およびC3 によって電源電圧を分割し第1および第2ノ
ード10および11の電位V1 0 およびV1 1 を決定し
ているため、電源電圧に対する追従性が向上される。Further, even if a power bump is generated, the above
According to the equation (3), the potential V of the first node TenAnd the second
Node potential V1 1Is determined. This 1/2 Vcc generation frequency
In the path, the capacitance value C of capacitors 1, 2 and 31, C2
And C3The power supply voltage is divided by the first and second
Potential V of nodes 10 and 11TenAnd V1 1Decide
Therefore, the followability to the power supply voltage is improved.
【0024】実施例2図1に示した実施例では、キャパ
シタ1、2および3のみでNMOSトランジスタ4およ
びPMOSトランジスタ5のゲート電極の電位を決定し
ているが、キャパシタ1、2および3は、MOS構造に
よって作られるので、第1ノード10および第2ノード
11に微量な電荷リークが発生する可能性がある。この
微量な電荷のリーク分を補うことのできる1/2Vcc
発生回路を図2に示す。Embodiment 2 In the embodiment shown in FIG. 1, the potentials of the gate electrodes of the NMOS transistor 4 and the PMOS transistor 5 are determined only by the capacitors 1, 2 and 3, but the capacitors 1, 2 and 3 are Since it is formed by the MOS structure, a slight amount of charge leakage may occur in the first node 10 and the second node 11. 1/2 Vcc capable of compensating for this minute amount of charge leakage
The generator circuit is shown in FIG.
【0025】図2に示す1/2Vcc発生回路が図1に
示す1/2Vcc発生回路と異なるところはサステイン
回路12が追加されていることである。The 1/2 Vcc generating circuit shown in FIG. 2 is different from the 1/2 Vcc generating circuit shown in FIG. 1 in that a sustain circuit 12 is added.
【0026】このサステイン回路12は、電源ノードV
ccと接地ノードGNDとの間に直列に接続される抵抗
6、7および8を含む。抵抗6、7および8の抵抗値の
関係は、第1ノード10および第2ノード11の電位
を、それぞれ(Vcc+Vthn)、(Vcc−|Vt
hp|)になるようにしたものであり、抵抗6、7およ
び8の抵抗値は十分大きく、かつリーク分を補う程度の
ものである。The sustain circuit 12 has a power supply node V
Includes resistors 6, 7 and 8 connected in series between cc and ground node GND. The resistance values of the resistors 6, 7 and 8 are related to the potentials of the first node 10 and the second node 11 by (Vcc + Vthn) and (Vcc- | Vt, respectively).
hp |), the resistance values of the resistors 6, 7 and 8 are sufficiently large, and are sufficient to compensate for the leakage.
【0027】[0027]
【発明の効果】以上のように、この発明に係る1/2V
cc発生回路によれば、ゲート電極の電位を決定するた
めの回路として、電源ノードと接地ノードとの間に直列
結合した少なくとも3つの容量性素子を用いているの
で、従来の1/2Vcc発生回路よりも低消費電流化す
ることが可能であり、かつ電源投入時およびバンプ時の
電源電圧への追従性を向上させることができる。As described above, the 1/2 V according to the present invention
According to the cc generation circuit, since at least three capacitive elements connected in series between the power supply node and the ground node are used as a circuit for determining the potential of the gate electrode, the conventional 1/2 Vcc generation circuit It is possible to reduce the current consumption, and it is possible to improve the ability to follow the power supply voltage when the power is turned on and when bumping.
【図1】この発明に係る1/2Vcc発生回路の一実施
例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a 1/2 Vcc generation circuit according to the present invention.
【図2】この発明に係る1/2Vcc発生回路のもう一
つの実施例を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the 1/2 Vcc generation circuit according to the present invention.
【図3】この発明の背景の事例を説明するためのイコラ
イズ回路の回路図である。FIG. 3 is a circuit diagram of an equalizer circuit for explaining a background example of the present invention.
【図4】従来の1/2Vcc発生回路の回路図である。FIG. 4 is a circuit diagram of a conventional 1/2 Vcc generation circuit.
1〜3 キャパシタ 4 Nチャネルトランジスタ 5 Pチャネルトランジスタ 6〜8 抵抗 10 第1ノード 11 第2ノード 12 サステイン回路 Vout 出力ノード Vcc 電源ノード GND 接地ノード 1 to 3 capacitors 4 N channel transistors 5 P channel transistors 6 to 8 resistors 10 first node 11 second node 12 sustain circuit Vout output node Vcc power supply node GND ground node
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成5年5月18日[Submission date] May 18, 1993
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図2[Name of item to be corrected] Figure 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図2】 [Fig. 2]
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/00 A 8941−5J ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03K 19/00 A 8941-5J
Claims (2)
電源電圧発生回路であって、 電源ノードと接地ノードとの間に直列的に接続される少
なくとも3つの容量性素子、 前記少なくとも3つの容量性素子同志の間に設けられる
第1および第2ノード、 一方電極が、前記電源ノードに接続され、制御電極が前
記第1ノードに接続されるNチャネルトランジスタ、 一方電極が前記接地ノードに接続され、他方電極が前記
Pチャネルトランジスタの他方電極とともに出力ノード
に接続され、制御電極が前記第2ノードに接続されるP
チャネルトランジスタ、 を含むことを特徴とする1/2電源電圧発生回路。1. A half for generating a voltage half that of a power supply voltage.
A power supply voltage generation circuit, comprising at least three capacitive elements connected in series between a power supply node and a ground node, first and second nodes provided between the at least three capacitive elements, An N-channel transistor having one electrode connected to the power supply node and a control electrode connected to the first node, one electrode connected to the ground node, and the other electrode connected to the output node together with the other electrode of the P-channel transistor. P, which is connected and the control electrode is connected to the second node
A 1/2 power supply voltage generation circuit including a channel transistor.
電源電圧発生回路であって、 電源ノードと接地ノードとの間に直列的に接続される少
なくとも3つの容量性素子、 前記少なくとも3つの容量性素子同志の間に設けられる
第1および第2ノード、 一方電極が、前記電源ノードに接続され、制御電極が前
記第1ノードに接続されるNチャネルトランジスタ、 一方電極が前記接地ノードに接続され、他方電極が前記
Pチャネルトランジスタの他方電極とともに出力ノード
に接続され、制御電極が前記第2ノードに接続されるP
チャネルトランジスタ、 前記電源ノードと接地ノードとの間に直列的に接続され
る少なくとも3つの抵抗素子、 前記少なくとも3つの抵抗素子同志の間に設けられ、前
記第1ノードに接続される第3ノードおよび前記第2ノ
ードに接続される第4ノード、 を含むことを特徴とする1/2電源電圧発生回路。2. A half for generating a voltage which is half the power supply voltage.
A power supply voltage generation circuit, comprising at least three capacitive elements connected in series between a power supply node and a ground node, first and second nodes provided between the at least three capacitive elements, An N-channel transistor having one electrode connected to the power supply node and a control electrode connected to the first node, one electrode connected to the ground node, and the other electrode connected to the output node together with the other electrode of the P-channel transistor. P, which is connected and the control electrode is connected to the second node
A channel transistor, at least three resistance elements connected in series between the power supply node and a ground node, a third node provided between the at least three resistance elements and connected to the first node, and A fourth power supply voltage generation circuit comprising: a fourth node connected to the second node.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5008474A JPH06215570A (en) | 1993-01-21 | 1993-01-21 | 1/2 power source voltage generation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5008474A JPH06215570A (en) | 1993-01-21 | 1993-01-21 | 1/2 power source voltage generation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06215570A true JPH06215570A (en) | 1994-08-05 |
Family
ID=11694116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5008474A Withdrawn JPH06215570A (en) | 1993-01-21 | 1993-01-21 | 1/2 power source voltage generation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06215570A (en) |
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