JPH06214819A - Information processor and system and method for evaluating the same - Google Patents

Abstract

PURPOSE:To observe the internal signal of an information processor in real time without complicating a system by providing a selective means which selects a part of plural internal signals according to a selective signal and outputs it to an outside. CONSTITUTION:An internal signal output circuit(ISO) 2 is provided on a microcomputer 1. The ISO 2 is a circuit to output a part of an internal bus 120 and an internal control bus 123 to the outside, and is connected to the internal bus 120 and the internal control bus 123. The ISO 2 selects three signals out of 24 internal signals and outputs them to the outside. The output of three signals is decided by inputting the selective signal from the outside. All the internal signals can be observed in real time by taking out three signals that is a part of the 24 internal signals to the outside, installing eight computers 1, and setting three selective signals with different values.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、比較的簡単かつ小型な
構成により内部信号を外部に出力できる情報処理装置及
びこの装置を用いた評価システムならびに評価方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus capable of outputting an internal signal to the outside with a relatively simple and compact structure, an evaluation system and an evaluation method using this apparatus.

【０００２】[0002]

【従来の技術】マイクロコンピュータシステムの開発時
に、ハードウェア、ソウトウェアのデバッグを行なうた
めに、しばしばエミュレータが用いられる。エミュレー
タは、バスを監視してプログラムの実行を停止する実行
ブレーク、バスのアクセスを実時間で記録するリアルタ
イムトレース、といった機能を有している。2. Description of the Related Art During development of a microcomputer system, an emulator is often used for debugging hardware and software. The emulator has functions such as an execution break for monitoring the bus and stopping the execution of the program, and a real-time trace for recording the bus access in real time.

【０００３】エミュレータを用いたシステム開発環境の
従来例を図６に示す。A conventional example of a system development environment using an emulator is shown in FIG.

【０００４】図６において、ターゲットボード１０１は
開発するマイクロコンピュータシステムのボードであ
る。ホストマシン１０２はエミュレータ１０３を制御す
るためのマシンで、パーソナルコンピュータ、ワークス
テーションなどが用いられる。In FIG. 6, a target board 101 is a board of a microcomputer system to be developed. The host machine 102 is a machine for controlling the emulator 103, and a personal computer, a workstation or the like is used.

【０００５】エミュレータ１０３は、エバチップ１０
４、アドレス比較部１０５、モニタメモリ部１０６、ホ
ストインタフェース部１０７、トレースメモリ部１０８
を有している。The emulator 103 is an evaluation chip 10.
4, address comparison unit 105, monitor memory unit 106, host interface unit 107, trace memory unit 108
have.

【０００６】エバチップ１０４は評価用のマイクロコン
ピュータで、システムに組み込む製品としてのマイクロ
コンピュータ（実チップ）の機能に、エミュレーション
用の機能を加えたチップで、ターゲットボード１０１上
のマイクロコンピュータに代わってプログラムを実行す
る。デバッグ時には、製品としてシステム中で動作する
際にはチップ外部に出力されないマイクロコンピュータ
内部の信号を観測することが、システム開発の効率を向
上するために重要である。そのため、エバチップ１０４
は実チップと比べて端子数を多くし、マイクロコンピュ
ータの内部信号を外部に取り出すようにしている。The evaluation chip 104 is a microcomputer for evaluation, which is a chip in which the function of a microcomputer (actual chip) as a product to be incorporated into the system is added to the function of emulation, and is a program in place of the microcomputer on the target board 101. To execute. At the time of debugging, it is important to improve the efficiency of system development by observing signals inside the microcomputer that are not output outside the chip when operating in the system as a product. Therefore, the evaluation chip 104
Has a larger number of terminals than the actual chip so that the internal signals of the microcomputer can be taken out.

【０００７】アドレス比較部１０５はエバチップ１０４
のアドレスバス、バスステータス信号を監視し、トレー
ス用のトリガを発生させたり、実行ブレークをさせたり
する。モニタメモリ部１０６はエミュレータの制御を行
なうプログラム及び作業用のメモリである。ホストイン
タフェース部１０７は、ホストマシンとのインタフェー
スを行なう。トレースメモリ部１０８は、リアルタイム
トレースによるプログラムの軌跡を格納する。トレース
メモリ１０８には、マイクロコンピュータのバス上の信
号状態、トレース用の信号状態がバスサイクルに同期し
て格納される。The address comparison unit 105 is an evaluation chip 104.
The address bus and bus status signals of are monitored, and a trigger for trace is generated or an execution break is made. The monitor memory unit 106 is a program and work memory for controlling the emulator. The host interface unit 107 interfaces with the host machine. The trace memory unit 108 stores the trajectory of the program by real-time trace. The trace memory 108 stores the signal state on the bus of the microcomputer and the signal state for tracing in synchronization with the bus cycle.

【０００８】システムのデバッグは、ホストマシン１０
２からエミュレータ１０３を制御し、エミュレータ１０
３内部のマイクロコンピュータ（エバチップ）上でシス
テムのプログラムを実行することで行なわれる。エバチ
ップ１０４はターゲットボード１０１上のＩ／Ｏコント
ローラやメモリなどとデータのやりとりを行なう。エバ
チップ１０４のバス信号や制御信号はトレースメモリ部
１０８に記録され、また、あらかじめ設定してあるアド
レスの命令が実行されるとアドレス比較部１０５がそれ
を検知し、プログラムの実行を停止する実行ブレークを
行なう。これらのリアルタイムトレースや実行ブレーク
を用いてシステムのデバッグが行なわれる。更に、実チ
ップでは外部に出力されない内部信号を観測することに
より、マイクロコンピュータ内部の状態をより詳しく知
ることができるので、動作の解析、バグの発見が容易に
なる。[0008] System debugging is performed by the host machine 10.
2 to control the emulator 103, and the emulator 10
3 is performed by executing a system program on a microcomputer (evaluation chip) inside. The evaluation chip 104 exchanges data with the I / O controller, memory, etc. on the target board 101. The bus signal and the control signal of the evaluation chip 104 are recorded in the trace memory unit 108, and when the instruction of the preset address is executed, the address comparison unit 105 detects it and stops the execution of the program. Do. The system is debugged using these real-time traces and execution breaks. Furthermore, by observing an internal signal that is not output to the outside in the actual chip, the internal state of the microcomputer can be known in more detail, which facilitates the analysis of operation and the discovery of bugs.

【０００９】図７にマイクロコンピュータの一構成例を
示す。FIG. 7 shows an example of the configuration of a microcomputer.

【００１０】図７において、マイクロコンピュータ１１
１は３２ビットのマイクロプロセッサ（ＭＰＵ）１１２
と複数の周辺機能部とを有している。周辺機能部とし
て、３２ビットのダイレクトメモリアクセスコントロー
ラ（ＤＭＡＣ）１１３、ＲＡＭ１１４、ＲＯＭ１１５、
２つのＩ／Ｏコントローラ１１６，１１７、ビット演算
器１１８を有している。また、これらの周辺機能部間で
情報を伝達するために、共通アドレスバス１１９、内部
アドレスバス１２０、データバス１２１、共通コントロ
ールバス１２２、内部コントロールバス１２３を有して
いる。In FIG. 7, the microcomputer 11
1 is a 32-bit microprocessor (MPU) 112
And a plurality of peripheral function units. As a peripheral function unit, a 32-bit direct memory access controller (DMAC) 113, a RAM 114, a ROM 115,
It has two I / O controllers 116 and 117 and a bit calculator 118. Further, it has a common address bus 119, an internal address bus 120, a data bus 121, a common control bus 122, and an internal control bus 123 in order to transfer information between these peripheral function units.

【００１１】ＭＰＵ１１２は３２ビットのマイクロプロ
セッサでマイクロコンピュータ１１１のプログラムに従
ってマイクロコンピュータ１１１の制御及び演算を行な
う。ＤＭＡＣ１１３は３２ビットのＤＭＡコントローラ
でＭＰＵ１１２からバス制御権を得てデータ転送を行な
う。ＲＡＭ１１４は読み書き可能なメモリで、データを
格納する。ＲＯＭ１１５は読み出し専用メモリで、ＭＰ
Ｕ１１２のプログラムが格納されている。Ｉ／Ｏコント
ローラ１１６，１１７はマイクロコンピュータ１１１外
部のＩ／Ｏデバイスを制御する。ビット演算器１１８は
ビット演算を行なう回路である。The MPU 112 is a 32-bit microprocessor that controls and operates the microcomputer 111 according to the program of the microcomputer 111. The DMAC 113 is a 32-bit DMA controller that obtains bus control right from the MPU 112 and transfers data. The RAM 114 is a readable / writable memory and stores data. ROM 115 is a read-only memory,
The program of U112 is stored. The I / O controllers 116 and 117 control I / O devices outside the microcomputer 111. The bit calculator 118 is a circuit that performs a bit calculation.

【００１２】共通アドレスバス１１９はマイクロコンピ
ュータ１１１内部及び外部で共通に用いられるアドレス
信号でＡ０，Ａ１３〜Ａ３１の２０本からなる。Ａ０信
号が「１」の時マイクロコンピュータ１１１外部の領域
を、「０」の時マイクロコンピュータ１１１内部の領域
を示す。内部アドレスバス１２０はマイクロコンピュー
タ１１１内部でのみ使用されるアドレス信号で、Ａ１〜
Ａ１２の１２本からなる。マイクロコンピュータ１１１
内部の領域を示すために共通アドレスバス１１９と内部
アドレスバス１２０とを共に用いる。データバス１２１
はデータのやりとりを行なう信号でＤ０〜Ｄ３１の３２
本の信号からなる。データバス１２１はマイクロコンピ
ュータ１１１内部及び外部で共通に用いられる。The common address bus 119 is an address signal commonly used inside and outside the microcomputer 111 and is composed of 20 lines A0 and A13 to A31. When the A0 signal is "1", the area outside the microcomputer 111 is shown, and when it is "0", the area inside the microcomputer 111 is shown. The internal address bus 120 is an address signal used only inside the microcomputer 111.
It consists of 12 pieces of A12. Microcomputer 111
The common address bus 119 and the internal address bus 120 are used together to indicate the internal area. Data bus 121
Is a signal for exchanging data, 32 of D0 to D31
Composed of book signals. The data bus 121 is commonly used inside and outside the microcomputer 111.

【００１３】共通コントロールバス１２２及び内部コン
トロールバス１２３はＭＰＵ１１２及びＤＭＡＣ１１３
の入力信号又は出力信号である。共通コントロールバス
１２２は、マイクロコンピュータ１１１内部及び外部で
共通に用いられる信号で、読み出しか書き込みかの状態
を示すＲ／Ｗ信号、バスサイクルの開始を示すＢＳ信
号、割り込みサイクルを示すＩＡＣＫ信号、クロックＣ
ＬＫ、リセットを指示するＲＥＳＥＴ信号の５本からな
る。内部コントロールバス１２３はマイクロコンピュー
タ１１１内部でのみ意味を持つ信号で、アドレス信号の
出力タイミングを示すＡＳ信号、データ信号の出力タイ
ミングを示すＤＳ信号、バスサイクルの終了を示すＤＣ
信号、割り込みレベルを示すＩＲＬ０〜３信号、ＤＭＡ
Ｃ１１３がＭＰＵ１１２にバス制御権を要求するＨＲＥ
Ｑ信号、ＭＰＵ１１２がＤＭＡＣ１１３のバス制御権を
与えるＨＡＣＫ信号、Ｉ／Ｏコントローラ１１６，１１
７がＤＭＡＣ１１３にデータ転送要求を示すＲＥＱ０，
ＲＥＱ１信号、ＤＭＡＣ１１３がＲＥＱ０あるいはＲＥ
Ｑ１信号に応答するＡＣＫ０，ＡＣＫ１信号、そしてバ
スエラーを示すＢＥＲＲ信号の１２本からなる。The common control bus 122 and the internal control bus 123 are MPU 112 and DMAC 113.
Input signal or output signal. The common control bus 122 is a signal commonly used inside and outside the microcomputer 111 and is an R / W signal indicating a read or write state, a BS signal indicating the start of a bus cycle, an IACK signal indicating an interrupt cycle, and a clock. C
It consists of LK and five RESET signals for instructing reset. The internal control bus 123 is a signal that has meaning only inside the microcomputer 111. The AS signal indicates the output timing of the address signal, the DS signal indicates the output timing of the data signal, and the DC indicates the end of the bus cycle.
Signal, IRL0-3 signal indicating interrupt level, DMA
HRE where C113 requests bus control right from MPU112
Q signal, MACK 112 HACK signal for giving bus control right of DMAC 113, I / O controllers 116, 11
7 is a REQ0 indicating a data transfer request to the DMAC 113,
REQ1 signal, DMAC113 is REQ0 or RE
It consists of 12 ACK0 and ACK1 signals in response to the Q1 signal and BERR signal indicating a bus error.

【００１４】このようなマイクロコンピュータ１１１を
用いたシステムの開発を行なう際に、エミュレータを用
いてマイクロコンピュータ１１１の動作をトレースし、
解析、デバッグを行なうわけであるが、先に述べたよう
に、マイクロコンピュータ１１１内部の信号、即ち内部
アドレスバス１２０、内部コントロールバス１２３を観
測することが開発効率を向上する上で重要であるので、
内部アドレスバス１２０の１２本、内部コントロールバ
ス１２３の１２本を外部に取り出す必要がある。したが
って、本来必要な信号より２４本も多い信号をもつチッ
プを製品にすることは、コスト増となるので、別にエバ
チップを作り、それを用いてシステム開発を行なうこと
になる。When developing a system using such a microcomputer 111, the operation of the microcomputer 111 is traced using an emulator,
Although analysis and debugging are performed, as described above, it is important to observe the signals inside the microcomputer 111, that is, the internal address bus 120 and the internal control bus 123, in order to improve the development efficiency. ,
It is necessary to take out 12 internal address buses 120 and 12 internal control buses 123 to the outside. Therefore, it is costly to manufacture a chip having as many as 24 signals as originally required signals. Therefore, an evaluation chip is separately formed and system development is performed using the chip.

【００１５】[0015]

【発明が解決しようとする課題】以上説明したように、
従来の方法では、マイクロコンピュータ内部の信号を外
部から観測するために、実チップの他のエバチップを開
発する必要があった。このため、多ピンのエバチップを
実チップとは別に開発することは、手間とコストが余計
にかかるという不具合を招いていた。As described above,
In the conventional method, in order to observe the signal inside the microcomputer from the outside, it is necessary to develop another evaluation chip other than the actual chip. For this reason, developing a multi-pin evaluation chip separately from the actual chip has caused a problem of extra labor and cost.

【００１６】そこで、本発明は、上記に鑑みてなされた
ものであり、その目的とするところは、マイクロコンピ
ュータシステムのエミュレータによるデバッグを行なう
ために、構成の大型化、複雑化を招くことなく、チップ
内部の信号を外部に容易に取り出すことが可能となり、
十分な開発、評価を行なうことができる情報処理装置及
びこの装置を用いた評価システムならびに評価方法を提
供することにある。Therefore, the present invention has been made in view of the above, and an object of the present invention is to perform debugging by an emulator of a microcomputer system, without causing an increase in size and complexity of the structure. The signal inside the chip can be easily extracted to the outside,
An object is to provide an information processing apparatus capable of sufficient development and evaluation, an evaluation system and an evaluation method using this apparatus.

【００１７】[0017]

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、制御中枢となるプロセッサ
と、プロセッサにより制御管理される機能モジュール
と、プロセッサと機能モジュール又は機能モジュール間
でのみ入出力されて観測の対象となる複数の内部信号を
受けて、複数の内部信号の中から選択信号にしたがって
一部の信号を選択して外部に出力する選択手段とから構
成される。In order to achieve the above object, the invention according to claim 1 provides a processor serving as a control center, a functional module controlled and managed by the processor, and between the processor and the functional module or between the functional modules. And a selection unit that receives a plurality of internal signals that are input / output only at, and that is to be observed, selects a part of the signals according to a selection signal from the plurality of internal signals, and outputs the selected signals to the outside.

【００１８】請求項２記載の発明は、請求項１記載の情
報処理装置を複数具備し、それぞれの装置の選択手段
は、複数の内部信号の中からそれぞれ異なる一部の信号
を選択して出力し、出力された複数の内部信号を観測す
る観測装置を有してなる。According to a second aspect of the present invention, a plurality of information processing apparatuses according to the first aspect are provided, and selection means of each apparatus selects and outputs a part of different signals from the plurality of internal signals. Then, it has an observing device for observing the plurality of output internal signals.

【００１９】請求項３記載の発明は、プロセッサを備え
た同一の情報処理装置を複数用意し、それぞれの情報処
理装置が装置の内部でのみ伝達されて観測の対象となる
複数の内部信号の中からそれぞれ異なる一部の内部信号
を選択するように、選択信号に基づいてそれぞれの装置
が複数の内部信号の中から一部の内部信号を選択し、複
数の情報処理装置によってすべての内部信号を外部に出
力し、外部に出力された複数の内部信号を観測してな
る。According to a third aspect of the present invention, a plurality of the same information processing devices each having a processor are prepared, and each of the information processing devices is transmitted only within the device and is included in a plurality of internal signals to be observed. Each of the devices selects a part of the internal signals from among the plurality of internal signals based on the selection signal, so that all the internal signals are selected by the plurality of information processing devices. It is output to the outside and a plurality of internal signals output to the outside are observed.

【００２０】請求項４記載の発明は、請求項１記載の情
報処理装置、請求項２記載の情報処理装置の評価システ
ム又は請求項３記載の情報処理装置の評価方法におい
て、内部信号がプログラムカウンタの内容又はキャッシ
ュメモリとプロセッサ間の信号からなる。According to a fourth aspect of the present invention, in the information processing apparatus according to the first aspect, the evaluation system for the information processing apparatus according to the second aspect, or the evaluation method for the information processing apparatus according to the third aspect, the internal signal is a program counter. Or the signal between the cache memory and the processor.

【００２１】[0021]

【作用】上記構成において、請求項１記載の発明は、情
報処理装置内の複数の内部信号の中から、一部の内部信
号を選択して出力するようにしている。In the above structure, the invention according to claim 1 selects and outputs some internal signals from a plurality of internal signals in the information processing apparatus.

【００２２】請求項２又は３記載の発明は、情報処理装
置が内部信号の中から一部の内部信号を選択出力し、か
つそれぞれの情報処理装置はすべて異なる内部信号を出
力するようにしている。According to the second or third aspect of the present invention, the information processing apparatus selectively outputs some internal signals from the internal signals, and each of the information processing apparatuses outputs different internal signals. .

【００２３】請求項４記載の発明は、プログラムカウン
タの内容又はキャッシュメモリとプロセッサ内の信号の
一部を１つの情報処理装置から外部に取り出すようにし
ている。According to a fourth aspect of the invention, the contents of the program counter or a part of the signals in the cache memory and the processor are taken out from one information processing device.

【００２４】[0024]

【実施例】以下、図面を用いてこの発明の一実施例を説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【００２５】図１は請求項１記載の発明の一実施例に係
わる情報処理装置のマイクロコンピュータの構成を示す
図である。FIG. 1 is a diagram showing the configuration of a microcomputer of an information processing apparatus according to an embodiment of the invention described in claim 1.

【００２６】図１において、マイクロコンピュータ１は
ＭＰＵ１１２、ＤＭＡＣ１１３、ＲＡＭ１１４、ＲＯＭ
１１５、Ｉ／Ｏコントローラ１１６，１１７、ビット演
算器１１８、内部信号出力回路（ＩＳＯ）２を有してい
る。また、これらの間で信号を伝達する共通アドレスバ
ス１１９、内部アドレスバス１２０、データバス１２
１、共通コントロールバス１２２、内部コントロールバ
ス１２３を有している。したがって、マイクロコンピュ
ータ１の構成は、図７に示すマイクロコンピュータ１１
１にＩＳＯ２を加えたものである。In FIG. 1, the microcomputer 1 includes an MPU 112, a DMAC 113, a RAM 114 and a ROM.
115, I / O controllers 116 and 117, a bit calculator 118, and an internal signal output circuit (ISO) 2. Also, a common address bus 119, an internal address bus 120, and a data bus 12 for transmitting signals between them.
1, a common control bus 122, and an internal control bus 123. Therefore, the configuration of the microcomputer 1 is the same as that of the microcomputer 11 shown in FIG.
1 plus ISO2.

【００２７】ＩＳＯ２は内部アドレスバス１２０及び内
部コントロールバス１２３の一部を外部に出力するため
の回路で、内部アドレスバス１２０及び内部コントロー
ルバス１２３に接続されている。ＩＳＯ２はこれら内部
信号２４本のうち３本を選択して外部に出力する。いず
れの３本を出力するのかは、選択信号ＳＥＬ０〜ＳＥＬ
２を外部から入力するかによって決められる。ISO2 is a circuit for outputting a part of the internal address bus 120 and the internal control bus 123 to the outside, and is connected to the internal address bus 120 and the internal control bus 123. ISO2 selects three of the 24 internal signals and outputs them to the outside. Which of the three lines is to be output depends on the selection signals SEL0 to SEL.
Determined by whether to input 2 from outside.

【００２８】図２にＩＳＯ２の一回路例を示す。FIG. 2 shows a circuit example of ISO2.

【００２９】ＩＳＯ２は３つの８：１セレクタ３，４，
５を有している。それぞれのセレクタ３，４，５からの
出力（内部信号出力）は選択信号ＳＥＬ０〜ＳＥＬ２に
よって決まる。図２に示すように、内部アドレスバス１
２０、内部コントロールバス１２３がセレクタに入力さ
れている時の選択信号ＳＥＬ０〜ＳＥＬ２と内部信号出
力との関係を表１に示す。ISO2 consists of three 8: 1 selectors 3, 4,
Have five. The output (internal signal output) from each selector 3, 4, 5 is determined by the selection signals SEL0 to SEL2. As shown in FIG. 2, the internal address bus 1
20 shows the relationship between the selection signals SEL0 to SEL2 and the internal signal output when the internal control bus 123 is input to the selector.

【００３０】[0030]

【表１】 ここでは、選択信号ＳＥＬ０〜ＳＥＬ２を外部入力信号
とする例を示したが、選択信号の作り方は他にも考えら
れる。例えば、選択モードを示すレジスタを示す３ビッ
トのレジスタを用意し、マイクロコンピュータ１の外部
からそのレジスタに値を書き込み、レジスタに書き込ま
れた値をＳＥＬ０〜ＳＥＬ２としてもよい。また、３つ
のフリップフロップを用意し、シリアル入力で値を設定
するようにすれば信号数を減らすことができる。[Table 1] Here, an example is shown in which the selection signals SEL0 to SEL2 are used as external input signals, but other methods of creating the selection signals are possible. For example, a 3-bit register indicating a register indicating the selection mode may be prepared, a value may be written into the register from outside the microcomputer 1, and the value written in the register may be set to SEL0 to SEL2. Moreover, the number of signals can be reduced by preparing three flip-flops and setting the values by serial input.

【００３１】以上のようにして、内部信号の２４本のう
ちの一部の３本を外部に取り出すことができる。このマ
イクロコンピュータ１を、請求項２又は３記載の発明の
一実施例を示す図３に示すように８つ配置し、それぞれ
のコンピュータに対して、選択信号ＳＥＬ０〜ＳＥＬ２
の値を全て異なるように設定すると、リアルタイムで内
部信号を全て観測することができる。これを図６に示す
エバチップ１０４の代わりに用いれば、マイクロコンピ
ュータ１内部の信号をすべて観測できるので、マイクロ
コンピュータ１の内部信号のリアルタイムトレース、実
行ブレークを行なうことが可能となる。As described above, some of the 24 internal signals can be taken out to the outside. As shown in FIG. 3 showing one embodiment of the invention according to claim 2 or 3, eight microcomputers 1 are arranged, and selection signals SEL0 to SEL2 are provided to the respective computers.
If all the values of are set differently, all internal signals can be observed in real time. If this is used instead of the evaluation chip 104 shown in FIG. 6, all the signals inside the microcomputer 1 can be observed, so that real-time tracing of the internal signals of the microcomputer 1 and execution breaks can be performed.

【００３２】図４は請求項４記載の発明の一実施例を示
す図である。FIG. 4 is a diagram showing an embodiment of the invention described in claim 4. In FIG.

【００３３】図４に示す実施例は、キャッシュメモリを
内蔵したマイクロコンピュータ１１において、キャッシ
ュメモリ１３への入出力の値をマイクロコンピュータ１
１の外部に取り出すようにしたものである。マイクロコ
ンピュータ１１はＭＰＵ１１２、キャッシュメモリ１
３、ＤＭＡＣ１１３、ＲＡＭ１１４、ＲＯＭ１１５、Ｉ
／Ｏコントローラ１１６，１１７ビット演算器１１８、
ＩＳＯ１２を有している。これらの間の情報の伝達はア
ドレスバス１４、データバス１５、コントロールバス１
６を介して行なわれる。なお、これらのバスは全てマイ
クロコンピュータ１１の外部に出力される信号であると
する。In the embodiment shown in FIG. 4, in the microcomputer 11 having a built-in cache memory, the value of the input / output to / from the cache memory 13 is set to the microcomputer 1.
It is designed so that it can be taken out of 1. The microcomputer 11 is an MPU 112, a cache memory 1
3, DMAC 113, RAM 114, ROM 115, I
/ O controller 116, 117-bit arithmetic unit 118,
It has ISO12. Information is transmitted between them by address bus 14, data bus 15, control bus 1
Via 6. Note that all of these buses are signals output to the outside of the microcomputer 11.

【００３４】キャッシャメモリ１３は小容量の高速メモ
リで、ＭＰＵ１１２とメモリとの間に置かれ、ＭＰＵ１
１２を高速で動作させるためのものである。ＲＡＭ１１
４、ＲＯＭ１１５の情報の一部がキャッシュメモリ１３
に蓄えられており、ＭＰＵ１１２が必要とする情報がキ
ャッシュメモリ１３に存在する時は、ＭＰＵ１１２はキ
ャッシュメモリ１３からキャッシュバス１７を介して情
報を得る。キャッシュメモリ１３に必要な情報がない場
合にはＲＡＭ１１４もしくはＲＯＭ１１５から情報をキ
ャッシュメモリ１３に書き込む。The cashier memory 13 is a small-capacity high-speed memory and is placed between the MPU 112 and the memory.
This is for operating 12 at high speed. RAM11
4. Some of the information in ROM 115 is cache memory 13
When the information stored in the cache memory 13 is stored in the cache memory 13, the MPU 112 obtains the information from the cache memory 13 via the cache bus 17. When there is no necessary information in the cache memory 13, the information is written in the cache memory 13 from the RAM 114 or the ROM 115.

【００３５】このようなキャッシュメモリ１３を用いた
システムでは、キャッシュバス１７の値を観測すること
ができない。システム完成後にはキャッシュバス１７の
値を観測する必要はないが、システム開発段階では動作
解析、デバッグのためにキャッシュバス１７の値を知る
ことは重要である。ここで、ＩＳＯ１２を用いることに
よりキャッシュバス１７の値を外部に取り出すことがで
きる。キャッシュバス１７が３２ビット幅であるとする
と、４つの８：１セレクタを用いて図２に示すＩＳＯと
同様にＩＳＯ１２を構成することにより、３２ビットの
うちの４ビットを出力することができる。したがって、
選択信号により異なる４ビットを出力するマイクロコン
ピュータを８個用いることにより、キャッシュバス３２
ビットの値をリアルタイムで観測することができる。In a system using such a cache memory 13, the value of the cache bus 17 cannot be observed. It is not necessary to observe the value of the cache bus 17 after the system is completed, but it is important to know the value of the cache bus 17 for operation analysis and debugging at the system development stage. Here, the value of the cache bus 17 can be taken out by using ISO12. Assuming that the cache bus 17 has a width of 32 bits, four of the 32 bits can be output by configuring the ISO 12 using the four 8: 1 selectors in the same manner as the ISO shown in FIG. Therefore,
By using eight microcomputers that output different 4 bits depending on the selection signal, the cache bus 32
The value of the bit can be observed in real time.

【００３６】図５は請求項４記載の発明の一実施例を示
す図である。FIG. 5 is a diagram showing an embodiment of the invention described in claim 4. In FIG.

【００３７】図５に示す実施例はＭＰＵ１２内部のプロ
グラムカウンタ（ＰＣ）１９の値をマイクロコンピュー
タ１８外部に出力するようにしたものである。In the embodiment shown in FIG. 5, the value of the program counter (PC) 19 inside the MPU 12 is output to the outside of the microcomputer 18.

【００３８】マイクロコンピュータ１８はＭＰＵ１１
２、ＤＭＡＣ１１３、ＲＡＭ１１４、ＲＯＭ１１５、Ｉ
／Ｏコントローラ１１６，１１７、ビット演算器１１
８、ＩＳＯ２０を有している。また、マイクロコンピュ
ータ１８の内部及び外部で共通に用いるアドレスバス１
４、データバス１５、コントロールバス１６を有してい
る。The microcomputer 18 is the MPU 11
2, DMAC113, RAM114, ROM115, I
/ O controllers 116 and 117, bit calculator 11
8 has ISO20. Further, the address bus 1 commonly used inside and outside the microcomputer 18
4, a data bus 15, and a control bus 16.

【００３９】マイクロコンピュータシステムの開発時に
おいて、ＭＰＵ１１２内部のＰＣ１９の値を外部から観
測することは開発効率向上のために非常に有益である。
しかし、例えば３２ビットのＰＣ１９の値をそのまま外
部に取り出そうとすると３２本の信号が余計に必要とな
る。また、システムが完成して実際に動作するようにな
れば、ＰＣ１９の値を観測する必要はないのでこの信号
は無駄となる。そのため、実チップとは別の評価用のＰ
Ｃの値を出力するエバチップを開発する。During the development of the microcomputer system, it is very useful to observe the value of the PC 19 inside the MPU 112 from the outside in order to improve the development efficiency.
However, for example, if the value of the 32-bit PC 19 is to be taken out as it is, 32 extra signals are required. Further, when the system is completed and actually operated, it is not necessary to observe the value of the PC 19, so this signal becomes useless. Therefore, P for evaluation different from the actual chip
Developed an evaluation chip that outputs the value of C.

【００４０】これに対して、この実施例では、実チップ
に８：１のセレクタを４つ有するＩＳＯ２０を組み込む
ことにより内部出力信号４本、選択信号３本の計７本の
信号を加えるだけで済む。したがって、このマイクロコ
ンピュータ１８を８個用いれば、ＰＣ１９の３２ビット
の値をリアルタイムで観測することができ、エミュレー
タによりＰＣ１９のリアルタイムトレース、ＰＣ１９に
より実行ブレークを行なうことができる。On the other hand, in this embodiment, by incorporating the ISO 20 having four 8: 1 selectors in the actual chip, it is only necessary to add a total of seven signals including four internal output signals and three selection signals. I'm done. Therefore, if eight microcomputers 18 are used, the 32-bit value of the PC 19 can be observed in real time, and real-time trace of the PC 19 by the emulator and execution break by the PC 19 can be performed.

【００４１】このように、上記実施例にあっては、マイ
クロコンピュータシステム開発途上でマイクロコンピュ
ータ内部の信号を、本来の外部端子を借用することなく
少ない端子で外部から観察することができる。また、内
部信号を外部に取り出すために用いるハードウェアは数
本の端子と数個のセレクタでよく、マイクロコンピュー
タのコストに対する影響は小さい。さらに、製品となる
チップ自体に適用できるので、内部信号を外部に取り出
すために多くの端子を設けたエバチップを開発する手間
とコストをかける必要がなくなり、時間とコストを大幅
に削減することができる。As described above, in the above-described embodiment, the signal inside the microcomputer can be observed from the outside with a small number of terminals without borrowing the original external terminals during the development of the microcomputer system. Further, the hardware used to take out the internal signal to the outside may be several terminals and several selectors, and the influence on the cost of the microcomputer is small. Furthermore, since it can be applied to the product chip itself, there is no need to spend time and effort to develop an evaluation chip that has many terminals in order to take out internal signals to the outside, and time and cost can be significantly reduced. .

【００４２】一方、マイクロコンピュータの内部信号を
観測する場合には、複数個のマイクロコンピュータを使
用することによりそれらの信号を全て同時に観測するこ
とができる。また、同時に観測する必要のない信号（特
に制御信号）については複数のマイクロコンピュータを
用いずに１個のマイクロコンピュータで選択信号を変え
ることにより出力する内部信号を変え、実行を繰り返し
てもよい。On the other hand, when observing the internal signals of the microcomputer, it is possible to observe all the signals at the same time by using a plurality of microcomputers. For signals (particularly control signals) that do not need to be observed at the same time, the internal signal to be output may be changed by changing the selection signal with one microcomputer without using a plurality of microcomputers, and execution may be repeated.

【００４３】したがって、製品となるマイクロコンピュ
ータを用いてシステム開発段階のエミュレータによるリ
アルタイムトレース、実行ブレークを容易かつ安価に行
なうことができる。Therefore, it is possible to easily and inexpensively perform real-time trace and execution break by the emulator in the system development stage by using the product microcomputer.

【００４４】なお、内部信号はアドレスや制御信号の他
にデータであってもよい。また、内部信号出力回路（Ｉ
ＳＯ）の機能は、情報処理装置内のバスと外部とを接続
制御するバスコントローラに含めるようにしてもよく、
この場合には、内部信号を外部と接続されているバスを
介して外部に出力してもよい。例えば、内部で閉じてい
る１６ビットの内部データバスと、外部に接続されてい
る１６ビットの外部データバスを備えている場合には、
内部データバスの１６ビットの内部信号をバスコントロ
ーラの制御の下に外部データバスを介して外部に出力す
るようにしてもよい。The internal signal may be data in addition to the address and control signal. In addition, the internal signal output circuit (I
The function of (SO) may be included in a bus controller for connecting and controlling a bus in the information processing device and the outside,
In this case, the internal signal may be output to the outside via a bus connected to the outside. For example, in the case of having a 16-bit internal data bus closed internally and a 16-bit external data bus connected to the outside,
The 16-bit internal signal of the internal data bus may be output to the outside via the external data bus under the control of the bus controller.

【００４５】[0045]

【発明の効果】以上説明したように、請求項１，２又は
３記載の発明によれば、比較的に簡単かつ小型な構成の
追加により、情報処理装置の内部信号をすべてかつリア
ルタイムで外部から観測することが可能となる。これに
より、従来から評価用に使用されてきた特別のチップを
用いることなく、実際に使用されるチップの構成に極め
て近い状態で、十分な評価、開発を実施することができ
る。As described above, according to the first, second and third aspects of the present invention, the internal signals of the information processing apparatus are all externally and in real time added by the addition of the relatively simple and small structure. It becomes possible to observe. As a result, sufficient evaluation and development can be performed in a state extremely close to the configuration of the actually used chip without using a special chip that has been used for evaluation.

【００４６】請求項４記載の発明は、内部信号をプログ
ラムカウンタの内容としたことにより、専用チップを使
用することなく、プログラムの実行状態を評価すること
ができる。また、内部信号をキャッシュメモリとプロセ
ッサ間の入出力信号としたことにより、専用チップを使
用することなく、キャッシュメモリのアクセス状態を外
部から評価することが可能となる。According to the fourth aspect of the present invention, since the internal signal is the content of the program counter, the execution state of the program can be evaluated without using a dedicated chip. Further, since the internal signal is an input / output signal between the cache memory and the processor, it becomes possible to evaluate the access state of the cache memory from the outside without using a dedicated chip.

【図面の簡単な説明】[Brief description of drawings]

【図１】請求項１記載の発明による一実施例のマイクロ
コンピュータのブロック図である。FIG. 1 is a block diagram of a microcomputer according to an embodiment of the present invention.

【図２】図１に示す内部信号出力回路の一実施例を示す
図である。FIG. 2 is a diagram showing an embodiment of the internal signal output circuit shown in FIG.

【図３】請求項２又は３記載の発明による実施例の評価
システムを示す図である。FIG. 3 is a diagram showing an evaluation system of an embodiment according to the invention as defined in claim 2 or 3.

【図４】請求項４記載の発明による実施例のマイクロコ
ンピュータのブロック図である。FIG. 4 is a block diagram of a microcomputer according to an embodiment of the invention as set forth in claim 4;

【図５】請求項４記載の発明による実施例のマイクロコ
ンピュータのブロック図である。FIG. 5 is a block diagram of a microcomputer according to an embodiment of the invention as set forth in claim 4;

【図６】エミュレータを用いたマイクロコンピュータシ
ステムの開発環境を示す図である。FIG. 6 is a diagram showing a development environment of a microcomputer system using an emulator.

【図７】従来のマイクロコンピュータの内部ブロック図
である。FIG. 7 is an internal block diagram of a conventional microcomputer.

【符号の説明】[Explanation of symbols]

１，１１，１８ 情報処理装置 ２，１２，２０ 内部信号出力回路 ３，４，５ セレクタ １３ キャッシュメモリ １４ アドレスバス １５ データバス １６ コントロールバス １７ キャッシュバス １９ プログラムカウンタ １１２ ＭＰＵ １１３ ＤＭＡＣ １１４ ＲＡＭ １１５ ＲＯＭ １１６，１１７ Ｉ／Ｏコントローラ １１８ ビット演算器 1, 11, 18 Information processing device 2, 12, 20 Internal signal output circuit 3, 4, 5 Selector 13 Cache memory 14 Address bus 15 Data bus 16 Control bus 17 Cache bus 19 Program counter 112 MPU 113 DMAC 114 RAM 115 ROM 116 , 117 I / O controller 118-bit arithmetic unit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 制御中枢となるプロセッサと、 プロセッサにより制御管理される機能モジュールと、 プロセッサと機能モジュール又は機能モジュール間での
み入出力されて観測の対象となる複数の内部信号を受け
て、複数の内部信号の中から選択信号にしたがって一部
の信号を選択して外部に出力する選択手段とを有するこ
とを特徴とする情報処理装置。1. A processor which is a control center, a functional module which is controlled and managed by the processor, and a plurality of internal signals which are input / output only between the processor and the functional module or which are the objects of observation, and receive a plurality of signals. An information processing device for selecting a part of the internal signals according to the selection signal and outputting the selected signals to the outside. 【請求項２】 請求項１記載の情報処理装置を複数具備
し、 それぞれの装置の選択手段は、複数の内部信号の中から
それぞれ異なる一部の信号を選択して出力し、 出力された複数の内部信号を観測する観測装置を有する
ことを特徴とする情報処理装置の評価システム。2. A plurality of information processing devices according to claim 1, wherein the selection means of each device selects a part of different signals from a plurality of internal signals, outputs the selected signals, and outputs the plurality of output signals. An evaluation system for an information processing device, comprising: an observation device for observing the internal signal of. 【請求項３】 プロセッサを備えた同一の情報処理装置
を複数用意し、 それぞれの情報処理装置が装置の内部でのみ伝達されて
観測の対象となる複数の内部信号の中からそれぞれ異な
る一部の内部信号を選択するように、選択信号に基づい
てそれぞれの装置が複数の内部信号の中から一部の内部
信号を選択し、 複数の情報処理装置によってすべての内部信号を外部に
出力し、 外部に出力された複数の内部信号を観測することを特徴
とする情報処理装置の評価方法。3. A plurality of the same information processing devices equipped with a processor are prepared, and each of the information processing devices is transmitted only within the device and a part of different internal signals to be observed is selected. Based on the selection signal, each device selects some internal signals from multiple internal signals, and multiple information processing devices output all internal signals to the outside. A method for evaluating an information processing apparatus, which comprises observing a plurality of internal signals output to a computer. 【請求項４】 前記内部信号は、プログラムカウンタの
内容又はキャッシュメモリとプロセッサ間の信号である
ことを特徴とする請求項１記載の情報処理装置、請求項
２記載の情報処理装置の評価システム又は請求項３記載
の情報処理装置の評価方法。4. The information processing apparatus according to claim 1, wherein the internal signal is a signal between a content of a program counter or a cache memory and a processor, or an evaluation system of the information processing apparatus according to claim 2. An information processing apparatus evaluation method according to claim 3.