JPH06214538A

JPH06214538A - 統合されたビデオおよびグラフィックを表示するための、システムおよび方法

Info

Publication number: JPH06214538A
Application number: JP5106913A
Authority: JP
Inventors: A Thompson Lawrence; ローレンス・エイ・トンプソン; A Baden Eric; エリック・エイ・バーデン
Original assignee: Apple Computer Inc
Current assignee: Apple Inc
Priority date: 1992-05-08
Filing date: 1993-05-07
Publication date: 1994-08-05
Also published as: GB9309465D0; GB2267202A; GB2267202B

Abstract

(57)【要約】【目的】２つの別個のバッファ、ビデオのための１つ
およびグラフィックのための１つを含む統合されたビデ
オおよびグラフィックディスプレイを提供するためのコ
ンピュータシステムを提供する。【構成】ビデオバッファにストアされたビデオデータ
およびグラフィックバッファにストアされたグラフィッ
クデータは異なったピクセルの深さを有してもよい。デ
ータはビデオバッファからビデオ処理経路へ、およびグ
ラフィックデータをグラフィック処理経路へ転送され
る。各処理経路に沿ったピクセル転送の速度が等しいよ
うに、データは異なった速度で各バッファから転送され
てもよい。各処理経路からのピクセルは結合され、統合
されたビデオおよびグラフィック表示のピクセルを形成
してもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本発明は、単一モニタにおいて統合ビデ
オおよびグラフィックを同時に表示することができるコ
ンピュータに関する。

【０００２】モニタにおける統合ビデオ／グラフィック
表示は、フルスクリーングラフィックウィンドウの形に
あってもよく、その中にビデオが表示される挿入ウィン
ドウを有する。

【０００３】統合ビデオおよびグラフィックコンピュー
タのための現行のアーキテクチャは、表示する前に統合
ビデオ画像を一時的にストアするための単一バッファメ
モリを用いる。この単一バッファメモリは、グラフィッ
ク専用コンピュータにおけるグラフィックバッファを構
成するメモリである。

【０００４】統合ビデオグラフィック画像をストアする
ために単一のバッファが用いられる場合、表示する前に
ソフトウェアがビデオウィンドウをグラフィックバッフ
ァに描かなければならないので、ソフトウェアの複雑性
は増す。ビデオウィンドウを、グラフィックウィンドウ
内において移動可能およびサイズ変更可能にするために
は、ソフトウェアはさらに複雑になる。

【０００５】単一バッファアーキテクチャのさらなる不
利点は、ビデオおよびグラフィック信号が共通の経路で
処理されることである。これは、ビデオおよびグラフィ
ックが同じ色解像度または深さを有する場合のみ可能で
ある。これは、たとえば、８ビット／ピクセル以下でグ
ラフィックを表示しながらフルカラービデオを１６ビッ
ト／ピクセルの解像度で示す可能性を排除する。

【０００６】単一バッファ／共通経路アーキテクチャの
さらなる不利点は、同じカラーパレットまたはカラール
ックアップテーブルがビデオおよびグラフィックの両方
に用いられることである。ビデオおよびグラフィック信
号が異なる装置によって作られるので、１つのカラーパ
レットがビデオおよびグラフィックの両方に対して忠実
なカラー演出を与えるのは全く偶然である。カラーパレ
ットへの調整は、もちろん、ビデオおよびグラフィック
両方を同様に影響する。

【０００７】明らかに、このようなコンピュータの完全
なる可能性が実現される前に、統合ビデオおよびグラフ
ィックコンピュータの代替的アーキテクチャが必要であ
る。

【０００８】

【発明の概要】本発明は、統合ビデオおよびグラフィッ
クを表示するためのアーキテクチャを含むコンピュータ
に対するシステムに向けられている。

【０００９】システムは、ビデオデータを処理するため
のビデオ処理経路、およびグラフィックデータを処理す
るためのグラフィック処理経路を含む。ビデオ処理経路
は、処理される前のビデオデータを一時的にストアする
ための第１バッファと、ビデオデータを処理するための
手段とを含む。グラフィック処理経路は、処理される前
のグラフィックデータを一時的にストアするための第２
のバッファと、グラフィックデータを処理するための手
段とを含む。

【００１０】システムはさらに、処理されたビデオおよ
びグラフィックデータを組合わせて、統合ビデオおよび
グラフィック表示を形成するための手段を含む。

【００１１】ビデオデータ処理手段およびグラフィック
データ処理手段の各々は、カラールックアップテーブル
を含む。

【００１２】ビデオデータ処理手段はさらに、ビデオデ
ータをビデオピクセルにフォーマット化するための手段
と、グラフィックデータをグラフィックピクセルにフォ
ーマット化するための手段とを含む。

【００１３】システムはさらに、第１のデータ速度でデ
ータを第１バッファからビデオ処理手段に転送するため
の手段と、第２のデータ速度でデータを第２バッファか
らグラフィック処理手段に転送するための手段とを含
む。第１および第２のデータ速度は、フォーマット化手
段がビデオピクセルおよびグラフィックピクセルを等し
い速度で形成するように選択されてもよい。

【００１４】ビデオおよびグラフィックピクセルを等し
い速度で形成するためにビデオおよびグラフィックデー
タ転送速度を選択することは、１つのモニタで、ビデオ
およびグラフィックが異なるカラー解像度を有する場合
でも、モニタのウィンドウにおいて生のフルモーション
フルカラービデオとともにグラフィックディスプレイを
表示することを可能にする。

【００１５】各々がカラールックアップテーブルを含
む、ビデオおよびグラフィックのための別個の処理経路
は、ビデオおよびグラフィックピクセルの独立したカラ
ー処理を可能にする。

【００１６】ビデオが表示されていない場合、第１およ
び第２のバッファは、グラフィックのみをモニタに表示
するめたに、単一グラフィックバッファとして構成され
てもよい。グラフィック処理経路は、ビデオが表示され
ていない場合に、インターリーブモニタで畳み込み動作
をサポートするための回路を含む。

【００１７】

【実施例】同様のコンポーネントが同様の識別番号で示
されている図面を参照して、図１は本発明に係るビデオ
グラフィックシステム２０の機能的エレメントを示す。
システムは、ビデオウィンドウおよびグラフィックウィ
ンドウが、コンピュータＣＲＴモニタ上に同時に表示さ
れることを可能にする。

【００１８】ビデオウィンドウの下のグラフィックが不
明瞭になるように、ビデオウィンドウはグラフィックウ
ィンドウ上にオーバーレイされて現われることができ
る。代替的に、ビデオウィンドウ内のビデオとビデオウ
ィンドウ下のグラフィックとの両方が見えるように、ウ
ィンドウは予め定められた透明レベルを有するように作
られてもよい。

【００１９】好ましい実施例において、システム２０は
マイクロプロセッサ２７、たとえば６８０４０マイクロ
プロセッサを含む中央処理装置（ＣＰＵ）２５を有する
パーソナルコンピュータ（点線２３で示す）である。

【００２０】再び図１を参照して、システム２０は２つ
の部分を含む。第１の部分２０Ａは、異なるスキャンフ
ォーマットおよびカラースペースのビデオ信号を標準フ
ォーマットおよびカラースペースに処理するための機能
エレメントを含む。これらのエレメントの特定のいくつ
かは、先行技術の統合ビデオおよびグラフィックシステ
ムにあるかもしれない。

【００２１】第２の部分２０Ｂは、先行技術の統合ビデ
オ／グラフィックシステムにはないデュアルパス処理お
よび統合システムの機能エレメントを含む。部分２０Ａ
の記載が含まれているのは、本発明がどのように標準ハ
ードウェアとインターフェースできるかを示すためであ
る。

【００２２】システム２０の部分２０Ａは、３つのビデ
オ入力ポートを含む。ポート２２はＮＴＳＣ（ナショナ
ルテレビジョンスタンダードコミッティ）またはＰＡＬ
ＳＥＣＡＭ（欧州ＴＶスタンダード）基準でアナログ
ビデオ信号を受け、ポート２４はビデオをＹ，Ｃ（輝
度、クロマ）フォーマットで受け、ポート２６はディジ
タル化されたビデオデータをＹＵＶフォーマットで受
け、ポート２９はマイクロプロセッサデータバス４７へ
のアクセスを与える。ＮＴＳＣ／ＰＡＬ信号は、Ａ−Ｄ
コンバータ２８、好ましくはＴＤＡ８７０８コンバータ
によってデジタル化され、Ｙ信号およびＣ信号は、Ａ−
Ｄコンバータ３０、好ましくはＴＤＡ８７０９コンバー
タによってデジタル化される。Ｄ−Ａコンバータ２８お
よび３０の出力は、ＳＡＡ７１９１デジタルマルチスタ
ンダードデコーダによってデコードされる。ビデオ信号
は、カラースペースコンバータおよびリサイザー（ＶＤ
Ｃ）３４に連絡する。ＶＤＣ３４はビデオをＲＧＢフォ
ーマットで出力し、入力ビデオピクチャを、予め定めら
れたビデオウィンドウサイズと一致する走査ラインの数
および長さに縮小する。

【００２３】システム２０の部分２０Ｂは、グラフィッ
クおよびビデオのデュアルパス処理を容易にするために
配置されるＶＲＡＭシステム４０を含む。ＶＲＡＭシス
テム４０は、それぞれ第１のバッファ４０Ａおよび第２
のバッファ４０Ｂを含み、各バッファは３２ビット幅の
入力を有する。各バッファは、５１２キロバイト（ｋ
Ｂ）または１メガバイト（１ＭＢ）のどちらかの容量を
有する。

【００２４】統合ビデオおよびグラフィックを処理する
ため、ビデオおよびグラフィックデータが処理される前
に、バッファ４０Ａはビデオデータを一時的にストアす
るために用いられ、バッファ４０Ｂはグラフィックデー
タを一時的にストアするために用いられる。ビデオ統合
機能が可能化されていないなら、二方向トランスレシー
バ４６によって、グラフィック専用の単一メモリとして
バッファ４０Ａおよび４０Ｂがともに用いられることを
可能にする。各バッファ４０Ａおよび４０Ｂのデータ
は、モニタ３６上にディスプレイをまたはディスプレイ
ウィンドウを形成するために、一般にピクセルと呼ばれ
るピクチャエレメントのマトリックスを表わす。

【００２５】システム２０に対する種々のエレメントに
対する以下の記載では、「ピクセル」の言葉は、ピクセ
ルデータ処理の異なる段階で異なる形にあるピクセルデ
ータに用いられる。以下の記載で用いられるように、
「ピクセル」の用語は、モニタ３６上のピクチャエレメ
ント（ピクセル）を形成するための十分なデータ量を指
す。このデータは赤、緑、および青成分を含むことは明
らかであり、これらの成分はカラールックアップテーブ
ルのためのアドレス、カラー値を表わすバイナリデー
タ、またはモニタ３６を駆動するためのアナログ信号で
ある。当業者にとって、データの形は記載から明らかと
なる。

【００２６】カラーパレットおよびデジタルビデオスト
リームミクサ（ＶＳＭ）５０は、透明度の異なるレベル
でのオーバーレイを含むビデオおよびグラフィック統合
機能を与える。ＶＳＭ５０は、ビデオおよびグラフィッ
クのための独立した色制御を可能にする。ＶＳＭ５０の
出力５２は、ＮＴＳＣ／ＰＡＬエンコーダおよびスイッ
チ５４を介して、アナログＲＧＢ信号をモニタ３６に与
える。さらに、エンコーダ５４の出力５６および５８
は、統合ビデオおよびグラフィックを、レコーダまたは
ほかの端末に与える。

【００２７】コントローラ６０は、システム２０に対す
る制御コマンドを与える。このコマンドは、バッファ４
０Ａまたは４０Ｂをロードおよびアンロードするための
コマンド、ＶＳＭ５０における統合パラメータを制御す
るためのコマンド、システム２０をグラフィックデータ
を発生するマイクロプロセッサとインターフェースする
ためのコマンド、およびモニタ３６のための同期信号を
含む。バッファ４０Ｂまたは４０Ａに入力するためのグ
ラフィックデータは、３２ビット幅バス４７に沿ってマ
イクロプロセッサから与えられる。

【００２８】システム２０の全体図および機能的エレメ
ントの相互作用を示したが、システム２０の有用な機能
を与えるのに重要であるエレメントのより詳細な説明が
以下に与えられる。

【００２９】上記で述べたように、システム２０はバッ
ファ４０Ａおよび４０Ｂを含み、各バッファは別個にア
クセスすることができる。図２を参照して、１つの配列
が示され、バッファ４０Ａおよび４０Ｂは、合計１０２
４ｋＢの容量のために構成されている。メモリは、４個
を有するバンク２つに配列される合計八つの１２８ｋＢ
８ビットＶＲＡＭブロック４２（１２８ｋｘ８ブロッ
ク）を含む。各ブロック４２は、データをアンロードす
るためのシリアルポート（ＳＡＭ）４３と接続される。
ビデオが可能化されると、ビデオデータが３２ビット幅
バス４１を通って入力され、さらに、シリアルポート４
３から出力されて３２ビット幅バス４４を通ってＶＳＭ
５０に与えられる。グラフィックデータは３２ビット幅
バス４７を通って入力され、シリアルポート４３から出
力され、３２ビット幅バス４５を通ってＶＳＭ５０に送
られる。

【００３０】合計容量２０４８ｋＢを有するＶＲＡＭの
別の配置が、図３に示される。ここでは、合計メモリ
は、各々がＳＡＭ４３に接続される、八つの１２８ｋｘ
８ＶＲＡＭブロック４２のバンク２個によって与えられ
る。この配置では、ブロック４２は組をなして並列に接
続され、各組の入力コネクションはバス４１に接続され
る。各組の出力コネクションは、ＳＡＭ４３を介してバ
ス４４に接続される。

【００３１】図１において、バッファ４０Ａおよび４０
Ｂは、すべてのＶＲＡＭブロック４２（図２または３）
が単一ブロック４２Ａ（ビデオＶＲＡＭ）および４２Ｂ
（グラフィックＶＲＡＭ）として集合的にグループ化さ
れて示される。同様に、すべてのＳＡＭ４３（図２また
は３）は、単一のビデオＳＡＭ４３Ａまたは単一のグラ
フィックＳＡＭ４３Ｂとしてグループ化されている。

【００３２】ＶＳＭ５０は、介在する回路ハードウェア
なしで、２つの３２ビット幅バスによって異なる構成の
バッファ４０Ａおよび４０Ｂと直接インターフェースす
ることができる。ＶＲＡＭ４０が構成されかつロードさ
れる態様は、コントローラ６０によって制御される。コ
ントローラ６０は、事実上、ＶＲＡＭ４０の異なる構成
および容量がＶＳＭ５０にとって類似するようにする。

【００３３】コントローラ６０は、ビデオロードクロッ
ク入力ＶＬＤおよびグラフィックロードクロック入力Ｇ
ＬＤを与え、これはＶＲＡＭ４０からＶＳＭ５０へのビ
デオおよびグラフィックデータのロードレートを制御す
る。バス４４および４５のピクセル転送速度が等しくな
るように、グラフィックおよびビデオのカラー解像度
（ピクセル当りのビットまたはピクセル深さ）と独立し
て、ＶＬＤおよびＧＬＤクロック周波数はコントローラ
６０によって調整される。言換えると、グラフィックお
よびビデオが異なるカラー解像度を有する場合、ビデオ
およびグラフィックのデータ転送速度は、バス４４およ
び４５を通るビデオおよびグラフィックピクセル転送速
度が等しいように、コントローラ６０によって選択され
る。ビデオおよびグラフィックピクセル周波数が等しく
されると、モニタ３６上に予め定められたディスプレイ
効果をもたらすように、ＶＳＭ５０によって統合および
操作されることができる。

【００３４】上記で説明したデュアルバッファアーキテ
クチャは、カラー解像度独立信号処理機能を与える重要
な部分であることがわかる。

【００３５】デュアルバッファ４０Ａおよび４０Ｂによ
ってもたらされる別の顕著な利点は、ビデオおよびグラ
フィックウィンドウの独立した制御である。たとえば、
先行技術のシステムでは、ビデオウィンドウはグラフィ
ックＶＲＡＭに書込まれて、統合スクリーンディスプレ
イまたはウィンドウを形成する。ビデオウィンドウの大
きさまたは位置が変更されたなら、グラフィックＶＲＡ
Ｍは書直さなければならない。これは遅い処理であり、
複雑なソフトウェアを要する。

【００３６】本発明のシステムでは、グラフィックＶＲ
ＡＭに影響することなく、ビデオウィンドウのサイズま
たは位置を変えることができる。本発明では、ビデオウ
ィンドウは各ラインがモニタ３６に書込まれる直前に、
ＶＳＭ５０によってグラフィックで１行ごとに統合され
る。ウィンドウの四隅のスクリーン座標は、ウィンドウ
の大きさおよび位置を指定し、ビデオおよびグラフィッ
クの統合のために用いられる。これらの座標から、（コ
ントローラ６０によって）信号が発生され、これらの信
号はビデオ統合がどのスクリーン（走査）ラインで始ま
り、ビデオ統合がどの走査ラインで終るかをＶＳＭ５０
に知らせる。走査ラインのどのピクセルでビデオ統合を
開始するか、かつ走査ラインのどのピクセルで終るかを
ＶＳＭ５０に知らせる信号も発生される。

【００３７】図４を参照して、ＶＳＭ５０の機能エレメ
ントがさらに詳細に説明される。ＶＳＭ５０の重要なエ
レメントは、ピクセルフォーマット化ピクセライザ１０
０である。ピクセライザ１００は、バス４４および４５
からビデオおよびグラフィックデータを受取り、グラフ
ィックまたはビデオピクセルを表わすカラールックアッ
プテーブルアドレスにデータをフォーマット化する。

【００３８】クロック入力ＶＬＤおよびＧＬＤならびに
バス４４および４５からのＶＳＭ５０へのグラフィック
およびビデオ入力は、直接ピクセライザ１００に入力さ
れる。ピクセライザ１００へのほかの入力は、ライン１
０２から入力されるコントローラ６０からのブランキン
グ信号、制御レジスタ１０４からの６個の制御ビット
（Ｄ５：Ｄ０）、およびモニタ３６上のピクセル（ドッ
ト）の書込速度を決定するモニタクロック７１のクロッ
ク周波数であるＤｏｔｃｌｋを含む。モニタクロック７
１は発振器７３および発振器７５によって駆動される周
波数シンセサイザチップである。発振器７３は好ましく
は約１４．３１８メガヘルツ（ＭＨｚ）の周波数を有
し、発振器７５は約１７．７３４ＭＨｚの周波数を有す
る。クロックチップ７１はより広い範囲のモニタタイプ
のための正しいＤｏｔｃｌｋ周波数を与えるためにプロ
グラムされてもよい。

【００３９】Ｄｏｔｃｌｋは、コントローラ６０に渡さ
れる出力信号Ｖｉｄｃｌｋを発生するために用いられ
る。システム２０の動作モードに依存して、Ｖｉｄｃｌ
ｋは周波数Ｄｏｔｃｌｋ／１またはＤｏｔｃｌｋ／２の
周波数を有するが、これはより詳細に以下で説明され
る。

【００４０】システム２０は２個の別個のピクセル処理
経路を含み、１つはビデオ用、１つはグラフィック用で
ある。ピクセライザ１００のビデオピクセル経路出力
は、１６ビットデジタル化ビデオピクセルの赤、緑、お
よび青成分をそれぞれ表わす３個の５ビットデータ出力
１０６、１０７および１０８を含み、かつグレースケー
ルビデオ透明データの３ビット（最下位ビットまたはＬ
ＳＢ）の出力１２０を含む。

【００４１】ビデオピクセルデータは、マルチプレクサ
（ｍｕｘｅｓ）１１０およびデータラッチ１１２を通っ
て、ビデオカラーパレットを形成するビデオカラールッ
クアップテーブル（ＣＬＵＴ）１１４、１１６および１
１８にわたされる。ＣＬＵＴ１１４、１１６および１１
８は、単にビデオカラールックアップテーブルとして集
合的に呼んでもよい。システム２０におけるカラービデ
オは常に１６ビットレベルであるので、かつＣＬＵＴ１
１４、１１６、１１８はビデオカラー値をストアするた
めにのみ用いられるので、各々は３２の５ビット値（３
２×５）のみをストアする必要がある。したがって、別
個のビデオカラーパレットを設けることは、システム２
０のＲＡＭコストを著しく増加させるものではない。

【００４２】ビデオピクセル（ビデオデータ）処理経路
の説明を続けると、カラールックアップテーブル１１
４、１１６および１１８から選択されたＲＧＢカラー値
はそれぞれデータラッチ１３０を通って透明度計算論理
回路１２４、１２６、および１２８に転送される。グレ
ースケールビデオが表示される場合、ＣＬＵＴ１１４、
１１６および１１８はグレースケール値を与えるようプ
ログラムされる。

【００４３】透明度計算論理回路１２４、１２６、およ
び１２８は、モニタ３６上の統合ディスプレイを形成す
るスクリーンピクセルのＲＧＢ成分を形成するために、
統合されるビデオおよびグラフィックピクセルのＲＧＢ
成分の回路である。透明度計算論理回路は透明レベルを
設定するための回路も含む。さらに、各回路はグラフィ
ックおよびビデオピクセル成分を組合わせるためのマル
チプレクサを含む。透明度計算論理回路１２４、１２６
および１２８は、以下においてより詳細に説明される。

【００４４】グラフィック経路に戻って、ピクセライザ
１００から４つのグラフィック経路出力があり、すべて
は８ビット幅である。出力１４０、１４２、および１４
４は真のカラーグラフィックピクセルのＲＧＢ成分を表
わす値である。真のカラーは、１６ビット／ピクセルま
たは３２ビット／ピクセルである。出力１４６は疑似カ
ラー出力である。

【００４５】グラフィック経路において３個のマルチプ
レクサ１５０、１５２、および１５４がある。真のカラ
ーピクセライザ出力１４０、１４２、および１４４はマ
ルチプレクサ１５０、１５２、および１５４にそれぞれ
直列に接続される。擬似カラーピクセライザ出力１４６
は、マルチプレクサ１５０、１５２、および１５４に対
して並列に接続される。マルチプレクサ１５０、１５
２、および１５４はアドレスレジスタカウンタ１２０か
らの入力を有し、その目的は以下でより詳細に説明され
る。マルチプレクサ１５０、１５２、および１５４から
の出力は、データラッチ１５６を介してＣＬＵＴ１６
０、１６２、および１６４に向けられる。ＣＬＵＴ１６
０、１６２および１６４は、まとめて単にグラフィック
カラールックアップテーブルと呼ぶことができる。各Ｃ
ＬＵＴ１６０、１６２、および１６４は２５６の９ビッ
ト値（２５６×９）をストアすることができる。ある値
の９ビットのうちの８ビットが特定カラーを指定し、お
よび１ビットが透明度を指定する。

【００４６】擬似カラーモードにおいて、グラフィック
カラー解像度は２、４、または８ビット／ピクセルであ
る、すなわち４、１６、または２５６の異なるカラーが
表示されることができる。各擬似カラーのＲＧＢ成分
は、各ＣＬＵＴ１６０、１６２、および１６４の同じア
ドレス位置にストアされる。したがって、カラーを指定
するのにアドレスナンバーは１つだけ必要である。この
アドレスナンバーは、ピクセライザ１００の出力１４６
である。前に述べたように、ピクセライザ１００の出力
１４６は３つのグラフィックマルチプレクサすべてに接
続され、したがって３個のＣＬＵＴ１６０、１６２およ
び１６４のすべてに接続される。

【００４７】真のカラーモードにおいて、赤ＣＬＵＴ１
６０にストアされるいずれか１つの値、緑ＣＬＵＴ１６
２にストアされるいずれか１つの値、および青ＣＬＵＴ
１６４にストアされるいずれか１つの値が組合わせられ
て１つのカラーを生出すように、異なるアドレスナンバ
ーをＣＬＵＴ１６０、１６２、および１６４に与えられ
てもよい。

【００４８】各ＣＬＵＴは、９ビットのカラーピクセル
データを３個のデータラッチ１６８の１つに出力する。
各ラッチ１６８は、ピクセルの赤、緑、または青成分を
表わす８ビットのピクセルデータを、畳み込み計算回路
１７２、１７４、および１７６の１つにわたす。各ラッ
チ１６８は、ビデオオーバーレイのための透明度値を表
わす１ビットのデータを、１つのマルチプレクサ１７８
にわたす。次に、３ビットの透明度データは、各３つの
透明度計算論理回路１２４、１２６および１２８にわた
される。各畳み込み論理カルキュレータ１７２、１７
４、および１７８からの８ビットのピクセルデータは、
透明度計算論理回路１２４、１２６、および１２８にそ
れぞれ直接わたされる。

【００４９】畳み込み論理カルキュレータ１７２、１７
４、および１７８の目的は、テレビジョンモニタ上のデ
ィスプレイのためのピクセルデータを用意することであ
る。典型的に、テレビジョンモニタはインターレースデ
ィスプレイシステムを有する。インターレースディスプ
レイシステムにおいて、２つのディスプレイが順次与え
られる、すなわち順次スクリーン走査で与えられる。１
つの走査は奇数走査ラインのみを含み、次は偶数走査ラ
インのみを含む。両方の走査ラインの組が組合わせられ
て、情報の単一スクリーンを形成する。

【００５０】畳み込み論理カルキュレータ１７２、１７
４、および１７６は、奇数走査ラインのピクセルの強度
が隣接する偶数走査ラインの隣接するピクセルの強度と
マッチするように、隣接する奇数および偶数走査ライン
の強度ピクセルを調整する。これは、隣接ピクセル強度
が調整されない場合は明らかであるちらつき（sparklin
g ）影響を減じる。システム２０に適用される畳み込み
のさらなる説明は以下のとおりである。

【００５１】透明度計算論理回路１２４、１２６および
１２８において、ビデオおよびグラフィックピクセル
（データ）は予め定められたモードで統合され、デジタ
ルアナログコンバータ（ＤＡＣ）１８０、１８２、およ
び１８４にそれぞれわたされる。ＤＡＣ１８０、１８
２、および１８４からのアナログ信号は、増幅器１８
６、１８８、および１９０によってそれぞれ増幅され、
システム２０のコネクション５２に沿って出力される
（図１参照）。

【００５２】上記の説明は、統合ビデオおよびグラフィ
ックシステム２０の重要なエレメントのレイアウトおよ
び機能を一般的に示し、かつコンポーネントがどのよう
に相互接続されるかを一般的に示すためにある。以下に
おいて、重要なエレメントがどのように構成され、どの
ように動作し、どのように相互作用するかのより詳細な
説明をする。しかし、詳細な説明を始める前に、ＶＳＭ
５０の物理的構成を説明する。

【００５３】図４に示されるＶＳＭ５０のすべてのエレ
メントは、１００ピンＰＱＦＰ（四方にピンを有する長
方形のプラスチックカッドフラットパック）上にパッケ
ージされる１つのチップ上に配置される。ピンへの接続
は、以下の詳細な説明に用いられる言葉で指定される。
用語の簡単な説明も与える。

【００５４】ドットクロックおよび／Ｄｏｔｃｌｋ：こ
れらは、ＶＳＭ５０を介してビデオおよびグラフィック
データをクロックするために用いられるエミッタ結合論
理（ＥＣＬ）差動クロック入力である。Ｄｏｔｃｌｋは
畳み込みが可能化される場合を除いて、デジタルＲＧＢ
データをＤＡＣ１８０、１８２、および１８４（図１参
照）にクロックするために用いられる。畳み込みが可能
化された場合、デジタルＲＧＢデータはドットクロック
／４でＤＡＣ１８０、１８２、および１８４にクロック
される。

【００５５】Ｖｉｄｃｌｋ：上記で述べたように、Ｖｉ
ｄｃｌｋは、モニタ３６のディスプレイモードに依存し
て、周波数がＤｏｔｃｌｋ／１またはＤｏｔｃｌｋ／２
に等しいクロック出力である。Ｖｉｄｃｌｋはステート
マシンクロックとしてコントローラ６０（図１参照）に
よって用いられ、ＶＬＤおよびＧＬＤ信号ならびにモニ
タ３６上のビデオウィンドウ位置のための信号のような
ディスプレイ同期化制御信号を発生する。

【００５６】／Ｂｌａｎｋ：／Ｂｌａｎｋ入力は２つの
役割を果たす。ビデオデータバス４４およびグラフィッ
クデータバス４５上の入力データを、ロードクロックＶ
ＬＤおよびＧＬＤに同期させるために用いられる。さら
に、ＲＧＢ出力５２をブランクレベルに強制的に変え
る。／Ｂｌａｎｋ信号は、ビデオデータ入力ＶＤＡＴＡ
に対して同期化されなければならない。したがって、Ｒ
ＧＢ出力をブランクレベルに駆動するために／Ｂｌａｎ
ｋが用いられる前に、ＶＳＭ５０は／Ｂｌａｎｋを、ビ
デオデータがピクセライザ１００のＶＤＡＴＡ入力から
ＤＡＣ１８０、１８２、および１８４にわたるのに要す
る時間（パイプライン遅延）に等しい量で、遅延しなけ
ればならない。／Ｂｌａｎｋ信号は、モニタ３０のディ
スプレイ走査ラインの活性部分を規定する。／Ｂｌａｎ
ｋがローになると、表示されていないデータがパイプラ
インにあったとしても、ＶＳＭ５０はそのＲＧＢ出力を
ブランクにしなければならない。

【００５７】ＶＤＡＴＡ３１：０（デジタル化ビデオ
データバス）：ビデオデータバスは、ＶＤＡＴＡ３
１：０入力を介して、ピクセライザ１００の論理をシフ
ト／選択するために入力される。入力データは、ＶＬＤ
（ビデオロードクロック）の立上がり縁でラッチされ
る。これらの入力は内部プルアップレジスタを有する。

【００５８】ＧＤＡＴＡ３１：０（デジタル化グラフ
ィックデータバス）：グラフィックデータバスは、ＧＤ
ＡＴＡ３１：０入力を介して、ピクセライザ１００の
論理をシフト／選択するために入力される。入力データ
は、ＧＬＤ（グラフィックロードクロック）の立上がり
縁でラッチされる。これらの入力は内部プルアップレジ
スタを有する。

【００５９】ＶＬＤ（クロック）：ＶＬＤは２つの役目
を果たす入力である。／Ｂｌａｎｋがハイ（活性ビデ
オ）なら、ＶＬＤの立上がり縁は、ＶＤＡＴＡ入力バス
から３２ビットをラッチする。ＶＬＤ入力は、入力に有
効データがある場合にのみトグルする。／Ｂｌａｎｋが
ハイで、ＶＬＤ入力がトグルしなければ、ピクセライザ
は、バイナリ１をビデオ処理経路にシフトする。これに
よって、グラフィックデータにどのような透明度データ
が伝送されていようと、グラフィックのみが表示される
ことを強制する。

【００６０】／Ｂｌａｎｋがローなら、ＶＬＤ入力は制
御レジスタ１０４から制御コード（論理１）１を運び、
これは水平ブランキングの検出後のＶｉｄｃｌｋの最初
の立上がり縁でとらえられる。制御レジスタ１０４の制
御コードは、後でより詳細に説明される。

【００６１】ＧＬＤクロック：ＧＬＤは２つの役割を果
たす入力である。／Ｂｌａｎｋがハイ（活性ビデオを示
す）なら、ＧＬＤの立上がり縁は、ＧＤＡＴＡバスから
３２ビットをラッチする。

【００６２】／Ｂｌａｎｋがローなら、ＧＬＤ入力は、
制御レジスタ１０４から制御コード０を運ぶ。このコー
ドは、水平ブランキングの検出後のＶｉｄｃｌｋの最初
の立上がり縁でとらえられる。

【００６３】／ＣＳ（チップ選択）：ＶＳＭ５０のオン
チップレジスタ１９８、１２０、１９４、１０４、およ
び１９６は、チップセレクトをアサートすることによっ
てアクセスされる。

【００６４】Ｒ／Ｗ（リード／ライト）：リード／ライ
ト入力はオンチップレジスタをアクセスする場合に用い
られる。ハイのとき、内部レジスタを読出し、ローのと
き、それらは書込まれる。

【００６５】ＲＳ１：ＲＳ０レジスタセレクト：／Ｃ
Ｓがアサートされた場合に、どのオンチップレジスタが
アクセスされるかを選択するために、これらの２つのレ
ジスタセレクト入力が用いられる。

【００６６】Ｄ７：Ｄ０（データバス、インプットおよ
びアウトプット）：オンチップレジスタアクセスのデー
タは、Ｄ７：Ｄ０信号によって運ばれる。

【００６７】Ｒ赤アウトプット（アナログ出力）：赤Ｄ
ＡＣ１８０からのアナログ出力。この出力は、ＲＳ−３
４３コンパーチブルレベルを二終端７５Ωケーブルに駆
動するのが好ましく可能である。

【００６８】Ｂ青アウトプット（アナログ出力）：青Ｄ
ＡＣ１８２からのアナログ出力。この出力は、ＲＳ−３
４３コンパーチブルレベルを二終端７５Ωケーブルに駆
動するのが好ましく可能である。

【００６９】Ｇ緑アウトプット（アナログ出力）：緑Ｄ
ＡＣからのアナログ出力。この出力は、Ｒ５５４３コン
パーチブルレベルを二終端７５Ωケーブルに駆動するの
が好ましく可能である。

【００７０】ＶＲＥＦ基準電圧（アナログ入力）：外部
基準が、このピンによって基準増幅器に入力される。

【００７１】ＩＲＥＦ基準電流（アナログ出力）：この
ピンから接続されて接地される精度レジスタ（示されて
いない）は、ＤＡＣ１８０、１８２、および１８４の出
力電流を予め定められたレベルにセットする。

【００７２】上記で述べたように、システム２０は統合
ビデオおよびグラフィックコンピュータのシステムであ
ってもよい。コンピュータは統合および色制御機能を与
え、コンピュータ２３のユーザは、グラフィックカラー
解像度を選択、グラフィックのための望ましいカラー温
度を選択、統合ビデオを可能化または不能化する、透明
を選択する、および透明度のレベルを選択することを可
能にする。選択を表わすデジタル信号は、直接または間
接的に、上記の述べられたピン接続を介して、ＣＰＵ２
５からＶＳＭ５０の内部レジスタに連絡される。

【００７３】図４を再び参照して、アドレスレジスタカ
ウンタ１２０、カラーおよび透明度データレジスタ１９
４、コントロールレジスタ１０４ならびにシグネチャ分
析およびテストレジスタ１９６はピンＤ０：Ｄ７を介し
てアクセスさせる。データは、８ビット幅マイクロプロ
セッサバス４７（図１参照）を介して、マイクロプロセ
ッサから直接、これらのピンに入力されるおよびピンか
ら読出される。ＶＳＭ５０において、これらの信号は、
二方向８ビット幅バス１９２を通って運ばれる。

【００７４】図４を再度参照して、タイミングおよびコ
ーディングレジスタ１９８はピン／ＣＳ、Ｒ／Ｗ、およ
びＲＳ０：ＲＳ１によってアクセスされる。データはコ
ントローラ６０からこれらのピンに送られる（図１参
照）。これらのピンの信号は、どのデータがバス１９２
を通るか、およびレジスタ１２０、１９４、１０４およ
び１９６のどれからデータが書込まれるかまたは読出さ
れるのかを選択する。表１は、バイナリ状態の異なる組
合わせにおけるこれらの信号の機能を示す。

【００７５】表１（および以下のほかの表）において、
ビット状態「Ｘ」は、論理回路の決定に影響することな
く、ビットが論理１または論理０であることを示す。こ
れらのビットは一般に「構わない」ビットと呼ばれる。

【００７６】

【表１】

【００７７】次に、カラーデータのビデオＣＬＵＴ１１
４、１１６、および１１８、ならびにグラフィックＣＬ
ＵＴ１６０、１６２、および１６４へのリードおよびラ
イトを説明する。カラーデータは、プログラマによって
これらのＣＬＵＴからライトまたはリードされてもよ
い。グラフィックＣＬＵＴ１６０、１６２、および１６
４の内容は、カラーグラフィックを合成するためのコン
ピュータにおいて用いられるソフトウェアによって変更
されてもよい。このようなソフトウェアは、商業的に入
手可能であり、１つ以上のカスタム化されたカラーパレ
ットが提供される。グラフィックＣＬＵＴ１６０、１６
２、および１６４の内容は、ディスプレイのカラー温度
を変更するためのデータおよびモニタ３６のＲＧＢスク
リーン蛍光体のガンマ曲線を線形化するためのデータを
含んでもよい。

【００７８】特定のグラフィックディスプレイモードで
は、透明度データはＣＬＵＴ１６０、１６２、および１
６４に含まれてもよい。このデータは、ＣＬＵＴ１６
０、１６２、および１６４の各レジスタの９番目のビッ
トに含まれ、各レジスタのほかの８ビットは、ＲＧＢカ
ラー値のためにリザーブされる。以下のステップは、デ
ータ転送をビデオまたはグラフィックＣＬＵＴへライト
またはそこからのリードを説明する。透明度制御は、後
でより詳細に説明される。

【００７９】ＣＬＵＴ１６０、１６２および１６４に書
込む際、制御レジスタ１０４はＲＳ１、ＲＳ０＝１０お
よびＲ／Ｗ＝０で選択され、／ＣＳの最初の立上がり縁
でＤ７：Ｄ０ピンのデータが制御レジスタへクロックさ
れる。グラフィックＣＬＵＴを選択するためには、ビッ
トＤ６は０でなければならない。アドレスレジスタ１２
０は、ＲＳ１、ＲＳ０＝００およびＲ／Ｗ＝０で選択さ
れ、／ＣＳの立上がり縁でのＤ７：Ｄ０ピンのアドレス
がアドレスレジスタ１２０へクロックされる。

【００８０】／ＣＳの第２の立上がり縁において、Ｒ
（赤）データがＤ７：Ｄ０から一時レジスタ（示されて
いない）に書き込まれる。／ＣＳの３つ目の立上がり縁
において、Ｇ（緑）データをＤ７：Ｄ０から一時レジス
タ（示されていない）に書込む。／ＣＳの４番目の立上
がり縁において、Ｂ（青）データをＤ７：Ｄ０から一時
レジスタに書込む。／ＣＳの５番目の立上がり縁におい
て、透明度データがＤ７、Ｄ６、およびＤ５からそれぞ
れＣＬＵＴ１６０、１６２、および１６４に書込まれ
る。一時レジスタにストアされるＲＧＢデータは、ＣＬ
ＵＴ１６０、１６２、および１６４にそれぞれ書込まれ
る。次に、アドレスレジスタ１２０が増分される。

【００８１】透明度データは３ビットを含み、Ｄ７：Ｄ
５データバスビットでＶＳＭ５０におよびＶＳＭ５０か
ら転送される。

【００８２】ＣＬＵＴ１６０、１６２、および１６４か
ら読出す場合、制御レジスタ１０４はＲＳ１、ＲＳ０＝
１０およびＲ／Ｗ＝０によって選択され、／ＣＳの立上
がり縁において、Ｄ７：Ｄ０ピンのデータが制御レジス
タ１０４にクロックされ、ビットＤ６はＣＬＵＴ１６
０、１６２、および１６４を選択するために０でなけれ
ばならない。アドレスレジスタはＲＳ１、ＲＳ０＝０
０、およびＲ／Ｗ＝０によって選択され、／ＣＳの最初
の立上がり縁において、Ｄ７：Ｄ０ピンのアドレスをア
ドレスレジスタ１２０にクロックする。／ＣＳの第２の
立上がり縁において、ＲＧＢおよび透明度データが一時
レジスタ（示されていない）に読出され、赤データが、
約５０ナノ秒（５０ｎＳ）のアクセス時間内において、
Ｄ７：Ｄ０バス１９２に現われる。／ＣＳの３番目の立
下がり縁において、１つの一時レジスタからのＧデータ
をＤ７：Ｄ０バス１９２に駆動する。／ＣＳの４番目の
立下がり縁は、別の一時レジスタからのＢデータをＤ
７：Ｄ０バス１９２に駆動する。／ＣＳの５番目の立下
がり縁において、透明度データはＤ７：Ｄ０に駆動さ
れ、アドレスレジスタが増分される。

【００８３】ＣＬＵＴ１１４、１１６、および１１８に
書込む場合、制御レジスタ１０４はＲＳ１、ＲＳ０＝１
０およびＲ／Ｗ＝０によって選択され、／ＣＳの立上が
り縁はＤ７：Ｄ０ピンのデータを制御レジスタ１０４に
クロックする。ＣＬＵＴ１１４、１１６、および１１８
を選択するためには、ビット１３６は１でなければなら
ない。アドレスレジスタ１２０は、ＲＳ１、ＲＳ０＝０
０およびＲ／Ｗ＝０によって選択され、／ＣＳの立上が
り縁はＤ７：Ｄ０ピンのアドレスをアドレスレジスタ１
２０にクロックする。／ＣＳの３番目の立上がり縁は、
Ｄ７：Ｄ３からのＲ（赤）データを一時レジスタ（示さ
れていない）に書込む。／ＣＳの４番目の立上がり縁に
おいて、Ｄ７：Ｄ３からのＧ（緑）データが一時レジス
タ（示されてない）に書込まれる。／ＣＳの５番目の立
上がり縁において、Ｄ７：Ｄ３からのＢ（青）データが
青ＣＬＵＴ１１８に書込まれ、一時レジスタにストアさ
れる赤および緑データはそれぞれ赤ＣＬＵＴ１１４およ
び緑ＣＬＵＴ１１６に書込まれる。

【００８４】ＣＬＵＴ１１４、１１６および１１８を読
出す場合、制御レジスタ１０４はＲＳ１、ＲＳ０＝１０
およびＲ／Ｗ＝０によって選択され、／ＣＳの立上がり
縁において、Ｄ７：Ｄ０ピンのデータは制御レジスタ１
０４にクロックされる。ビデオＣＬＵＴを選択するため
には、ビットＤ６は１でなければならない。

【００８５】アドレスレジスタ１２０はＲＳ１、ＲＳ０
＝００、およびＲ／Ｗ＝０によって選択され、／ＣＳの
最初の立上がり縁において、Ｄ７：Ｄ０ピンのアドレス
はアドレスレジスタ１２０にクロックされる。／ＣＳの
２番目の立下がり縁において、ＲＧＢおよび透明度デー
タは一時レジスタに読出され、赤データは、約５０ｎＳ
のアクセス時間内において、Ｄ７：Ｄ３バスに現われ
る。／ＣＳの３番目の立下がり縁において、緑データが
バス１９２のＤ７：Ｄ３に駆動される。／ＣＳの４番目
の立下がり縁において、青データがバス１９２のＤ７：
Ｄ３に駆動される。ビデオＣＬＵＴを読出すことは、Ｄ
２：Ｄ０において０を戻す。

【００８６】図４の参照を続けて、制御レジスタ１０４
は８ビットのデータを含む。これらのビットは、ユーザ
の選択に応答して、ピンＤ７：Ｄ０を介して、ＣＰＵに
よって制御レジスタ１０４に与えられる。３つのビット
Ｄ２：Ｄ０はグラフィックピクセル深さ（グラフィック
解像度）を制御し、３つのビットＤ３：Ｄ５は、ピクセ
ライザ１００の入力モードを構成し、１つのビットＤ６
はＣＬＵＴ１６０、１６２、および１６４またはＣＬＵ
Ｔ１１４、１１６、および１１８のどちらかを選択し、
１つのビットＤ７はオーバーレイ可能化を選択する。好
ましいビット状態のレイアウトは、表２、表３に示され
る。

【００８７】

【表２】

【００８８】

【表３】

【００８９】上記で述べたように、ピクセライザ１００
からのＶｉｄｃｌｋ出力の周波数はＤｏｔｃｌｋ／２ま
たはＤｏｔｃｌｋ／１に等しい。図５は、Ｖｉｄｃｌｋ
周波数を決定する制御レジスタ１０４の制御ビットＤ
５：Ｄ０の状態を示す。図５はさらに、ＶＬＤおよびＧ
ＬＤの入力の周波数が、どのように制御レジスタ１０４
ビットに相関するかを示す。

【００９０】ＶＳＭを制御するために用いられる信号お
よびこれらの信号の起源を説明したので、ピクセライザ
１００の機能が、図４および図７を参照してより詳細に
説明される。

【００９１】ピクセライザ１００（図４参照）は、制御
レジスタ１０４からの上記信号によって制御される予め
定められたモードにおいて、バッファ４０Ａおよび４０
Ｂからの入力データをフォーマット化するために用いら
れる。上記で述べたように、ビデオおよびグラフィック
データ、およびグラフィックデータのみが、２つの３２
ビット幅ＶＲＡＭバス４４および４５でピクセライザ１
００に入る。ビデオおよびグラフィック両方が選択され
ると、ビデオはバス４４上にあり、グラフィックはバス
４５上にある。グラフィックのみが選択された場合、グ
ラフィックはバス４４および４５上にある。上記で述べ
たように、バス４４および４５に入るデータをどのよう
に扱うかを決定するために、ピクセライザ１００は制御
レジスタ１０４からデータビットＤ５：Ｄ０を受取る。
これらの制御レジスタビットがピクセライザ１００によ
って解釈される態様は、以下に詳細に説明される。

【００９２】ビデオおよびグラフィックオーバーレイモ
ードにおける透明度の制御は、ピクセライザ１００の主
要機能である。ピクセライザ１００は入来信号に含まれ
る透明度データを受取りまたは方向付ける。したがっ
て、ピクセライザ１００のさらなる説明を始める前に、
オーバーレイ透明の制御にかかわる信号およびこのよう
な信号のソースが、次に説明される。

【００９３】ビデオ／グラフィックオーバーレイ表示を
制御するための透明度制御データは、コンピュータのユ
ーザによって指定される動作パラメータに依存して、幾
通りもの方法でＶＳＭ５０に連絡される。

【００９４】透明度データは、グラフィックとして上位
３ビットのデータ、およびビデオとして１ビットの形で
連絡される。これらは、以下の記載のため、アルファビ
ットと呼ばれる。アルファビットのソースは２つあり、
グラフィックピクセルおよびビデオピクセルがある。制
御レジスタ１０４のピクセル深さビットが疑似カラー
（Ｄ２＝０）にセットされるのなら、グラフィックアル
ファビットのソースはＣＬＵＴ１６０、１６２、および
１６４であり、１ビットが３つのＣＬＵＴの各々から読
出される。グラフィックピクセル深さビットが真のカラ
ー（Ｄ２＝１）にセットされたのなら、アルファビット
はＶＳＭ５０へのピクセルデータ入力にある。１６ビッ
ト／ピクセルに対して、アルファビットは１つしかな
く、ほかの１５ビットはＲＧＢカラーデータを運ぶ。も
しアルファビットが０なら、アルファ値は０００にセッ
トされ、もしアルファビットが１なら、アルファ値は１
１１にセットされる。ＶＳＭ５０は、同時に３２ビット
／ピクセルをビデオでサポートしない。

【００９５】ビデオデータは２つのフォーマット、１６
ビットの真のカラーまたは８ビットのグレースケールの
うちの１つのフォーマットでＶＳＭ５０に入力される。
１６ビットの真のカラーの場合、１つのアルファビット
がある。８ビットのグレースケールの場合、アルファビ
ットはない。この場合、ビデオアルファは０であると仮
定する。

【００９６】表４は種々の透明レベルおよびビデオ／グ
ラフィック統合モードをもたらすのに必要なオーバーレ
イ制御ビット状態およびアルファビット状態を示す。

【００９７】

【表４】

【００９８】＊１アルファビットのみを有する１６ビッ
トグラフィックピクセル：もしアルファビットが０な
ら、グラフィックアルファは０００であり、もしアルフ
ァビットが１なら、グラフィックアルファは１１１であ
る。

【００９９】グラフィックのビデオオーバーレイは、
「クロマキーイング」モードにおいてＶＳＭ５０によっ
て増分できる。クロマキーイングにおいて、ビデオ対象
物は予め定められた色の単純な背景に対して合成（film
ed）されてもよい。ビデオは、背景カラーが記録されな
いようプログラムされてもよい。ビデオは、ビデオ対象
物のみが見えるようにグラフィックにオーバーレイでき
る、すなわちビデオは長方形のウィンドウにおいて現わ
れず、対象物の形および内容のみが見える。クローマキ
ーイングの日常的な一例は、天気図のグラフィックに対
して合成されるテレビの気象学者がある。

【０１００】システム２０において、ＶＤＣ３４はキー
（背景カラー）を含むＹＵＶ座標の範囲をもってプログ
ラムされてもよい。ＶＤＣ３４への入来ビデオ信号がキ
ーカラー座標範囲内にあるなら、アルファビット１がＶ
ＲＡＭ４２Ａに伝送されるデータにおいて強調（impres
sed ）される。ビデオアルファビット１（表４参照）
は、ビデオを完全に透明にし、したがってビデオの背景
領域においてグラフィックのみが表示される。

【０１０１】上で議論されたとおり、統合されたビデオ
／グラフィックピクセルの値を決定するための透明度の
計算は、透明度計算論理回路１２４、１２６および１２
８によって行なわれる。これらの回路が計算を行なう態
様について次に述べる。

【０１０２】３個の透明度論理計算回路１２４、１２６
および１２８の各々の機能は、グラフィックピクセルを
予め定められた透明度のファクタで乗じ、ビデオピクセ
ルをそのファクタから１を減じたもので乗じ、ファクタ
されたビデオおよびグラフィックピクセルを加算して、
統合されたビデオ／グラフィックピクセルを生じさせる
ことである。ファクタリングは従来の乗算回路を用いて
なされてもよい。しかしながら、このような回路は比較
的簡単な乗算動作のためにさえ、複雑で高価である。し
たがって、ファクタリングが、小数点を移動させること
によって１０進数が１０，１００などにファクタされる
のとほぼ同じ様態で、２進のシフトを用いてファクタリ
ングを実現できるように、１組の透明度ファクタを選択
することが好ましいことがわかっている。

【０１０３】１の透明度論理回路のブロック図は図７に
示される。ここで透明度論理回路１２４が示されるが、
透明度論理回路１２６および１２８は本質的に同一であ
る。透明度論理回路１２４、１２６および１２８は、透
明度ファクタがビデオおよびグラフィックピクセルに加
えられ、ＶＳＭ５０内にビデオおよびグラフィック処理
径路が組合わされる、回路である。

【０１０４】透明度論理回路は、８ビット幅の入力９１
と、２の９ビット幅の出力９２Ａおよび９２Ｂとを有す
るビデオ二重シフト径路論理回路９０を含む。二重回路
シフト径路論理回路９０において、８ビットのデータは
１回または２回シフトされて２、４または８で除算され
る。シフトされたデータは出力９２Ａおよび９２Ｂのい
ずれかまたは両方に出力される。

【０１０５】透明度論理回路はまた８ビット幅の入力９
５と、２の９ビット幅の出力９６Ａおよび９６Ｂとを有
するグラフィック二重シフト径路論理回路９４を含む。
この二重回路シフト径路論理回路９４において、８ビッ
トのデータは１回または２回シフトされて２、４または
８で除算される。シフトされたデータは出力９６Ａおよ
び９６Ｂのいずれか一方または両方に出力される。ビデ
オおよびグラフィックピクセルのファクタリングは、９
ビットの加算器９３Ａおよび９３Ｂによって行なわれ
る。９ビットの加算器は１の最下位ビットの最大丸め誤
差に（２回シフトされたデータについて）正規の打切り
誤差（normal truncation error ）を加えたもの与え
る。打切り誤差は０．２５／０．７５または０．３７５
／０．６２５のスケール比で起こる。０／１または０．
５／０．５の比では誤差は生じない。

【０１０６】グラフィックおよびビデオピクセルがファ
クタされた後、これらは９ビット加算器９３Ａおび９３
Ｂからそれぞれ別の９ビット加算器９７に分配され、こ
こでそれらは組合わされて統合されたビデオ／グラフィ
ック表示のピクセルを形成する。

【０１０７】たとえば、２５％のビデオと７５％のグラ
フィックを有する統合されたビデオおよびグラフィック
ピクセルを提供するためには、グラフィックピクセルの
ためのデータは二重シフト径路論理ブロック９１で２回
シフトされて４で除算され、出力９２Ａから加算器９３
Ａに伝送される。出力９２Ｂは加算器９３Ａの論理０を
転送する。グラフィックピクセルデータは二重シフト径
路論理ブロック９４で１回シフトされて２で除算され、
その結果は出力９６Ａを介して加算器９３Ｂに伝送され
る。それからグラフィックデータは２度目にシフトされ
て４で除算され、その結果は出力９６Ｂを介して加算器
９３Ｂに転送される。１度および２度シフトされた結果
は加算器９３Ｂで加算されて、０．７５（１／２＋１／
４）ファクタされたグラフィックピクセルデータを与え
る。０．２５でファクタされたビデオピクセルデータと
０．７５でファクタされたグラフィックピクセルデータ
は、加算器９７で加算されて統合されたピクセルデータ
を与え、これがＤＡＣ１８０に与えられる（図１を参照
せよ）。次にカラールックアップテーブルのアドレスが
どのように取扱われるかに重点をおいて、ピクセライザ
ー１００が議論される。ＣＬＵＴ内のレジスタのアドレ
ス、すなわちここにカラー値がストアされているＲＡＭ
アドレス、をＣＬＵＴに与えることにより、カラー値が
求められる。ＣＬＵＴアドレスがピクセライザー１００
によってどのように配向されるかを述べることにより、
議論を始める。

【０１０８】図８を参照して、ピクセライザー１００は
ＶＤＡＴＡおよびＧＤＡＴＡ入力バス４４および４５か
らデータを捕捉し、データをフォーマット化し、ＣＬＵ
Ｔ１１４，１１６および１１８のグラフィックＣＬＵＴ
１６０，１６２および１６４のアドレスを駆動する。ピ
クセライザー構成ビット（制御レジスタ１０４からのＤ
５：Ｄ０）はピクセライザー１００がＶＤＡＴＡおよび
ＧＤＡＴＡバス４４および４５から入るデータを以下に
述べられる例に従っていかに取扱うかを決定する。

【０１０９】制御レジスタビットＤ４が０ならば、ビデ
オ入力は不能化され、バス４４および４５は６４ビット
グラフィックのために構成される。上で述べたとおり、
ビデオ入力が不能化されると、論理１がビデオパイプラ
イン（処理径路）にシフトされる。これはビデオアルフ
ァビットを１に強制し、常にグラフィックが表示される
ようにする。

【０１１０】制御レジスタＤ４が１ならば、ビデオ入力
は可能化される。ビデオルックアップテーブルのための
アドレスは８ビットグレースケール（制御レジスタＤ３
＝０）または１６ビットの真のカラー（制御レジスタＤ
３＝１）のいずれかとしてフォーマット化されており、
ＶＬＤ入力の立上り縁でＢＤＡＴＡバス４４上のＶＳＭ
５０にエンターする。もしＶＬＤ入力がトグルしないな
らば、グラフィックのみが表示される。

【０１１１】もしＶＳＭ５０に入来するデジタル化され
たビデオデータが８ビットグレースケールとしてフォー
マット化されていれば、ＣＬＵＴ１１４、１１６および
１１８の各々は同じ５ビットのアドレスを受取る。８ビ
ットグレースケールコードの上位５ビットがルックアッ
プアドレスとして用いられ、下位３ビットがルックアッ
プテーブルをバイパスする。３の最下位ビットは、逆の
ビデオ（黒上の白）グレースケールフォーマットでは、
（１６進法の０）＄００が白であり、（１６進法の２５
５）＄ＦＦが黒であるので、反転される。

【０１１２】もしＶＳＭ５０に入来するデジタル化され
たビデオデータが１６ビットのカラーでフォーマット化
されていれば、ビデオルックアップテーブルへのアドレ
スは上で議論されたとおり、１−５−５−５（アルファ
−Ｒ−Ｇ−Ｂ）フォーマットとなるであろう。

【０１１３】グラフィックカラールックアップアドレス
の説明を続けると、ＣＬＵＴ１６０、１６２および１６
４は真のカラーまたは疑似のカラーモードで動作でき
る。もし疑似カラー（制御レジスタビットＤ２＝０）モ
ードで動作するならば、これら３のＣＬＵＴのために同
じアドレスが用いられる。もし真のカラーモード（Ｄ２
＝１）で動作するならば、ＲＧＢＣＬＵＴ１６０、１６
２および１６４のためのアドレスはそれぞれ互いに異な
るだろう。

【０１１４】もし制御レジスタＤ４が１ならば、ビデオ
入力は可能化され、ピクセライザー１００はＧＤＡＴＡ
３１：０バス上でグラフィックのみを受取るように構成
される。この場合、ＶＬＤおよびＧＬＤクロックの周波
数は、デジタル化されたビデオおよびグラフィックのピ
クセル深さが異なっていれば、互いに異なるであろう。

【０１１５】上で述べたとおり、もし制御レジスタＤ４
が０ならば、ビデオ入力は不能化され、グラフィックデ
ータがＶＤＡＴＡ３１：０およびＧＤＡＴＡ３１：０バ
スの両方上でＶＳＭ５０にエンターする。この場合、Ｄ
ＬＤおよびＧＬＤクロックの周波数は等しく、グラフィ
ックデータはＶＤＡＴＡ３１：０およびＧＤＡＴＡ３
１：０バス間のロングワードの境界でインターリーブさ
れる（ロングワードとは３２ビットである）。偶数のロ
ングワードがＧＤＡＴＡ３１：０でＶＳＭ５０にエンタ
ーし、奇数のロングワードがＶＤＡＴＡ３１：０バスで
エンターする。

【０１１６】図９を参照して、もしグラフィックが８ビ
ット／ピクセルで動作していれば、ロードクロックＶＬ
ＤおよびＧＬＤの立上り縁は６４ビットまたは８ピクセ
ルを捕捉するであろう。最も左側の４個のピクセルＬＰ
ＮおよびＬＰ（Ｎ＋１）はＧＤＡＴＡ３１：０バスでエ
ンターし、右側の４個のピクセルＲＰＮおよびＲＰ（Ｎ
＋１）はＶＤＡＴＡ３１：０バスでエンターする。

【０１１７】ピクセライザー１００の説明に戻ると、デ
ータが一旦ＶＤＡＴＡまたはＧＤＡＴＡバス４４および
４５から捕捉されると、これはビデオまたはグラフィッ
クカラールックアップテーブルへの提示のためにフォー
マット化されなければならない。フォーマット化は３２
ビット幅の第１ランクのラッチによって達成されるが、
これは以下で畳込み法と関連して詳細に議論される。簡
単にいえば、ピクセライザー１００の３２ビット幅の第
１ランクのラッチに捕捉されたデータはラッチが空にな
るまで、１、２、４、８、１６ビットのグループでシー
ケンシャルにラッチから抽出されるだろう。抽出シーケ
ンスは上で述べたコードによって制御される。

【０１１８】上で議論されたように、２の基本的なカラ
ーモード、すなわち疑似カラー（１、２、４、または８
ビット／ピクセル）と真のカラー（１６または３２ビッ
ト／ピクセル）モードとがある。１ビット／ピクセルの
疑似カラーピクセルのフォーマット化が図１０で表の形
で例示されている。ここで３２ビットＤ３１：Ｄ０を含
むデータＤＮ１のバンドがピクセライザー１００に捕捉
される。このデータから、３１の８ビットＣＬＵＴアド
レス（Ａ７：Ａ０）が形成される。ビットはＤ３１から
始まってデータからシーケンシャルに抽出され、ＣＬＵ
Ｔアドレスの最上位ビット位置Ａ７に位置付けられる。
アドレスの残りの７ビットはロジック１で満たされる。
たとえば、ビットＤ３１がアドレスＯＢ１に現われ、ビ
ットＤ３０がアドレスＯＢ２に現われ、以下同様に、３
２のＣＬＵＴアドレスが形成される。次のラインのデー
タＤ（Ｎ＋１）１がピクセライザー１００によって捕捉
され、上で述べたシーケンスが繰返される。

【０１１９】図１１を参照して、２ビット／ピクセル疑
似カラーのフォーマット化が例示される。ここで、ビッ
トＤ３１：Ｄ０を含むデータＢＤＮ１のバンドがピクセ
ライザー１００によって捕捉され、ビットは１度に２つ
ずつ抽出されてＣＬＵＴアドレスに位置付けられる。た
とえば、ビットＤ３１およびＤ３０がＣＬＵＴアドレス
ＴＶ１のＡ７とＡ６とにそれぞれ位置付けられ、ビット
Ｄ２９とＤ２８とがＣＬＵＴアドレスＴＶ２のＡ７とＡ
６とにそれぞれ位置付けられ、以下同様に、１６個のＣ
ＬＵＴアドレスが形成され、その各々はバンドＶＤＮ１
からの２ビットと、６個の論理１とを含む。

【０１２０】図１２を参照すると、４ビット／ピクセル
疑似カラーデータのピクセルのフォーマット化が例示さ
れる。ここでビットは捕捉されたデータバンドＶＤ１か
ら１度に４個ずつ抽出されて、合計８個のＣＬＵＴアド
レスを形成し、その各々はＶＤＮ１からの４ビットと４
個の論理１を含む。図１３において、８ビット／ピクセ
ル疑似カラーデータのフォーマット化が示される。ここ
では各々のＣＬＵＴアドレスはＶＤＮからの８ビットの
データを含み、たとえばアドレスＥＢ１はビットＤ３
１：Ｄ３４を含み、アドレスＥＢ２はビットＤ２３：Ｄ
１６を含み、以下同様である。

【０１２１】真のカラーピクセルのピクセルフォーマッ
ト化の議論を続けると、１６ビット／ピクセルのフォー
マット化が図１４に示される。データＤ３１：Ｄ０（図
示せず）のバンドから、ビットＤ３１：Ｄ１６が第１の
（左の）ピクセルのためのデータを形成するのに用いら
れ、ビットＤ１５：Ｄ０が第２の（右に近接した）ピク
セルを形成するために、以下のように用いられる。

【０１２２】入来するデータバンドから、まず左のピク
セルのためのアルファデータを含むビットＤ３１が抽出
され、ビットＤ３０：Ｄ２６、Ｄ２５：２１、およびＤ
２０：Ｄ１６が抽出されてそれぞれＲＧＢＣＬＵＴア
ドレスＡ７：Ａ０を形成する。各々のＣＬＵＴアドレス
において、ビットＡ７：Ａ５は論理０であり、ビットＡ
４：Ａ０はＤ３０：Ｄ０からの５ビットであり、たとえ
ば左側のピクセルの赤ＣＬＵＴアドレスはＤ３０：Ｄ２
６を含む。

【０１２３】左側のピクセルが形成された後、右のピク
セルのためのアルファデータを含むビットＤ１５が抽出
される。ビットＤ１４：Ｄ１０、Ｄ９：Ｄ５およびＤ
４：Ｄ０がそれから右側のピクセルのためのＲＧＢＣ
ＬＵＴアドレスをそれぞれ形成するために用いられる。

【０１２４】図１５を参照して、３２ビットの真のカラ
ーピクセルのためのピクセルフォーマット化が示され
る。ピクセルデータを含むデータＤ３１：Ｄ０（図示せ
ず）のバンドにおいて、ビットＤ３１：Ｄ２９がアルフ
ァデータに保持し、赤のＣＬＵＴアドレスがビットＤ２
３：Ｄ１６から形成され、緑のＣＬＵＴアドレスがビッ
トＤ１５：Ｄ８から形成され、青のＣＬＵＴアドレスが
ビットＤ７：Ｄ０から形成される。

【０１２５】もし制御レジスタビットＤ４：Ｄ３＝１０
ならば、ＶＤＡＴＡバスでＶＳＭ５０にエンターするビ
デオデータは８ビット逆ビデオ（黒上の白）グレースケ
ールフォーマットであり、ここでは＄００が白で＄ＦＦ
が黒であるように、ビットが反転されている。このグレ
ースケールビデオフォーマットにおいて、ピクセルデー
タの３個のＬＳＢがアルファデータを含む。３個のビッ
トは抽出され、インバータ１１３（図８を参照せよ）に
よって反転され、それから図４に示されるビデオＣＬＵ
Ｔをバイパスして、透明度論理回路１２４、１２６およ
び１２８に与えられる。データの残り５ビットは単一の
ＣＬＵＴアドレスを形成し、これは３個のビデオＣＬＵ
Ｔ１１４、１１６および１１８のすべてに与えられる。

【０１２６】図６（Ｂ）はモノクロのビデオ５ビットカ
ラーデータが、ラッチ１３０から透明度論理ブロックへ
どのように接続されるかを例示する。ビット７、６、
５、４および３は透明度ブロック１２４の対応する入力
に接続され、一方ピクセライザ１００からの透明度ＬＳ
Ｂは入力１、２および３で透明度ブロック１２４に接続
される。

【０１２７】図６（Ａ）を参照して、カラービデオカラ
ー成分の接続が示される。ここで、ラッチ１３０からの
ビット７、６および５は透明度ブロック１２４の入力
７、６および５と、入力０、１および２との両方に接続
される。これは５ビットのカラー成分を８ビットのカラ
ー成分範囲に均等に広げるためになされる。

【０１２８】次に、ピクセライザ１００がグラフィック
畳込みのためにいかに構成されるかが説明される。上で
簡単に述べたように、畳込みとはＶＳＭ５０の畳込み論
理回路１７２、１７４および１７６の各々によって行な
われるフィルタ動作である（図４を参照せよ）。畳込み
の目的は、インターレースされた表示の近接したライン
上のコントラストの高い画像から結果として生じるライ
ン間のフリッカーを最小化させることである。

【０１２９】畳込み動作は両方のバッファ４０Ａおよび
４０Ｂを必要とする（図２および３を参照せよ）。ＶＳ
Ｍ５０は２のバッファをＧＤＡＴＡおよびＶＤＡＴＡバ
ス４４および４５を介して接続する。バッファ４０Ａお
よび４０Ｂの両方が必要なので、畳込みは、３２ビット
バス４４および４５が単一の６４ビットバスとして構成
され、グラフィックデータがバスの両方を介して転送さ
れるときにのみ実現される。このため、ビデオを表示す
るときには畳込みは実現されないであろう。

【０１３０】畳込みが可能化されると、ＲＧＢピクセル
成分の各々について畳込み計算論理回路１７２、１７４
および１７６によって計算が行なわれる。計算は以下の
数式（１）で示されるとおりである：

【０１３１】

【数１】

【０１３２】ここでＰｒ，ｇ，ｂはＲＧＢプライマリー
の値であり、Ｎｒ，ｇ，ｂは表示されているライン上の
ピクセルのＲＧＢ値である。［Ｎｒ，ｇ，ｂ−１］はラ
インＮのすぐ上のラインである。これは表示されている
ピクセルのすぐ上のピクセルのＲＧＢ値である。

【０１３３】［Ｎｒ，ｇ，ｂ＋１］はラインＮのすぐ下
のラインである。これは表示されているピクセルのすぐ
下のピクセルのＲＧＢ値である。

【０１３４】等式（１）の分子の整数２は丸めの結果を
与える。畳込みには、垂直にも水平にもともに近接した
ピクセルが同時にＶＳＭ５０に提示されることが必要で
ある。ロードシーケンスによって計算され得る水平のピ
クセルの数はピクセルの深さによって４から３２までの
範囲である。ロードシーケンスによって捕捉される垂直
のピクセルの数は常に３である。実際にはＶＳＭ５０に
４個が提示されるが、うち１つは無視される。

【０１３５】畳込みの実現には、３の垂直に近接したピ
クセルと４またはそれ以上の水平に近接したピクセルか
らのデータが、処理のためにビデオパイプラインに与え
られるようになるまでに、ＶＳＭ５０で捕捉されること
が必要である。

【０１３６】ＶＳＭ５０において、畳込みは疑似カラー
モードのみで動作するように制限されている。以下で述
べられる例では、グラフィックが８ビット／ピクセルで
発生すると仮定されているが、１、２、４または８ビッ
ト／ピクセルの疑似カラーモードで畳込みが用いられ得
る。もしグラフィックが８ビット／ピクセル以下で発生
される場合には、各ロードでピクセライザに捕捉される
データの量は変わらないが、各ロードについてより多く
の水平ピクセルが計算され得る。

【０１３７】畳込みが可能化されると、表５で示される
ように、走査ライン対がバッファ４０Ａおよび４０Ｂに
マップされる。ＶＲＭのローリングはコントローラ６０
によって制御される（図１を参照せよ）。

【０１３８】

【表５】各ライン対は図１６に示されるようにインターリーブさ
れたロングワードである。ＶＬＤとＧＬＤとの周波数は
等しい。

【０１３９】図１７を参照して、ピクセライザ１００の
データラッチの配列が示される。ラッチは以下のように
動作する。ＶＬＤおよびＧＬＤの最初の立上り縁で、ラ
イン０の最初の４ピクセルを含む第１のロングワードが
ＧＤＡＴＡ４５バスから第１ランクのラッチ７０へラッ
チされ、ライン２のための最初の４ピクセルを含む第２
のロングワードがＶＤＡＴＡバスから第１ランクのラッ
チ７２へラッチされる。ＶＬＤおよびＧＬＤの第の２立
上り縁で、ライン１のための最初の４個のピクセルを含
む第３のロングワードがＧＤＡＴＡバスからラッチ７０
にラッチされ、ライン３のための最初の４個のピクセル
を含む第４のロングワードがＶＤＡＴＡバスからラッチ
７２へラッチされる。

【０１４０】この点で、４個の近接したピクセルを計算
するのに十分なデータがピクセライザ１００にある。Ｖ
ＳＭ５０は今やライン０、１、２および３のピクセル
０、１、２および３のためのデータを有する。畳込みの
計算には垂直に近接したピクセルの３個のみが含まれる
ので（式（１）を参照せよ）、ピクセライザ１００は第
１ランクのラッチ７０および７２にラッチされた４個の
ロングワードのうち１つを捨て、残り３個を第２ランク
のラッチ７６（Ａ−Ｆ）へ、マルチプレクサ６９を介し
て、以下で詳細に述べられる手順に従ってラッチする。
マルチプレクサ６９と、ラッチ７０、７２および７６と
は制御論理ブロック６７からの信号によって制御され
る。２組のラッチが必要である。なぜなら、データが第
１ランクのラッチ７０および７２に捕捉されている間
に、ビデオパイプラインの供給のために第２ランクのラ
ッチ７６が必要だからである。この説明の便宜上、６個
の第２ランクのロングワードラッチ（Ａ−Ｆ）を含む配
置が説明される。しかしながら、当業者にとって、畳込
み動作に必要とされる機能を維持するのに他の第２ラン
クのラッチの配置が可能であることは明らかであろう。

【０１４１】ＧＤＡＴＡおよびＶＤＡＴＡバス４４およ
び４５上のデータの順序は、ビデオフィールドごとに変
化しまたフィールド内ではラインごとに変化する。ＶＳ
Ｍ５０は、図１７で制御コード１：０として示される２
ビットのコードにより、この順序に関する情報を得る。
これらの制御コードビットはブランキングの間にＶＬＤ
およびＧＬＤ信号にマルチプレクスされる。／Ｂｌａｎ
ｋ（ハイまたはロー）入力はデマルチプレクス制御信号
として用いられる。これは、制御コードが走査ラインご
とに１回だけ更新されるので可能である。もし／Ｂｌａ
ｎｋがハイならば、ＶＬＤおよびＧＬＤ入力はビデオデ
ータを第１ランクのラッチ７０および７２にラッチする
のに用いられる。もし／Ｂｌａｎｋがローならば、制御
コード１：０がＶＬＤおよびＧＬＤ入力上に、図１８で
示すようにエンコードされる。

【０１４２】制御コード１：０入力は第１ランクのラッ
チ７０および７２に捕捉された４個のロングワードのど
れがラインＮからのものであり、どれがＮ−１またはＮ
＋１からのものであり、どれが捨てられるべきかを決定
する。ピクセルＮ−１、ＮおよびＮ＋１と、制御コード
１：０との相関は図９、２０および２１の表に示されて
おり、これれはインターレースされた表示の偶数および
奇数フィールドの最初の数ラインを参照して畳込みがい
かに行なわれるかをまとめたものである。表において、
ＬＥＡ、ＬＥＢ…ＬＥＦは図１７に示されたラッチ可能
化信号を指す。

【０１４３】ＶＳＭ５０におけるビデオとグラフィック
の統合の議論に戻って、ＶＤＡＴＡのための３２ビット
入力とＧＤＡＴＡのための３２ビットのとのタイミング
関係が例示される（図１７の第１ランクのラッチ７０お
よび７２）。上で議論されたとおり、入力は２のモード
で動作する。すなわち独立したロードクロック信号ＶＬ
ＤおよびＧＬＤが同じまたは異なった周波数を有して、
二重の３２ビット入力としてか、または、ＧＬＤとＶＬ
Ｄとが同じ周波数を有し、単一の６４ビット入力として
動作するかである。入力の動作は以下の規則によって規
定されるであろう。

【０１４４】／Ｂｌａｎｋ、ＶＬＤおよびＧＬＤのタイ
ミングは、Ｖｉｄｃｌｋに関するものである。Ｖｉｄｃ
ｌｋの周波数はシステム２０の動作モードに依存してＤ
ｏｔｃｌｋ／１またはＤｏｔｃｌｋ／２に等しいので、
これは／Ｂｌａｎｋの解像度が１または２ピクセルであ
る事を意味する。

【０１４５】図２２を参照して、モニタ３６上の統合さ
れたビデオグラフィックディスプレイの例と、／Ｂｌａ
ｎｋ、ＧＬＤおよびＶＬＤ信号のタイミング図とが示さ
れる。この表示は黒（ブランク）の背景８１、グラフィ
ックウィンドウ８３およびグラフィックウィンドウ８３
に重ねられたビデオウィンドウ８５を含む。ＧＬＤから
のピクセルのストリーム８７がグラフィックウィンドウ
８３の走査ラインを規定し、ピクセルストリーム８９が
ビデオウィンドウ８５の走査ラインを規定する。

【０１４６】ここで注意すべきことは、図２２のウィン
ドウの配置は統合されたビデオグラフィックスシステム
が一般的にどのように用いられるかの一例として選ばれ
たということである。もちろん他のウィンドウ配置も可
能である。たとえば、ビデオウィンドウはスクリーンの
スペース全体を満たすようにＶＤＣ３４のサイズにされ
てもよく、またはグラフィックウィンドウに沿って表示
されてもよい。

【０１４７】／Ｂｌａｎｋがハイである時間が活性ライ
ン時間を規定する。もし／Ｂｌａｎｋがハイならば、有
効ピクセルがＶＳＭ５０から、ＶＳＭ５０の内部処理遅
延（パイプライン遅延）と等しい時間間隔だけ／Ｂｌａ
ｎｋから遅延して出力される。

【０１４８】ＶＬＤおよびＧＬＤ信号は、／Ｂｌａｎｋ
がハイである間にのみ、データをＶＳＭ５０にロードす
ることができる。さらに、ＧＬＤの最初の立上り縁と、
／Ｂｌａｎｋの立上り縁とは同じＶｉｄｃｌｋサイクル
内で起こらなければならない。上述の例と、以下で議論
される例とのすべてにおいて、ＧＬＤの最初の立上り縁
と／Ｂｌａｎｋの立上り縁とは同時に起こる。

【０１４９】／Ｂｌａｎｋ信号はＶＬＤまたはＧＬＤの
いずれかによってロードされたデータのすべてがＶＳＭ
５０を介して処理され表示される前に、ハイからローへ
遷移するだろう。この場合、／Ｂｌａｎｋがローになる
ときにＶＳＭ５０にあるデータは捨てられ、表示されな
い。したがって、／Ｂｌａｎｋの立下り縁が走査ライン
の終わりを規定し、ＶＳＭにロードされるデータの量が
規定するのではない。たとえば、図２３において、２３
個のグラフィックピクセルのためのデータが／Ｂｌａｎ
ｋがハイである時間にＶＳＭ５０にロードされるが、／
ＢｌａｎｋがＶｉｄｃｌｋの１０サイクルの間だけハイ
であるために、１０個のピクセルが表示されるのみであ
る。

【０１５０】／Ｂｌａｎｋの立下り縁が走査ラインの端
部を規定する一方で、走査ラインはグラフィックおよび
ビデオピクセルの両方を含むかもしれない。したがっ
て、ビデオウィンドウの境界を規定するために付加的な
規則が必要となる。

【０１５１】ビデオウィンドウの左の端部は、ＶＬＤの
第１の立上り縁、すなわちＶＬＤがＶＳＭ５０へのグラ
フィックデータを許容するためにトグルした後の最初の
立上り縁によって規定される。ビデオウィンドウの右の
端部はＶＬＤの最後の立上り縁または／Ｂｌａｎｋの立
下り縁のうち最初に起こったほうによって規定される。

【０１５２】なぜＶＳＭ５０がグラフィックに依存した
信号によってビデオウィンドウを検出する必要があるか
という理由は、ビデオウィンドウ内ではアルファビット
がビデオとグラフィックを混ぜるために用いられるであ
ろうということであり、ビデオウィンドウの外ではグラ
フィック情報はアルファ値に関係なく表示される。

【０１５３】図２３、２４および２５を参照して、ビデ
オとグラフィックとが同時にロードされたときに起こる
タイミング関係の３つの例が示されている。

【０１５４】図２３において、制御レジスタビットＤ
５：Ｄ０は１６ビットビデオ、１６ビットグラフィック
ス、畳込み不能化に設定されており、グラフィックアル
ファは論理１１１であり、ビデオアルファは論理０であ
る。これらの値は、もしビデオがそこにあれば、それを
表示させる。ビデオウィンドウは走査ラインの左側の端
部にある。

【０１５５】図２４において、制御レジスタビットＤ
５：Ｄ０は１６ビットビデオ、１６ビットグラフィック
ス、畳込み不能化に設定され、グラフィックアルファは
論理１１１であり、ビデオアルファは論理０である。こ
れらの値は、もしビデオがそこにあればそれを表示させ
る。ビデオウィンドウは１Ｖｉｄｃｌｋサイクルによ
り、左側の端部からずらされている。

【０１５６】図２５において、制御レジスタビットＤ
５：Ｄ０は１６ビットビデオ、１６ビットグラフィック
ス、畳込み不能化に設定されており、グラフィックアル
ファは論理１１１であり、ビデオアルファは論理０であ
る。これらの値は、もしビデオがそこにあれば、それを
表示させる。ビデオウィンドウは走査線の右端部にあ
る。

【０１５７】上の例のすべてにおいて、「透明度ブロッ
ク」または「透明度論理」は図４の透明度論理回路１７
２、１７４および１７６を指す集合的な用語である。

【０１５８】再び図１を参照すると、統合ビデオグラフ
ィックシステム２０の非常に重要な要素は、コントロー
ラ６０である。コントローラ６０はシステム２０を含む
コンピュータのためのハードウエアコントローラであっ
て、これはコンピュータグラフィックと統合されたビデ
オ入出力を支持する。コントローラ６０はコンピュータ
内の１または２のマイクロプロセッサのためにＶＲＡＭ
４０とのインターフェースを与え、ＶＲＡＭを２つの形
に構成する。すなわち高解像度グラフィックのための単
一バッファとしてか、または一方がビデオの、他方がグ
ラフィックのための二重バッファとしてか、である。コ
ントローラ６０は同時にＶＲＡＭアドレス発生を含む、
ＶＲＡＭへのカラースペースコンバータリサイザー（Ｖ
ＤＣ）３４から入来するビデオの流れを制御し、表示の
ためにビデオＶＲＡＭとグラフィックスＶＲＡＭからの
データの転送を制御し、モニタのためのすべての表示タ
イミングパラメータを制御し、ＶＲＡＭをリフレッシュ
し、ＶＲＡＭの使用を仲裁する。コントローラ６０はス
ケール可能なビデオウィンドウのハードウエアによるウ
ィンドウ制御を与え、これはビデオおよびグラフィック
の独立したカラー深さの支持とビデオウィンドウの位置
付けとを含む。

【０１５９】コントローラ６０の好ましい実施例の機能
的要素または回路ブロックとそれらの接続とが図２６に
ブロック図の形で例示され、以下で説明される。図２６
のブロック図に示されたすべての機能的要素は単一チッ
プ上に集積されている。コントローラへの入力および出
力は、それらが運ぶ信号を示す名前によって一般に示さ
れる接続ピンを介して様々な要素に向けられる。

【０１６０】バスインターフェースブロック３００はＶ
ＲＡＭ４２ＡまたはＶＲＡＭ４２Ｂ（図１を参照せよ）
のいずれかまたは制御レジスタブロック３０２（図２６
を参照せよ）へのアクセス要求を検出するのに必要なす
べてのマイクロプロセッサ信号を受取る。バスインター
フェース３００はこれらのアドレス範囲をデコードし、
ＶＲＡＭアクセス要求をアドレスマルチプレクサブロッ
ク３０４に与えるか、または制御レジスタ３０２へのア
クセスを完了する。好ましくは、ＶＲＡＭ４０Ａおよび
４０Ｂ（図１を参照せよ）は＄５０１０００００と＄
５０２ＦＦＦＦＦとの間にマップされている。制御レ
ジスタブロック３０２は好ましくは＄５００３６００
０と＄５００３７ＦＦＦとの間にマップされている。

【０１６１】バスインターフェース３００への入来信号
は信号ＴＳ、ＴＴ１、およびＳＩＺを含み、これらはそ
れぞれＣＰＵからＶＲＡＭのデータブロックの転送が始
まること、どの型のデータが転送されるべきであるかと
いうこと、および転送されるべきＲ／Ｗのデータブロッ
クのサイズを示す。Ａ３１：Ａ２６およびＡ２１：Ａ０
はＣＰＵ２５からプロセッサアドレスバス４７を介して
受取られたレジスタアドレスである。バスインターフェ
ース３００はこれらのアドレスをデコードして、ＣＰＵ
２５がレジスタブロック３０２との交信を要求している
のか、あるいはＶＲＡＭ４０Ａおよび４０Ｂとの直接交
信を要求しているのかを判断する。ビットＤ０はプロセ
ッサアドレスバスへのまたはそこからの転送を可能に
し、ＴＡはデータが転送されたことを確認する。ＭＡＳ
ＴＥＲはＣＰＵ内の２のプロセッサのうちどちらがアク
セスされるべきかを示す。

【０１６２】ＣＰＵ内の基板上のクロックからのクロッ
ク信号入力は、データをＶＲＡＭバンク４０Ａおよび４
０ＢにクロックさせるためのＰｃｌｋと、コントローラ
６０とＣＰＵとの間でデータを交信するためのＣＰＵバ
スクロックであるＢｃｌｋとを含む。クロック信号Ｖｉ
ｄｃｌｋはＶＳＭ５０からの入力である。上で述べられ
たとおり、Ｖｉｄｃｌｋはシステム２０の動作モードに
依存して、Ｄｏｔｃｌｋ／１またはＤｏｔｃｌｋ／２の
周波数を有するだろう（図２１を参照せよ）。

【０１６３】クロックブロック３０１はコントローラ６
０内の論理回路にクロック信号Ｂｃｃｌｋ、Ｐｃｌｋお
よびＶｉｄｃｌｋを分配するためのバッファを含む。各
バッファは挿入遅延とクロックの歪みを最小にするた
め、クロックのツリーを有する。

【０１６４】Ｖｉｄｃｌｋ信号はモニタタイミングブロ
ック３０８を駆動するのに用いられる。モニタタイミン
グブロック３０８は、モニタ３６を制御するのに必要な
ブランキングおよび同期出力を発生するための論理回路
のブロックである（図１を参照せよ）。モニタタイミン
グブロック３０８はＮＴＳＣ、ＰＡＬＳＥＡＣＡＭお
よびＶＧＡを含む広い範囲の異なったモニタの特性に適
合するようにプログラムされてもよい。

【０１６５】コントローラ６０はモニタタイミングブロ
ック３０８内に位置付けられた、２の類似の論理ブロッ
クを含む。これらは水平タイミング（ＨＴ）および垂直
タイミング（ＶＴ）ブロックである。これらのブロック
はレジスタ３０２にストアされたプログラムされたイン
ターバルを自走カウンタ（Ｖｉｄｉｃｌｋによりクロッ
クされる）と比較することによって動作する。各ブロッ
クの各状態において、予め定められたインターバルがモ
ニタされる。もしインターバルがカウンタと一致すれ
ば、状態が変わる。

【０１６６】モニタタイミングブロック３０８の出力は
ＶＳＹＮＣとＨＳＹＮＣとを含み、これらはモニタ３６
のための垂直および水平同期信号であり、さらにＣＳＹ
ＮＣ１およびＣＳＹＮＣ２を含み、これらは複合ビデオ
出力５６および５８を制御するためのエンコーダ５４
（図１を参照せよ）に向けられる同期信号である。モニ
タタイミングブロック３０８はまた信号／Ｂｌａｎｋを
発生させ、これはＶＳＭ５０に与えられる信号である
（図４を参照せよ）。

【０１６７】モニタタイミングブロック３０８はまたシ
リアルポートＳＡＭ４３Ａおよび４３Ｂからのデータの
転送を制御するために以下の出力を与える。

【０１６８】ＧＤＴ／ＯＥ、これはグラフィックＶＲＡ
Ｍ４２ＢからＳＡＭ４３Ｂへのデータ転送を可能にす
る。ＶＤＤ／ＯＥ、これはビデオＳＡＭ４３Ｂからのデ
ータ転送を可能化する。ＶＤＳＦおよびＧＤＳＦ、これ
らはビデオまたはグラフィックＳＡＭ４３Ａまたは４３
ＢがＳＰＬＩＤまたはＮＯＮ−ＳＰＩＬＴ（全ＳＡＭ幅
が用いられている）モードで動作してデータを転送すべ
きかを決定する。ＶＳＥ１：ＶＳＥ０、これはビデオＳ
ＡＭ４３Ａからのデータ出力を可能にする。ＧＳＥ１：
ＧＳＥ０、これはグラフィックＳＡＭ４３Ｂからのデー
タ出力を可能にする。ＧＬＤおよびＶＬＤはグラフィッ
クおよびビデオデータをそれぞれＶＳＭ５０にロードす
るためのものである。ＧＳＣおよびＶＳＣ、これらはそ
れぞれグラフィックＳＡＭ４３ＢとビデオＳＡＭ４３Ａ
のためのデータシフトクロック信号である。さらにＸＯ
Ｅが与えられ、これはビデオＶＲＡＭ４２Ａとマイクロ
プロセッサデータバス４７との間の送受信バッファを制
御する。

【０１６９】ビデオ入力インターフェース３１０は制御
信号をビデオステートマシン３１４に送って、ＶＤＣ３
４からＶＲＡＭ４２Ａへのデータ転送を要求する。これ
らの転送のアドレスはビデオアドレス発生器３１２によ
って制御される。

【０１７０】データは一般に「ｆｉｆｏ」と呼ばれる先
入先出バッファ（図示せず）を介して、ＶＤＣ３４から
ＶＲＡＭ４２Ａに転送される。データの転送はｆｉｆｏ
にデータが半分だけ満たされたときに始まってもよい。

【０１７１】ＶＤＣ３４からビデオ入力インターフェー
ス３１０によって受取られた信号ＨＦは、ＶＤＣからＶ
ＲＡＭへのｆｉｆｏが半分だけ満たされており、少なく
とも８のロングワードのデータがＶＲＡＭ４２Ａに転送
されるべく利用可能であることを示す。このＨＦ信号は
データ内のビデオの受取りの間に遷移する。

【０１７２】インターフェース３１０はまたＶＤＣ３４
からＩＮＣ／ＡＤＤＲ（インクリメントアドレス／アド
レスリセット）信号を受取る。ＩＮＣ／ＡＤＤＲ信号は
２の用途がある。第１の用途は、データ中のビデオの新
たなラインが始まろうとしていることを示す。ＩＮＣ／
ＡＤＤＲ信号はビデオ−インアドレス発生器３１２に与
えられ、これはそこから新たなラインが書込まれるＶＲ
ＡＭ４２Ａ内の位置を示すアドレスを発生し、このアド
レスをアドレスマルチプレクサブロック３０４に与え
る。これは、図２７のタイミング図に示されているよう
に、ＩＮＣ／ＡＤＤＲのローからハイへの遷移の際に、
ＨＦが論理１であるときに起こる。

【０１７３】ＩＮＣ／ＡＤＤＲ信号の第２の用途は、ビ
デオ−インデータの新たなスクリーンまたはフィールド
が始まろうとしていることを示す。この信号はビデオ−
インアドレス発生器３１２に与えられ、これはビデオス
クリーンの始まりが書込まれるべきＶＲＡＭ４２Ａの位
置を示すアドレスを発生する。この動作は図２８のタイ
ミング図に示されている。

【０１７４】図３０（Ａ）、（Ｂ）、３１および３２を
参照して、ビデオ−インまたはビデオ書込アドレス発生
器３１２の構造と機能がより詳細に説明される。

【０１７５】ビデオウィンドウの位置、解像度、サイズ
および入力フォーマットはユーザによって変えることが
できるので、ビデオピクセルの単一のスクリーンまたは
フィールドをストアするのに必要となるメモリスペース
の合計は１桁以上変化し得る。

【０１７６】従来のアドレス発生技術においては、各ラ
インのピクセルデータは隣接したメモリスペースに書込
まれていた。このためには、ハードウエアとソフトウエ
アが各フィールドなどのデータの量を追跡し続ける必要
があり、さらに１フィールドのデータの量が変わるたび
にアドレスを再計算する必要があった。このようなシス
テムを実現する複雑さに加えて、システムはビデオウィ
ンドウのサイズと位置をリアルタイムで変化させるため
に非常に速くなければならなかった。

【０１７７】この発明では、より簡潔なビデオ−インア
ドレス発生器が用いられる。図３２に示されるように、
ビデオ−インアドレス発生器３１２はバスアドレスレジ
スタ３５０、第１のマルチプレクサ３５２、ラインスタ
ートレジスタ３５４、加算器３５６、第２のマルチプレ
クサ３５８および書込アドレスレジスタ／増分器３６０
を含む。これらの構成要素のすべては図３２に示される
ように相互接続されている。

【０１７８】ベースアドレスレジスタ３５０は、フィー
ルドを表わすデータのブロックの始まりがストアされて
いるＶＲＡＭ４２Ａ内のアドレスを含む。このＶＲＡＭ
アドレスはベースアドレスと呼ばれ、ソフトウエアでプ
ログラム可能である。

【０１７９】ＩＮＣ／ＡＤＤＲおよびＨＦ信号が、ビデ
オ−インデータの新たなフィールドが始まろうとしてい
ることを示すと（図２８を参照せよ）、ラインスタート
レジスタ３５４がベースアドレスレジスタ３５０からマ
ルチプレクサ３５２を介してベースアドレスを受取る
（図３１、ブロック３６２を参照せよ）。ラインスター
トレジスタ３５４は現在の走査ラインを示すデータのブ
ロックの始まりがストアされているＶＲＡＭ４２Ａ内の
アドレスをストアする。

【０１８０】次に、書込アドレスレジスタ／増分器３６
０がラインスタートレジスタ３５４にストアされたアド
レスを得る（図１、ブロック３６４を参照せよ）。書込
アドレスレジスタ／増分器３６０は常にＶＲＡＭ４２Ａ
に書込まれる各バイトの現在のアドレスを含む。

【０１８１】上で述べたとおり信号ＨＦがＶＤＣ３４か
ら受取られると、データは書込アドレスレジスタ／増分
器３６０にストアされたＶＲＡＭ４２Ａのアドレスに書
込まれる。書込アドレスレジスタ／増分器３６０はＶＲ
ＡＭ４２Ａに書込みが行なわれるたびにその後増分され
る（図３１、ブロック３６８を参照せよ）。

【０１８２】ＩＮＣＲ／ＡＤＤＲおよびＨＦ信号が、上
で述べられ図２７に示されたとおり、走査ラインの終り
に達することを示すと、ビデオ−インアドレス発生器３
１２は次の走査ラインを表わすデータのブロックの始ま
りが書込まれるべきＶＲＡＭ４２Ａのアドレスを発生さ
せる。

【０１８３】この新たなアドレスは１０２４（「スモー
ルモード」）または１５３６（「ビッグモード」）バイ
トのいずれかをラインスタートレジスタ３５４のアドレ
スに加えることによって発生される（図３１、ブロック
３７０を参照せよ）。加算器３５６は１０２４または１
５３６バイトをラインスタートレジスタ３５４の内容に
加算する。ラインスタートレジスタ３５４に加算される
値は、マルチプレクサ３５８によって決定され、これは
ソフトウエアによってプログラム可能である。それから
この和はマルチプレクサ３５２を介してラインスタート
レジスタ３５４に位置付けられる。それから書込アドレ
スレジスタ／増分器３６０は上で述べたとおり、ライン
スタートレジスタ３５４内のアドレスを得る。

【０１８４】ラインスタートレジスタ３５４は、フィー
ルドの終りに達するまで、走査ラインの終わりに達する
たびに、同じ量だけ（１０２４または１５３６）増分さ
れる。

【０１８５】上で述べたように、かつ図２８で示したよ
うにＩＮＣ／ＡＤＤＲおよびＨＦ信号が、ビデオ−イン
データの新たなフィールドが始まろうとすることを示す
と、ラインスタートレジスタ３５４はベースアドレスレ
ジスタ３５０にストアされたベースアドレスを受取り、
この全サイクルが繰返す（図３１、ブロック３６２を参
照せよ）。

【０１８６】ビデオ−イン書込アドレス発生のこの方法
の利点は、アドレスの発生がビデオフィールド内のデー
タの量とモニタスクリーンのビデオフィールドの位置と
の両方から独立しているということである。図３０
（Ａ）は走査されたラインに対応するデータがＶＲＡＭ
４２Ａにおいて１０２４バイトごとに始まるメモリの構
成を示す。この構成において、これはスモールモードと
呼ばれるが、各走査されたラインは１０２４バイトまで
のデータを含む。図３０（Ｂ）に示される、ビッグモー
ドと呼ばれるメモリ構成は、各走査されたラインが１５
３６バイトまでのデータを含むときに用いられる。いず
れの構成も、可変サイズのビデオフィールドのためにア
ドレス発生を行なうのに必要とされるハードウエアとソ
フトウエアの複雑さを大いに減じる。

【０１８７】グラフィック／ビデオデータムーバ３２０
はＳＡＭ４３ＡレジスタポートとＶＳＭ５０との間のデ
ータ転送を制御する。これはモニタタイミング発生器３
０８からの制御をモニタし、レジスタブロック３０２か
らの構成ビットを受取る。これらの構成ビットは出力可
能化信号ＶＳＥ１：ＶＳＥ０およびＧＳＥ１：ＧＳＥ０
と、それぞれＶＲＡＭ４２Ａおよび４２Ｂのためのシフ
トクロック信号ＧＳＣおよびＶＳＣをいつ発生すべきか
を決定するのに用いられる。構成ビットはまたＶＳＭ５
０のためのＶＬＤおよびＧＬＤ信号を発生させるのに用
いられる。

【０１８８】リフレッシュブロック３２２はＶＲＡＭリ
フレッシュサイクルの要求を発生し、これらはアクセス
アービターブロック３０４およびアドレスマルチプレク
サ内の２のアクセスアービターのうちの１つに送られ
る。

【０１８９】２のアービターのうちの一方はグラフィッ
クアービターであり、これはビデオ−インが不能化され
たときにＶＲＡＭ４２ＡおよびＶＲＡＭ４２Ｂの両方を
制御し、ビデオ−インが可能化されたときにＶＲＡＭ４
２Ｂのみを制御する。他方のアービターはビデオアービ
ターであって、これはビデオ−インが可能化されたとき
にＶＲＡＭ４２Ａを制御する。

【０１９０】この２のアービターは、要求者間でのＶＲ
ＡＭ制御とアドレスバスの所有権を仲裁する。要求者は
リフレッシュブロック３２２、ＣＰＵインターフェース
ブロック３００、ビデオ−インインターフェース３１０
およびＳＡＭアドレス発生器３２４を含む。アービター
は固定された優先機構を有する。グラフィックアービタ
ーについては、優先順位はＳＡＭ転送、リフレッシュお
よびＣＰＵである。ビデオアービターについては、優先
順位はビデオ−イン、ＳＡＭ転送、リフレッシュ、およ
びＣＰＵである。

【０１９１】ＶＲＡＭ４２Ａのアクセスについてリフレ
ッシュ要求が仲裁を勝ち取ると、アービターはビデオス
テートマシン３１４またはグラフィックステートマシン
３２６のいずれかに信号を送ってリフレッシュサイクル
を発生させる。ステートマシン３１４および３２６はＳ
ＲＡＭレジスタの外にデータをシフトするための制御を
除くすべてのＶＲＡＭアクセスについてのＶＲＡＭ制御
のシーケンスを、発生させる。ステートマシンはまた、
行から列へのまたは列から行へのメモリアドレスバスの
切換えに必要なアドレスマルチプレクサブロック３０４
への制御を発生する。

【０１９２】リフレッシュ要求は予め定められたインタ
ーバルで、リフレッシュブロック３２２によって発生さ
れる。これらのインターバルはレジスタブロック３０２
内の２のリフレッシュモードビットによって決定され
る。２のリフレッシュモードビットはリフレッシュ要求
の間にいくつのＢｃｌｋクロックがカウントされたかを
決定する。モードビットの機能を示す例が表の形で図２
９に示される。１のリフレッシュ要求は結果としてＶＲ
ＡＭ４２Ａと４２Ｂとの両方がリフレッシュされること
をもたらし、これはそれらがどのような構成であるかと
は無関係である。

【０１９３】ＳＡＭアドレス発生器ブロック３２４は２
つの機能を行なう。第１に、これらはＮＯＮ−ＳＰＬＩ
ＴおよびＳＰＬＩＴモードのＶＲＡＭアクセスに必要な
アドレスを発生させる。これらのアクセスはデータをＶ
ＲＡＭ４２Ａおよび４２ＢからそれぞれＳＡＭ４３Ａと
４３Ｂとに移動させる。出力レジスタ内のデータはＳＡ
ＭレジスタからシフトアウトされてＶＳＭ５０に移され
る。

【０１９４】ＳＡＭアドレス発生器ブロック３２４の第
２の機能は、ステートマシン３１４または３２６にデー
タ転送を行なうように要求することである。

【０１９５】ブロック３２４内には２のＳＡＭアドレス
発生器があり、その１つはグラフィックのため、もう１
つはビデオのためである。ビデオ−インが不能化される
と、グラフィックアドレス発生器のみが用いられる。こ
れらの発生器はモニタタイミングブロック３０６および
ステートマシン３１４および３１２とインターフェース
されて、次のデータ転送のための次のアドレスを決定す
る。

【０１９６】要求者はいつＮＯＮ−ＳＰＬＩＴおよびＳ
ＰＬＩＴ転送が必要かを決定する。ＮＯＮ−ＳＰＬＩＴ
転送はグラフィックのラインの開始が始まる前に要求さ
れる。これらはまたビデオのラインの開始の始まりより
前に要求される。ＳＰＬＩＴ転送は、ＳＡＭレジスタ４
３Ａまたは４３Ｂによって１２８のシフトカウントが受
取られた後に要求される。要求者はＳＡＭ４３Ａまたは
４３Ｂからの転送が終了したことを確認する信号をステ
ートマシン３１４および３２４の一方から受取る。

【０１９７】上で述べたコントローラ６０の詳細な説明
は、この発明の鍵となる機能的要素の詳細な説明のまと
めとなるものである。

【０１９８】この発明は一方が一般にビデオに用いら
れ、他方がグラフィックに用いられる、２のバッファと
２の処理径路とを有する統合ビデオグラフィックシステ
ムについて説明されてきた。しかしながら、上述の説明
から、上で説明された原理を適用することによって２以
上のバッファを有するシステムが構成されてもよいこと
は明らかであろう。

【０１９９】別の実施例では、たとえば、少なくとも１
つをグラフィックに、２をビデオのために用いる、少な
くとも３個のバッファを設けることが望ましいかもしれ
ない。各バッファは上で述べたように別個の処理径路に
供給する。こうすればグラフィック上に２のビデオ表示
ができるであろう。

【０２００】別の実施例では、たとえば、２のグラフィ
ックバッファと少なくとも１のビデオバッファを含める
ことが望ましいかもしれない。これは２の異なったグラ
フィックプログラムが異なったピクセル深さで動作す
る、占有マルチタスクの可能なコンピュータには有利で
あろう。

【０２０１】明らかに、このようなシステムはさらなる
メモリハードウエアの費用とソフトウエアの複雑さを含
むであろう。

【０２０２】以下にこの発明の重要な要素と有用な特徴
の簡単な要約を述べる。上で述べた発明はコンピュータ
のための統合されたビデオ／グラフィックシステムを含
む。このシステムは１個がビデオのための、もう１個が
グラフィックスのための、２個の別個のバッファを含
む。この別個のバッファは単一のチップ上に配置された
カラーパレットとビデオストリームミクサとに供給す
る。チップは間に介在するハードウエアなしにバッファ
に接続されてもよい。ビデオおよびグラフィックバッフ
ァはビデオが表示されない場合にはともに単一のグラフ
ィックバッファとして用いられてもよい。

【０２０３】カラーパレットとビデオデータストリーム
ミクサとは入来するビデオおよびグラフィックデータの
フォーマット化のためのピクセライザを含む。別個のチ
ップ上のコントローラがビデオおよびグラフィックバッ
ファからのビデオおよびグラフィックをカラーパレット
とデジタルストリームミクサとに供給する。データは、
ビデオとグラフィックピクセルがピクセライザで同じ速
度で形成されるように、ビデオバッファからある速度
で、グラフィックから別の速度で供給されてもよい。こ
れはビデオとグラフィックが異なったカラー解像度を有
する場合でも、コンピュータモニタのウィンドウ内に生
の、フルモーション、フルカラーのビデオと、グラフィ
ックの表示とを可能にする。別個のコントローラはまた
ビデオおよびグラフィックバッファのローディングを制
御するのに用いられる。ローディングモードはバッファ
内のＶＲＡＭの構成および量に依存して調整されてもよ
く、または畳込み動作のためにグラフィックデータを準
備するのに調整されてもよい。

【０２０４】カラーパレットとビデオストリームミクサ
とは２の別個の処理径路を有し、この一方はビデオのた
めであり、もう一方はグラフィックのためである。各処
理径路はＲＧＢカラールックアップテーブルを含む。こ
のために、グラフィックカラーはビデオと独立して修正
可能である。グラフィック処理径路はグラフィックを表
示するためにインターレースされたモニターが用いられ
るときに、畳込みを支持するための回路を含む。

【０２０５】ピクセライザー内のビデオおよびグラフィ
ック処理径路上のピクセルは予め定められた条件に従っ
て透明論理回路内で組合わされて、統合されたビデオ／
グラフィックディスプレイのピクセルを形成する。これ
らが透明論理回路によって組合わされる前に、ビデオお
よびグラフィックピクセルは、ビデオがグラフィック上
に重ねられたときには透明に見えるようにファクタ化さ
れてもよい。回路の費用を減じるために、ファクタリン
グはシフト論理で実現されてもよい。

【０２０６】この発明は好ましい実施例の形で説明され
てきた。しかしながら、この発明は上で述べられ図示さ
れた実施例に限定されるものではない。この発明は前掲
の特許請求の範囲によってのみ規定されるものである。

【図面の簡単な説明】

【図１】この発明に従った統合されたビデオおよびグラ
フィックシステムの機能的なブロックを概略的に示すブ
ロック図である。

【図２】図１のシステムのための１０２４キロバイトＶ
ＲＡＭ構成のブロック図である。

【図３】図１のシステムのための２０４８キロバイトＶ
ＲＡＭ構成のブロック図である。

【図４】この発明に従ったカラーパレットおよびデジタ
ルビデオストリームミクサチップのピクセライザおよび
他の機能的要素を概略的に示すブロック図である。

【図５】図４のカラーパレットおよびビデオストリーム
ミクサのためのタイミングクロック周波数と制御ビット
の状態の相関関係の表形式で表わす図である。

【図６】（Ａ）は図４の透明度計算回路へ赤、緑、およ
び青（ＲＧＢ）ビデオ透明度データを転送するための１
配列を概略的に示す図であり、（Ｂ）は図４の透明度計
算回路へモノクロビデオ透明度データを転送するための
１配列を概略的に示す図である。

【図７】図４の透明度計算論理回路における機能的要素
を概略的に示す図である。

【図８】図４の統合されたビデオグラフィックシステム
におけるピクセライザへの接続を概略的に示すブロック
図である。

【図９】図４のピクセライザへの６０ビット経路上のグ
ラフィックデータの転送を概略的に示す図である。

【図１０】３２ビット幅データから１ビット擬似カラー
ピクセルをフォーマット化する方法を表形式で表わす図
である。

【図１１】３２ビット幅データから２ビット擬似カラー
ピクセルをフォーマット化する方法を表形式で表わす図
である。

【図１２】３２ビット幅データから４ビット擬似カラー
ピクセルをフォーマット化する方法を表形式で表わす図
である。

【図１３】３２ビット幅データから８ビット擬似カラー
ピクセルをフォーマット化する方法を表形式で表わす図
である。

【図１４】３２ビット幅データから１６ビット擬似カラ
ーピクセルをフォーマット化する方法を表形式で表わす
図である。

【図１５】３２ビット幅データから３２ビット真のカラ
ーピクセルをフォーマット化する方法を表形式で表わす
図である。

【図１６】インターリーブされたモニタ上のディスプレ
イのためのＶＲＡＭの走査ラインの対のマッピングを概
略的に示す図である。

【図１７】図８のピクセライザにおける第１および第２
のランクのラッチの配列を概略的に示す図である。

【図１８】図１７の第１のランクのラッチを動作するた
めの制御コードの伝送を示すタイミング図である。

【図１９】図１７の第１のランクのラッチにおける制御
コード設定とインターレースされたディスプレイピクセ
ルの捕捉との相関関係を表形式で表わす図である。

【図２０】インターレースされたディスプレイの偶数フ
ィールドのための図１７の第２のランクのラッチのピク
セル出力を表形式で表わす図である。

【図２１】インターレースされたディスプレイの奇数フ
ィールドのための図１７の第２のランクのラッチのピク
セル出力を表形式で表わす図である。

【図２２】モニタ表示における統合されたビデオおよび
グラフィックウィンドウの可能化を概略的に示す図であ
る。

【図２３】グラフィックウィンドウの左端とそろえられ
たビデオを有するビデオおよびグラフィックピクセルの
統合を示すタイミング図である。

【図２４】グラフィックウィンドウの左端からずらされ
たビデオを有するビデオおよびグラフィックピクセルの
統合を示すタイミング図である。

【図２５】グラフィックウィンドウの右端とそろえられ
たビデオを有するディスプレイのためのビデオおよびグ
ラフィックピクセルの統合を示すタイミング図である。

【図２６】図１のシステムのためのフレーム、バッファ
およびウィンドウコントローラの機能的な要素を概略的
に示すブロック図である。

【図２７】図２または図３のＶＲＡＭにディスプレイデ
ータの新しい行をロードするための制御信号を示すタイ
ミング図である。

【図２８】図２または図３のＶＲＡＭにディスプレイデ
ータの新しいスクリーンをロードするための制御信号を
示すタイミング図である。

【図２９】図２または図３のＶＲＡＭのためのＶＲＡＭ
のリフレッシュサイクルのタイミングを示す表の図であ
る。

【図３０】（Ａ）は「スモールモード」におけるＶＲＡ
Ｍビデオ書込アドレス発生の概略的な図であり、（Ｂ）
は「ビッグモード」におけるＶＲＡＭビデオ書込アドレ
ス発生の概略的な図である。

【図３１】ビデオ書込アドレス発生器に従う制御論理の
フローチャート図である。

【図３２】ビデオ書込アドレス書込発生器のブロック図
である。

【符号の説明】

２０ビデオグラフィックシステム２５中央処理装置２７マイクロプロセッサ２８コンバータ３０コンバータ３６モニタ４０Ａ第１のバッファ４０Ｂ第２のバッファ４７データバス５０ビデオストリームミクサ６０コントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者エリック・エイ・バーデンアメリカ合衆国、95070 カリフォルニア州、サラトガ、アーゴナウト・ドライブ、 20325

Claims

【特許請求の範囲】

【請求項１】ビデオデータおよびグラフィックデータ
を処理するための少なくとも２つの処理経路を含み、前記処理経路の一つは、前記ビデオデータを、それが処
理される前に一時的にストアするためのバッファと、前
記ビデオデータを処理するための手段とを含み、前記処理経路の別のものは、前記グラフィックデータ
を、それが処理される前に一時的にストアするための別
のバッファと、前記グラフィックデータを処理するため
の手段とを含み、さらに統合されたビデオおよびグラフ
ィックディスプレイを形成するための処理されたビデオ
およびグラフィックデータを組合わせるための手段を含
む、統合されたビデオおよびグラフィックを表示するた
めのシステム。
【請求項２】前記ビデオ処理手段は、前記ビデオデー
タをビデオピクセルにフォーマット化するための手段
と、前記グラフィックデータをグラフィックピクセルに
フォーマット化するための手段とを含む、請求項１に記
載のシステム。
【請求項３】前記バッファから前記ビデオ処理手段へ
第１のデータ速度でデータを転送するための手段と、前
記別のバッファから前記グラフィック処理手段に第２の
データ速度でデータを転送するための手段とをさらに含
み、前記第１および第２のデータ速度は、前記フォーマ
ット化手段がビデオピクセルとグラフィックピクセルと
を等しい速度で形成するように選択される、請求項２に
記載のシステム。
【請求項４】前記統合されたビデオおよびグラフィッ
クディスプレイにおけるビデオウィンドウが前記ビデオ
ピクセルおよび前記グラフィックピクセルのブレンドに
見えるように前記ビデオピクセルおよび前記グラフィッ
クピクセルが合計される前に、予め定められた係数で前
記ビデオピクセルと前記グラフィックピクセルとを乗算
することによってスケールするための手段をさらに含
む、請求項３に記載のシステム。
【請求項５】第１のデータ速度で前記処理経路の一つ
への第１のピクセルの深さを有する第１のピクセルのマ
トリックスを表わす前記ビデオデータの転送を制御し、
第２のデータ速度で前記処理経路の別のものへの第２の
ピクセルの深さを有する第２のピクセルのマトリックス
を表わす前記グラフィックデータの転送を制御し、前記
フォーマット化手段が前記ビデオピクセルおよび前記グ
ラフィックピクセルを同じ速度で形成するように前記第
１および第２のデータ速度を調整するためのコントロー
ラをさらに含む、請求項２に記載のシステム。
【請求項６】統合されたビデオおよびグラフィックを
表示するためのシステムであって、ビデオデータを処理するためのビデオ処理経路と、グラ
フィックデータを処理するためのグラフィック処理経路
とを含み、前記ビデオ処理経路は、前記ビデオデータを、それが処
理される前に一時的にストアするための第１のバッファ
と、前記ビデオデータを処理するための手段とを含み、前記グラフィック処理経路は、前記グラフィックデータ
を、それが処理される前に一時的にストアするための第
２のバッファと、前記グラフィックデータを処理するた
めの手段とを含み、さらに統合されたビデオおよびグラ
フィックディスプレイを形成するための処理されたビデ
オおよびグラフィックデータを組合わせるための手段を
含む、システム。
【請求項７】前記ビデオデータ処理手段および前記グ
ラフィックデータ処理手段の各々はカラールックアップ
テーブルを含む、請求項６に記載のシステム。
【請求項８】前記ビデオ処理手段は、前記ビデオデー
タをビデオピクセルにフォーマット化するための手段
と、前記グラフィックデータをグラフィックピクセルに
フォーマット化するための手段とを含む、請求項７に記
載のシステム。
【請求項９】前記第１のバッファから前記ビデオ処理
手段へ第１のデータ速度でデータを転送するための手段
と、前記第２のバッファから前記グラフィック処理手段
へ第２のデータ速度でデータを転送するための手段とを
含み、前記第１および第２のデータ速度は、前記フォー
マット化手段が前記ビデオピクセルおよび前記グラフィ
ックピクセルを等しい速度で形成するように選択され
る、請求項８に記載のシステム。
【請求項１０】ビデオピクセル処理経路、グラフィッ
クピクセル処理経路、およびピクセルフォーマット化手
段を含むビデオデータストリームミクサであって、前記ピクセルフォーマット化手段は第１のデータ速度で
第１のピクセルの深さを有するビデオデータを受取るた
めの手段と、ビデオピクセルを前記ビデオデータから形
成するための手段と、前記ビデオピクセルを前記ビデオ
ピクセル処理経路へ送るための手段とを含み、前記ピクセルフォーマット化手段は第２のデータ速度で
第２のピクセルの深さを有するグラフィックデータを受
取るための手段と、グラフィックピクセルを前記ビデオ
データから形成するための手段と、前記グラフィックピ
クセルを前記グラフィックピクセル処理経路へ送るため
の手段とを含み、前記第１および第２のデータ速度は、前記ビデオピクセ
ルおよび前記グラフィックピクセルが、前記第１および
第２のピクセルの深さに独立して、同じ速度で形成され
るように選択され、さらに前記ビデオ処理経路からのビ
デオピクセルと、前記グラフィック処理経路からのグラ
フィックピクセルとを予め定められた態様で組合わせ、
統合されたビデオおよびグラフィックディスプレイのピ
クセルを形成するための手段を含む、ビデオデータスト
リームミクサ。
【請求項１１】前記ビデオピクセル処理経路および前
記グラフィックピクセル処理経路の各々はカラールック
アップテーブルを含む、請求項１０に記載のビデオスト
リームミクサ。
【請求項１２】前記組合せ手段は、前記統合されたビ
デオおよびグラフィックディスプレイにおけるビデオウ
ィンドウが前記ビデオピクセルおよび前記グラフィック
ピクセルのブレンドに見えるように合計される前に、予
め定められた係数で前記ビデオピクセルと前記グラフィ
ックピクセルを乗算することによってスケールするため
の手段を含む、請求項１０に記載のビデオストリームミ
クサ。
【請求項１３】前記グラフィック処理経路はインター
レースモニタ上のディスプレイのためのグラフィックピ
クセルを準備するための畳み込み計算手段を含む、請求
項１２に記載のビデオストリームミクサ。
【請求項１４】前記ビデオデータ受取手段および前記
グラフィックデータ受取手段は、各々３２ビット幅を有
し、グラフィックデータのみを受取るための単一の６４
ビット幅手段を形成するように構成されてもよい、請求
項１２に記載のビデオストリームミクサ。
【請求項１５】前記組合せ手段は前記ビデオピクセル
が前記ビデオ処理経路に存在するときのみ動作可能であ
る、請求項１０に記載のビデオストリームミクサ。
【請求項１６】統合されたビデオおよびグラフィック
ディスプレイシステムのためのコントローラであって、第１のデータ速度で第１のバッファから第１の処理経路
への第１のピクセルのマトリックスを表わすデータの転
送を制御するための手段を含み、前記第１の処理経路は
前記第１のピクセルデータからピクセルを形成するため
の第１の手段を含み、前記第１のピクセルは第１のピク
セルの深さを有し、さらに第２のデータ速度で第２のバ
ッファから第２の処理経路への第２のピクセルのマトリ
ックスを表わすデータの転送を制御するための手段を含
み、前記第２の処理経路は前記第２のピクセルデータか
らピクセルを形成するための第２の手段を含み、前記第
２のピクセルは第２のピクセルの深さを有し、さらに前
記第１のピクセルおよび前記第２のピクセルが前記第１
の形成手段および前記第２の形成手段のそれぞれによっ
て等しい速度で形成されるように前記第１および第２の
データ速度を調整するための手段を含む、コントロー
ラ。
【請求項１７】前記第１のピクセルはビデオピクセル
であり、前記第２のピクセルはグラフィックピクセルで
ある、請求項１６に記載のコントローラ。
【請求項１８】前記第１のピクセルおよび前記第２の
ピクセルはグラフィックピクセルである、請求項１６に
記載のコントローラ。
【請求項１９】前記第１および第２のピクセルは共通
のソースからのものである、請求項１８に記載のコント
ローラ。
【請求項２０】インターレースモニタ上のディスプレ
イのために予め定められた順序で前記第１のピクセルを
前記第１のバッファへロードし、前記第２のピクセルを
前記第２のバッファへロードすることを制御するための
手段をさらに含む、請求項１９に記載のコントローラ。
【請求項２１】前記第１の処理経路における前記第１
のピクセルと、前記第２の処理経路における前記第２の
ピクセルとの処理を制御するための手段をさらに含む、
請求項１６に記載のコントローラ。
【請求項２２】統合されたビデオおよびグラフィック
ディスプレイシステムのためのコントローラであって、予め定められたデータ速度でソースからバッファへのピ
クセルのマトリックスを表わすデータの転送を制御する
ための手段を含み、前記ピクセルはあるピクセルの深さ
を有し、前記データ速度は前記ピクセルの深さによって
決定され、さらに制御するための前記手段は、ＶＲＡＭ
書込アドレス発生器を含み、前記アドレス発生器はベー
スＶＲＡＭアドレスをストアするための第１のレジスタ
手段と、ラインの開始のＶＲＡＭアドレスをストアする
ための第２のレジスタ手段と、書込まれるべきバイトの
ＶＲＡＭアドレスをストアするための第３のレジスタ手
段とを含み、さらに前記第１のレジスタ手段にストアさ
れた前記ベースＶＲＡＭアドレスを前記ラインのレジス
タ手段に転送するための手段と、前記第２のレジスタ手
段にストアされたラインの開始の前記ＶＲＡＭアドレス
を前記第３のレジスタ手段に転送するための手段と、前
記第３のレジスタ手段を１バイト増分するための手段と
を含み、それによって、後続のバイトのＶＲＡＭアドレ
スはそこにストアされ、さらに前記第２のレジスタ手段
を一定数だけ増分するための手段を含み、それによって
新しいラインの開始のＶＲＡＭアドレスはそこにストア
される、コントローラ。
【請求項２３】前記定数は１０２４バイトである、請
求項２２に記載のコントローラ。
【請求項２４】前記定数は１５３６バイトである、請
求項２２に記載のコントローラ。
【請求項２５】異なった走査速度を有するモニタと互
換性がある統合されたビデオおよびグラフィックディス
プレイシステムのためのコントローラであって、第１のデータ速度で、第１のソースから第１のバッファ
への第１のピクセルのマトリックスを表わすデータの転
送を制御するための手段を含み、前記ピクセルの第１の
マトリックスは第１のピクセルの深さを有し、さらに第
２のデータ速度で、第２のソースから第２のバッファへ
の第２のピクセルのマトリックスを表わすデータの転送
を制御するための手段を含み、前記ピクセルの第２のマ
トリックスは第２のピクセルの深さを有し、さらに第３
のデータ速度で、前記第１のバッファから第１の処理経
路への前記ピクセルの第１のマトリックスの転送を制御
するための手段と、第４のデータ速度で、前記第２のバッファから第２の処
理経路への前記ピクセルの第２のマトリックスの転送を
制御するための手段と、前記ピクセルの第１のマトリックスおよび前記ピクセル
の第２のマトリックスがモニタの走査速度に比例する速
度で、前記第１の処理経路および前記第２の処理経路へ
転送されるように、前記第１、前記第２、前記第３、お
よび前記第４のデータ速度を調整するための手段とを含
む、コントローラ。
【請求項２６】前記第１のソースはＶＤＣであり、前
記第２のソースは中央処理装置である、請求項２５に記
載のコントローラ。
【請求項２７】前記ピクセルの第１のマトリックスは
ビデオピクセルであり、前記ピクセルの第２のマトリッ
クスはグラフィックピクセルである、請求項２６に記載
のコントローラ。
【請求項２８】前記ピクセルの第１および第２のマト
リックスは共通のソースからのものである、請求項２５
に記載のコントローラ。
【請求項２９】前記ピクセルの第１のマトリックスお
よび前記ピクセルの第２のマトリックスはグラフィック
ピクセルである、請求項２８に記載のコントローラ。
【請求項３０】前記第１のソースから前記第１のバッ
ファへのデータの転送を制御するための前記手段は、Ｖ
ＲＡＭ書込アドレス発生器を含み、前記発生器は、ベースＶＲＡＭアドレスをストアするための第１のレジ
スタ手段と、ラインの開始のＶＲＡＭアドレスをストアするための第
２のレジスタ手段と、書込まれるべきバイトのＶＲＡＭアドレスをストアする
ための第３のレジスタ手段と、前記第１のレジスタ手段にストアされる前記ベースＶＲ
ＡＭアドレスを前記第２のレジスタ手段に転送するため
の手段と、前記第２のレジスタ手段にストアされるラインの開始の
前記ＶＲＡＭアドレスを前記第３のレジスタ手段に転送
するための手段と、前記第３のレジスタ手段を１バイト増分する手段とを含
み、それによって後続のバイトのＶＲＡＭアドレスがそ
こにストアされ、前記第２のレジスタ手段を一定数増分する手段を含み、
したがって新しいラインの開始のＶＲＡＭアドレスがそ
こにストアされる、請求項２５に記載のコントローラ。
【請求項３１】前記定数は１０２４バイトである、請
求項３０に記載のコントローラ。
【請求項３２】前記定数は１５３６バイトである、請
求項３０に記載のコントローラ。
【請求項３３】ソースからＶＲＡＭバッファへのビデ
オデータの転送を制御するための方法であって、第１のレジスタにベースＶＲＡＭアドレスをストアする
ステップと、前記レジスタにおいてラインの開始を表わすＶＲＡＭア
ドレスをストアするステップと、書込まれるべきバイトのＶＲＡＭアドレスを第３のレジ
スタにストアするステップと、前記第１のレジスタにストアされる前記ベースＶＲＡＭ
アドレスを前記第２のレジスタに転送するステップと、前記第２のレジスタにストアされるラインの開始の前記
ＶＲＡＭアドレスを前記第３のレジスタに転送するステ
ップと、前記第３のレジスタを１バイト増分するステップとを含
み、したがって後続のバイトのＶＲＡＭアドレスはそこ
にストアされ、さらに前記第２のレジスタを定数だけ増分するステップを含
み、ゆえに新しいラインの開始のＶＲＡＭアドレスはそ
こにストアされる、方法。
【請求項３４】前記定数は１０２４バイトである、請
求項３３に記載の方法。
【請求項３５】前記定数は１５３６バイトである、請
求項３３に記載の方法。