JPH0621367A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To furnish a semiconductor integrated circuit enabling improvement of the capacity of a vertical type P-N-P transistor without lowering the capacities of other elements. CONSTITUTION:In a semiconductor integrated circuit having a construction wherein a vertical type N-P-N transistor 51 and a vertical type P-N-P transistor 52 are formed on the same P-type silicon substrate 50, an N-type buried layer for substrate isolation of the vertical type P-N-P transistor 52 is formed in lower concentration than a P<+>type buried layer 62 for a bottom collector of the transistor 52 and deeper and in lower concentration than an N<+>type buried layer 55 of the vertical type N-P-N transistor 51.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路に関
し、特に同一のＰ型シリコン基板上に、少なくとも縦型
ＮＰＮトランジスタおよび縦型ＰＮＰトランジスタが形
成されて成る半導体集積回路に係る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having at least a vertical NPN transistor and a vertical PNP transistor formed on the same P type silicon substrate.

【０００２】[0002]

【従来の技術】従来の半導体集積回路の一例として、バ
イポーラ集積回路の構成を図８で概念的に示す。図８に
おいては、同一のＰ型シリコン基板１上に、縦型ＮＰＮ
バイポーラトランジスタ２および縦型ＰＮＰバイポーラ
トランジスタ３が形成されている状態を示している。2. Description of the Related Art FIG. 8 conceptually shows the structure of a bipolar integrated circuit as an example of a conventional semiconductor integrated circuit. In FIG. 8, a vertical NPN is formed on the same P-type silicon substrate 1.
It shows a state in which the bipolar transistor 2 and the vertical PNP bipolar transistor 3 are formed.

【０００３】縦型ＮＰＮバイポーラトランジスタ２で
は、素子分離のため深く形成されたＰ ⁺ 型アイソレーシ
ョン拡散層４Ａ，４Ｂに囲まれたＮ^- 型エピタキシャル
成長層５がコレクタ領域の一部を形成しており、コレク
タ用のＮ^- 型エピタキシャル成長層５と、Ｐ型シリコン
基板１との間に、トランジスタの能力を向上させるため
のＮ⁺ 型埋め込み層６が設けられている。そして、この
エピタキシャル領域の中に、Ｐ型ベース領域７が形成さ
れており、さらにそれを打ち消す濃度のＮ⁺ 型エミッタ
領域８が形成されている。また、底部コレクタ領域のＮ
^- 型エピタキシャル成長層５の中に、コレクタ電極取出
用のＮ⁺ 型コレクタ領域９が形成されている。With the vertical NPN bipolar transistor 2
Is a deeply formed P for element isolation. ⁺Type isolation
N surrounded by diffusion layers 4A and 4B^-Type epitaxial
The growth layer 5 forms a part of the collector region.
N for data^-Type epitaxial growth layer 5 and P type silicon
In order to improve the performance of the transistor with the substrate 1.
N⁺A mold embedding layer 6 is provided. And this
A P-type base region 7 is formed in the epitaxial region.
And the concentration of N that cancels it out⁺Type emitter
Region 8 is formed. In addition, N in the bottom collector region
^-The collector electrode in the epitaxial growth layer 5
N for⁺A mold collector region 9 is formed.

【０００４】そして、Ｐ型ベース領域７、Ｎ⁺ 型エミッ
タ領域８およびＮ⁺ 型コレクタ領域９からベース電極１
０、エミッタ電極１１およびコレクタ電極１２がそれぞ
れ取り出されている。縦型ＰＮＰバイポーラトランジス
タ３では、Ｐ⁺ 型アイソレーション拡散層４Ａ，４Ｂに
囲まれたＮ^- 型エピタキシャル成長層５の中に底部コレ
クタ用のＰ⁺型埋め込み層１３が設けられており、さら
にＰ⁺ 型埋め込み層１３と、Ｐ型シリコン基板１との間
に、基板分離用のＮ⁺ 型埋め込み層１４が設けられてい
る。そして、このエピタキシャル領域の中に、底部コレ
クタ用のＰ⁺ 型埋め込み層１３の上部にＮウェル１５が
形成されており、Ｎウェル１５の中に、ベース電極取出
用のＮ⁺ 型ベース領域１６および、Ｎウェル１５を打ち
消す濃度のＰ⁺ 型エミッタ領域１７が形成されている。
また、底部コレクタ用のＰ⁺ 型埋め込み層１３と接続す
るかたちで、コレクタ電極取出用のＰ⁺ 型コレクタ領域
１８が形成されている。Then, from the P type base region 7, the N ⁺ type emitter region 8 and the N ⁺ type collector region 9 to the base electrode 1
0, the emitter electrode 11 and the collector electrode 12 are respectively taken out. In the vertical PNP bipolar transistor 3, a P ⁺ type buried layer 13 for the bottom collector is provided in the N ⁻ type epitaxial growth layer 5 surrounded by the P ⁺ type isolation diffusion layers 4A and 4B, and further, P ⁺ An N ⁺ type buried layer 14 for separating the substrate is provided between the type buried layer 13 and the P type silicon substrate 1. Then, in this epitaxial region, an N well 15 is formed above the P ⁺ type buried layer 13 for the bottom collector, and in the N well 15, an N ⁺ type base region 16 for extracting the base electrode and , P ⁺ type emitter region 17 having a concentration that cancels out the N well 15 is formed.
Further, a P ⁺ -type collector region 18 for taking out a collector electrode is formed so as to be connected to the P ⁺ -type buried layer 13 for the bottom collector.

【０００５】そして、Ｎ⁺ 型ベース領域１６、Ｐ⁺ 型エ
ミッタ領域１７およびＰ⁺ 型コレクタ領域１８からベー
ス電極１９、エミッタ電極２０およびコレクタ電極２１
がそれぞれ取り出されている。また、縦型ＰＮＰバイポ
ーラトランジスタ３側のＮ^- 型エピタキシャル成長層５
の中には、エピタキシャル電極取出用のＮ⁺ 型拡散層２
２が形成されており、Ｎ⁺ 型拡散層２２からエピタキシ
ャル電極２３が取り出されている。Then, from the N ⁺ type base region 16, the P ⁺ type emitter region 17 and the P ⁺ type collector region 18 to the base electrode 19, the emitter electrode 20 and the collector electrode 21.
Are taken out respectively. In addition, the N ⁻ type epitaxial growth layer 5 on the vertical PNP bipolar transistor 3 side
Inside, there is an N ⁺ type diffusion layer 2 for extracting the epitaxial electrode.
2 is formed, and the epitaxial electrode 23 is taken out from the N ⁺ type diffusion layer 22.

【０００６】上記バイポーラ集積回路の製造時におい
て、縦型ＰＮＰバイポーラトランジスタ３の底部コレク
タ用のＰ⁺ 型埋め込み層１３の形成は、下側のＰ⁺ 型ア
イソレーション拡散層４Ｂの形成と同時に行われる。ま
た、ＰＮＰバイポーラトランジスタ３とＰ型シリコン基
板１とを絶縁分離しているＮ⁺ 型埋め込み層１４の形成
は、縦型ＮＰＮバイポーラトランジスタ２等、他の素子
の能力向上のために用いられているＮ⁺ 型埋め込み層６
の形成と同時に行われる。In manufacturing the above bipolar integrated circuit, the formation of the P ⁺ type buried layer 13 for the bottom collector of the vertical PNP bipolar transistor 3 is performed at the same time as the formation of the lower P ⁺ type isolation diffusion layer 4B. . Further, the formation of the N ⁺ type buried layer 14 which insulates and separates the PNP bipolar transistor 3 and the P type silicon substrate 1 is used for improving the performance of other elements such as the vertical NPN bipolar transistor 2. N ⁺ type buried layer 6
Is done at the same time as the formation of.

【０００７】上記構成の縦型ＰＮＰバイポーラトランジ
スタ３において、コレクタ電極２１とエピタキシャル電
極２３との間にバイアスをかけて、Ｐ⁺ 型コレクタ領域
１８、底部コレクタ用のＰ⁺ 型埋め込み層１３と、その
周辺のＮ^- 型エピタキシャル成長層５を逆バイアス状態
とすることで、縦型ＰＮＰバイポーラトランジスタ３
は、Ｐ型シリコン基板１、その他の素子から電気的に分
離される。In the vertical PNP bipolar transistor 3 having the above structure, a bias is applied between the collector electrode 21 and the epitaxial electrode 23 to form the P ⁺ type collector region 18, the P ⁺ type buried layer 13 for the bottom collector, and the P ⁺ type buried layer 13. By setting the peripheral N ⁻ type epitaxial growth layer 5 in a reverse bias state, the vertical PNP bipolar transistor 3 is formed.
Are electrically separated from the P-type silicon substrate 1 and other elements.

【０００８】[0008]

【発明が解決しようとする課題】図９に、図８の縦型Ｐ
ＮＰバイポーラトランジスタの不純物濃度プロファイル
を示す。上記縦型ＰＮＰバイポーラトランジスタ３にお
いて、底部コレクタ用のＰ⁺ 型埋め込み層１３と、Ｐ型
シリコン基板１との間に介在される基板分離用のＮ⁺ 型
埋め込み層１４は、縦型ＮＰＮバイポーラトランジスタ
２のＮ⁺ 型埋め込み層６と同時に形成されているため高
濃度であり、相反する導電型の不純物を使用するＰ⁺ 型
埋め込み層１３との間で不純物の濃度相殺が起こる。そ
のため、Ｐ⁺ 型埋め込み層１３の不純物ピーク濃度Ｎ_P
は、図９の如く、Ｎ⁺ 型埋め込み層１４の不純物ピーク
濃度よりも低くなっており、Ｐ⁺ 型埋め込み層１３の実
効濃度が減少している。そのため、当該埋め込み層１３
の抵抗値が増大し、コレクタ−エミッタ間飽和電圧が高
くなる等、縦型ＰＮＰバイポーラトランジスタ３の能力
を劣化させていた。FIG. 9 shows a vertical type P of FIG.
3 shows an impurity concentration profile of an NP bipolar transistor. In the vertical PNP bipolar transistor 3, the substrate-separating N ⁺ type buried layer 14 interposed between the P ⁺ type buried layer 13 for the bottom collector and the P type silicon substrate 1 is a vertical NPN bipolar transistor. Since it is formed at the same time as the second N ⁺ type buried layer 6, the concentration is high, and the impurity concentration is offset with the P ⁺ type buried layer 13 using the opposite conductivity type impurities. Therefore, the impurity peak concentration N _{P of} the P ⁺ -type buried layer 13
9 is lower than the impurity peak concentration of the N ⁺ -type buried layer 14 as shown in FIG. 9, and the effective concentration of the P ⁺ -type buried layer 13 is decreased. Therefore, the embedded layer 13
The resistance of the vertical PNP bipolar transistor 3 is deteriorated and the saturation voltage between the collector and the emitter is increased.

【０００９】また、図８に示すＰ⁺ 型埋め込み層１３
と、Ｎ⁺ 型埋め込み層１４との接合部分Ａにおいては、
図９の如く、高濃度の相反する導電型の不純物層で急峻
な接合が形成されており、逆方向の絶縁破壊耐圧が低
い。したがって、素子分離のためのコレクタ電極２１−
エピタキシャル電極２３間のバイアスも前記耐圧以下に
限定されるため、集積回路全体の設計に大きな制約をも
たらしていた。The P ⁺ type buried layer 13 shown in FIG.
At the junction A with the N ⁺ type buried layer 14,
As shown in FIG. 9, a steep junction is formed with high-concentration, opposite-conductivity-type impurity layers, and the reverse breakdown voltage is low. Therefore, the collector electrode 21-
Since the bias between the epitaxial electrodes 23 is also limited to the breakdown voltage or less, the design of the entire integrated circuit is greatly restricted.

【００１０】そこで、上記に対処するため、縦型ＰＮＰ
バイポーラトランジスタ３のＮ⁺ 型埋め込み層１４の不
純物濃度を低くすることが考えられるが、単に基板分離
用のＮ型埋め込み層の不純物濃度を低くするだけでは、
Ｐ型シリコン基板−基板分離用のＮ型埋め込み層−底部
コレクタ用のＰ⁺ 型埋め込み層間で発生する寄生トラン
ジスタの能力が向上し、縦型ＰＮＰバイポーラトランジ
スタの実効的な能力を低下させてしまう。Therefore, in order to deal with the above, a vertical PNP is used.
Although it is conceivable to reduce the impurity concentration of the N ⁺ type buried layer 14 of the bipolar transistor 3, simply lowering the impurity concentration of the N type buried layer for separating the substrate,
The performance of the parasitic transistor generated between the P-type silicon substrate-the N-type buried layer for separating the substrate-the P ⁺ -type buried layer for the bottom collector is improved, and the effective performance of the vertical PNP bipolar transistor is reduced.

【００１１】本発明は、上記に鑑み、縦型ＰＮＰトラン
ジスタの能力を低下させずに済む半導体集積回路の提供
を目的とする。In view of the above, it is an object of the present invention to provide a semiconductor integrated circuit that does not reduce the performance of the vertical PNP transistor.

【００１２】[0012]

【課題を解決するための手段】本発明による課題解決手
段は、同一のＰ型シリコン基板上に、少なくとも縦型Ｎ
ＰＮトランジスタおよび縦型ＰＮＰトランジスタが形成
されて成る半導体集積回路において、上記Ｐ型シリコン
基板に、縦型ＮＰＮトランジスタの能力を向上させるた
めのＮ⁺ 型埋め込み層およびシリコン基板と縦型ＰＮＰ
トランジスタとを分離するためのＮ型埋め込み層がそれ
ぞれ設けられ、上記縦型ＰＮＰトランジスタのためのＮ
型埋め込み層は、当該トランジスタの底部コレクタ用の
Ｐ⁺ 型埋め込み層よりも低濃度、かつ縦型ＮＰＮトラン
ジスタのためのＮ⁺ 型埋め込み層よりも深くかつ低濃度
に形成されているものである。A means for solving the problems according to the present invention is to provide at least a vertical type N on the same P type silicon substrate.
In a semiconductor integrated circuit in which a PN transistor and a vertical PNP transistor are formed, an N ⁺ type buried layer for improving the capability of the vertical NPN transistor, a silicon substrate, and a vertical PNP are formed on the P type silicon substrate.
An N-type buried layer for separating the transistor from each other is provided, and an N-type buried layer for the vertical PNP transistor is provided.
The type burying layer is formed to have a lower concentration than the P ⁺ type burying layer for the bottom collector of the transistor and deeper and lower concentration than the N ⁺ type burying layer for the vertical NPN transistor.

【００１３】[0013]

【作用】上記課題解決手段において、縦型ＰＮＰトラン
ジスタの基板分離用のＮ型埋め込み層を、当該トランジ
スタの底部コレクタ用のＰ⁺ 型埋め込み層よりも低濃度
に形成することにより、Ｐ⁺ 型埋め込み層の実効濃度が
大きく増加する。そのため、Ｐ⁺ 型埋め込み層の抵抗値
を大きくさげることができるので、縦型ＰＮＰバイポー
ラトランジスタの能力の劣化が抑えられる。[Action] In the above problem solving means, the N-type buried layer of the substrate for separation of the vertical PNP transistor, by forming the lower concentration than the P ⁺ type buried layer for the bottom collector of the transistor, P ⁺ -type buried The effective concentration of the layer is greatly increased. Therefore, the resistance value of the P ⁺ -type buried layer can be greatly reduced, and deterioration of the performance of the vertical PNP bipolar transistor can be suppressed.

【００１４】また、高濃度の相反する導電型の不純物層
が接合する、Ｐ⁺ 型埋め込み層と、Ｎ型埋め込み層との
接合部分においては、その不純物分布の傾斜が緩やかと
なるので、逆方向の絶縁破壊耐圧が大幅に向上する。そ
のため、素子分離のためのコレクタ電極−エピタキシャ
ル電極間のバイアスの上限値が上がり、集積回路全体の
設計に制約を与えないで済む。Further, at the junction between the P ⁺ -type buried layer and the N-type buried layer where the high-concentration opposite conductivity-type impurity layers are joined, the gradient of the impurity distribution becomes gentle, so that the opposite direction is obtained. The dielectric breakdown voltage of is greatly improved. Therefore, the upper limit value of the bias between the collector electrode and the epitaxial electrode for element isolation increases, and the design of the entire integrated circuit is not restricted.

【００１５】しかも、縦型ＰＮＰトランジスタの基板分
離用のＮ型埋め込み層を、縦型ＮＰＮトランジスタの基
板分離用のＮ⁺ 型埋め込み層よりも深くかつ低濃度に形
成することにより、Ｐ型シリコン基板−Ｎ型埋め込み層
−Ｐ⁺ 型埋め込み層間で発生する寄生トランジスタの寄
生能力を抑制することができ、縦型ＰＮＰバイポーラト
ランジスタの実効能力が低下することもない。Moreover, the P-type silicon substrate is formed by forming the N-type buried layer for separating the substrate of the vertical PNP transistor deeper and at a lower concentration than the N ⁺ -type buried layer for separating the substrate of the vertical NPN transistor. The parasitic capability of the parasitic transistor generated between the -N type buried layer and the P ⁺ type buried layer can be suppressed, and the effective capability of the vertical PNP bipolar transistor does not decrease.

【００１６】[0016]

【実施例】以下、本発明の一実施例を図１ないし図７に
基づいて詳述する。図１は本発明の一実施例に係るバイ
ポーラ集積回路の断面図である。図１においては、同一
のＰ型シリコン基板５０上に、縦型ＮＰＮバイポーラト
ランジスタ５１および縦型ＰＮＰバイポーラトランジス
タ５２が形成されている状態を示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to FIGS. FIG. 1 is a sectional view of a bipolar integrated circuit according to an embodiment of the present invention. FIG. 1 shows a state in which a vertical NPN bipolar transistor 51 and a vertical PNP bipolar transistor 52 are formed on the same P-type silicon substrate 50.

【００１７】縦型ＮＰＮバイポーラトランジスタ５１で
は、素子分離のため深く形成されたＰ⁺ 型アイソレーシ
ョン拡散層５３Ａ，５３Ｂに囲まれたＮ^- 型エピタキシ
ャル成長層５４がコレクタ領域の一部を形成しており、
コレクタ用のＮ^- 型エピタキシャル成長層５４と、Ｐ型
シリコン基板５０との間に、トランジスタの能力を向上
させるためのＮ⁺ 型埋め込み層５５が設けられている。
そして、このエピタキシャル領域の中に、Ｐ型ベース領
域５６が形成されており、さらにそれを打ち消す濃度の
Ｎ⁺ 型エミッタ領域５７が形成されている。また、コレ
クタ領域のＮ^-型エピタキシャル成長層５４の中に、コ
レクタ電極取出用のＮ⁺ 型コレクタ領域５８が形成され
ている。In the vertical NPN bipolar transistor 51, the N ⁻ type epitaxial growth layer 54 surrounded by the P ⁺ type isolation diffusion layers 53A and 53B deeply formed for element isolation forms a part of the collector region. ,
An N ⁺ type buried layer 55 for improving the performance of the transistor is provided between the N ⁻ type epitaxial growth layer 54 for collector and the P type silicon substrate 50.
Then, in this epitaxial region, a P-type base region 56 is formed, and further, an N ⁺ -type emitter region 57 having a concentration that cancels it is formed. Further, an N ⁺ type collector region 58 for taking out a collector electrode is formed in the N ⁻ type epitaxial growth layer 54 in the collector region.

【００１８】そして、Ｐ型ベース領域５６、Ｎ⁺ 型エミ
ッタ領域５７およびＮ⁺ 型コレクタ領域５８からベース
電極５９、エミッタ電極６０およびコレクタ電極６１が
それぞれ取り出されている。縦型ＰＮＰバイポーラトラ
ンジスタ５２では、Ｐ⁺ 型アイソレーション拡散層５３
Ａ，５３Ｂに囲まれたＮ^- 型エピタキシャル成長層５４
の中に底部コレクタ用のＰ⁺ 型埋め込み層６２が設けら
れており、さらにＰ⁺ 型埋め込み層６２と、Ｐ型シリコ
ン基板５０との間に、基板分離用のＮ型埋め込み層６３
が設けられている。そして、このエピタキシャル領域の
中に、底部コレクタ用のＰ⁺ 型埋め込み層６３の上部に
Ｎウェル６４が形成されており、Ｎウェル６４の中に、
ベース電極取出用のＮ⁺ 型ベース領域６５および、Ｎウ
ェル６４を打ち消す濃度のＰ⁺型エミッタ領域６６が形
成されている。また、底部コレクタ用のＰ⁺ 型埋め込み
層６２と接続するかたちで、コレクタ電極取出用のＰ⁺
型コレクタ領域６７が形成されている。A base electrode 59, an emitter electrode 60 and a collector electrode 61 are taken out from the P type base region 56, the N ⁺ type emitter region 57 and the N ⁺ type collector region 58, respectively. In the vertical PNP bipolar transistor 52, the P ⁺ type isolation diffusion layer 53
N ⁻ type epitaxial growth layer 54 surrounded by A and 53B
A P ⁺ -type buried layer 62 for a bottom collector is provided in the inside of the inside, and an N-type buried layer 63 for separating the substrate is further provided between the P ⁺ -type buried layer 62 and the P-type silicon substrate 50.
Is provided. Then, in this epitaxial region, an N well 64 is formed above the P ⁺ type buried layer 63 for the bottom collector, and in the N well 64,
An N ⁺ type base region 65 for extracting the base electrode and a P ⁺ type emitter region 66 having a concentration that cancels the N well 64 are formed. Further, in the form of connecting the P ⁺ -type buried layer 62 for the bottom collector, for removal collector electrode P ⁺
A mold collector region 67 is formed.

【００１９】そして、Ｎ⁺ 型ベース領域６５、Ｐ⁺ 型エ
ミッタ領域６６およびＰ⁺ 型コレクタ領域６７からベー
ス電極６８、エミッタ電極６９およびコレクタ電極７０
がそれぞれ取り出されている。また、縦型ＰＮＰバイポ
ーラトランジスタ５２側のＮ^- 型エピタキシャル成長層
５４の中には、エピタキシャル電極取出用のＮ⁺ 型拡散
層７１が形成されており、Ｎ⁺ 型拡散層７１からエピタ
キシャル電極７２が取り出されている。From the N ⁺ type base region 65, the P ⁺ type emitter region 66 and the P ⁺ type collector region 67 to the base electrode 68, the emitter electrode 69 and the collector electrode 70.
Are taken out respectively. An N ⁺ type diffusion layer 71 for extracting an epitaxial electrode is formed in the N ⁻ type epitaxial growth layer 54 on the vertical PNP bipolar transistor 52 side, and the epitaxial electrode 72 is taken out from the N ⁺ type diffusion layer 71. Has been.

【００２０】縦型ＮＰＮバイポーラトランジスタ５１の
ベース電極５９、エミッタ電極６０およびコレクタ電極
６１、縦型ＰＮＰバイポーラトランジスタ５２のベース
電極６８、エミッタ電極６９およびコレクタ電極７０な
らびにエピタキシャル電極７２間は、ＳｉＯ₂ 等からな
る絶縁膜７３によって互いに絶縁されており、パッシベ
ーション膜７４で覆われている。SiO ₂ or the like is provided between the base electrode 59, the emitter electrode 60 and the collector electrode 61 of the vertical NPN bipolar transistor 51, the base electrode 68, the emitter electrode 69 and the collector electrode 70 of the vertical PNP bipolar transistor 52, and the epitaxial electrode 72. Are insulated from each other by an insulating film 73 made of and covered with a passivation film 74.

【００２１】そして、縦型ＰＮＰバイポーラトランジス
タ５２の基板分離用のＮ型埋め込み層６３は、当該トラ
ンジスタ５２の底部コレクタ用のＰ⁺ 型埋め込み層６２
よりも低濃度（図７参照）、かつ縦型ＮＰＮバイポーラ
トトランジスタ５１のＮ⁺ 型埋め込み層５５よりも深く
かつ低濃度に形成されている。上記構成の縦型ＰＮＰバ
イポーラトランジスタ５２において、コレクタ電極７０
とエピタキシャル電極７２との間にバイアスをかけて、
Ｐ⁺ 型コレクタ領域６７、底部コレクタ用のＰ⁺ 型埋め
込み層６２と、その周辺のＮ^- 型エピタキシャル成長層
５４を逆バイアス状態とすることで、縦型ＰＮＰバイポ
ーラトランジスタ５２は、Ｐ型シリコン基板５０、その
他の素子から電気的に分離される。The N-type buried layer 63 for separating the substrate of the vertical PNP bipolar transistor 52 is the P ⁺ -type buried layer 62 for the bottom collector of the transistor 52.
The concentration is lower than that of the vertical NPN bipolar transistor 51 (see FIG. 7) and deeper and lower than the N ⁺ type buried layer 55 of the vertical NPN bipolar transistor 51. In the vertical PNP bipolar transistor 52 having the above structure, the collector electrode 70
And a bias between the epitaxial electrode 72,
By setting the P ⁺ -type collector region 67, the P ⁺ -type buried layer 62 for the bottom collector, and the N ⁻ -type epitaxial growth layer 54 around the P ⁻ -type collector region 67 in the reverse bias state, the vertical PNP bipolar transistor 52 is formed into the P-type silicon substrate 50. , Electrically separated from other elements.

【００２２】図２から図６はバイポーラ集積回路の製造
方法を工程順に示す断面図である。これらの図を参照し
つつ、上記バイポーラ集積回路の製造方法について説明
する。まず、図２（ａ）のように、熱酸化により、Ｐ型
シリコン基板５０上にＳｉＯ ₂ 膜８０を形成した後、低
濃度でかつ深い拡散領域がえられるよう、イオン注入法
により、例えばドーズ量Ｑ＝５Ｅ１２〜５Ｅ１４ｃｍ^-2
でリンを、縦型ＰＮＰバイポーラトランジスタ形成領域
ＸのＰ型シリコン基板５０中にプレデポシションする。2 to 6 show the fabrication of bipolar integrated circuits.
It is sectional drawing which shows a method in order of process. Refer to these figures
While explaining the manufacturing method of the bipolar integrated circuit
To do. First, as shown in FIG. 2 (a), P-type
SiO on the silicon substrate 50 ₂After forming the film 80, low
Ion implantation method to obtain a deep diffusion region with high concentration
Therefore, for example, the dose amount Q = 5E12 to 5E14 cm^-2
Phosphorus in the vertical PNP bipolar transistor formation region
Predeposition into a P-type silicon substrate 50 of X.

【００２３】そして、図２（ｂ）のように、後の工程で
形成される底部コレクタ用のＰ⁺ 型埋め込み層６２の不
純物濃度プロファイルを考慮し、寄生トランンジスタ
や、Ｐ ⁺ 型埋め込み層６２とＮ型埋め込み層６３との接
合部分の耐圧が所望の値になるよう、例えばアニール温
度９００〜１１００℃、アニール時間１０〜１２０分程
度をもってアニーリングし、縦型ＰＮＰバイポーラトラ
ンジスタ形成領域ＸのＰ型シリコン基板５０の表層部に
Ｎ型埋め込み層６３を形成する。これにより、縦型ＮＰ
Ｎバイポーラトランジスタ５１のＮ⁺ 型埋め込み層５５
と独立して、縦型ＰＮＰバイポーラトランジスタ５２の
Ｎ型埋め込み層６３の不純物濃度プロファイルを制御で
きる。Then, as shown in FIG. 2B, in a later step
P for bottom collector formed⁺Of the mold burying layer 62
Considering the pure substance concentration profile, the parasitic transistor
Or P ⁺Contact between the type embedding layer 62 and the N-type embedding layer 63
For example, the annealing temperature should be
900 to 1100 ° C, annealing time 10 to 120 minutes
Vertical PNP bipolar tiger which is annealed with a certain degree
In the surface layer portion of the P-type silicon substrate 50 in the transistor forming region X.
The N-type buried layer 63 is formed. As a result, the vertical NP
N of N bipolar transistor 51⁺Mold burying layer 55
Independently of the vertical PNP bipolar transistor 52
Controlling the impurity concentration profile of the N-type buried layer 63
Wear.

【００２４】次に、図３（ａ）のように、縦型ＮＰＮバ
イポーラトランジスタ形成領域Ｙには、不純物源として
リンより拡散係数の低いアンチモンやヒ素を使用し、こ
れらの不純物をＰ型シリコン基板５０中にプレデポジシ
ョンする。その後、例えばドライブ・イン温度１１００
〜１２５０℃、ドライブ・イン時間３０〜３６０分をも
って、縦型ＰＮＰバイポーラトランジスタ形成領域Ｘの
Ｎ型埋め込み層６３と共に一括してドライブ・インを行
い、縦型ＮＰＮバイポーラトランジスタ形成領域ＹのＰ
型シリコン基板５０の表層部にＮ⁺ 型埋め込み層５５を
形成する。これにより、縦型ＰＮＰバイポーラトランジ
スのＮ型埋め込み層６３を、縦型ＮＰＮバイポーラトラ
ンジスタのＮ⁺ 型埋め込み層５５よりも深くかつ低濃度
に形成することができる。Next, as shown in FIG. 3A, in the vertical NPN bipolar transistor forming region Y, antimony or arsenic having a lower diffusion coefficient than phosphorus is used as an impurity source, and these impurities are added to the P-type silicon substrate. Predeposition in 50. Then, for example, drive-in temperature 1100
At 1250 ° C. and a drive-in time of 30 to 360 minutes, drive-in is performed together with the N-type buried layer 63 in the vertical PNP bipolar transistor formation region X, and P in the vertical NPN bipolar transistor formation region Y is performed.
An N ⁺ type buried layer 55 is formed on the surface layer of the type silicon substrate 50. As a result, the N-type buried layer 63 of the vertical PNP bipolar transistor can be formed deeper and lower in concentration than the N ⁺ -type buried layer 55 of the vertical NPN bipolar transistor.

【００２５】つづいて、図３（ｂ）のように、下側のア
イソレーション拡散層形成領域および縦型ＰＮＰバイポ
ーラトランジスタの底部コレクタ形成領域に、ボロン等
の不純物源をプレデポジションし、Ｐ型シリコン基板５
０およびＮ型埋め込み層６３の所定の箇所に下側のＰ⁺
型アイソレーション拡散層５３Ｂおよび底部コレクタ用
のＰ⁺ 型埋め込み層６２を形成する。Subsequently, as shown in FIG. 3B, an impurity source such as boron is predeposited in the lower isolation diffusion layer forming region and the bottom collector forming region of the vertical PNP bipolar transistor to form P-type silicon. Board 5
0 and N-type buried layer 63 have P ⁺
A type isolation diffusion layer 53B and a P ⁺ type buried layer 62 for the bottom collector are formed.

【００２６】そして、図４（ａ）のように、ＳｉＯ₂ 膜
８０を除去した後、エピタキシャル成長法により、全面
にＮ^- 型エピタキシャル成長層５４を形成する。次に、
図４（ｂ）のように、縦型ＰＮＰバイポーラトランジス
タ形成領域Ｘにおいて、イオン注入法により、Ｎ^- 型エ
ピタキシャル成長層５４のＰ⁺ 型埋め込み層６２上方に
リンを注入して、Ｎ^- 型エピタキシャル成長層５４の表
層部にＮウェル６４を形成する。最終的に、Ｎウェル６
４とＰ⁺ 型埋め込み層６２とが接触するように制御する
ことで、安定に他の素子と独立して縦型ＰＮＰバイポー
ラトランジスタの電流増幅率を制御できる。Then, as shown in FIG. 4A, after removing the SiO ₂ film 80, an N ^-- type epitaxial growth layer 54 is formed on the entire surface by an epitaxial growth method. next,
As shown in FIG. 4B, in the vertical PNP bipolar transistor formation region X, phosphorus is injected above the P ⁺ -type buried layer 62 of the N ⁻ -type epitaxial growth layer 54 by an ion implantation method to form an N ⁻ -type epitaxial growth layer. An N well 64 is formed on the surface layer portion of 54. Finally, N well 6
4 and the P ⁺ -type buried layer 62 are controlled to be in contact with each other, the current amplification factor of the vertical PNP bipolar transistor can be stably controlled independently of other elements.

【００２７】そして、図５（ａ）のように、熱酸化によ
り、全面にＳｉＯ₂ 等からなる酸化絶縁膜７３を形成し
た後、上側のアイソレーション拡散層形成領域および縦
型ＰＮＰバイポーラトランジスタのコレクタ電極取出用
コレクタ形成領域にボロン等を導入して、Ｎ^- 型エピタ
キシャル成長層５４の所定の箇所に上側のＰ⁺ 型アイソ
レーション拡散層５３Ａおよびコレクタ電極取出用のＰ
⁺ 型コレクタ領域６７を形成する。Then, as shown in FIG. 5A, after an oxide insulating film 73 made of SiO ₂ or the like is formed on the entire surface by thermal oxidation, the upper isolation diffusion layer forming region and the collector of the vertical PNP bipolar transistor are formed. Boron or the like is introduced into the electrode forming collector forming region, and the upper P ⁺ type isolation diffusion layer 53A and the collector electrode extracting P are formed at predetermined positions of the N ⁻ type epitaxial growth layer 54.
^{A +} type collector region 67 is formed.

【００２８】つづいて、図５（ｂ）のように、縦型ＮＰ
Ｎバイポーラトランジスタのベース形成領域および縦型
ＰＮＰバイポーラトランジスタのエミッタ形成領域にボ
ロン等を導入して、縦型ＮＰＮバイポーラトランジスタ
形成領域Ｙ内のＮ^- 型エピタキシャル成長層５４および
縦型ＮＰＮバイポーラトランジスタ形成領域Ｘ内のＮウ
ェル６４の所定の箇所に、縦型ＮＰＮバイポーラトラン
ジスタのＰ型ベース領域５６および縦型ＰＮＰバイポー
ラトランジスタのＰ⁺ 型エミッタ領域６６を形成する。Next, as shown in FIG. 5B, a vertical NP
Boron or the like is introduced into the base forming region of the N bipolar transistor and the emitter forming region of the vertical PNP bipolar transistor to form the N ⁻ type epitaxial growth layer 54 and the vertical NPN bipolar transistor forming region X in the vertical NPN bipolar transistor forming region Y. A P-type base region 56 of the vertical NPN bipolar transistor and a P ⁺ -type emitter region 66 of the vertical PNP bipolar transistor are formed at predetermined locations in the N well 64 therein.

【００２９】そして、図６（ａ）のように、縦型ＮＰＮ
バイポーラトランジスタのエミッタ形成領域、コレクタ
形成領域、および縦型ＰＮＰバイポーラトランジスタの
ベース形成領域ならびにエピタキシャル電極取出用拡散
層形成領域にＮ型不純物を導入して、縦型ＮＰＮバイポ
ーラトランジスタ形成領域Ｙ内のＮ^- 型エピタキシャル
成長層５４およびＰ型ベース領域５６の所定の箇所に、
縦型ＮＰＮバイポーラトランジスタのＮ⁺ 型エミッタ領
域５７、Ｎ⁺ コレクタ領域５８を、縦型ＰＮＰバイポー
ラトランジスタ形成領域Ｘ内のＮウェル６４およびＮ^-
型エピタキシャル成長層５４の所定の箇所に、Ｎ⁺ 型ベ
ース領域６５、エピタキシャル電極取出用のＮ⁺ 型拡散
層７１をそれぞれ形成する。Then, as shown in FIG. 6A, a vertical NPN
N-type impurities are introduced into the emitter formation region and collector formation region of the bipolar transistor, the base formation region of the vertical PNP bipolar transistor, and the diffusion layer formation region for extracting the epitaxial electrode to form N in the vertical NPN bipolar transistor formation region Y. ^At predetermined positions of the ⁻ type epitaxial growth layer 54 and the P type base region 56,
The N ⁺ type emitter region 57 and the N ⁺ collector region 58 of the vertical NPN bipolar transistor are connected to the N well 64 and N ⁻ in the vertical PNP bipolar transistor forming region X.
An N ⁺ type base region 65 and an N ⁺ type diffusion layer 71 for extracting an epitaxial electrode are formed at predetermined locations on the type epitaxial growth layer 54.

【００３０】最後に、図６（ｂ）のように、縦型ＮＰＮ
バイポーラトランジスタのＰ型ベース領域５６、Ｎ⁺ 型
エミッタ領域５７、Ｎ⁺ 型コレクタ領域５８、および縦
型ＰＮＰバイポーラトランジスタのＮ型ベース領域６
５、Ｐ⁺ 型エミッタ領域６６、Ｐ⁺ 型コレクタ領域６７
ならびにエピタキシャル電極取出用のＮ⁺ 型拡散層７１
の上部に、コンタクトホールをそれぞれ形成する。そし
て、縦型ＮＰＮバイポーラトランジスタのＰ型ベース領
域５６、Ｎ⁺ 型エミッタ領域５７、Ｎ⁺ 型コレクタ領域
５８にベース電極５９、エミッタ電極６０、コレクタ電
極６１を、縦型ＰＮＰバイポーラトランジスタのＮ型ベ
ース領域６５、Ｐ⁺ 型エミッタ領域６６、Ｐ⁺ 型コレク
タ領域６７にベース電極６８、エミッタ電極６９、コレ
クタ電極７０を、エピタキシャル電極取出用のＮ⁺ 型拡
散層７１にエピタキシャル電極７２をそれぞれ接続した
後、全面をパッシベーション膜７４で覆う。Finally, as shown in FIG. 6B, the vertical NPN
P-type base region 56, N ⁺ -type emitter region 57, N ⁺ -type collector region 58 of the bipolar transistor, and N-type base region 6 of the vertical PNP bipolar transistor.
5, P ⁺ type emitter region 66, P ⁺ type collector region 67
And N ⁺ type diffusion layer 71 for extracting the epitaxial electrode
Contact holes are formed in the upper part of each. Then, a base electrode 59, an emitter electrode 60, and a collector electrode 61 are provided in the P-type base region 56, the N ⁺ -type emitter region 57, and the N ⁺ -type collector region 58 of the vertical NPN bipolar transistor, and the N-type base of the vertical PNP bipolar transistor. After connecting the base electrode 68, the emitter electrode 69, and the collector electrode 70 to the region 65, the P ⁺ -type emitter region 66, and the P ⁺ -type collector region 67, and connecting the epitaxial electrode 72 to the N ⁺ -type diffusion layer 71 for extracting the epitaxial electrode, respectively. , The entire surface is covered with a passivation film 74.

【００３１】上記製造方法にて製造された縦型ＰＮＰバ
イポーラトランジスタ５２の不純物濃度プロファイルを
図７に示す。図７から明らかなように、底部コレクタ用
のＰ⁺ 型埋め込み層６２の不純物濃度は、基板分離用の
Ｎ型埋め込み層６３の不純物濃度よりも濃く、しかもＰ
⁺ 型埋め込み層６２、すなわち底部コレクタの厚みＷ_L1
も、従来の縦型ＰＮＰバイポーラトランジスタのＰ⁺ 型
埋め込み層の厚みＷ_L1（図９参照）よりも厚く形成され
ているので、従来よりもＰ⁺ 型埋め込み層６２の実効濃
度が大きく増加し、当該埋め込み層６２の寄生抵抗値を
大きくさげることができるので、縦型ＰＮＰバイポーラ
トランジスタ５２の能力の劣化が抑えられる。FIG. 7 shows the impurity concentration profile of the vertical PNP bipolar transistor 52 manufactured by the above manufacturing method. As is clear from FIG. 7, the impurity concentration of the P ⁺ -type buried layer 62 for the bottom collector is higher than the impurity concentration of the N-type buried layer 63 for separating the substrate, and P
⁺ Type buried layer 62, that is, bottom collector thickness W _L1
Also, since it is formed to be thicker than the thickness W _L1 (see FIG. 9) of the P ⁺ -type buried layer of the conventional vertical PNP bipolar transistor, the effective concentration of the P ⁺ -type buried layer 62 is greatly increased as compared with the conventional case. Since the parasitic resistance value of the buried layer 62 can be greatly reduced, deterioration of the performance of the vertical PNP bipolar transistor 52 can be suppressed.

【００３２】また、図１に示す相反する導電型の不純物
層が接合する、Ｐ⁺ 型埋め込み層６２と、Ｎ型埋め込み
層６３との接合部分Ａにおいては、図７の如く、その接
合の不純物分布の傾斜がそれよりも緩やかとなってお
り、逆方向の絶縁破壊耐圧が大幅に向上する。そのた
め、素子分離のためのコレクタ電極７０−エピタキシャ
ル電極７２間のバイアスの上限値が上がり、集積回路全
体の設計に制約を与えないで済む。At the junction portion A between the P ⁺ -type buried layer 62 and the N-type buried layer 63 where the impurity layers of opposite conductivity types shown in FIG. 1 are joined, as shown in FIG. The gradient of distribution is gentler than that, and the breakdown voltage in the reverse direction is significantly improved. Therefore, the upper limit value of the bias between the collector electrode 70 and the epitaxial electrode 72 for element isolation is increased, and there is no restriction on the design of the entire integrated circuit.

【００３３】しかも、Ｎ型埋め込み層６３の厚みＷ
_BLは、図１の如く、縦型ＮＰＮトランジスタ５１の基板
分離用のＮ⁺ 型埋め込み層５５よりも厚く形成されてい
るので、Ｎ型埋め込み層６３の不純物濃度をＰ⁺ 型埋め
込み層６２よりも低くしても、Ｐ型シリコン基板５０−
Ｎ型埋め込み層６３−Ｐ⁺ 型埋め込み層６２間で発生す
る寄生トランジスタの寄生能力を抑制することができ、
縦型ＰＮＰバイポーラトランジスタ５２の実効能力が低
下することもない。Moreover, the thickness W of the N-type buried layer 63
_{Since BL} is formed thicker than the N ⁺ type buried layer 55 for separating the substrate of the vertical NPN transistor 51 as shown in FIG. 1, the impurity concentration of the N type buried layer 63 is higher than that of the P ⁺ type buried layer 62. Even if lowered, P-type silicon substrate 50-
The parasitic ability of the parasitic transistor generated between the N-type buried layer 63 and the P ⁺ -type buried layer 62 can be suppressed,
The effective performance of the vertical PNP bipolar transistor 52 does not decrease.

【００３４】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で多くの変更または修正
を加え得ることは勿論である。The present invention is not limited to the above embodiments, and it goes without saying that many changes and modifications can be made within the scope of the present invention.

【００３５】[0035]

【発明の効果】以上の説明から明らかな通り、本発明に
よると、Ｐ⁺ 型埋め込み層の寄生抵抗値を大きくさげる
ことができるので、縦型ＰＮＰバイポーラトランジスタ
の能力を向上させることができる。また、縦型ＰＮＰバ
イポーラトランジスタのＰ⁺ 型埋め込み層と、Ｎ型埋め
込み層との接合部分においては、その接合の不純物分布
の傾斜が緩やかとなるので、逆方向の絶縁破壊耐圧が大
幅に向上する。そのため、素子分離のためのコレクタ電
極−エピタキシャル電極間のバイアスの上限値が上が
り、集積回路全体の設計に制約を与えないで済む。As is apparent from the above description, according to the present invention, the parasitic resistance value of the P ⁺ type buried layer can be greatly reduced, so that the performance of the vertical PNP bipolar transistor can be improved. Further, in the junction portion of the P ⁺ type buried layer and the N type buried layer of the vertical PNP bipolar transistor, the gradient of the impurity distribution of the junction becomes gentle, so that the breakdown voltage in the reverse direction is significantly improved. . Therefore, the upper limit value of the bias between the collector electrode and the epitaxial electrode for element isolation increases, and the design of the entire integrated circuit is not restricted.

【００３６】さらに、Ｐ型シリコン基板−Ｎ型埋め込み
層−Ｐ⁺ 型埋め込み層間で発生する寄生トランジスタの
寄生能力を抑制することができ、縦型ＰＮＰバイポーラ
トランジスタの実効能力が低下することもない。Further, the parasitic ability of the parasitic transistor generated between the P-type silicon substrate-N-type buried layer-P ⁺ -type buried layer can be suppressed, and the effective ability of the vertical PNP bipolar transistor is not lowered.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例に係るバイポーラ集積回路の
断面図である。FIG. 1 is a sectional view of a bipolar integrated circuit according to an embodiment of the present invention.

【図２】バイポーラ集積回路の製造方法を工程順に示す
断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing a bipolar integrated circuit in the order of steps.

【図３】図２につづく製造方法を工程順に示す断面図で
ある。FIG. 3 is a cross-sectional view showing the manufacturing method following FIG. 2 in order of steps.

【図４】図３につづく製造方法を工程順に示す断面図で
ある。FIG. 4 is a cross-sectional view showing the manufacturing method following FIG. 3 in the order of steps.

【図５】図４につづく製造方法を工程順に示す断面図で
ある。5A to 5C are cross-sectional views showing the manufacturing method following FIG. 4 in the order of steps.

【図６】図５につづく製造方法を工程順に示す断面図で
ある。FIG. 6 is a cross-sectional view showing the manufacturing method following FIG. 5 in order of steps.

【図７】縦型ＰＮＰバイポーラトランジスタの不純物濃
度プロファイルを示す図である。FIG. 7 is a diagram showing an impurity concentration profile of a vertical PNP bipolar transistor.

【図８】縦型ＰＮＰバイポーラトランジスタを含む従来
のバイポーラ集積回路の概念図である。FIG. 8 is a conceptual diagram of a conventional bipolar integrated circuit including a vertical PNP bipolar transistor.

【図９】従来の縦型ＰＮＰバイポーラトランジスタの不
純物濃度プロファイルを示す図である。FIG. 9 is a diagram showing an impurity concentration profile of a conventional vertical PNP bipolar transistor.

【符号の説明】[Explanation of symbols]

５０ Ｐ型シリコン基板 ５１ 縦型ＮＰＮバイポーラトランジスタ ５２ 縦型ＰＮＰバイポーラトランジスタ ５５ Ｎ⁺ 型埋め込み層 ６２ Ｐ⁺ 型埋め込み層 ６３ Ｎ型埋め込み層50 P-type silicon substrate 51 Vertical NPN bipolar transistor 52 Vertical PNP bipolar transistor 55 N ⁺ type buried layer 62 P ⁺ type buried layer 63 N type buried layer

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】同一のＰ型シリコン基板上に、少なくとも
縦型ＮＰＮトランジスタおよび縦型ＰＮＰトランジスタ
が形成されて成る半導体集積回路において、 上記Ｐ型シリコン基板に、縦型ＮＰＮトランジスタの能
力を向上させるためのＮ型埋め込み層およびシリコン基
板と縦型ＰＮＰトランジスタとを分離するためのＮ型埋
め込み層がそれぞれ設けられ、 上記縦型ＰＮＰトランジスタのためのＮ型埋め込み層
は、当該トランジスタの底部コレクタ用のＰ⁺ 型埋め込
み層よりも低濃度、かつ縦型ＮＰＮトランジスタのため
のＮ型埋め込み層よりも深くかつ低濃度に形成されてい
ることを特徴とする半導体集積回路。1. In a semiconductor integrated circuit in which at least a vertical NPN transistor and a vertical PNP transistor are formed on the same P-type silicon substrate, the capability of the vertical NPN transistor is improved on the P-type silicon substrate. And an N-type buried layer for separating the silicon substrate and the vertical PNP transistor from each other. The N-type buried layer for the vertical PNP transistor is used for the bottom collector of the transistor. A semiconductor integrated circuit characterized in that it is formed with a lower concentration than a P ⁺ -type buried layer and deeper and lower concentration than an N-type buried layer for a vertical NPN transistor.